KR20190040458A - 전원 회로 - Google Patents

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Abstract

내부 전원 전압을 안정화시켜, 부하 회로의 정상적인 동작을 보증할 수 있는 전원 회로를 제공한다. 일 실시 형태에 따르면, 전원 회로(1)는, 입력된 입력 전압 VIN을 사용하여 출력 전압 VDD를 생성하는 레귤레이터 회로(10)와, 출력 전압 VDD를 검지하는 전압 검지 회로(20)와, 출력 전압 VDD에 기초하여 내부 전원 전압 VDDINT를 출력하는 클램프 회로(30)로서, 출력 전압 VDD가 소정의 제1 전압보다도 큰 제1 이상의 경우에, 제1 전압 이하로 억제한 내부 전원 전압 VDDINT를 출력하는 클램프 회로(30)를 구비하고, 클램프 회로(30)는 제1 전압 이하의 내부 전원 전압 VDDINT으로 동작하는 로직 회로(40)에 대하여 내부 전원 전압 VDDINT를 출력하고, 전압 검지 회로(20)는 제1 이상을 검지한 경우에, 로직 회로(40)에 대하여 제1 이상을 출력한다.

Description

전원 회로{POWER CIRCUIT}
본 발명은 전원 회로에 관한 것이며, 예를 들어 집적 회로의 내부 전원 회로에 관한 것이다.
특허문헌 1에는, 부하 전류의 변동에 대하여, 충분한 구동 전류를 공급할 수 있는 내부 전원 회로가 기재되어 있다. 특허문헌 1의 내부 전원 회로는, 레귤레이터 회로를 구비하고, 기준 전압과 동일하게 되도록, 피드백 제어에 의해 내부 전원 전압을 출력한다. 그리고, 부하 회로의 소비 전력이 급격하게 증가한 경우에는, 그 변화에 급준하게 대응하여 큰 전류를 부하 회로에 공급하고 있다. 이에 의해, 내부 전원 전압의 강하를 억제하고 있다.
일본 특허 공개 제2009-080653호 공보
특허문헌 1의 내부 전원 회로에서는, 레귤레이터 회로에 고장이 발생한 경우에, 출력 전압이 상승하여, 부하 회로의 정상적인 동작을 보증할 수 없을 우려가 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 전원 회로는, 입력된 입력 전압을 사용하여 출력 전압을 생성하는 레귤레이터 회로와, 상기 출력 전압을 검지하는 전압 검지 회로와, 상기 출력 전압에 기초하여 내부 전원 전압을 출력하는 클램프 회로로서, 상기 출력 전압이 소정의 제1 전압보다도 큰 제1 이상의 경우에, 제1 전압 이하로 억제한 상기 내부 전원 전압을 출력하는 상기 클램프 회로를 구비하고, 상기 클램프 회로는, 상기 제1 전압 이하의 상기 내부 전원 전압으로 동작하는 로직 회로에 대하여 상기 내부 전원 전압을 출력하고, 상기 전압 검지 회로는, 상기 제1 이상을 검지한 경우에, 상기 로직 회로에 대하여 상기 제1 이상을 출력한다.
상기 일 실시 형태에 따르면, 내부 전원 전압을 안정화시켜, 부하 회로의 정상적인 동작을 보증할 수 있는 전원 회로를 제공할 수 있다.
도 1은 전원 회로의 구성을 예시한 블록.
도 2는 실시 형태 1에 관한 전원 회로를 예시한 블록도.
도 3은 실시 형태 1에 관한 전원 회로의 상세를 예시한 블록도.
도 4는 실시 형태 1에 관한 전원 회로에 있어서, 전압 설정 범위를 예시한 도면.
도 5는 실시 형태 2에 관한 전원 회로를 예시한 블록도.
도 6은 실시 형태 2에 관한 전원 회로의 상세를 예시한 블록도.
도 7은 실시 형태 2에 관한 전원 회로에 있어서, 전압 설정 범위를 예시한 도면.
도 8은 실시 형태 3에 관한 전원 회로를 예시한 블록도.
도 9는 실시 형태 3에 관한 전원 회로에 있어서, BIST 시의 전압 설정 범위를 예시한 도면.
설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어져 있다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있고, 필요에 따라서 중복 설명은 생략되어 있다.
먼저, 발명자들에 의해 밝혀진 전원 회로의 내부 전원 전압이 상승하는 원인에 대하여 설명한다. 이에 의해, 실시 형태에 관한 전원 회로를 보다 명확하게 한다.
도 1은 전원 회로의 구성을 예시한 블록이다. 도 1에 도시한 바와 같이, 전원 회로(100)는 레귤레이터 회로(110) 및 전압 검지 회로(120)를 포함하고 있다. 전원 회로(100)는, 예를 들어 반도체 장치의 내부에 설치된 내부 전원 회로이며, 로직 회로(140) 등의 부하 회로를 동작시키는 출력 전압 VDD를 공급한다.
레귤레이터 회로(110)는 입력 전압 VIN에 대하여 소정의 출력 전압 VDD를 생성한다. 입력 전압 VIN은, 배터리 등으로부터 공급되는 전압이며, 비교적 고전압으로 되어 있다. 입력 전압 VIN은, 예를 들어 12[V] 내지 18[V] 등이지만, 입력 전압 VIN은 이들 전압에 한정되지 않는다. 레귤레이터 회로(110)의 출력 전압 VDD의 일부는, 레귤레이터 회로(10)로 귀환된다. 이와 같이, 전원 회로(100)는 부귀환 증폭 회로를 포함하고 있다.
레귤레이터 회로(110)의 출력 전압 VDD는, 부하 회로가 동작하는 전원으로 된다. 부하 회로는, 로직 회로(140) 및 AMP 회로 등의 반도체 장치의 내부 회로이다. 출력 전압 VDD는, 부하 회로인 로직 회로(140)의 프로세스에 의존하는 절대 최대 정격, 로직 동작 영역 및 동작 스피드에 맞춘 전압으로 설정되어 있다. 전압 검지 회로(120)는 출력 전압 VDD를 모니터한다.
전원 회로(100)를 포함하는 반도체 장치 전체, 및, 반도체 장치를 사용한 시스템의 기능 안전을 고려하면, 레귤레이터 회로(110)에 랜덤 하드웨어 고장(단일 고장)이 발생한 경우라도, 시스템의 기능이 안전하게 동작하는 것이 바람직하다. 그러나, 도 1에 도시한 전원 회로(100)에서는, 레귤레이터 회로(110)에 고장이 발생한 경우, 출력 전압 VDD가 이상하게 높은 전압으로 된다. 예를 들어, 출력 전압 VDD는, 입력 전압 VIN까지 상승하는 것이 상정된다. 이것은, 로직 회로(140) 등의 내압을 초과하여, 동작 이상 및 고장으로 이어져, 시스템의 안전을 손상시킬 가능성이 있다.
레귤레이터 회로(110)의 고장으로서, 예를 들어 레귤레이터 회로(110) 내에 형성된 출력 트랜지스터의 드레인-소스간의 쇼트에 의한 고장, 출력 전압 VDD를 생성하기 위한 피드백 저항의 일부가 쇼트되는 것에 의한 고장 등이 생각된다. 이와 같은 고장이 발생한 경우에는, 출력 전압 VDD는, 입력 전압 VIN의 레벨까지 상승할 가능성이 있다.
일반적으로, 전원 회로(100)는 출력 전압 VDD를 모니터하는 전압 검지 회로(120)를 갖고 있다. 출력 전압 VDD가 이상하게 높은 전압으로 되었을 때는, 전압 검지 회로(120)는 로직 회로(140)를 통해, SPI(Serial Peripheral Interface) 등에 의해, 외부의 마이크로컴퓨터 등에 통지한다. 그러나, 이와 같은 고장 모드의 경우에는, 로직 회로(140)는 높은 출력 전압 VDD에 의해, 이미 고장났을 가능성이 있다. 따라서, 마이크로컴퓨터 등에 전압 이상을 통지하는 것이 곤란한 경우가 있다.
이하의 실시 형태에서는, 랜덤 하드웨어 고장(단일 고장)이 발생한 경우라도, 시스템의 기능이 안전하게 동작하도록, 안정된 내부 전원 전압을 공급하는 전원 회로를 설명한다.
(실시 형태 1)
실시 형태 1에 관한 전원 회로를 설명한다. 먼저, 전원 회로의 개요를 설명한다. 도 2는 실시 형태 1에 관한 전원 회로를 예시한 블록도이다. 도 2에 도시한 바와 같이, 전원 회로(1)는 레귤레이터 회로(10)와, 전압 검지 회로(20)와, 클램프 회로(30)를 구비하고 있다.
레귤레이터 회로(10)는 입력 전압 VIN을 사용하여 소정의 출력 전압 VDD를 생성한다. 입력 전압 VIN은 배터리 등으로부터 공급되는 전압이다. 레귤레이터 회로(10)의 출력 전압 VDD의 일부는, 레귤레이터 회로(10)로 귀환된다. 따라서, 전원 회로(1)는 부귀환 증폭 회로를 포함하고 있다.
전압 검지 회로(20)는 레귤레이터 회로(10)에 접속되어 있다. 전압 검지 회로(20)는 레귤레이터 회로(10)로부터 출력된 출력 전압 VDD가 입력된다. 그리고, 전압 검지 회로(20)는 출력 전압 VDD를 검지한다. 전압 검지 회로(20)는 검지한 출력 전압 VDD가 소정의 전압보다도 큰 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력한다. 로직 회로(40)는 당해 이상을, SPI 등을 사용하여, 예를 들어 마이크로컴퓨터 등의 외부에 통지한다.
클램프 회로(30)는 레귤레이터 회로(10)에 접속되어 있다. 클램프 회로(30)에는, 레귤레이터 회로(10)로부터 출력된 출력 전압 VDD가 입력된다. 클램프 회로(30)는 로직 회로(40)에 접속되어 있다. 클램프 회로(30)는 출력 전압 VDD에 기초하여, 내부 전원 전압 VDDINT를 출력한다. 내부 전원 전압 VDDINT는, 예를 들어 로직 회로(40), AMP 제어 회로, Bias 회로 등의 부하 회로에 사용된다. 내부 전원 전압 VDDINT는, 부하 회로에 포함된 저내압 소자의 전원으로 된다.
클램프 회로(30)의 예로서는, 예를 들어 다이오드 클램프 구성, MOSFET를 사용한 게이트 클램프 구성 등을 들 수 있다. 또한, 클램프 회로는, 레귤레이터 회로(10)와 독립된 회로 구성으로 한다. 클램프 회로(30)는, 통상 시는 동작하지 않는다. 통상 시란, 레귤레이터 회로(10)가 소정의 전압 이하의 출력 전압 VDD를 생성하는 정상의 경우이다. 통상 시에는, 레귤레이터 회로(10)가 출력한 출력 전압 VDD와 내부 전원 전압 VDDINT는 동일한 전압으로 되어 있다(출력 전압 VDD=내부 전원 VDDINT).
한편, 클램프 회로(30)는, 입력된 출력 전압 VDD가 소정의 전압보다도 큰 이상의 경우에, 소정의 전압 이하로 억제한 내부 전원 전압 VDDINT를 로직 회로(40)에 대하여 출력한다. 출력 전압 VDD가 소정의 전압보다도 큰 경우란, 예를 들어 레귤레이터 회로(10)에, 랜덤 하드웨어 고장이 발생한 경우이다. 소정의 전압은, 예를 들어 로직 회로(40)의 절대 최대 정격 이하의 전압이다. 또한, 소정의 전압은 로직 회로가 동작하는 전압이다. 이와 같이, 클램프 회로(30)는 내부 전원 전압 VDDINT를 소정의 전압으로 억제하는 클램프 수단으로 되어 있다.
레귤레이터 회로(10)로부터 출력된 출력 전압 VDD를, 클램프 회로(30)에 경유시킴으로써, 로직 회로(40)를 절대 최대 정격 이하의 전압으로 동작시킬 수 있다. 이에 의해, 레귤레이터 회로(10)에, 랜덤 하드웨어 고장(단일 고장)이 발생한 경우라도, 내부 전원 전압 VDDINT를, 로직 회로(40)의 절대 최대 정격 이하의 전압으로 제한시킬 수 있다. 따라서, 소정의 전압 이하에서 동작하는 로직 회로(40)는 레귤레이터 회로(10)의 고장에 의한 영향을 받지 않는다. 로직 회로(40)의 정상적인 동작을 보증할 수 있다.
다음에, 전원 회로(1)를 구체적으로 설명한다. 도 3은 실시 형태 1에 관한 전원 회로(1)의 상세를 예시한 블록도이다. 도 3에 도시한 바와 같이, 전원 회로(1)는 레귤레이터 회로(10), 복수의 전압 검지 회로(21 및 22), 클램프 회로(30), 및, 저항 R11 내지 R16을 구비하고 있다. 또한, 전원 회로(1)는 동작을 위해 필요한 이들 이외의 회로를 포함해도 된다.
레귤레이터 회로(10)는 연산 증폭기(Operational Amplifier)(11)와, 출력 트랜지스터(12)를 포함하고 있다. 연산 증폭기(11)의 정측의 전극 단자에는 입력 전압 VIN이 접속되어 있다. 연산 증폭기(11)의 부측의 전원 단자는 접지되어 있다. +입력 단자에는, 기준 전압 Vref11이 접속되어 있다. 기준 전압 Vref11은, 예를 들어 도시하지 않은 기준 전압 생성 회로로부터 공급된다.
-입력 단자에는, 출력 전압 VDD의 일부가 접속되어 있다. 이와 같이, 레귤레이터 회로(10)는 출력 전압 VDD의 일부가 귀환되는 부귀환 증폭기를 포함하고 있다. 연산 증폭기(11)의 출력은, 출력 트랜지스터(12)의 게이트에 접속되어 있다.
출력 트랜지스터(12)의 입력측은, 입력 전압 VIN에 접속되어 있다. 출력 트랜지스터(12)의 게이트는, 연산 증폭기(11)의 출력에 접속되어 있다. 출력 트랜지스터(12)의 출력측은, 클램프 회로(30)에 접속되어 있다. 이에 의해, 클램프 회로(30)에는, 출력 전압 VDD가 입력된다. 출력 트랜지스터(12)는, 예를 들어 N형 MOS 트랜지스터이다.
또한, 출력 트랜지스터(12)의 출력측은, 소정의 저항값을 갖는 저항 R11 및 저항 R12를 통해 접지되어 있다. 저항 R11과 저항 R12의 접점 N11에, 연산 증폭기(11)의 -입력 단자가 접속되어 있다. 이에 의해, 출력 전압 VDD의 일부는, 피드백 저항으로서 기능하는 저항 R11 및 R12를 통해, 레귤레이터 회로(10)로 귀환된다. 구체적으로는, 출력 트랜지스터(12)가 출력한 출력 전압 VDD의 일부는, 피드백 저항 R11 및 R12를 통해 부귀환 증폭기의 -입력 단자로 귀환된다. 따라서, 레귤레이터 회로(10)로부터 출력되는 출력 전압 VDD는, 로직 회로(40)가 동작하는 전압 레벨로 유지된다. 예를 들어, 이하의 (1)식으로 나타내어지는 출력 전압 VDD가 출력된다. 출력 전압 VDD는, 예를 들어 3.3[V]이다.
Figure pat00001
전원 회로(1)는 복수의 전압 검지 회로(20)를 구비해도 된다. 예를 들어, 전압 검지 회로(20)는 과전압 검지 회로(21)와, 저전압 검지 회로(22)를 갖고 있다. 과전압 검지 회로(21)는 출력 트랜지스터(12)의 출력측에 소정의 저항 R13을 통해 접속되어 있다. 출력 트랜지스터(12)의 출력측은, 소정의 저항 R13 및 저항 R14를 통해 접지되어 있다. 저항 R13과 저항 R14 사이의 접점 N12에, 과전압 검지 회로(21)가 접속되어 있다.
과전압 검지 회로(21)는 출력 전압 VDD가 소정의 전압보다도 큰 이상을 검지한 경우에는, 로직 회로(40)에 대하여 이상을 출력한다. 그리고, 로직 회로(40)는 외부에 이상을 통지한다.
구체적으로는, 과전압 검지 회로(21)는, 예를 들어 콤퍼레이터 회로를 포함하고 있다. 그리고, 저항 R13 및 R14는 래더 저항으로서 기능한다. 과전압 검지 회로(21)는 출력 전압 VDD를 저항 R13 및 저항 R14에 의해 분할한다. 그리고, 분할한 출력 전압 VDD를 기준 전압으로 비교한다. 출력 전압 VDD가 소정의 전압으로 되었을 때에(예를 들어, 6.0[V]), 콤퍼레이터 회로의 출력이 반전된다. 과전압 검지 회로(21)는 출력의 반전을 로직 회로(40)에 출력한다. 또한, 과전압 검지 회로(21)용의 기준 전압은, 레귤레이터 회로(10)의 기준 전압과 독립된 기준 전압 생성 회로로부터 공급되는 것이 바람직하다.
또한, 클램프 회로(30)에 저전압 검지 회로(22)가 접속되어도 된다. 저전압 검지 회로(22)는 클램프 회로(30)에 저항 R15를 통해 접속되어 있다. 또한, 클램프 회로(30)는 저항 R15 및 R16을 통해 접지되어 있다. 저전압 검지 회로(22)는 저항 R15와 저항 R16 사이의 접점 N13에 접속되어 있다. 따라서, 저항 R15 및 저항 R16은 래더 저항으로서 기능한다. 저전압 검지 회로(22)는 클램프 회로(30)가 출력한 내부 전원 전압 VDDINT를 검지한다. 저전압 검지 회로(22)는 내부 전원 전압 VDDINT가, 소정의 전압보다도 작은 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력한다. 그리고, 로직 회로(40)는 외부에 이상을 통지한다. 로직 회로(40)는 이상을 SPI 등에 의해 외부의 마이크로컴퓨터 등에 통지한다.
클램프 회로(30)에 랜덤 하드웨어 고장(단일 고장)이 발생하면, 클램프 회로(30)가 출력 전압 VDD에 기초하여, 소정의 내부 전원 전압 VDDINT를 출력할 수 없는 경우가 있다. 그렇게 되면, 내부 전원 VDDINT는, 소정의 전압보다도 저하된다. 이 경우에는, 내부 전원 전압 VDDINT를 검지하는 저전압 검지 회로(22)는 클램프 회로(30)의 이상을 로직 회로(40)에 출력한다. 로직 회로(40)는 SPI 등을 사용하여, 외부의 마이크로컴퓨터 등에 이상을 통지한다. 그리고, 예를 들어 POR(Power On Reset) 등에 의해, 각 전원을 강제적으로 정지시킨다.
도 4는 실시 형태 1에 관한 전원 회로에 있어서, 전압 설정 범위를 예시한 도면이다. 도 4에 도시한 바와 같이, 내부 전원 전압 VDDINT가, 로직 회로(40)의 정상 동작 범위 내로 되도록, 클램프 회로(30)가 동작하는 전압 범위, 레귤레이터 회로(10)의 출력 전압 VDD, 과전압 검지 회로(21) 및 저전압 검지 회로(22)의 검지 범위를 설정한다.
로직 회로(40)의 정상 동작 범위는, 예를 들어 2.00[V] 내지 5.40[V]이다. 따라서, 먼저, 로직 회로(40)가 정상적으로 동작하도록, 레귤레이터 회로(10)의 출력 전압 VDD를 설정한다. 레귤레이터 회로(10)의 출력 전압 VDD를, 3.3[V]±3[％]으로 설정하면, 레귤레이터 회로(10)가 출력하는 출력 전압 VDD는, 예를 들어 3.20[V] 내지 3.40[V]의 전압 범위로 된다. 레귤레이터 회로(10)가 정상적으로 동작하고 있는 경우에는, 로직 회로(40)도 정상적으로 동작할 수 있다.
다음에, 클램프 회로(30)가 동작하는 전압 범위를 설정한다. 로직 회로(40)의 정상 동작 범위는 2.00[V] 내지 5.40[V]이므로, 클램프 회로(30)는 내부 전원 전압 VDDINT를, 5.40[V] 이하로 억제하도록 설정된다. 따라서, 소정의 전압을, 제1 전압으로 하여, 로직 회로(40)의 정상 동작 범위의 상한의 전압을 선택한다. 클램프 회로(30)가 동작하는 출력 전압 VDD를, 4.5[V]±20[％]으로 설정하면, 클램프 회로(30)가 출력 전압 VDD를 클램프하고, 출력하는 내부 전원 전압 VDDINT는 3.60[V] 내지 5.40[V]의 전압 범위로 된다.
따라서, 레귤레이터 회로(10)의 고장에 의해, 제1 전압보다도 큰 출력 전압 VDD가 출력되어도, 내부 전원 전압 VDDINT를, 로직 회로(40)의 절대 최대 정격 이하의 전압으로 억제할 수 있다. 이와 같이, 출력 전압 VDD가 제1 전압보다도 큰 이상의 경우에, 클램프 회로(30)가 출력하는 내부 전원 전압 VDDINT는, 로직 회로(40)에 포함된 저내압 소자의 절대 최대 정격 이하이다. 또한, 바람직하게는 이상의 경우에 클램프 회로(30)가 출력하는 내부 전원 전압 VDDINT는, 로직 회로(40)의 정상 동작 범위의 상한의 전압 이하이다.
또한, 클램프 회로(30)는 레귤레이터 회로(10)가 정상적으로 동작하고 있는 경우의 출력 전압 VDD보다도 큰 전압으로 동작을 개시하도록 설정한다. 예를 들어, 레귤레이터 회로(10)의 출력 전압 VDD는, 예를 들어 3.20[V] 내지 3.40[V]의 전압 범위이다. 또한, 클램프 회로(30)가 동작을 개시하고, 출력하는 내부 전원 전압 VDDINT는, 3.60[V] 내지 5.40[V]의 전압 범위이다. 따라서, 레귤레이터 회로(10)가 정상인 경우에, 레귤레이터 회로(10)가 출력하는 출력 전압 VDD(3.20[V] 내지 3.40[V])는, 레귤레이터 회로(10)가 이상인 경우에, 클램프 회로(30)가 출력하는 내부 전원 전압 VDDINT(3.60[V] 내지 5.40[V])보다도 작게 되어 있다.
과전압 검지 회로(21)는 로직 회로(40)의 정상 동작 범위보다도 큰 출력 전압 VDD를 검지하도록 설정한다. 예를 들어, 과전압 검지 전압을, 5.75[V]로 설정하고, 5.60[V] 내지 5.90[V]을 검지 범위로 한다. 과전압 검지 회로(21)는, 검지 범위의 출력 전압 VDD를 검지한 경우에는, 로직 회로(40)에 이상을 출력한다.
저전압 검지 회로(22)는 레귤레이터 회로(10)의 출력 전압 VDD보다도 낮은 내부 전원 전압 VDDINT를 검지하도록 설정한다. 예를 들어, 제2 전압으로서, 레귤레이터 회로(10)의 출력 전압 VDD보다도 낮은 전압을 선택한다. 예를 들어, 정전압 검지 전압을 2.85[V]로 설정하고, 2.70[V] 내지 3.00[V]을 검지 범위로 한다. 저전압 검지 회로(22)는, 검지 범위의 내부 전원 전압 VDDINT를 검지한 경우에는, 로직 회로(40)에 대하여 이상을 출력한다.
다음에, 본 실시 형태의 효과를 설명한다.
본 실시 형태의 전원 회로(1)는, 내부 전원 전압 VDDINT를 소정의 전압 이하로 억제하는 것을 목적으로 한 클램프 회로(30)를 구비하고 있다. 따라서, 내부 전원 전압 VDDINT를 안정화시켜, 로직 회로(40) 등의 부하 회로의 정상적인 동작을 보증할 수 있다.
클램프 회로(30)가 동작하는 전압 범위를, 레귤레이터 회로(10)의 정상 시에 있어서의 출력 전압 VDD보다도 큰 값으로 하고 있다. 따라서, 레귤레이터 회로(10)에 랜덤 하드웨어 고장이 발생한 경우에, 확실하게 클램프 회로(30)를 동작시킬 수 있다.
또한, 클램프 회로(30)가 출력하는 내부 전원 전압 VDDINT는, 로직 회로(40)에 포함된 저내압 소자의 절대 최대 정격 이하의 전압으로 설정되어 있다. 따라서, 고장 시에 있어서도, 로직 회로(40)를 정상적으로 동작시킬 수 있다.
전압 검지 회로(20)는 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력하고, 로직 회로(40)는 외부에 이상을 통지한다. 따라서, 기능 안전을 고려한 이상의 통지를 행할 수 있다.
레귤레이터 회로(10)는 출력 전압 VDD의 일부가 귀환되는 부귀환 증폭기를 포함하고 있다. 이에 의해, 출력 전압 VDD의 변동을 억제하여, 출력 전압 VDD의 안정성을 향상시킬 수 있다.
클램프 회로(30)는 레귤레이터 회로(10)와 독립된 회로를 포함하고 있다. 이에 의해, 레귤레이터 회로(10)에 랜덤 하드웨어 고장이 발생해도, 클램프 회로(30)는 내부 전원 전압 VDDINT를, 로직 회로(40)가 정상적으로 동작하는 소정의 전압 이하로 억제할 수 있다.
(실시 형태 2)
다음에, 실시 형태 2의 전원 회로를 설명한다. 도 5는 실시 형태 2에 관한 전원 회로를 예시한 블록도이다. 도 5에 도시한 바와 같이, 본 실시 형태의 전원 회로(2)는 메인 레귤레이터 회로(50), 서브 레귤레이터 회로(60), 전압 검지 회로(20)를 구비하고 있다.
서브 레귤레이터 회로(60)는 입력된 입력 전압 VIN을 사용하여 소정의 출력 전압 VDD를 생성한다. 메인 레귤레이터 회로(50)는 서브 레귤레이터 회로(60)에 접속되어 있다. 메인 레귤레이터 회로(50)에는, 서브 레귤레이터 회로(60)로부터 출력된 출력 전압 VDD가 입력된다. 통상 시에 있어서는, 서브 레귤레이터 회로(60)는 동작하지 않는다. 서브 레귤레이터 회로(60)는 입력된 입력 전압 VIN에 대하여, 입력 전압 VIN과 동일한 출력 전압 VDD(출력 전압 VDD=입력 전압 VIN)를 출력한다.
메인 레귤레이터 회로(50)는 로직 회로(40)에 접속되어 있다. 메인 레귤레이터 회로(50)는 출력 전압 VDD를 사용하여, 소정의 내부 전원 전압 VDDINT를 생성한다. 메인 레귤레이터 회로(50)는 로직 회로(40)에 대하여 내부 전원 전압 VDDINT를 출력한다. 내부 전원 전압 VDDINT는, 예를 들어 로직 회로(40), AMP 제어 회로, Bias 회로 등의 내부 회로에 사용된다. 내부 전원 전압 VDDINT는, 로직 회로(40) 등에 포함된 저내압 소자의 전원으로 된다. 내부 전원 전압 VDDINT의 일부는, 메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)로 귀환된다. 이와 같이, 메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT의 일부가 귀환되는 부귀환 증폭기를 포함하고 있다.
전압 검지 회로(20)는 메인 레귤레이터 회로(50)에 접속되어 있다. 전압 검지 회로(20)는 메인 레귤레이터 회로(50)로부터 출력된 내부 전원 전압 VDDINT가 입력된다. 전압 검지 회로(20)는 내부 전원 전압 VDDINT를 검지한다. 전압 검지 회로(20)는 모니터한 내부 전원 전압 VDDINT가 소정의 전압보다도 커졌을 때는, 로직 회로(40)에 이상을 출력한다. 로직 회로(40)는 이상을 SPI 등에 의해 외부의 마이크로컴퓨터 등에 통지한다.
메인 레귤레이터 회로(50)가 정상인 경우에는, 메인 레귤레이터 회로(50)는 소정의 전압 이하의 내부 전원 전압을 생성한다. 메인 레귤레이터 회로(50)에 랜덤 하드웨어 고장이 발생한 경우에는, 메인 레귤레이터 회로(50)는 소정의 전압보다도 큰 내부 전원 전압 VDDINT를 출력한다. 따라서, 내부 전원 전압 VDDINT가 소정의 전압보다도 큰 이상의 상태로 된다.
이상 상태의 경우에는, 자동으로, 서브 레귤레이터 회로(60)로 동작이 전환된다. 그리고, 서브 레귤레이터 회로(60)는 소정의 전압 이하로 억제한 내부 전원 전압 VDDINT로 되도록 출력 전압 VDD를 생성한다. 이에 의해, 내부 전원 전압 VDDINT는, 로직 회로(40) 등의 저내압 소자의 절대 최대 정격 이하의 전압으로 제한된다. 이와 같이, 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT를 소정의 전압으로 억제하는 클램프 수단으로 되어 있다.
전압 검지 회로(20)는 메인 레귤레이터 회로(50)가 고장난 경우에, 내부 전원 전압 VDDINT의 변화를 검지한다. 메인 레귤레이터 회로(50)가 정상인 경우에 출력되는 내부 전원 전압 VDDINT는, 이상의 경우에, 서브 레귤레이터 회로(60)의 동작에 의해 출력되는 내부 전원 전압 VDDINT보다도 작게 되어 있다. 따라서, 전압 검지 회로(20)는 서브 레귤레이터 회로(60)가 동작한 경우의 내부 전원 전압 VDDINT를 검지한다. 이에 의해, 전압 검지 회로(20)는 메인 레귤레이터 회로(50)의 고장에 의한 이상을 검지한다. 그리고, 전압 검지 회로(20)는 로직 회로(40)에 대하여 이상을 출력한다. 로직 회로(40)는 외부에 이상을 통지한다.
이와 같이, 본 실시 형태의 전원 회로(2)는 독립된 레귤레이터 회로를 2개 갖고 있다. 메인 레귤레이터 회로(50)에 랜덤 하드웨어 고장(단일 고장)이 발생한 경우라도, 서브 레귤레이터 회로(60)에 의해, 내부 전원 전압 VDDINT는, 로직 회로(40)의 절대 최대 정격 이하의 전압으로 제한된다. 이에 의해, 로직 회로(40)의 고장을 억제하여, 로직 회로(40)의 정상적인 동작을 보증할 수 있다.
실시 형태 2의 전원 회로(2)는 실시 형태 1의 전원 회로(1)에 비해, 저내압 소자의 저전압화에 대응할 수 있다. 프로세스 룰이 미세화됨으로써, 전원 회로(2)는 저전압화된다. 저전압화의 정도는, 전원 회로(2)를 구성하는 저내압 소자의 절대 최대 정격, 로직 회로 등이 동작하는 전압 범위 및 동작 스피드에 의존한다.
실시 형태 1의 클램프 회로(30)는 다이오드 클램프 구성이나 MOSFET를 사용한 게이트 클램프 구성으로 되어 있다. 이와 같은 구성의 경우에는, 클램프 회로(30)를 구성하는 소자의 특성의 변동의 영향에 의해, 클램프 회로(30)가 출력한 내부 전원 전압 VDDINT의 변동은 비교적 크다. 따라서, 클램프 회로(30)의 경우에는, 저전압화에 대응시키는 것이 곤란해진다.
실시 형태 1에서는, 통상 동작의 전압 설정이 3.3[V]에 대하여, 절대 최대 정격을 7.0[V]으로 설정하고 있다. 이 때문에, 이와 같은 전압 설정에, 클램프 회로(30)를 대응시키는 것은 비교적 용이하다. 클램프 회로(30)의 출력에 20％의 폭이 있더라도, 절대 최대 정격 7.0[V] 이하에 대응시킬 수 있다.
한편, 프로세스 룰의 미세화에 의해, 저내압 소자의 절대 최대 정격이 저하된 로직 회로(40)에 클램프 회로(30)를 대응시키는 것은 곤란하다. 클램프 회로(30)의 출력의 폭에 따라, 절대 최대 정격을 초과할 가능성이 있다.
이에 반해, 본 실시 형태의 전원 회로(2)는 클램프 회로(30) 대신에, 메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)를 갖는 구성으로 하고 있다. 레귤레이터 회로는, 변동이 적은 안정된 출력을 할 수 있다. 따라서, 저내압 소자의 절대 최대 정격이 저하된 로직 회로(40)에 대응시킬 수 있다.
다음에, 실시 형태 2에 관한 전원 회로(2)의 상세를 설명한다. 도 6은 실시 형태 2에 관한 전원 회로의 상세를 예시한 블록도이다. 도 6에 도시한 바와 같이, 본 실시 형태의 전원 회로(2)는 메인 레귤레이터 회로(50), 서브 레귤레이터 회로(60), 과전압 검지 회로(21), 저전압 검지 회로(22) 및 저항 R21 내지 R28을 포함하고 있다. 메인 레귤레이터 회로(50)는 연산 증폭기(51) 및 출력 트랜지스터(52)를 포함하고 있다. 서브 레귤레이터 회로(60)는 연산 증폭기(61) 및 출력 트랜지스터(62)를 포함하고 있다. 전압 검지 회로(20)는 과전압 검지 회로(21)와, 저전압 검지 회로(22)를 갖고 있다.
서브 레귤레이터 회로(60)에 있어서, 연산 증폭기(61)의 정측의 전극 단자에는, 입력 전압 VIN이 접속되어 있다. 연산 증폭기(61)의 부측의 전원 단자는 접지되어 있다. +입력 단자에는, 기준 전압 Vref21이 접속되어 있다. 기준 전압 Vref21은, 예를 들어 도시하지 않은 기준 전압 생성 회로로부터 공급된다.
연산 증폭기(61)의 -입력 단자에는, 메인 레귤레이터 회로(50)가 출력한 내부 전원 VDDINT의 일부가 접속되어 있다. 연산 증폭기(61)의 출력은, 출력 트랜지스터(62)의 게이트에 접속되어 있다.
출력 트랜지스터(62)의 입력측은, 입력 전압 VIN에 접속되어 있다. 출력 트랜지스터(62)의 게이트는, 서브 레귤레이터 회로(60)의 연산 증폭기(61)의 출력에 접속되어 있다. 출력 트랜지스터(62)의 출력측은, 메인 레귤레이터 회로(50)의 출력 트랜지스터(52)의 입력측에 접속되어 있다.
메인 레귤레이터 회로(50)에 있어서, 연산 증폭기(51)의 정측의 전극 단자는, 입력 전압 VIN에 접속되어 있다. 연산 증폭기(51)의 부측의 전원 단자는 접지되어 있다. +입력 단자에는, 기준 전압 Vref22가 접속되어 있다. 기준 전압 Vref22는, 예를 들어 도시하지 않은 기준 전압 생성 회로로부터 공급된다.
연산 증폭기(51)의 -입력 단자에는, 메인 레귤레이터 회로(50)가 출력한 내부 전원 VDDINT의 일부가 접속되어 있다. 연산 증폭기(51)의 출력은, 출력 트랜지스터(52)의 게이트에 접속되어 있다.
출력 트랜지스터(52)의 입력측은, 출력 트랜지스터(62)의 출력측이 접속되어 있다. 이에 의해, 출력 트랜지스터(52)의 입력측에는, 출력 전압 VDD가 입력되어 있다. 출력 트랜지스터(52)의 게이트는, 메인 레귤레이터 회로(50)의 연산 증폭기(51)의 출력에 접속되어 있다. 출력 트랜지스터(52)의 출력측은, 로직 회로(40) 등을 포함하는 내부 회로에 접속되어 있다. 이에 의해, 로직 회로(40) 등에는, 내부 전원 전압 VDDINT가 공급된다.
또한, 출력 트랜지스터(52)의 출력측은, 소정의 저항 R21 및 저항 R22를 통해 접지되어 있다. 저항 R21과 저항 R22 사이의 접점 N21에, 연산 증폭기(51)의 -입력 단자가 접속되어 있다. 이에 의해, 출력 트랜지스터(52)의 출력은, 피드백 저항 R21 및 R22를 통해 연산 증폭기(51)로 귀환된다. 또한, 접점 N21은, 스위치 SW21 및 저항 R23을 통해 접지되어 있다.
또한, 출력 트랜지스터(52)의 출력측은, 소정의 저항 R24 및 저항 R25를 통해 접지되어 있다. 저항 R24와 저항 R25 사이의 접점 N22에, 연산 증폭기(61)의 -입력 단자가 접속되어 있다. 이에 의해, 출력 트랜지스터(52)의 출력은, 피드백 저항 R24 및 R25를 통해 연산 증폭기(61)로 귀환된다.
서브 레귤레이터 회로(60)에 있어서의 연산 증폭기(61)의 -입력 단자 및 메인 레귤레이터 회로(50)에 있어서의 연산 증폭기(51)의 -입력 단자에 내부 전원 전압 VDDINT의 일부가 되돌아가는 부귀환 증폭 회로로 되어 있다. 이와 같이, 전원 회로(2)는 2개의 레귤레이터 회로가 직렬 접속으로 되는 구성(종속 접속)이며, 메인 레귤레이터 회로(50)에, 기능 안전을 고려한 서브 레귤레이터 회로(60)를 추가한 구성으로 되어 있다. 그리고, 메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT를 피드백하는 구성으로 되어 있다. 서브 레귤레이터 회로(60)와, 메인 레귤레이터 회로(50)는 독립된 구성으로 한다. 즉, 예를 들어 사용되는 기준 전압 Vref21 및 Vref22, 및, 기준 전류 등은 별도의 독립된 회로에서 동작하도록 설계되어 있다.
통상 동작 시에 있어서는, 서브 레귤레이터 회로(60)는 동작하지 않는다. 따라서, 출력 트랜지스터(62)는 풀 온(Full ON) 상태로 된다. 이에 의해, 전원 회로(2)는 메인 레귤레이터 회로(50)에서만 동작한다. 전원 회로(2)는 소정의 전압의 내부 전원 전압 VDDINT를 생성한다.
한편, 메인 레귤레이터 회로(50)에 고장이 발생한 경우에는, 자동으로, 서브 레귤레이터 회로(60)로 전환된다. 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT를 로직 회로(40) 등에 포함된 저내압 소자의 절대 최대 정격 이하의 전압으로 제한시킨다.
메인 레귤레이터 회로(50)의 고장으로서는, 예를 들어 출력 트랜지스터(52)가 ON 고착된 경우, 피드백 저항 R21 내지 R22의 일부가 접지측과 쇼트한 경우를 들 수 있다. 이와 같은 고장의 경우에는, 내부 전원 전압 VDDINT는 상승한다. 그러나, 내부 전원 전압 VDDINT가, 서브 레귤레이터 회로(60)의 설정 전압으로 되면, 서브 레귤레이터 회로(60)가 동작한다. 그리고, 내부 전원 VDDINT는, 절대 최대 정격 이하의 전압으로 억제된다. 따라서, 전원 회로(2)로부터 출력되는 내부 전원 VDDINT는, 로직 회로(40)가 정상적인 동작을 행하는 전압 레벨로 유지된다.
메인 레귤레이터 회로(50)는 입력 전압 VIN에 대하여 이하의 (2)식으로 나타내어지는 내부 전원 전압 VDDINT를 출력한다.
Figure pat00002
서브 레귤레이터 회로(60)는, 입력 전압 VIN에 대하여, 이하의 (3)식으로 나타내어지는 내부 전원 전압 VDDINT를 출력한다.
Figure pat00003
메인 레귤레이터 회로(50)가 출력하는 내부 전원 전압 VDDINT와, 서브 레귤레이터 회로(60)가 출력하는 출력 전압 VDD는, 이하의 관계로 한다.
Figure pat00004
메인 레귤레이터 회로(50)를 구성하는 연산 증폭기(51), 출력 트랜지스터(52), 기준 전압 회로, 출력 피드백 저항 R21 및 R22에, 단일 고장이 발생해도, 내부 전원 전압 VDDINT는, 서브 레귤레이터 회로(60)에 의해 제한된다. 이에 의해, 내부 전원 전압 VDDINT는, 로직 회로(40)에서 포함된 저내압 소자의 절대 최대 정격 이하로 억제할 수 있다.
또한, 서브 레귤레이터 회로(60)도, 내부 전원 전압 VDDINT를 피드백하는 부귀환 증폭 회로를 포함하고 있다. 따라서, 서브 레귤레이터 회로(60)가 동작하였을 때도, 서브 레귤레이터 회로(60)는 변동이 억제된 내부 전원 전압 VDDINT를 출력할 수 있다.
저전압 검지 회로(22)는 출력 트랜지스터(52)의 출력측에 소정의 저항 R26을 통해 접속되어 있다. 출력 트랜지스터(52)의 출력측은, 소정의 저항 R26 내지 저항 R28을 포함하는 래더 저항을 통해 접지되어 있다. 저항 R26과 저항 R27 사이의 접점 N23에, 저전압 검지 회로(22)가 접속되어 있다. 저전압 검지 회로(22)는 내부 전원 전압 VDDINT를 검지한다. 저전압 검지 회로(22)는 내부 전원 전압 VDDINT가 소정의 전압보다도 작은 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력한다. 로직 회로(40)는 당해 이상을 SPI에 의해 외부의 마이크로컴퓨터 등에 통지한다.
또한, 과전압 검지 회로(21)는 출력 트랜지스터(52)의 출력측에 소정의 저항 R26 및 R27을 통해 접속되어 있다. 저항 R27과 저항 R28 사이의 접점 N24에, 과전압 검지 회로(21)가 접속되어 있다. 과전압 검지 회로(21)는 내부 전원 전압 VDDINT를 검지한다. 과전압 검지 회로(21)는 내부 전원 전압 VDDINT가 소정의 전압보다도 큰 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력한다. 로직 회로(40)는 당해 이상을 SPI에 의해 외부의 마이크로컴퓨터 등에 통지한다.
구체적으로는, 과전압 검지 회로(21) 및 저전압 검지 회로(22)는, 예를 들어 콤퍼레이터 회로를 포함하고 있다. 예를 들어, 과전압 검지 회로(21) 및 저전압 검지 회로(22)는 내부 전원 전압 VDDINT를, 저항 R26 내지 R28에 의해 분할한다. 그리고, 분할한 내부 전원 전압 VDDINT를 기준 전압으로 비교한다. 내부 전원 전압 VDDINT가 소정의 전압으로 되었을 때에, 콤퍼레이터 회로의 출력이 반전된다. 과전압 검지 회로(21) 및 저전압 검지 회로(22)는 출력의 반전을 로직 회로(40)에 출력한다. 또한, 전압 검지 회로(20)의 기준 전압은, 레귤레이터 회로(10)의 기준 전압과 독립된 기준 전압 생성 회로로부터 공급되는 것이 바람직하다.
도 7은 실시 형태 2에 관한 전원 회로에 있어서, 전압 설정 범위를 예시한 도면이다. 도 7에 도시한 바와 같이, 내부 전원 전압 VDDINT가, 로직 회로(40)의 정상 동작 범위 내로 되도록, 메인 레귤레이터 회로(50)가 출력하는 내부 전원 전압 VDDINT, 서브 레귤레이터 회로(60)가 동작하는 전압 범위, 과전압 검지 회로(21) 및 저전압 검지 회로(22)의 검지 범위를 설정한다.
로직 회로(40)의 정상 동작 범위는, 예를 들어 2.00[V] 내지 4.00[V]이다. 따라서, 먼저, 로직 회로(40)가 정상적으로 동작하도록, 메인 레귤레이터 회로(50)가 출력하는 내부 전원 전압 VDDINT를 설정한다. 메인 레귤레이터 회로(50)의 내부 전원 VDDINT를, 3.30[V]±3％로 설정하면, 메인 레귤레이터 회로(50)가 출력하는 내부 전원 전압 VDDINT는, 예를 들어 3.21[V] 내지 3.39[V]의 전압 범위로 된다. 메인 레귤레이터 회로(50)가 정상적으로 동작하고 있는 경우에는, 로직 회로(40)도 정상적으로 동작할 수 있다. 한편, 메인 레귤레이터 회로(50)의 전압 범위의 상한의 값을 제3 전위로 하면, 내부 전원 전압 VDDINT가, 제3 전압보다도 큰 경우에는, 메인 레귤레이터 회로(50)가 이상인 경우이다.
다음에, 서브 레귤레이터 회로(60)가 동작하는 전압 범위를 설정한다. 로직 회로(40)의 정상 동작 범위는, 2.00[V] 내지 4.00[V]이므로, 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT를, 4.00[V] 이하로 억제하도록 설정된다. 예를 들어, 서브 레귤레이터 회로(60)가 동작하는 내부 전원 전압 VDDINT를, 3.85[V]±3％로 설정하면, 서브 레귤레이터 회로(60)는 내부 전원 VDDINT를, 3.74[V] 내지 3.97[V]의 전압 범위로 되도록 출력한다. 서브 레귤레이터 회로(60)의 전압 범위의 상한값을 제4 전위로 하면, 메인 레귤레이터 회로(50)가 이상인 경우에는, 서브 레귤레이터 회로(60)는 제4 전압 이하로 억제한 내부 전원 전압 VDDINT로 되도록 출력 전압을 생성한다. 제4 전압은 제3 전압보다도 큰 전압이다.
따라서, 메인 레귤레이터 회로(50)에 고장이 발생해도, 내부 전원 전압 VDDINT를, 로직 회로(40)의 절대 최대 정격 이하의 전압으로 억제할 수 있다.
또한, 서브 레귤레이터 회로(60)는, 메인 레귤레이터 회로(50)가 정상적으로 동작하고 있는 경우의 내부 전원 전압 VDDINT보다도 큰 전압으로 동작을 개시하도록 설정한다. 예를 들어, 메인 레귤레이터 회로(50)의 내부 전원 전압 VDDINT는, 3.21[V] 내지 3.39[V]의 전압 범위이다. 또한, 서브 레귤레이터 회로(60)의 내부 전원 전압 VDDINT는, 3.74[V] 내지 3.97[V]의 전압 범위이다. 따라서, 메인 레귤레이터 회로(50)가 정상적으로 동작하고 있는 경우에, 메인 레귤레이터 회로(50)가 출력하는 제3 전압 이하의 내부 전원 전압 VDDINT는, 메인 레귤레이터 회로(50)가 이상인 경우에, 서브 레귤레이터 회로(60)의 동작에 의해 출력되는 내부 전원 전압 VDDINT보다도 작다.
과전압 검지 회로(21)는 메인 레귤레이터 회로(50)의 내부 전원 전압 VDDINT보다도 큰 전압으로 검지하도록 설정한다. 예를 들어, 과전압 검지 전압을, 3.55[V]로 하고, 3.40[V] 내지 3.70[V]을 검지 범위로 한다. 메인 레귤레이터 회로(50)의 고장에 의해, 내부 전원 전압 VDDINT가 상승한 경우에는, 과전압 검지 회로(21)는 내부 전원 전압 VDDINT의 이상을 검지하고, 로직 회로(40)에 이상 상태를 출력한다. 로직 회로(40)는 SPI 등을 사용하여, 외부의 마이크로컴퓨터 등에 이상을 통지한다.
저전압 검지 회로(22)는 메인 레귤레이터 회로(50)의 내부 전원 전압 VDDINT보다도 작은 전압으로 검지하도록 설정한다. 예를 들어, 저전압 검지 전압을, 2.85[V]로 설정하고, 2.70[V] 내지 3.00[V]을 검지 범위로 한다. 저전압 검지 회로(22)는 내부 전원 전압 VDDINT의 이상을 검지하고, 로직 회로(40)에 이상을 출력한다. 로직 회로(40)는 SPI 등을 사용하여, 외부의 마이크로컴퓨터 등에 이상을 통지한다.
또한, 프로세스의 미세화에 의해, 저내압 소자의 절대 최대 정격이 저하되는 경우에는, 과전압 검지 회로(21) 및 저전압 검지 회로(22)뿐만 아니라, 내부 전원 전압을 검지하는 ADC(Analog-Digital Converter)(23) 등을 사용하여, 내부 전원 전압 VDDINT의 전압 진단을 행해도 된다. 이에 의해, 고장 시의 검지 전압 범위를 세밀하게 설정할 수 있다.
서브 레귤레이터 회로(60)의 랜덤 하드웨어 고장에 있어서는, 서브 레귤레이터 회로(60)의 상태를 정기적으로 검지함으로써 검출할 수 있다. 예를 들어, 도 6에 도시한 바와 같이, 스위치 SW21을 사용하여, BIST(Built-in Self Test) 등에 의한 방법을 사용한다. 그렇게 하면, 피드백 저항 R21 내지 R23은, 메인 레귤레이터 회로(50)가 생성하는 내부 전원 전압 VDDINT를, 소정의 전압보다도 크게 하는 것이 가능한 가변 저항으로 된다. 이에 의해, 메인 레귤레이터 회로(50)에 있어서의 연산 증폭기(51)의 전압 레벨을 변경시킨다(상승시킨다). 이와 같이 함으로써, 서브 레귤레이터 회로(60)를 동작시켜, 연산 증폭기(61)의 전압 상태를 과전압 검지 회로(21), 저전압 검지 회로(22) 및 ADC(23)에 의한 전압 진단 등으로 진단할 수 있다.
또는, 서브 레귤레이터 회로(60)에, 연산 증폭기(61)의 전류를 검지하는 전류 검지 회로(24)를 설치하고, 전류 검지 회로(24)에 의해, 서브 레귤레이터 회로(60)의 고장을 검지해도 된다. 전류 검지 회로(24)는 서브 레귤레이터 회로(60)의 고장 시에는, 로직 회로(40)를 통해 이상을 통지한다.
다음에, 본 실시 형태의 효과를 설명한다.
본 실시 형태의 전원 회로(2)는 내부 전원 전압 VDDINT를 소정의 전압 이하로 억제하는 것을 목적으로 한 서브 레귤레이터 회로(60)를 구비하고 있다. 따라서, 내부 전원 전압 VDDINT를 안정화시켜, 로직 회로(40) 등의 부하 회로의 정상적인 동작을 보증할 수 있다.
서브 레귤레이터 회로(60)가 동작하는 전압 범위를, 메인 레귤레이터 회로(50)의 정상 시에 출력하는 내부 전원 전압 VDDINT보다도 큰 값으로 하고 있다. 따라서, 메인 레귤레이터 회로(50)에 랜덤 하드웨어 고장이 발생한 경우에, 내부 전원 전압 VDDINT를, 확실하게, 소정의 전압 이하로 억제할 수 있다.
또한, 서브 레귤레이터 회로(60)의 동작 시에 출력되는 내부 전원 전압 VDDINT는, 로직 회로(40)에 포함된 저내압 소자의 절대 최대 정격 이하의 전압으로 설정되어 있다. 따라서, 고장 시에 있어서도, 로직 회로(40)를 정상적으로 동작시킬 수 있다.
과전압 검지 회로(21) 및 저전압 검지 회로(22)는, 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력하고, 로직 회로(40)는 외부에 이상을 통지한다. 따라서, 기능 안전을 고려한 이상의 통지를 행할 수 있다.
메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT의 일부가 귀환되는 부귀환 증폭기를 포함하고 있다. 이에 의해, 내부 전원 전압 VDDINT의 변동을 억제하여, 내부 전원 전압 VDDINT의 안정성을 향상시킬 수 있다.
BIST 등의 방법을 사용함으로써, 서브 레귤레이터 회로(60)의 고장 발생을 검출할 수 있다. 예를 들어, 실시 형태 1에 있어서의 클램프 회로(30)의 고장을 검출하는 구성으로서는, 예를 들어 클램프 회로(30) 자체를 용장으로 하여 고장률을 내리는 것을 들 수 있다. 그러나, 이 경우에는, 탑재시키는 칩 상에서 차지하는 면적이 커진다. 이에 반해, 본 실시 형태의 전원 회로(2)에서는, 서브 레귤레이터 회로(60)는 그대로 사용할 수 있으므로, 칩 상에서 차지하는 면적을 증대시킬 필요가 없다. 또한, BIST 등의 방법을 사용하면, 고장의 검출을, 전원 회로(2)의 동작 중에 행할 수 있다.
과전압 검지 회로(21), 저전압 검지 회로(22)에 더하여, ADC(23)에 의한 전압 진단 및 전류 검지 회로(24)에 의해 이상을 검지할 수 있다. 이에 의해, 메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)의 고장을 검출할 수 있다.
서브 레귤레이터 회로(60) 및 메인 레귤레이터 회로(50)는 독립적인 회로를 포함하고 있다. 또한, 각 레귤레이터 회로 및 전압 검지 회로(20)에 사용되는 기준 전압은 독립되어 있다. 이에 의해, 메인 레귤레이터 회로(50)에, 랜덤 하드웨어 고장이 발생해도, 서브 레귤레이터 회로(60)는 로직 회로(40)가 정상적으로 동작하는 내부 전원 전압 VDDINT를 출력할 수 있다. 이것 이외의 구성 및 효과는, 실시 형태 1의 기재에 포함되어 있다.
(실시 형태 3)
다음에, 실시 형태 3을 설명한다. 도 8은 실시 형태 3에 관한 전원 회로를 예시한 블록도이다. 도 8에 도시한 바와 같이, 전원 회로(3)는 메인 레귤레이터 회로(50), 서브 레귤레이터 회로(60), 과전압 검지 회로(21), 저전압 검지 회로(22) 및 저항 R31 내지 R39를 포함하고 있다. 메인 레귤레이터 회로(50)는 연산 증폭기(51) 및 출력 트랜지스터(52)를 포함하고 있다. 서브 레귤레이터 회로(60)는 연산 증폭기(61), 출력 트랜지스터(62), 검지 트랜지스터(63) 및 과전류 검지 회로(25)를 갖고 있다.
서브 레귤레이터 회로(60)에 있어서, 연산 증폭기(61)의 정측의 전극 단자에는 입력 전압 VIN이 접속되어 있다. 연산 증폭기(61)의 부측의 전원 단자는 접지되어 있다. 연산 증폭기(61)의 +입력 단자에는, 기준 전압 Vref31이 접속되어 있다. 기준 전압 Vref31은, 예를 들어 도시하지 않은 기준 전압 생성 회로로부터 공급된다.
연산 증폭기(61)의 -입력 단자에는, 메인 레귤레이터 회로(50)가 출력한 내부 전원 VDDINT의 일부가 접속되어 있다. 연산 증폭기(61)의 출력은, 출력 트랜지스터(62)의 게이트 및 검지 트랜지스터(63)의 게이트에 접속되어 있다.
출력 트랜지스터(62) 및 검지 트랜지스터(63)는, 예를 들어 PMOS 트랜지스터이다. 출력 트랜지스터(62)의 입력측은, 입력 전압 VIN에 접속되어 있다. 출력 트랜지스터(62)의 게이트는, 서브 레귤레이터 회로(60)의 연산 증폭기(61)의 출력에 접속되어 있다. 출력 트랜지스터(62)의 출력측은, 메인 레귤레이터 회로(50)에 있어서의 출력 트랜지스터(52)의 입력측에 접속되어 있다.
검지 트랜지스터(63)의 입력측은, 입력 전압 VIN에 접속되어 있다. 검지 트랜지스터(63)의 게이트는, 서브 레귤레이터 회로(60)의 연산 증폭기(61)의 출력에 접속되어 있다. 검지 트랜지스터(63)의 출력측은, 과전류 검지 회로(25)에 접속되어 있다.
메인 레귤레이터 회로(50)에 있어서, 연산 증폭기(51)의 정측의 전극 단자에는 입력 전압 VIN이 접속되어 있다. 연산 증폭기(51)의 부측의 전원 단자는 접지되어 있다. 연산 증폭기(51)의 +입력 단자에는, 기준 전압 Vref32가 접속되어 있다. 기준 전압 Vref32는, 예를 들어 도시하지 않은 기준 전압 생성 회로로부터 공급된다.
연산 증폭기(51)의 -입력 단자에는, 메인 레귤레이터 회로(50)가 출력한 내부 전원 전압 VDDINT의 일부가 접속되어 있다. 연산 증폭기(51)의 출력은, 출력 트랜지스터(52)의 게이트에 접속되어 있다.
출력 트랜지스터(52)의 입력측은, 출력 트랜지스터(62)의 출력측이 접속되어 있다. 이에 의해, 출력 트랜지스터(52)의 입력측에는, 출력 전압 VDD가 입력된다. 출력 트랜지스터(52)의 게이트는, 메인 레귤레이터 회로(50)의 연산 증폭기(51)의 출력에 접속되어 있다. 출력 트랜지스터(52)의 출력측은, 로직 회로(40) 등의 내부 회로에 접속되어 있다. 이에 의해, 로직 회로(40) 등에는, 내부 전원 전압 VDDINT가 공급되고 있다.
또한, 출력 트랜지스터(52)의 출력측은, 소정의 저항 R31 및 저항 R32를 통해 접지되어 있다. 저항 R31과 저항 R32 사이의 접점 N31에, 연산 증폭기(51)의 -입력 단자가 접속되어 있다. 또한, 접점 N31은, 스위치 SW31 및 저항 R33을 통해 접지되어 있다.
또한, 출력 트랜지스터(52)의 출력측은, 소정의 저항 R34 내지 저항 R38을 통해 접지되어 있다. 저항 R34 내지 저항 R35와, 저항 R36 내지 저항 R38 사이의 접점 N32에, 연산 증폭기(61)의 -입력 단자가 접속되어 있다.
저전압 검지 회로(22)는 출력 트랜지스터(52)의 출력측에 소정의 저항 R34를 통해 접속되어 있다. 출력 트랜지스터(52)의 출력측은, 소정의 저항 R34 내지 저항 R38을 포함하는 래더 저항을 통해 접지되어 있다. 저항 R34와 저항 R35 사이의 접점 N33에, 저전압 검지 회로(22)가 접속되어 있다. 저전압 검지 회로(22)는 내부 전원 전압 VDDINT를 검지한다. 저전압 검지 회로(22)는, 내부 전원 전압 VDDINT가 소정의 전압보다도 작은 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력한다. 로직 회로(40)는 당해 이상을 SPI에 의해 외부의 마이크로컴퓨터 등에 통지한다. 또한, 저항 R34와 병렬로 스위치 SW31 및 저항 R39가 접속되어 있다.
과전압 검지 회로(21)는 출력 트랜지스터(52)의 출력측에 소정의 저항 R34 내지 R36을 통해 접속되어 있다. 저항 R36과 저항 R37 사이의 접점 N34에, 과전압 검지 회로(21)가 접속되어 있다. 과전압 검지 회로(21)는 내부 전원 전압 VDDINT를 검지한다. 과전압 검지 회로(21)는 내부 전원 전압 VDDINT가 소정의 전압보다도 큰 이상을 검지한 경우에, 로직 회로(40)에 대하여 이상을 출력한다.
과전압 검지 회로(21) 및 저전압 검지 회로(22)는, 예를 들어 콤퍼레이터 회로를 포함하고 있다. 예를 들어, 과전압 검지 회로(21) 및 저전압 검지 회로(22)는 내부 전원 전압 VDDINT를, 저항 R34 내지 R38에 의해 분할한다. 그리고, 분할한 내부 전원 전압 VDDINT를 기준 전압으로 비교한다. 내부 전원 전압 VDDINT가 소정의 전압으로 되었을 때에, 콤퍼레이터 회로의 출력이 반전된다. 과전압 검지 회로(21) 및 저전압 검지 회로(22)는 출력의 반전을, 로직 회로(40)에 출력한다. 또한, 과전압 검지 회로(21)용 등의 기준 전압은, 메인 레귤레이터 회로(50) 등의 기준 전압과 독립된 기준 전압 생성 회로로부터 공급되는 것이 바람직하다.
피드백 저항 R31 내지 R38은, 메인 레귤레이터 회로(50)가 생성하는 내부 전원 전압 VDDINT를, 서브 레귤레이터 회로(60)가 생성하는 출력 전압보다도 크게 하는 것이 가능한 가변 저항으로 되어 있다. 따라서, 스위치 SW31 및 SW32를 사용한 BIST 등의 방법에 의해, 메인 레귤레이터 회로(50) 및 서브 레귤레이터 회로(60)가 출력하는 내부 전원 전압 VDDINT를 반전시킬 수 있다.
도 9는 실시 형태 3에 관한 전원 회로에 있어서, BIST 시의 전압 설정 범위를 예시한 도면이다. 도 9에 도시한 바와 같이, BIST 시에 있어서, 메인 레귤레이터 회로(50)의 내부 전원 VDDINT를 3.60[V]±3％로 설정하면, 메인 레귤레이터 회로(50)가 출력하는 내부 전원 전압 VDDINT는, 예를 들어 3.49[V] 내지 3.71[V]의 전압 범위로 된다. 서브 레귤레이터 회로(60)의 내부 전원 VDDINT를, 3.30[V]±3％로 설정하면, 서브 레귤레이터 회로(60)가 출력하는 내부 전원 전압 VDDINT는, 예를 들어 3.20[V] 내지 3.40[V]의 전압 범위로 된다.
이와 같이, BIST 등의 방법에 의해, 메인 레귤레이터 회로(50)와, 서브 레귤레이터 회로(60)가 출력하는 내부 전원 전압 VDDINT를, 각각 변화시키고, 이에 의해, 용이하게, 서브 레귤레이터 회로(60)의 고장을 검지할 수 있다. 따라서, 집적 회로의 한층 더한 미세화 등에 의해 절대 최대 정격이 저전압화로 된 경우라도, BIST 등의 방법에 의해, 서브 레귤레이터 회로(60)의 고장을 검지할 수 있다.
다음에, 본 실시 형태의 효과를 설명한다.
본 실시 형태에서는, 피드백 저항 R31 내지 R38은 가변 저항으로 되어 있다. 따라서, 각 레귤레이터 회로가 출력하는 내부 전원 전압 VDDINT를 역전시킴으로써, 서브 레귤레이터 회로(60)의 고장을 검출할 수 있다.
또한, 과전압 검지 회로(21) 및 저전압 검지 회로(22)에 의해, 내부 전원 전압 VDDINT를 비교할 때 사용하는 래더 저항 R34 내지 R38을, 서브 레귤레이터 회로(60)의 피드백 저항과 공유해도 된다. 즉, 전압 검지 회로(21 및 22)는, 래더 저항 R34 내지 R38을 통해, 내부 전원 전압 VDDINT를 검지하고, 서브 레귤레이터 회로(60)는 내부 전원 전압 VDDINT의 일부가 래더 저항 R34 내지 R38을 통해 귀환되도록 해도 된다. 이 경우에는, 전원 회로(3)가 차지하는 칩 상의 면적을 축소시킬 수 있다.
서브 레귤레이터 회로(60)는 검지 트랜지스터(63)의 출력으로부터 과전류를 검지하는 과전류 검지 회로(25)를 포함하고 있다. 이에 의해, 서브 레귤레이터 회로(60)에 고장이 발생해도, 그것을 검지하여, 단락 및 지락 등을 피할 수 있다.
또한, 출력 트랜지스터(52 및 62)는 PMOS의 구성으로 되어 있어도 된다. 따라서, 실시 형태 1 내지 3에서 나타낸 바와 같이, 출력 트랜지스터(52 및 62)는 NMOS여도, PMOS여도 되어, 레귤레이터 회로에 일반적인 트랜지스터를 사용할 수 있다. 이것 이외의 구성 및 효과는, 실시 형태 1 및 2의 기재에 포함되어 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 물론이다.
1, 2, 3 : 전원 회로
10 : 레귤레이터 회로
11 : 연산 증폭기
12 : 출력 트랜지스터
20 : 전압 검지 회로
21 : 과전압 검지 회로
22 : 저전압 검지 회로
23 : ADC
24 : 전류 검지 회로
25 : 과전류 검지 회로
30 : 클램프 회로
40 : 로직 회로
50 : 메인 레귤레이터 회로
51 : 연산 증폭기
52 : 출력 트랜지스터
60 : 서브 레귤레이터 회로
61 : 연산 증폭기
62 : 출력 트랜지스터
63 : 검지 트랜지스터
100 : 전원 회로
110 : 레귤레이터 회로
120 : 전압 검지 회로
140 : 로직 회로

Claims (20)

  1. 입력된 입력 전압을 사용하여 출력 전압을 생성하는 레귤레이터 회로와,
    상기 출력 전압을 검지하는 전압 검지 회로와,
    상기 출력 전압에 기초하여 내부 전원 전압을 출력하는 클램프 회로로서, 상기 출력 전압이 소정의 제1 전압보다도 큰 제1 이상의 경우에, 제1 전압 이하로 억제한 상기 내부 전원 전압을 출력하는 상기 클램프 회로를 구비하고,
    상기 클램프 회로는, 상기 제1 전압 이하의 상기 내부 전원 전압으로 동작하는 로직 회로에 대하여 상기 내부 전원 전압을 출력하고,
    상기 전압 검지 회로는, 상기 제1 이상을 검지한 경우에, 상기 로직 회로에 대하여 상기 제1 이상을 출력하고, 상기 로직 회로는 외부에 상기 제1 이상을 통지하는 전원 회로.
  2. 제1항에 있어서,
    상기 레귤레이터 회로가 상기 제1 전압 이하의 상기 출력 전압을 생성하는 정상의 경우의 상기 출력 전압은, 상기 제1 이상의 경우에 상기 클램프 회로가 출력하는 상기 내부 전원 전압보다도 작은 전원 회로.
  3. 제1항에 있어서,
    상기 제1 이상의 경우에 상기 클램프 회로가 출력하는 상기 내부 전원 전압은, 상기 로직 회로에 포함된 저내압 소자의 절대 최대 정격 이하인 전원 회로.
  4. 제1항에 있어서,
    상기 전압 검지 회로는, 과전압 검지 회로와, 저전압 검지 회로를 갖고,
    상기 과전압 검지 회로는, 상기 제1 이상을 검지한 경우에, 상기 로직 회로에 대하여, 상기 제1 이상을 출력하고,
    상기 저전압 검지 회로는, 상기 내부 전원 전압이 소정의 제2 전압보다도 작은 제2 이상을 검지한 경우에, 상기 로직 회로에 대하여, 상기 제2 이상을 출력하는 전원 회로.
  5. 제1항에 있어서,
    상기 레귤레이터 회로는, 상기 출력 전압의 일부가 귀환되는 부귀환 증폭기를 포함하는 전원 회로.
  6. 제1항에 있어서,
    상기 레귤레이터 회로는, 부귀환 증폭기와, 상기 부귀환 증폭기의 출력이 게이트에 접속된 출력 트랜지스터를 포함하고,
    상기 출력 트랜지스터가 출력한 상기 출력 전압의 일부는, 피드백 저항을 통해 상기 부귀환 증폭기로 귀환되는 전원 회로.
  7. 입력된 입력 전압을 사용하여 출력 전압을 생성하는 서브 레귤레이터 회로와,
    상기 출력 전압을 사용하여 내부 전원 전압을 생성하는 메인 레귤레이터 회로와,
    상기 내부 전원 전압을 검지하는 전압 검지 회로를 구비하고,
    상기 서브 레귤레이터 회로는, 상기 내부 전원 전압이 소정의 제3 전압보다도 큰 제3 이상의 경우에, 상기 제3 전압보다도 큰 제4 전압 이하로 억제한 상기 내부 전원 전압으로 되도록 상기 출력 전압을 생성하고,
    상기 메인 레귤레이터 회로는, 상기 제4 전압 이하의 상기 내부 전원 전압으로 동작하는 로직 회로에 대하여 상기 내부 전원 전압을 출력하고,
    상기 전압 검지 회로는, 상기 제3 이상을 검지한 경우에, 상기 로직 회로에 대하여 상기 제3 이상을 출력하고, 상기 로직 회로는 외부에 상기 제3 이상을 통지하는 전원 회로.
  8. 제7항에 있어서,
    상기 메인 레귤레이터 회로가 제3 전압 이하의 상기 내부 전원 전압을 생성하는 정상의 경우의 상기 내부 전원 전압은, 상기 제3 이상의 경우의 상기 내부 전원 전압보다도 작은 전원 회로.
  9. 제7항에 있어서,
    상기 제3 이상의 경우에 상기 제4 전압 이하로 억제한 상기 내부 전원 전압은, 상기 로직 회로에 포함된 저내압 소자의 절대 최대 정격 이하인 전원 회로.
  10. 제7항에 있어서,
    상기 전압 검지 회로는, 과전압 검지 회로와, 저전압 검지 회로를 갖고,
    상기 과전압 검지 회로는, 상기 제3 이상을 검지한 경우에, 상기 로직 회로에 대하여, 상기 제3 이상을 출력하고,
    상기 저전압 검지 회로는, 상기 내부 전원 전압이 소정의 제5 전압보다도 작은 제4 이상을 검지한 경우에, 상기 로직 회로에 대하여, 상기 제4 이상을 출력하는 전원 회로.
  11. 제7항에 있어서,
    상기 서브 레귤레이터 회로 및 상기 메인 레귤레이터 회로는, 상기 내부 전원 전압의 일부가 귀환되는 부귀환 증폭기를 포함하는 전원 회로.
  12. 제7항에 있어서,
    상기 메인 레귤레이터 회로는, 제1 부귀환 증폭기와, 상기 제1 부귀환 증폭기의 출력이 게이트에 접속된 제1 출력 트랜지스터를 포함하고,
    상기 서브 레귤레이터 회로는, 제2 부귀환 증폭기와, 상기 제2 부귀환 증폭기의 출력이 게이트에 접속된 제2 출력 트랜지스터를 포함하고,
    상기 제1 출력 트랜지스터의 출력은, 제1 피드백 저항을 통해 상기 제1 부귀환 증폭기로 귀환되고, 또한,
    상기 제1 출력 트랜지스터의 출력은, 제2 피드백 저항을 통해 상기 제2 부귀환 증폭기로 귀환되는 전원 회로.
  13. 제12항에 있어서,
    상기 제1 피드백 저항은, 상기 메인 레귤레이터 회로가 생성하는 상기 내부 전원 전압을 상기 제3 전압보다도 크게 하는 것이 가능한 가변 저항인 전원 회로.
  14. 제12항에 있어서,
    상기 서브 레귤레이터 회로는, 상기 제2 부귀환 증폭기의 전류를 검지하는 전류 검지 회로를 포함하는 전원 회로.
  15. 제12항에 있어서,
    상기 제2 피드백 저항은, 상기 메인 레귤레이터 회로가 생성하는 상기 내부 전원 전압을, 상기 서브 레귤레이터 회로가 생성하는 상기 출력 전압보다도 크게 하는 것이 가능한 가변 저항인 전원 회로.
  16. 제12항에 있어서,
    상기 서브 레귤레이터 회로는,
    상기 제2 부귀환 증폭기의 출력이 게이트에 접속된 검지 트랜지스터와,
    상기 검지 트랜지스터의 출력으로부터 과전류를 검지하는 과전류 검지 회로를 포함하는 전원 회로.
  17. 제12항에 있어서,
    상기 제1 부귀환 증폭기에 사용되는 기준 전압과, 상기 제2 부귀환 증폭기에 사용되는 기준 전압은 독립된 전원 회로.
  18. 제7항에 있어서,
    상기 내부 전원 전압을 검지하는 ADC를 더 구비한 전원 회로.
  19. 제7항에 있어서,
    상기 전압 검지 회로는, 래더 저항을 통해, 상기 내부 전원 전압을 검지하고,
    상기 서브 레귤레이터 회로는, 상기 내부 전원 전압의 일부가 상기 래더 저항을 통해 귀환되는 부귀환 증폭기를 포함하는 전원 회로.
  20. 로직 회로에 대하여 소정의 내부 전원 전압을 출력하는 레귤레이터 회로와,
    상기 내부 전원 전압을 소정의 전압으로 억제하는 클램프 수단과,
    상기 내부 전원 전압을 검지하는 전압 검지 회로를 구비하고,
    상기 전압 검지 회로는, 상기 클램프 수단이 동작한 경우에, 기능 안전을 고려한 통지를 행하는 전원 회로.
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