KR20190035855A

KR20190035855A - Goa 회로

Info

Publication number: KR20190035855A
Application number: KR1020197006420A
Authority: KR
Inventors: 야펑 리
Original assignee: 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2016-08-08
Filing date: 2016-08-30
Publication date: 2019-04-03
Also published as: CN106128379A; EP3499495B1; US10043473B2; JP2019526824A; CN106128379B; EP3499495A4; KR102178652B1; EP3499495A1; US20180182334A1; WO2018028008A1

Abstract

GOA 회로에 있어서, 상기 GOA 회로의 정방향과 역방향 스캔 제어 모듈(100)은 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)를 포함하고, 상기 제1 박막 트랜지스터(T1)의 게이트는 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-1))에 전기적으로 연결되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고, 상기 제3 박막 트랜지스터(T3)의 게이트는 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n+1))에 전기적으로 연결되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고, 상기 두 개의 박막 트랜지스터에 의해, 정방향과 역방향 스캔 사이에서 전환이 되도록 GOA 회로를 제어할 수 있으며, 종래의 기술에 비해 제어 신호 두 개를 줄임과 동시에 박막 트랜지스터와 커패시터의 추가 없이, IC의 선택 범위를 넓힐 수 있어, 액정 디스플레이 장치의 좁은 베젤을 실현하는데 유리하다.

Description

GOA 회로

본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 GOA 회로에 관한 것이다.

액정 디스플레이 장치（Liquid Crystal Display，LCD）는 몸체가 얇고 전력소모가 적으며 비복사 등 많은 장점에 힘입어 널리 사용되고 있다. 예를 들면, 액정 텔레비전, 이동전화, 개인 정보 단말기(PDA), 디지털 카메라, 컴퓨터 스크린 또는 노트북 스크린 등은 패널 디스플레이 분야에서 주도적 지위를 차지하고 있다.

GOA 기술(Gate Driver on Array), 즉 어레이 기판 로우 구동 기술은 액정 디스플레이 패널의 기존 어레이 제조공정을 활용하여 수평 스캔 라인의 구동회로를 디스플레이 영역 주위의 기판 상에 제조함으로써, 외부 연결 집적회로판(Integrated Circuit，IC)을 대체하여 수평 스캔라인의 구동을 완성하도록 하는 것이다. GOA 기술은 외부 연결 IC의 본딩（bonding） 공정을 줄일 수 있어, 생산성을 높임과 동시에 제품 원가를 낮출 기회가 주어지며, 액정 디스플레이 패널이 좁은 베젤 또는 베젤리스 디스플레이 제품의 제조에 더 적합하도록 할 수 있다.

도 1은 종래의 GOA 회로의 회로도이며, 도 1을 참조한다. GOA 회로는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하고, 각각의 GOA 유닛은 모두 정방향과 역방향 스캔 제어 모듈(100), 출력 모듈(200), 및 노드 제어 모듈(300)을 포함하고, n을 자연수로 설정하면, 제n 스테이지 GOA 유닛에서, 상기 정방향과 역방향 스캔 제어 모듈(100)은 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)를 포함하고, 상기 제1 박막 트랜지스터(T1)의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-2))에 전기적으로 연결되고, 소스는 정방향 스캔 제어 신호(U2D)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제3 박막 트랜지스터(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n+2))에 전기적으로 연결되고, 소스는 역방향 스캔 제어 신호(D2U)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 출력 모듈(200)은 제2 박막 트랜지스터(T2)와 제1 커패시터(C1)를 포함하고, 상기 제2 박막 트랜지스터(T2)의 게이트는 제2 노드(Q(n))에 전기적으로 연결되고, 소스는 제m 클럭 신호(CK(m))에 전기적으로 연결되며, 드레인은 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))에 전기적으로 연결되고; 상기 제1 커패시터(C1)의 일단은 제2 노드(Q(n))에 전기적으로 연결되고, 타단은 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))에 전기적으로 연결되며; 상기 노드 제어 모듈(300)은 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8) 및 제2 커패시터(C2)를 포함하고; 상기 제4 박막 트랜지스터(T4)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))에 전기적으로 연결되며, 드레인은 정전압 저전위(VGL)에 접속되고; 상기 제5 박막 트랜지스터(T5)의 게이트는 정전압 고전위(VGH)에 접속되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 노드(Q(n))에 전기적으로 연결되고; 상기 제6 박막 트랜지스터(T6)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 정전압 저전위(VGL)에 접속되고; 상기 제7 박막 트랜지스터(T7)의 게이트는 제1 노드(H(n))에 전기적으로 연결되고, 소스는 제3 노드(P(n))에 전기적으로 연결되며; 드레인은 정전압 저전위(VGL)에 접속되고; 상기 제8 박막 트랜지스터(T8)의 게이트는 제m+2 클럭 신호(CK(m+2))에 접속되고, 소스는 정전압 고전위(VGH)에 접속되며, 드레인은 제3 노드(P(n))에 전기적으로 연결되고; 상기 제2 커패시터(C2)의 일단은 제3 노드(P(n))에 전기적으로 연결되고, 타단은 정전압 저전위(VGL)에 접속된다.

도 1에 도시된 종래의 GOA 회로에서, 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)는 정방향과 역방향 스캔 제어 모듈(100)을 형성하고, 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)는 각각 정방향 스캔 제어 신호(U2D)와 역방향 스캔 제어 신호(D2U)에 접속되어야 하며, 정방향 스캔 시, 정방향 스캔 제어 신호(U2D)는 하이 레벨이고, 역방향 스캔 제어 신호(D2U)는 로우 레벨이며; 역방향 스캔 시, 역방향 스캔 제어 신호(D2U)는 하이 레벨이고, 정방향 스캔 제어 신호(U2D)는 로우 레벨이다. 그러나 이와 같은 방식은 집적회로(Integrated Circuit，IC)에 상기 제어 신호를 출력하는 기능이 구비될 것을 필요로 하기 때문에, IC의 선택 가능 범위를 제한하고 있으며, 이와 동시에 정방향 스캔 제어 신호(U2D)와 역방향 스캔 제어 신호(D2U)가 존재함으로 인해, 레이아웃（Layout） 설계 시 좁은 베젤의 액정 디스플레이 장치를 실현함에 있어서 불리하다.

본 발명은 정방향 스캔 제어 신호와 역방향 스캔 제어 신호를 제공하지 않아도 정방향과 역방향 스캔이 가능하여, 액정 디스플레이 장치에서 좁은 베젤을 실현하는데 유리한 GOA 회로를 제공하는데 목적이 있다.

상기 목적을 실현하기 위해, 본 발명에서는 캐스캐이드 멀티 GOA 유닛을 포함하는 GOA 회로를 제공하며, 각각의 GOA 유닛은 모두 정방향과 역방향 스캔 제어 모듈, 상기 정방향과 역방향 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 상기 정방향과 역방향 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;

n과 m을 모두 자연수로 설정하면, 제1 스테이지 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 유닛에서:

상기 정방향과 역방향 스캔 제어 모듈은 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호, 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호, 및 제1 정전압 전위에 접속되어, 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호 또는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 의해 상기 출력 모듈에 상기 제1 정전압 전위를 출력하여, 상기 출력 모듈을 오픈하도록 제어하고, 상기 GOA 회로의 정방향 스캔 또는 역방향 스캔을 실현하는데 사용되며;

상기 출력 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제n 스테이지 게이트 스캔 구동 신호를 출력하는데 사용되며;

상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;

상기 풀다운 제어 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끈다.

상기 정방향과 역방향 스캔 제어 모듈은 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 게이트는 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고; 상기 제3 박막 트랜지스터의 게이트는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고;

상기 출력 모듈은 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 제m 클럭 신호에 접속되며; 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되며;

상기 풀다운 모듈은 제4 박막 트랜지스터와 제2 커패시터를 포함하고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 접속되며;

상기 풀다운 제어 모듈은 제6 박막 트랜지스터, 제7 박막 트랜지스터 및 제8 박막 트랜지스터를 포함하고; 상기 제6 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제8 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 상기 제3 노드에 전기적으로 연결되고;

상기 GOA 유닛은 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 접속되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되고;

상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반된다.

상기 제1 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속된다.

상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속된다.

4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 제m+2 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제2 클럭 신호이다.

상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생한다.

상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 상기 제2 정전압 전위는 정전압 저전위이다.

상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 상기 제2 정전압 전위는 정전압 고전위이다.

상기 각각의 박막 트랜지스터는 모두 비결정질 실리콘 박막 트랜지스터, 저온 다결정 실리콘 박막 트랜지스터 또는 산화물 반도체 박막 트랜지스터이다.

본 발명은 캐스캐이드 멀티 GOA 유닛을 포함하는 GOA 회로를 더 제공하며, 각각의 GOA 유닛은 모두 정방향과 역방향 스캔 제어 모듈, 상기 정방향과 역방향 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 상기 정방향과 역방향 스캔 제어 모듈, 상기 출력 모듈 및 상기 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;

n과 m을 모두 자연수로 설정하면, 제1 스테이지와 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 유닛에서:

상기 정방향과 역방향 스캔 제어 모듈은 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호, 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호 및 제1 정전압 전위에 접속되고, 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호 또는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 의해 상기 출력 모듈에 상기 제1 정전압 전위를 출력하여, 상기 출력 모듈을 오픈하도록 제어하고, 상기 GOA 회로의 정방향 스캔 또는 역방향 스캔을 실현하는데 사용되며;

상기 출력 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호를 출력하는데 사용되며;

상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;

상기 풀다운 제어 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄는데 사용되며;

여기서, 상기 정방향과 역방향 스캔 제어 모듈은 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고; 상기 제3 박막 트랜지스터의 게이트는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고;

상기 출력 모듈은 제2 박막 트랜지스터와 제1 커패시터를 포함하고, 상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 제m 클럭 신호에 접속되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되며;

상기 풀다운 모듈은 제4 박막 트랜지스터와 제2 커패시터를 포함하고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 접속되며;

상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하며; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 접속되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되고;

여기서, 상기 제1 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속되고;

여기서, 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속되며,

여기서, 상기 각각의 박막 트랜지스터는 모두 비결정질 실리콘 박막 트랜지스터, 저온 다결정 실리콘 박막 트랜지스터 또는 산화물 반도체 박막 트랜지스터이다.

본 발명은 GOA 회로를 제공하며, 상기 GOA 회로의 정방향과 역방향 스캔 제어 모듈은 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고, 상기 제3 박막 트랜지스터의 게이트는 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고, 상기 두 개의 박막 트랜지스터에 의해, 정방향과 역방향 스캔 사이에서 전환이 되도록 GOA 회로를 제어할 수 있으며, 종래의 기술에 비해 제어 신호 두 개를 줄임과 동시에 박막 트랜지스터와 커패시터의 추가 없이, IC의 선택 범위를 넓힐 수 있어, 액정 디스플레이 장치의 좁은 베젤을 실현하는데 유리하다.

본 발명의 특징과 기술 내용을 진일보 이해할 수 있게 하기 위해, 이하 본 발명과 관련된 자세한 설명과 도면을 참조한다. 그러나 도면은 단순히 참조와 설명을 위한 것이며, 본 발명을 제한하는 것은 아니다.
도면에서,
도 1은 종래의 GOA 회로의 회로도이다;
도 2는 본 발명의 GOA 회로의 회로도이다;
도 3은 본 발명의 GOA 회로의 제1 스테이지 GOA 유닛의 회로도이다;
도 4는 본 발명의 GOA 회로의 마지막 스테이지 GOA 유닛의 회로도이다;
도 5는 본 발명의 GOA 회로의 정방향 스캔 타이밍도이다;
도 6은 본 발명의 GOA 회로의 역방향 스캔 타이밍도이다.

본 발명의 기술수단 및 그 효과를 진일보 설명하기 위해, 이하 본 발명의 바람직한 실시예 및 그 도면과 결합하여 상세하게 설명한다.

도 2를 참조하면, 본 발명에는 캐스캐이드 멀티 GOA 유닛을 포함하는 GOA 회로가 제공되고, 각각의 GOA 유닛은 모두 정방향과 역방향 스캔 제어 모듈(100), 상기 정방향과 역방향 스캔 제어 모듈(100)에 전기적으로 연결되는 출력 모듈(200), 상기 출력 모듈(200)에 전기적으로 연결되는 풀다운 모듈(300), 상기 정방향과 역방향 스캔 제어 모듈(100), 출력 모듈(200) 및 풀다운 모듈(300) 모두에 전기적으로 연결되는 풀다운 제어 모듈(400)을 포함하고;

상기 정방향과 역방향 스캔 제어 모듈(100)은 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-1)), 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n+1)), 및 제1 정전압 전위에 접속되어, 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-1)) 또는 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n+1))에 의해 출력모듈(200)에 제1 정전압 전위를 출력하는데 사용되며, 나아가 상기 출력 모듈(200)을 오픈하도록 제어하고, GOA 회로의 정방향 스캔 또는 역방향 스캔을 실현하며;

상기 출력 모듈(200)은 제n 스테이지 GOA 유닛의 작용 기간에 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))를 출력하는데 사용되며;

상기 풀다운 모듈(300)은 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))의 전위를 풀다운 하는데 사용되고;

상기 풀다운 제어 모듈(400)은 제n 스테이지 GOA 유닛의 작용 기간에 풀다운 모듈(300)을 끄고 출력 모듈(200)을 오픈 상태로 유지하며, 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 풀다운 모듈(300)을 오픈하고 출력 모듈(200)을 끄는데 사용된다.

구체적으로, 상기 정방향과 역방향 스캔 제어 모듈(100)은 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)를 포함하고; 상기 제1 박막 트랜지스터(T1)의 게이트는 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-1))에 접속되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제3 박막 트랜지스터(T3)의 게이트는 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n+1))에 접속되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고;

상기 출력 모듈(200)은 제2 박막 트랜지스터(T2)와 제1 커패시터(C1)를 포함하며; 상기 제2 박막 트랜지스터(T2)의 게이트는 제2 노드(Q(n))에 전기적으로 연결되고, 소스는 제m 클럭 신호(CK(m))에 접속되며; 드레인은 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))에 접속되고; 상기 제1 커패시터(C1)의 일단은 제2 노드(Q(n))에 전기적으로 연결되고, 타단은 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))에 접속되며;

상기 풀다운 모듈(300)은 제4 박막 트랜지스터(T4)와 제2 커패시터(C2)를 포함하고; 상기 제4 박막 트랜지스터(T4)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n))에 접속되며, 드레인은 제2 정전압 전위에 접속되고; 상기 제2 커패시터(C2)의 일단은 제3 노드(P(n))에 전기적으로 연결되고, 타단은 제2 정전압 전위에 접속되며;

상기 풀다운 제어 모듈(400)은 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7) 및 제8 박막 트랜지스터(T8)를 포함하고; 상기 제6 박막 트랜지스터(T6)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 접속되고; 상기 제7 박막 트랜지스터(T7)의 게이트는 제1 노드(H(n))에 전기적으로 연결되고, 소스는 제3 노드(P(n))에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 접속되고; 상기 제8 박막 트랜지스터(T8)의 게이트는 제m+2 클럭 신호(CK(m+2))에 접속되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제3 노드(P(n))에 전기적으로 연결되고;

또한, 상기 GOA 회로는 전압 안정 모듈(500)을 더 포함하고, 상기 전압 안정 모듈(500)은 제5 박막 트랜지스터(T5)를 포함하며; 상기 제5 박막 트랜지스터(T5)의 게이트는 제1 정전압 전위에 접속되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 노드(Q(n))에 전기적으로 연결된다.

상기 제1 정전압 전위와 상기 제2 정전압 전위는 상반된다.

구체적으로, 도 3을 참조하면, 제1 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터(T1)의 게이트는 회로 스타트 신호(STV)에 접속된다. 도 4를 참조하면, 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터(T3)의 게이트는 회로 스타트 신호(STV)에 접속된다.

설명해야 할 것은, 상기 클럭 신호는 4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호(CK(m))가 제3 클럭 신호일 경우, 제m+2 클럭 신호(CK(m+2))는 제1 클럭 신호이고; 상기 제m 클럭 신호(CK(m))가 제4 클럭 신호일 경우, 상기 제m+2 클럭 신호(CK(m+2))는 제2 클럭 신호이다.

특히, 상기 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생한다. 즉, 상기 제1 클럭 신호의 첫 번째 펄스 신호가 우선 발생하고, 상기 제1 클럭 신호의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제2 클럭 신호의 첫 번째 펄스 신호가 발생하며, 상기 제2 클럭 신호의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제3 클럭 신호의 첫 번째 펄스 신호가 발생하고, 상기 제3 클럭 신호의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제4 클럭 신호의 첫 번째 펄스 신호가 발생하며, 상기 제4 클럭 신호의 첫 번째 펄스 신호가 종료됨과 동시에 제1 클럭 신호의 두 번째 펄스 신호가 발생한다.

선택적으로, 상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터일 수 있고, 모두 P형 박막 트랜지스터일 수도 있으며, 상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터일 경우, 상기 제1 정전압 전위는 정전압 고전위(VGH)이고, 제2 정전압 전위는 정전압 저전위(VGL)이다. 상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터일 경우, 상기 제1 정전압 전위는 정전압 저전위(VGL)이고, 제2 정전압 전위는 정전압 고전위(VGH)이다. 도 2에 도시된 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이다.

선택적으로, 상기 각각의 박막 트랜지스터는 비결정질 실리콘 박막 트랜지스터, 저온 다결정 실리콘 박막 트랜지스터 또는 산화물 반도체 박막 트랜지스터 등 다양한 유형의 박막 트랜지스터에서 선택할 수 있다.

도 5를 참조하면, 정방향 스캔 시, 상기 GOA 회로(N형 박막 트랜지스터)의 작업 과정은 다음과 같다:

1 단계, 예비 충전 단계: 해당 단계에서 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-1))는 고전위이고, 제1 박막 트랜지스터(T1)를 도통시키며, 제1 노드(H(n))를 고전위로 예비 충전하고, 제7 박막 트랜지스터(T7)를 도통시키며, 제3 노드(P(n))를 저전위(VGL)로 풀다운 하며, 제5 박막 트랜지스터(T5)는 정전압 고전위(VGH)의 제어를 받아 지속적으로 도통되고, 제2 노드(Q(n))도 고전위로 예비 충전하며;

2 단계, 게이트 스캔 구동 신호(G(n))에서 고전위를 출력하는 단계: 해당 단계에서 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호(G(n-1))는 저전위로 낮추고, 제1 박막 트랜지스터(T1)를 끄며, 제2 노드(Q(n))는 제1 커패시터(C1)의 유지 작용에 의해 고전위를 유지하고, 제2 박막 트랜지스터(T2)를 도통시키며, 제m 클럭 신호(CK(m))는 고전위를 제공하고, 게이트 스캔 구동 신호(G(n))는 고전위를 출력하여, 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 제1 박막 트랜지스터(T1)의 게이트에 전달하며, 이로써 정방향 스캔의 캐스캐이드를 실현한다.

3 단계, 게이트 스캔 구동 신호(G(n))에서 저전위를 출력하는 단계: 해당 단계에서 제2 노드(Q(n))는 제1 커패시터(C1)의 유지 작용에 의해 여전히 고전위를 유지하고, 제2 박막 트랜지스터(T2)를 도통시키며, 제m 클럭 신호(CK(m))의 저전위는 게이트 스캔 구동 신호(G(n))를 통해 출력되고;

4 단계, 제2 노드(Q(n))를 풀다운하는 단계: 해당 단계에서, 제m+2 클럭 신호(CK(m+2))는 고전위를 제공하고, 제8 박막 트랜지스터(T8)를 도통시키며, 제3 노드(P(n))는 고전위로 충전되고, 제6 박막 트랜지스터(T6)를 도통시키며, 제1 노드(H(n))와 제2 노드(Q(n))는 정전압 저전위(VGL)로 풀다운 되고;

5 단계, 제2 노드(Q(n)) 및 게이트 스캔 구동 신호(G(n))를 저전위로 유지하는 단계: 제1 노드(H(n))가 저전위로 전환된 후, 제7 박막 트랜지스터(T7)는 오프 상태이고, 제m+2 클럭 신호(CK(m+2))는 고전위로 전환될 경우, 제8 박막 트랜지스터(T8)를 도통시키고, 제3 노드(P(n))는 고전위로 충전되며, 이때 제4 박막 트랜지스터(T4)와 제6 박막 트랜지스터(T6)는 모두 도통된 상태이며, 제2 노드(Q(n)) 및 게이트 스캔 구동 신호(G(n))의 저전위 안정을 보장할 수 있음과 동시에, 제2 커패시터(C2)는 제3 노드(P(n))의 고전위에 대해 일정한 유지 작용을 할 수 있다.

이와 대응되게, 도6은 본 발명의 GOA 회로의 역방향 스캔 타이밍도이며, 도 6을 참조한다. 해당 작업 과정과 정방향 스캔의 차이점은 역방향 스캔 시 제3 박막 트랜지스터(T3)를 통해 스캔 제어를 하고, 스캔 순서는 마지막 스테이지에서 제1 스테이지로 스캔하는 것이며, 다시 말해, 한 스테이지 아래의 GOA 유닛의 게이트 스캔 구동 신호에서 출력되는 신호는 한 스테이지 위의 GOA 유닛의 제3 박막 트랜지스터(T3)의 게이트에 전달되어, 한 스테이지 위의 GOA 유닛이 출력을 시작하도록 구동하며, 나머지 작업 과정은 모두 정방향 스캔과 동일하므로, 여기서 구체적으로 설명하지 않는다.

보다시피, 종래의 기술에 비해 본 발명의 GOA 회로는 IC가 정방향 스캔 제어 신호와 역방향 스캔 제어 신호를 제공할 것을 필요로 하지 않고, 박막 트랜지스터 또는 커패시터를 추가하지 않았으며, 이와 동시에 GOA 회로가 정방향과 역방향 스캔 기능을 구비하도록 보장하므로, GOA 회로에서 선택 가능한 IC 범위를 확대하였으며, 액정 디스플레이 장치의 좁은 베젤을 실현하는데 유리하다.

상술한 바를 종합하면, 본 발명은 GOA 회로를 제공하고, 상기 GOA 회로의 정방향과 역방향 스캔 제어 모듈은 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고, 상기 제3 박막 트랜지스터의 게이트는 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고, 상기 두 개의 박막 트랜지스터에 의해, 정방향과 역방향 스캔 사이에서 전환이 되도록 GOA 회로를 제어할 수 있으며, 종래의 기술에 비해 제어 신호 두 개를 줄임과 동시에 박막 트랜지스터와 커패시터의 추가 없이, IC의 선택 범위를 넓힐 수 있어, 액정 디스플레이 장치의 좁은 베젤을 실현하는데 유리하다.

상술한 바를 종합하면, 본 기술분야의 통상의 기술자는, 본 발명의 기술방안과 기술구상에 근거하여, 여러 가지 다른 변경 및 개선을 할 수 있으며, 모든 이러한 변경 및 개선은 본 발명 청구범위의 보호범위에 속해야 한다.

Claims

캐스캐이드 멀티 GOA 유닛을 포함하는 GOA 회로에 있어서, 각각의 GOA 유닛은 모두 정방향과 역방향 스캔 제어 모듈, 상기 정방향과 역방향 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 상기 정방향과 역방향 스캔 제어 모듈, 상기 출력 모듈 및 상기 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하되;
n과 m을 모두 자연수로 설정하면, 제1 스테이지 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 유닛에서:
상기 정방향과 역방향 스캔 제어 모듈은 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호, 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호, 및 제1 정전압 전위에 접속되어, 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호 또는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 의해 상기 출력 모듈에 상기 제1 정전압 전위를 출력하여, 상기 출력 모듈을 오픈하도록 제어하고, 상기 GOA 회로의 정방향 스캔 또는 역방향 스캔을 실현하는데 사용되며;
상기 출력 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호를 출력하는데 사용되며;
상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;
상기 풀다운 제어 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄는 것에 사용되는 GOA 회로.
제1항에 있어서,
상기 정방향과 역방향 스캔 제어 모듈은 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 게이트는 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고; 및 상기 제3 박막 트랜지스터의 게이트는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고;
상기 출력 모듈은 제2 박막 트랜지스터와 제1 커패시터를 포함하며, 상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 제m 클럭 신호에 접속되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되며;
상기 풀다운 모듈은 제4 박막 트랜지스터와 제2 커패시터를 포함하고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 접속되고; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 접속되며;
상기 풀다운 제어 모듈은 제6 박막 트랜지스터, 제7 박막 트랜지스터 및 제8 박막 트랜지스터를 포함하고; 상기 제6 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제8 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 상기 제3 노드에 전기적으로 연결되고;
상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하며, 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 접속되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되고;
상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되는 GOA 회로.
제2항에 있어서,
상기 제1 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속되는 GOA 회로.
제2항에 있어서,
상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속되는 GOA 회로.
제2항에 있어서,
4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제2 클럭 신호인 GOA 회로.
제5항에 있어서,
상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생하는 GOA 회로.
제2항에 었어서,
상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 상기 제2 정전압 전위는 정전압 저전위인 GOA 회로.
제2항에 있어서,
상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 상기 제2 정전압 전위는 정전압 고전위인 GOA 회로.
제2항에 있어서,
상기 각각의 박막 트랜지스터는 모두 비결정질 실리콘 박막 트랜지스터, 저온 다결정 실리콘 박막 트랜지스터 또는 산화물 반도체 박막 트랜지스터인 GOA 회로.
캐스캐이드 멀티 GOA 유닛을 포함하는 GOA 회로에 있어서, 각각의 GOA 유닛은 모두 정방향과 역방향 스캔 제어 모듈, 상기 정방향과 역방향 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 상기 정방향과 역방향 스캔 제어 모듈, 상기 출력 모듈 및 상기 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;
n과 m을 모두 자연수로 설정하면, 제1 스테이지와 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 유닛에서:
상기 정방향과 역방향 스캔 제어 모듈은 한 스테이지 위인 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호, 한 스테이지 아래인 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호 및 제1 정전압 전위에 접속되고, 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호 또는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 의해 상기 출력 모듈에 상기 제1 정전압 전위를 출력하여, 상기 출력 모듈을 오픈하도록 제어하고, 상기 GOA 회로의 정방향 스캔 또는 역방향 스캔을 실현하는데 사용되며;
상기 출력 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호를 출력하는데 사용되며;
상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;
상기 풀다운 제어 모듈은 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄는데 사용되며;
상기 정방향과 역방향 스캔 제어 모듈은 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 한 스테이지 위인 상기 제n-1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고; 상기 제3 박막 트랜지스터의 게이트는 한 스테이지 아래인 상기 제n+1 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고, 소스는 제1 정전압 전위에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고;
상기 출력 모듈은 제2 박막 트랜지스터와 제1 커패시터를 포함하고, 상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 제m 클럭 신호에 접속되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되고; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 접속되며;
상기 풀다운 모듈은 제4 박막 트랜지스터와 제2 커패시터를 포함하고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 구동 신호에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 접속되고; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 접속되며;
상기 풀다운 제어 모듈은 제6 박막 트랜지스터, 제7 박막 트랜지스터 및 제8 박막 트랜지스터를 포함하고; 상기 제6 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 접속되고; 상기 제8 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 접속되고, 소스는 상기 제1 정전압 전위에 접속되며, 드레인은 상기 제3 노드에 전기적으로 연결되고;
상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하며; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 접속되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되고;
상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고;
상기 제1 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속되고;
상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 회로 스타트 신호에 접속되며,
상기 각각의 박막 트랜지스터는 모두 비결정질 실리콘 박막 트랜지스터, 저온 다결정 실리콘 박막 트랜지스터 또는 산화물 반도체 박막 트랜지스터인 GOA 회로.
제10항에 있어서,
4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 제m+2 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제2 클럭 신호인 GOA 회로.
제11항에 있어서,
상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생하는 GOA 회로.
제10항에 있어서,
상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 상기 제2 정전압 전위는 정전압 저전위인 GOA 회로.
제10항에 있어서,
상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 상기 제2 정전압 전위는 정전압 고전위인 GOA 회로.