CN105609040A - 移位寄存单元、移位寄存器及方法、驱动电路、显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，包括下拉节点和下拉模块，所述下拉模块的控制端与所述下拉节点相连，第一端与所述移位寄存单元的输出端相连，第二端与用于提供无效信号的第一电平信号端相连，当下拉模块的控制端接收到有效信号时，其第一端和第二端能够导通；移位寄存单元还包括第一下拉控制模块，第一下拉控制模块的控制端与移位寄存单元的输出端相连，第一端与下拉节点相连，第二端与第一电平信号端相连，当第一下拉控制模块的控制端接收到有效信号时，其第一端与第二端能够导通。相应地，本发明还提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。本发明能够保证移位寄存单元的输出端在输出阶段的稳定输出。

Description

移位寄存单元、移位寄存器及方法、驱动电路、显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存单元、移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

显示装置的栅极驱动电路包括多个级联的移位寄存单元，多个移位寄存单元依次向相应的栅线输出扫描信号。移位寄存单元包括下拉晶体管，下拉晶体管的栅极与下拉节点相连，下拉晶体管的第一极与移位寄存单元的输出端相连，下拉晶体管的第二极与低电平信号端相连。在移位寄存单元的输入阶段和下拉阶段，下拉节点的电位升高，以将下拉晶体管的第一极和第二极导通，从而使得移位寄存单元输出低电平信号；在输出阶段，下拉节点电位降低，下拉晶体管关闭，从而保证移位寄存单元输出高电平。但是，无法保证下拉节点在输出阶段保持在低电平电位，进而影响移位寄存单元在输出阶段的正常输出。

发明内容

本发明的目的在于提供一种移位寄存单元、移位寄存器及其驱动方法、栅极驱动电路、显示装置，以保证下拉节点电位在输出阶段保持为低电平。

为了实现上述目的，本发明提供一种移位寄存单元，包括下拉节点和下拉模块，所述下拉模块的控制端与所述下拉节点相连，所述下拉模块的第一端与所述移位寄存单元的输出端相连，所述下拉模块的第二端与用于提供无效信号的第一电平信号端相连，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的第一端和第二端能够导通；所述移位寄存单元还包括第一下拉控制模块，所述第一下拉控制模块的控制端与所述移位寄存单元的输出端相连，所述第一下拉控制模块的第一端与所述下拉节点相连，所述第一下拉控制模块的第二端与所述第一电平信号端相连，当所述第一下拉控制模块的控制端接收到有效信号时，所述第一下拉控制模块的第一端与第二端能够导通。

优选地，所述第一下拉控制模块包括第一下拉控制晶体管，所述第一下拉控制晶体管的栅极形成为所述第一下拉控制模块的控制端，所述第一下拉控制晶体管的第一极形成为所述第一下拉控制模块的第一端，所述第一下拉控制晶体管的第二极形成为所述第一下拉控制模块的第二端。

优选地，所述移位寄存单元还包括上拉节点、上拉模块和第一电容，

所述上拉模块的控制端与所述上拉节点相连，所述上拉模块的第一端与第一时钟信号端相连，所述上拉模块的第二端与所述移位寄存单元的输出端相连，当所述上拉模块的控制端接收到有效信号时，所述上拉模块的第一端和第二端能够导通；

所述第一电容的第一端与所述上拉节点相连，所述第一电容的第二端与所述移位寄存单元的输出端相连。

优选地，所述下拉模块的第三端与所述上拉节点相连，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的第二端和第三端能够导通。

优选地，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管栅极和所述第二下拉晶体管的栅极相连并形成所述下拉模块的控制端，第一下拉晶体管的第一极形成为所述下拉模块的第一端，所述第二下拉晶体管的第一极形成为所述下拉模块的第三端，所述第一下拉晶体管的第二极和所述第二下拉晶体管的第二极相连并形成为所述下拉模块的第二端。

优选地，所述上拉模块包括上拉晶体管，所述上拉晶体管的栅极形成为所述上拉模块的控制端，所述上拉晶体管的第一极形成为所述上拉模块的第一端，所述上拉晶体管的第二极形成为所述上拉模块的第二端。

优选地，所述移位寄存单元还包括第二下拉控制模块，所述第二下拉控制模块的控制端与所述移位寄存单元的输入端相连，所述第二下拉控制模块的第一端与所述下拉节点相连，所述第二下拉控制模块的第二端与所述第一电平信号端相连，当所述第二下拉控制模块的控制端接收到有效信号时，所述第二下拉控制模块的第一端与第二端能够导通。

优选地，所述第二下拉控制模块包括第二下拉控制晶体管，所述第二下拉控制晶体管的栅极形成为所述第二下拉控制模块的控制端，所述第二下拉控制晶体管的第一极形成为所述第二下拉控制模块的第一端，所述第二下拉控制晶体管的第二极形成为所述第二下拉控制模块的第二端。

优选地，所述移位寄存单元还包括第三下拉控制模块，所述第三下拉控制模块的控制端与第二时钟信号端相连，所述第三下拉控制模块的第一端与所述下拉节点相连，所述第三下拉控制模块的第二端与用于提供有效信号的第二电平信号端相连，当所述第三下拉控制模块的控制端接收到有效信号时，所述第三下拉控制模块的第一端与第二端能够导通。

优选地，所述第三下拉控制模块包括第三下拉控制晶体管，所述第三下拉控制晶体管的栅极形成为所述第三下拉控制模块的控制端，所述第三下拉控制晶体管的第一极形成为所述第三下拉控制模块的第一端，所述第三下拉控制晶体管的第二极形成为所述第三下拉控制模块的第二端。

优选地，所述移位寄存单元还包括复位模块和第二电容，所述复位模块的控制端与复位端相连，所述复位模块的第一端与用于提供有效信号的第二电平信号端相连，所述复位模块的第二端与所述下拉节点相连，当所述复位模块的控制端接收到有效信号时，所述复位模块的第一端与第二端能够导通；

所述第二电容的第一端与所述下拉节点相连，所述第二电容的第二端与所述第一电平信号端相连。

优选地，所述复位模块包括复位晶体管，所述复位晶体管的栅极形成为所述复位模块的控制端，所述复位晶体管的第一极形成为所述复位模块的第一端，所述复位晶体管的第二极形成为所述复位模块的第二端。

优选地，所述移位寄存单元还包括输入模块，所述输入模块的控制端与所述移位寄存单元的输入端相连，所述输入模块的第一端与用于提供有效信号的第二电平信号端相连，所述输入模块的第二端与所述移位寄存单元的上拉节点相连，当所述输入模块的控制端输入有效信号时，所述输入模块的第一端与第二端能够导通。

优选地，所述输入模块包括输入晶体管，所述输入晶体管的栅极形成为所述输入模块的控制端，所述输入晶体管的第一极形成为所述输入模块的第一端，所述输入晶体管的第二极形成为所述输入模块的第二端。

优选地，所述移位寄存单元的输入端包括正向输入端口和反向输入端口，所述输入模块还包括正向扫描晶体管和反向扫描晶体管，

所述正向扫描晶体管的栅极与所述正向输入端口相连，所述正向扫描晶体管的第一极与正向扫描控制端相连，所述正向扫描晶体管的第二极与所述输入晶体管的栅极相连；

所述反向扫描晶体管的栅极与所述反向输入端口相连，所述反向扫描晶体管的第一极与所述输入晶体管的栅极相连，所述反向扫描晶体管的第二极与反向扫描控制端相连。

相应地，本发明还提供一种移位寄存器，包括多个移位寄存单元，所述移位寄存单元为本发明提供的上述移位寄存单元，所述移位寄存器包括至少一个移位寄存单元组，每个所述移位寄存单元组包括多个所述移位寄存单元，且同一个所述移位寄存单元组中的多个所述移位寄存单元级联。

优选地，所述移位寄存器包括两个所述移位寄存单元组，且两个所述移位寄存单元组中的所述移位寄存单元一一对应，相对应的两个所述移位寄存单元用于为同一条栅线提供扫描信号，且相对应的两个所述移位寄存单元的信号时序相同。

优选地，所述移位寄存器还包括第一时钟信号线和第二时钟信号线，在多级所述移位寄存单元中，奇数级移位寄存单元的第一时钟信号端和偶数级移位寄存单元的第二时钟信号端均与所述第一时钟信号线相连，奇数级移位寄存单元的第二时钟信号端和偶数级移位寄存单元的第一时钟信号端均与所述第二时钟信号线相连。

优选地，所述移位寄存器包括两个所述移位寄存单元组，第一个所述移位寄存单元组用于为奇数行的栅线提供扫描信号，第二个所述移位寄存单元组用于为偶数行的栅线提供扫描信号。

优选地，当所述移位寄存单元包括第一时钟信号端和第二时钟信号端时，所述移位寄存器还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，所述第一时钟信号线与第一个移位寄存单元组中的奇数级移位寄存单元的第一时钟信号端以及第一个移位寄存单元组中的偶数级移位寄存单元的第二时钟信号端分别相连，所述第二时钟信号线与第一个移位寄存单元组中的奇数级移位寄存单元的第二时钟信号端以及第一个移位寄存单元组中的偶数级移位寄存单元的第一时钟信号端分别相连，所述第三时钟信号线与第二个移位寄存单元组中的奇数级移位寄存单元的第一时钟信号端以及第二个移位寄存单元组中的偶数级移位寄存单元的第二时钟信号端分别相连，所述第四时钟信号线与第二个移位寄存单元组中的奇数级移位寄存单元的第二时钟信号端以及第二个移位寄存单元组中的偶数级移位寄存单元的第一时钟信号端分别相连。

优选地，当所述移位寄存单元包括所述复位模块和所述第二电容时，所述移位寄存器还包括复位信号线，所述移位寄存器中的所有移位寄存单元的复位端均与所述复位信号线相连。

优选地，当所述移位寄存单元包括所述输入模块、所述输入模块包括所述输入晶体管、正向扫描晶体管和反向扫描晶体管、所述移位寄存单元的输入端包括正向输入端口和反向输入端口时，

在同一个移位寄存单元组的连续三级移位寄存单元中，中间一级移位寄存单元的输出端分别与下一级移位寄存单元的正向输入端口、上一级移位寄存单元的反向输入端口相连。

相应地，本发明还提供一种上述移位寄存器的驱动方法，所述驱动方法包括分别对各个所述移位寄存单元组进行驱动，以使得所述移位寄存器依次向各行栅线输出扫描信号，对于任意一个所述移位寄存单元组，所述驱动方法包括：

在第一级所述移位寄存单元的输入阶段，对第一级所述移位寄存单元的上拉节点进行充电；

在第一级所述移位寄存单元的输出阶段，向第一级所述移位寄存单元的输出端提供有效信号，以将所述第一下拉控制模块的第一端与第二端导通；

在第一级所述移位寄存单元的下拉阶段，向第一级所述移位寄存单元的下拉节点输入有效信号，以使所述下拉模块的第一端与第二端导通。

优选地，在第一级所述移位寄存单元的输入阶段，向所述移位寄存单元的上拉节点进行充电的步骤包括：向所述移位寄存单元的输入端提供有效信号、向所述移位寄存单元的第二时钟信号端提供有效信号；

在第一级所述移位寄存单元的输出阶段，向所述移位寄存单元的输出端提供有效信号的步骤包括：向所述移位寄存单元的第一时钟信号端提供有效信号。

优选地，当所述移位寄存器为上述第一种移位寄存器、且包括所述复位信号线时，两个移位寄存单元组中的第一级移位寄存单元的输入阶段为同一阶段，所述驱动方法还包括：

在两个移位寄存单元组的第一级移位寄存单元的输入阶段之前，向所述复位信号线提供有效信号；

当所述移位寄存器为上述第二种移位寄存器、且包括所述复位信号线时，所述第二个移位寄存单元组的第一级移位寄存单元的输入阶段与所述第一个移位寄存单元组中的第一级移位寄存单元的输出阶段为同一阶段，所述驱动方法还包括：

在第一个移位寄存单元组的第一级移位寄存单元的输入阶段之前，向所述复位信号线提供有效信号。

相应地，本发明还提供一种栅极驱动电路，包括本发明提供的上述移位寄存器。

相应地，本发明还提供一种显示装置，包括本发明提供的上述栅极驱动电路。

在本发明中，在输出阶段，移位寄存单元的输出端输出有效信号，从而使得第一下拉控制模块的第一端和第二端导通，即，下拉节点与第一电平信号端导通，从而防止下拉模块的第一端和第二端导通而影响输出端的正常输出，保证了移位寄存单元在输出阶段的稳定输出。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1的本发明的实施例中提供的移位寄存单元的模块结构示意图；

图2是本发明的实施例中提供的移位寄存单元的第一种具体结构示意图；

图3是本发明的实施例中提供的移位寄存单元的第二种具体结构示意图；

图4是本发明的实施例中移位寄存单元工作时各信号端的信号时序图；

图5是本发明的实施例中提供的第一种移位寄存器的结构示意图；

图6是图5的移位寄存器工作时各信号端的信号时序图；

图7是本发明的实施例中提供的移位寄存器的结构示意；

图8是图7的移位寄存器工作时各信号端的信号时序图。

其中，部分附图标记为：10、下拉模块；20、第一下拉控制模块；30、上拉模块；40、第二下拉控制模块；50、第三下拉控制模块；60、复位模块；70、输入模块；T1、复位晶体管；T2、输入晶体管；T3、第二下拉控制晶体管；T4、上拉晶体管；T5、第一下拉晶体管；T6、第三下拉控制晶体管；T7、第二下拉晶体管；T8、第一下拉控制晶体管；T9、正向扫描晶体管；T10、反向扫描晶体管；C1、第一电容；C2、第二电容；IN、输入端；OUT、输出端；CK、第一时钟信号端；CKB、第二时钟信号端；CK1、第一时钟信号线；CK2、第二时钟信号线；CK3、第三时钟信号线；CK4、第四时钟信号线；RESET：复位端；RESET’：复位信号线；STV、起始信号线；STV1、第一起始信号线；STV2、第二起始信号线。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的第一个方面，提供一种移位寄存单元，如图1所示，包括下拉节点PD和下拉模块10，下拉模块10的控制端与下拉节点PD相连，下拉模块10的第一端与移位寄存单元的输出端OUT相连，下拉模块10的第二端与第一电平信号端V1相连，当下拉模块10的控制端接收到有效信号时，下拉模块10的第一端和第二端能够导通。所述移位寄存单元还包括第一下拉控制模块20，第一下拉控制模块20的控制端与所述移位寄存单元的输出端OUT相连，第一下拉控制模块20的第一端与下拉节点PD相连，第一下拉控制模块20的第二端与第一电平信号端V1相连，当第一下拉控制模块20的控制端接收到有效信号时，第一下拉控制模块20的第一端与第二端能够导通。

本发明中的移位寄存单元用于向阵列基板的栅线提供扫描信号，所述有效信号是指能够使得像素单元中与栅线相连的薄膜晶体管开启的信号，当阵列基板的像素单元中的薄膜晶体管为N型薄膜晶体管时，所述有效信号为高电平信号；当阵列基板的像素单元中的薄膜晶体管为P型薄膜晶体管时，所述有效信号为低电平信号。通常阵列基板的像素单元中的薄膜晶体管为N型晶体管，因此，在本发明的具体实施例中，均以有效信号为高电平信号进行说明，移位寄存单元中的各个晶体管也均为N型晶体管。

移位寄存单元的输出端OUT的电位受下拉节点PD的影响较大，当下拉节点PD接收到有效信号时，下拉模块10将输出端OUT与第一电平信号端V1导通，从而使得移位寄存单元的输出端OUT输出低电平信号。在本发明中，在输出阶段，移位寄存单元的输出端OUT输出有效信号，从而使得第一下拉控制模块20的第一端和第二端导通，即，下拉节点PD与第一电平信号端V1导通，从而防止下拉模块10的第一端和第二端导通而影响输出端OUT的正常输出，保证了移位寄存单元在输出阶段的稳定输出。

具体地，如图2和图3所示，第一下拉控制模块20包括第一下拉控制晶体管T8，第一下拉控制晶体管T8的栅极形成为第一下拉控制模块20的控制端，第一下拉控制晶体管T8的第一极形成为第一下拉控制模块20的第一端，第一下拉控制晶体管T8的第二极形成为第一下拉控制模块20的第二端。即，第一下拉控制晶体管T8的栅极与移位寄存单元的输出端OUT相连，第一下拉控制晶体管T8的第一极与下拉节点PD相连，第一下拉控制晶体管T8的第二极与第一电平信号端V1相连。

进一步地，如图1所示，所述移位寄存单元还包括上拉节点PU、上拉模块30和第一电容C1。上拉模块30的控制端与上拉节点PU相连，上拉模块30的第一端与第一时钟信号端CK相连，上拉模块30的第二端与所述移位寄存单元的输出端OUT相连，当上拉模块30的控制端接收到有效信号时，上拉模块30的第二端和第三端能够导通。因此，在输入阶段，上拉节点PU接收到有效信号而达到有效电位时，第一时钟信号端CK输入无效信号，输出端OUT输出无效信号；在上拉阶段，上拉节点PU的电位仍为有效电位，第一时钟信号端CK输入有效信号，从而使得所述移位寄存单元的输出端OUT在输出阶段输出有效信号。

进一步地，如图1至图3所示，下拉模块10的第三端与上拉节点PU相连，当下拉模块10的控制端接收到有效信号时，下拉模块10的第二端和第三端能够导通。

具体地，如图2和图3所示，下拉模块10包括第一下拉晶体管T5和第二下拉晶体管T7。第一下拉晶体管T5栅极和第二下拉晶体管T7的栅极相连并形成下拉模块10的控制端，即，第一下拉晶体管T5的栅极和第二下拉晶体管T7的栅极均与下拉节点PD相连；第一下拉晶体管T5的第一极形成为下拉模块10的第一端，即，第一下拉晶体管T5的第一极与输出端OUT相连；第二下拉晶体管T7的第一极形成为下拉模块10的第三端，即，第二下拉晶体管T7的第一极与上拉节点PU相连；第一下拉晶体管T5的第二极和第二下拉晶体管T7的第二极相连并形成为下拉模块10的第二端，即，第一下拉晶体管T5的第二极和第二下拉晶体管T7的第二极均与第一电平信号端V1相连。

具体地，如图2和图3所示，上拉模块30包括上拉晶体管T4，上拉晶体管T4的栅极形成为上拉模块30的控制端，即，上拉晶体管T4的栅极与上拉节点PU相连；上拉晶体管T4的第一极形成为上拉模块30的第一端，即，上拉晶体管T4的第一极与第一时钟信号端CK相连；上拉晶体管T4的第二极形成为上拉模块30的第二端，即，上拉晶体管T4的第二极与输出端OUT相连。在输出阶段(如图4中的t2阶段)，上拉节点PU的电位为有效电位，控制上拉晶体管T4的第一极和第二极导通，从而使得第一时钟信号端CK的有效信号输出至输出端OUT。

进一步地，如图1所示，所述移位寄存单元还包括第二下拉控制模块40，第二下拉控制模块40的控制端与所述移位寄存单元的输入端IN相连，第二下拉控制模块40的第一端与下拉节点PD相连，第二下拉控制模块40的第二端与第一电平信号端V1相连，当第二下拉控制模块40的控制端接收到有效信号时，第二下拉控制模块40的第一端与第二端能够导通。由于在输出阶段(如图4中的t2阶段)，上拉节点PU的电位需达到有效电位，才能够将上拉晶体管T4导通，从而将第一时钟信号端CK的有效信号输出至输出端OUT，因此，在输入阶段(如图4中的t1阶段)，第二下拉控制模块40将下拉节点PD与第一电平信号端V1导通，以将第二下拉晶体管T7的第一极和第二极断开，从而为输出阶段(如图4中的t2阶段)上拉节点PU和输出端OUT的到达有效电位做准备。

具体地，如图2和图3所示，第二下拉控制模块40包括第二下拉控制晶体管T3，第二下拉控制晶体管T3的栅极形成为第二下拉控制模块40的控制端，即，第二下拉控制晶体管T3的栅极与移位寄存单元的输入端IN相连；第二下拉控制晶体管T3的第一极形成为第二下拉控制模块40的第一端，即，第二下拉控制晶体管T3的第一极与下拉节点PD相连；第二下拉控制晶体管T3的第二极形成为第二下拉控制模块40的第二端，即，第二下拉控制晶体管T3的第二极与第一电平信号端V1相连。

进一步地，如图1所示，所述移位寄存单元还包括第三下拉控制模块50，第三下拉控制模块50的控制端与第二时钟信号端CKB相连，第三下拉控制模块50的第一端与下拉节点PD相连，第三下拉控制模块50的第二端与第二电平信号端V2相连，当第三下拉控制模块50的控制端接收到有效信号时，第三下拉控制模块50的第一端与第二端能够导通。在下拉阶段(如图4中的t3阶段)，第二时钟信号端CKB输入有效信号，从而使第二电平信号端V2的有效信号输入至下拉节点PD，从而控制下拉模块10的第一端、第三端均与第二端导通，以将上拉节点PU和输出端OUT均与第一电平信号端V1导通，保证输出端OUT在下拉阶段输出无效信号，防止出现噪声。

具体地，如图2和图3所示，第三下拉控制模块50包括第三下拉控制晶体管T6，第三下拉控制晶体管T6的栅极形成为第三下拉控制模块50的控制端，第三下拉控制晶体管T6的第一极形成为第三下拉控制模块50的第一端，第三下拉控制晶体管T6的第二极形成为第三下拉控制模块50的第二端。

进一步地，如图1所示，所述移位寄存单元还包括复位模块60和第二电容C2，复位模块60的控制端与复位端RESET相连，复位模块60的第一端与第二电平信号端V2相连，复位模块60的第二端与下拉节点PD相连，当复位模块60的控制端接收到有效信号时，复位模块60的第一端与第二端能够导通。第二电容C2的第一端与下拉节点PD相连，第二电容C2的第二端与第一电平信号端V1相连。复位端RESET可以在显示装置显示一帧图像之前输入复位信号，以将第二电平信号端V2与下拉节点PD导通，从而将下拉模块10的第一端和第二端导通，同时为第二电容C2充电，因此，对于每一级移位寄存单元，在其输入阶段之前，由于第二电容C2存储了电荷，因此能够使得下拉模块10的第一端与第二端导通，即，每一级移位寄存单元的输出端OUT在其输入阶段之前均输出无效信号。而在输入阶段，第一时钟信号端CK输入无效信号，从而使得移位寄存单元的输出端OUT在其输入阶段保持输出无效信号。

具体地，如图2和图3所示，复位模块60包括复位晶体管T1，复位晶体管T1的栅极形成为复位模块60的控制端，复位晶体管T1的第一极形成为复位模块60的第一端，复位晶体管T1的第二极形成为复位模块60的第二端。即，复位晶体管T1的栅极与复位端RESET相连，复位晶体管T1的第一极与第二电平信号端V2相连，复位晶体管T1的第二极与下拉节点PD相连。

进一步地，如图1所示，所述移位寄存单元还包括输入模块70，输入模块70的控制端与所述移位寄存单元的输入端IN相连，输入模块70的第一端与用于提供有效信号的第二电平信号端V2相连，输入模块70的第二端与所述移位寄存单元的上拉节点PU相连，当输入模块70的控制端输入有效信号时，输入模块70的第一端与第二端能够导通。在输入阶段，输入端IN输入有效信号时，第二电平信号端V2的有效信号输入至上拉节点PU，从而使得上拉晶体管T4开启，此时，第一时钟信号端CK输入无效信号，因此，输出端OUT输出无效信号。

具体地，输入模块70包括输入晶体管T2，输入晶体管T2的栅极形成为输入模块70的控制端，即，输入晶体管T2的栅极与所述移位寄存单元的输入端IN相连；即，输入晶体管T2的第一极形成为输入模块70的第一端，输入晶体管T2的第一极与第二电平信号端V2相连；输入晶体管T2的第二极形成为输入模块70的第二端，输入晶体管T2的第二极与上拉节点PU相连。

优选地，如图3所示，所述移位寄存单元的输入端IN包括正向输入端口IN_F和反向输入端口IN_W，输入模块70还包括正向扫描晶体管T9和反向扫描晶体管T10。正向扫描晶体管T9的栅极与正向输入端口IN_F相连，正向扫描晶体管T9的第一极与正向扫描控制端FW相连，正向扫描晶体管T9的第二极与输入晶体管T2的栅极相连。反向扫描晶体管T10的栅极与反向输入端口IN_W相连，反向扫描晶体管T10的第一极与输入晶体管T2的栅极相连，反向扫描晶体管T10的第二极与反向扫描控制端BW相连。因此，在多级移位寄存单元级联时，将第N级移位寄存单元的输出端OUT(N)与第N+1级移位寄存单元的正向输入端口IN_F(N+1)以及第N-1级移位寄存单元的反向输入端口IN_B(N-1)相连，并且，在正向扫描的整个过程中，可以正向扫描控制端FW输入有效信号，反向扫描控制端BW输入低电平信号，并且在所述移位寄存单元的输入阶段，正向输入端口IN_F输入有效信号，反向输入端口IN_B输入无效信号。在反向扫描的整个过程中，反向扫描控制端BW输入有效信号，正向扫描控制端FW输入无效信号，并且在所述移位寄存单元的输入阶段，反向输入端口IN_B输入有效信号，正向输入端口IN_F输入无效信号，从而实现双向扫描。

在本发明中，所述移位寄存单元的输出端OUT输出有效信号的同时，能够将下拉节点PD的电位拉低，保证下拉模块10的第一端与第二端断开，防止影响输出端OUT的输出，并且，所述移位寄存单元的元件数量较少，有利于实现窄边框。

下面结合图2和图4对任意一个移位寄存单元的工作过程进行描述，其中，有效信号为高电平信号。在一帧画面显示之前，移位寄存单元的复位端RESET输入高电平信号，复位晶体管T1开启，第二电平信号端V2和下拉节点PD导通，第一下拉晶体管T5和第二下拉晶体管T7开启，从而将上拉节点PU、输出端OUT与第一电平信号端V1导通，同时，第二电容C2充电，第二电容C2所存储的电荷也能够保证在输入阶段之前，第一下拉晶体管T5和第二下拉晶体管T7开启，输出端OUT输出低电平信号。在输入阶段(图4中的t1阶段)，输入端IN输入高电平信号，第一时钟信号端CK输入低电平信号，输入晶体管T2开启，第二电平信号端V2为上拉节点PU充电，从而使得上拉晶体管T4开启，输出端OUT保持输出复位时的低电平信号，同时，第二下拉控制晶体管T3开启，将下拉节点PD的电位拉低。在输出阶段(图4中的t2阶段)，第一时钟信号端CK输入高电平信号在第一电容C1的自举作用下，上拉节点PU的电位进一步被拉高，上拉晶体管T4开启，第一时钟信号端CK的高电平信号输出至输出端OUT，同时，第一下拉控制晶体管T8开启，从而保证下拉节点PD处于低电平电位，防止第一下拉晶体管T5开启而影响输出。在下拉阶段(图4中的t3阶段)，第二时钟信号端CKB输入高电平信号，下拉节点PD与第二电平信号端V2导通，从而使得第一下拉晶体管T5和第二下拉晶体管T7开启，上拉节点PU的电位被拉低，输出端OUT输出低电平信号。

作为本发明的第二个方面，提供一种移位寄存器，包括多个移位寄存单元，所述移位寄存单元为本发明所述的上述移位寄存单元，所述移位寄存器包括至少一个移位寄存单元组，每个所述移位寄存单元组包括多个所述移位寄存单元，且同一个所述移位寄存单元组中的多个所述移位寄存单元级联。

所述移位寄存器的第一种结构如图5所示，所述移位寄存器包括两个所述移位寄存单元组，即，左侧一列的多个移位寄存单元构成一个移位寄存单元组，右侧一列的多个移位寄存单元构成另一个移位寄存单元组。并且，两个所述移位寄存单元组中的所述移位寄存单元一一对应，相对应的两个所述移位寄存单元用于为同一条栅线提供扫描信号，且相对应的两个所述移位寄存单元的信号时序相同。由于每一条栅线是由两个移位寄存单元来提供扫描信号的，因此，在进行扫描时，每个移位寄存单元的负载较小，有利于驱动，减少信号延迟。

如图5所示，所述移位寄存单元还包括第一时钟信号线CK1和第二时钟信号线CK2，在多级所述移位寄存单元中，奇数级移位寄存单元的第一时钟信号端CK和偶数级移位寄存单元的第二时钟信号端CKB均与第一时钟信号线CK1相连，奇数级移位寄存单元的第二时钟信号端CKB和偶数级移位寄存单元的第一时钟信号端CK均与第二时钟信号线CK2相连。在对所述移位寄存器驱动时，向第一时钟信号线CK1提供第一时钟信号、向第二时钟信号线CK2提供第二时钟信号，所述第一时钟信号和第二时钟信号应满足，对于任意一个移位寄存单元，在其输入阶段，该移位寄存单元的第二时钟信号端CKB输入有效信号；在其输出阶段，该移位寄存单元的第一时钟信号端CK输入有效信号，以使得所述移位寄存单元的下拉节点PD在输入阶段接收到有效信号，输出端OUT在输出阶段输出有效信号。可以理解的是，所述移位寄存器还包括起始信号线STV,两个移位寄存单元组的第一级移位寄存单元的输入端IN与起始信号线STV相连。

所述移位寄存器的第二种结构如图7所示，所述移位寄存器包括两个所述移位寄存单元组，其中一个所述移位寄存单元组用于为奇数行的栅线(即，GATE(1)、GATE(3)等)提供扫描信号，另一个所述移位寄存单元组用于为偶数行的栅线(即，GATE(2)、GATE(4)等)提供扫描信号。

当所述移位寄存单元包括第一时钟信号端CK和第二时钟信号端CKB时，如图7所示，所述移位寄存器还包括第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4，第一时钟信号线CK1与第一个移位寄存单元组中的奇数级移位寄存单元的第一时钟信号端CK以及第一个移位寄存单元组中的偶数级移位寄存单元的第二时钟信号端CKB分别相连，第二时钟信号线CK2与第一个移位寄存单元组中的奇数级移位寄存单元的第二时钟信号端CKB以及第一个移位寄存单元组中的偶数级移位寄存单元的第一时钟信号端CK分别相连，第三时钟信号线CK3与第二个移位寄存单元组中的奇数级移位寄存单元的第一时钟信号端CK以及第二个移位寄存单元组中的偶数级移位寄存单元的第二时钟信号端CKB分别相连，第四时钟信号线CK4与第二个移位寄存单元组中的奇数级移位寄存单元的第二时钟信号端CKB以及第二个移位寄存单元组中的偶数级移位寄存单元的第一时钟信号端CK分别相连。这种结构下，所述移位寄存器可以包括两条起始信号线STV1和STV2，两条起始信号线STV1和STV2分别与两个移位寄存单元组的第一级移位寄存单元(即，Unit(1)和Unit(2))的输入端IN相连。

因此，在对图7的移位寄存器进行驱动时，分别向第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4提供时钟信号，并且保证每个移位寄存单元的第一时钟信号端CK在输出阶段接收到有效信号。以第一时钟信号线CK为例，只需在第一条栅线对应的移位寄存单元(即，Unit(1))、第五条栅线对应的移位寄存单元(即，Unit(5))、第九条栅线对应的移位寄存单元(即，Unit(9))……的输出阶段向该第一时钟信号线CK提供有效信号、其余时间段提供无效信号即可，这时，有效信号的占空比为25％，从而减小了电路的功耗。

如上文所述，所述移位寄存单元还包括复位模块60和第二电容C2，相应地，如图5和图7所示，所述移位寄存器还包括复位信号线RESET’，所述移位寄存器中的所有移位寄存单元的复位端RESET均与复位信号线RESET’从而利用复位信号线RESET’为多个移位寄存单元统一进行复位。

对于移位寄存器的上述两种结构，当所述移位寄存单元为图3中的移位寄存单元时，即，包括输入模块70、输入模块70包括输入晶体管T2、正向扫描晶体管T9和反向扫描晶体管T10、所述移位寄存单元的输入端IN包括正向输入端口IN_F和反向输入端口IN_W时，在同一个移位寄存单元组的连续三级移位寄存单元中，中间一级移位寄存单元的输出端OUT分别与下一级移位寄存单元的正向输入端口IN_F、上一级移位寄存单元的反向输入端口IN_W相连，从而使得所述移位寄存器可以进行双向扫描。可以理解的是，这种结构下，在每个移位寄存单元组中，第一级移位寄存单元的正向输入端口IN_F和最后一级移位寄存单元的反向输入端口IN_B均能够接收起始信号。即，对于图5中的移位寄存器，移位寄存单元Unit(1)和Unit(1’)的正向输入端口IN_F、左侧一列移位寄存单元中的最后一级和右侧一列移位寄存单元中的最后一级的反向输入端口IN_W分别与起始信号线STV相连；对于图7中的移位寄存器，在左侧一列移位寄存单元中，第一级移位寄存单元Unit(1)的正向输入端口IN_F和最后一级移位寄存单元的反向输入端口IN_W与STV1相连，右侧一列移位寄存单元中，第一级移位寄存单元Unit(2)正向输入端口IN_F和最后一级移位寄存单元的反向输入端口IN_W均与STV2相连。在正向扫描时，向每个移位寄存单元的正向扫描控制端FW提供有效信号，反向扫描时，向每个移位寄存单元的反向扫描控制端BW提供有效信号。

作为本发明的第三个方面，提供一种上述移位寄存器的驱动方法，所述驱动方法包括分别对各个所述移位寄存单元组进行驱动，以使得所述移位寄存器依次向各行栅线输出扫描信号，对于任意一个所述移位寄存单元组，所述驱动方法包括：

在第一级所述移位寄存单元的输入阶段，对第一级所述移位寄存单元的上拉节点PU进行充电；

在第一级所述移位寄存单元的输出阶段，向第一级所述移位寄存单元的输出端OUT提供有效信号，以将第一下拉控制模块20的第一端与第二端导通；

在第一级所述移位寄存单元的下拉阶段，向第一级所述移位寄存单元的下拉节点PD输入有效信号，以使下拉模块10的第一端与第二端导通，即，输出端OUT与第一电平信号端V1导通，防止输出端OUT输出噪声。

可以理解的是，驱动过程中，当向每个移位寄存单元组的第一个移位寄存单元的上拉节点PU提供有效信号后，由于每个移位寄存单元组中的多个移位寄存单元的级联关系，多个移位寄存单元依次输出有效信号。

具体地，在第一级所述移位寄存单元的输入阶段，向所述移位寄存单元的上拉节点进行充电的步骤包括：向所述移位寄存单元的输入端提供有效信号、向所述移位寄存单元的第二时钟信号端提供有效信号。在第一级所述移位寄存单元的输出阶段，向所述移位寄存单元的输出端提供有效信号的步骤包括：向所述移位寄存单元的第一时钟信号端提供有效信号。

对于图5所示结构的移位寄存器，为了使得所述移位寄存器依次向各行栅线提供输出扫描信号，如图6所示，通过第一时钟信号线CK1和第二时钟信号线CK2向每个移位寄存单元提供时钟信号，以使得任意一个移位寄存单元单元的第一时钟信号端CK在其输出阶段接收到有效信号。因此，第一时钟信号线CK1和第二时钟信号线CK2上的时钟信号，有效信号的占空比均为50％。对于图7所示结构的移位寄存器，通过第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4向每个移位寄存单元提供时钟信号，每条时钟信号线所连接的移位寄存单元的个数为总数的1/4，只需在所连接的每个移位寄存单元的输出阶段输出有效信号，从而使得每条时钟信号线所提供的时钟信号中，如图8所示，有效信号的占空比为25％，从而减小了移位寄存器的整体功耗。

当所述移位寄存器为图5所示的结构时，两个移位寄存单元组中的第一级移位寄存单元的输入阶段为同一阶段，所述驱动方法还包括：在两个移位寄存单元组的第一级移位寄存单元的输入阶段之前，向所述复位信号线提供有效信号。当所述移位寄存器为图7所示的结构时，所述第二个移位寄存单元组的第一级移位寄存单元的输入阶段与所述第一个移位寄存单元组中的第一级移位寄存单元的输出阶段为同一阶段，所述驱动方法还包括：在第一个移位寄存单元组的第一级移位寄存单元的输入阶段之前，向所述复位信号线提供有效信号。即，在对第一条栅线进行扫描之前，也就是在一帧图像开始之前，先对每个移位寄存单元的输出端OUT进行复位，防止输出噪声。

下面分别对图5和图7的两种结构的移位寄存器的驱动过程进行描述，均以正向扫描为例进行说明，其中，有效信号为高电平信号。

对于图5所示的移位寄存器，各信号端的信号时序如图6所示，在第(1)阶段之前的时间段，通过复位信号线RESET’向每一级移位寄存单元的复位端RESET提供高电平信号，以使每个移位寄存单元的输出端OUT输出低电平。图5中左右两侧各为一个移位寄存单元组，两个移位寄存单元组时序相同，仅以左侧的移位寄存单元组进行说明。在第(1)阶段，通过起始信号线STV向移位寄存单元Unit(1)的输入端IN提供高电平信号，对于该移位寄存单元Unit(1)而言，在第(1)阶段，其输入端IN接收到高电平信号，从而使其上拉节点PU(1)的电位升高、使其下拉节点PD(1)电位降低，输出端OUT保持输出复位时的低电平信号；在第(2)阶段，移位寄存单元Unit(1)的第一电容C1的自举作用使得上拉节点PU(1)的电位进一步升高，从而使得其上拉晶体管T4开启，第一时钟信号线CK1的高电平信号输出至移位寄存单元Unit(1)的输出端OUT，使其下拉节点PD(1)的电位进一步降低，同时第一条栅线GATE(1)接收到高电平信号；在第(3)阶段，移位寄存单元Unit(1)的第二时钟信号端CKB接收到第二时钟信号线CK2提供的高电平信号，从而使其下拉节点PD(1)电位升高，将第一下拉晶体管T5和第二下拉晶体管T7开启，移位寄存单元Unit(1)的输出端OUT与第一电平信号端V1导通，第一条栅线GATE(1)接收到低电平信号。对于第二级移位寄存单元Unit(2)而言；在第(2)阶段，移位寄存单元Unit(2)的输入端IN接收到移位寄存单元Unit(1)的输出端OUT输出的高电平信号，其上拉节点PU(2)电位升高、下拉节点PD(2)的电位降低，输出端OUT保持输出复位时的低电平信号；在第(3)阶段，移位寄存单元Unit(2)的第一电容C1的自举作用使得上拉节点PU(2)的电位进一步升高，从而使其上拉晶体管T4开启，第二时钟信号线CK2的高电平信号输出至移位寄存单元Unit(2)的输出端OUT，从而使其下拉节点PD(2)的电位进一步降低，同时第二条栅线GATE(2)接收到高电平信号；在第(4)阶段，移位寄存单元Unit(2)的第二时钟信号端CKB接收到第一时钟信号线CK1提供的高电平信号，从而下拉节点PD(2)电位升高，输出端OUT与第一电平信号端V1导通，第二条栅线(3)接收到低电平信号。以此类推，第三个移位寄存单元在第(4)阶段输出高电平信号、第四个移位寄存单元在第(5)阶段输出高电平信号……，从而使得多条栅线依次接收到高电平信号。

对于图7所示的移位寄存器，各信号端的信号时序如图8所示，图7中左侧的多级移位寄存单元构成第一个移位寄存单元组，右侧的多级移位寄存单元构成第二个移位寄存单元组。如图8所示，在第(1)阶段之前的时间段，通过复位信号线RESET’向所有的移位寄存单元的复位端RESET提供高电平信号，以使每个移位寄存单元的输出端OUT输出低电平。在第(1)阶段，通过第一起始信号线STV1向移位寄存单元Unit(1)的输入端IN输入高电平信号，对于移位寄存单元Unit(1)而言，在第(1)阶段，其上拉节点PU(1)的电位升高、下拉节点PD(1)电位降低，输出端OUT保持输出复位时的低电平信号；在第(2)阶段，该移位寄存单元Unit(1)的第一时钟信号端CK接收到低电平信号，该移位寄存单元Unit(1)的上拉晶体管T4导通，输出端OUT输出低电平；在第(3)阶段，该移位寄存单元Unit(1)的第二时钟信号端CK接收到高电平信号，第一电容C1使得上拉节点PU的电位进一步升高，第一时钟信号端CK的高电平输入至输出端OUT，第一条栅线GATE(1)接收到高电平信号，同时，第一下拉控制晶体管T8开启，使得下拉节点PD的电位进一步降低；在第(4)阶段，第一时钟信号端CK和第二时钟信号端CKB均接收到低电平信号，上拉节点PU(1)电位降低，但仍然可以使得上拉晶体管T4开启，使得第一时钟信号端CK的低电平信号输出至输出端OUT，第一条栅线GATE(1)接收到低电平信号；在第(5)阶段，第一时钟信号端CK接收到低电平信号，第二时钟信号端CKB接收到高电平信号，因此，第三下拉控制晶体管T6开启，下拉节点PD电位升高，第一下拉晶体管T5和第二下拉晶体管T7开启，从而将上拉节点PU和输出端OUT的电位均拉低。而移位寄存单元Unit(3)的输入端IN在第(3)阶段接收到高电平，从而在第(5)阶段输出高电平信号，以此类推。对于第二个移位寄存单元组，移位寄存单元Unit(2)的输入端IN在第(2)阶段接收到高电平信号，从而在第(4)阶段向第四条栅线GATE(4)输出高电平信号；对于移位寄存单元Unit(4)，其输入端IN在第(4)阶段接收到高电平信号，从而在第(6)阶段向第六条栅线GATE(6)输出高电平信号，以此类推。在两组移位寄存单元的共同驱动下，实现对多条栅线的逐行扫描。在图7的移位寄存单元的驱动过程中，每条时钟信号线上的高电平的占空比减小，从而降低了移位寄存器的功耗。

作为本发明的第四个方面，提供一种栅极驱动电路，包括上述移位寄存器。

作为本发明的第五个方面，提供一种显示装置，包括上述栅极驱动电路。由于本发明提供的移位寄存单元能够保证下拉节点电位在输出阶段保持为低电平，从而防止移位寄存单元的输出端的输出受到干扰，进而保证了显示装置的显示效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (27)

1.一种移位寄存单元，包括下拉节点和下拉模块，所述下拉模块的控制端与所述下拉节点相连，所述下拉模块的第一端与所述移位寄存单元的输出端相连，所述下拉模块的第二端与用于提供无效信号的第一电平信号端相连，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的第一端和第二端能够导通；其特征在于，

所述移位寄存单元还包括第一下拉控制模块，所述第一下拉控制模块的控制端与所述移位寄存单元的输出端相连，所述第一下拉控制模块的第一端与所述下拉节点相连，所述第一下拉控制模块的第二端与所述第一电平信号端相连，当所述第一下拉控制模块的控制端接收到有效信号时，所述第一下拉控制模块的第一端与第二端能够导通。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述第一下拉控制模块包括第一下拉控制晶体管，所述第一下拉控制晶体管的栅极形成为所述第一下拉控制模块的控制端，所述第一下拉控制晶体管的第一极形成为所述第一下拉控制模块的第一端，所述第一下拉控制晶体管的第二极形成为所述第一下拉控制模块的第二端。

3.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括上拉节点、上拉模块和第一电容，

所述上拉模块的控制端与所述上拉节点相连，所述上拉模块的第一端与第一时钟信号端相连，所述上拉模块的第二端与所述移位寄存单元的输出端相连，当所述上拉模块的控制端接收到有效信号时，所述上拉模块的第一端和第二端能够导通；

所述第一电容的第一端与所述上拉节点相连，所述第一电容的第二端与所述移位寄存单元的输出端相连。

4.根据权利要求3所述的移位寄存单元，其特征在于，所述下拉模块的第三端与所述上拉节点相连，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的第二端和第三端能够导通。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管栅极和所述第二下拉晶体管的栅极相连并形成所述下拉模块的控制端，第一下拉晶体管的第一极形成为所述下拉模块的第一端，所述第二下拉晶体管的第一极形成为所述下拉模块的第三端，所述第一下拉晶体管的第二极和所述第二下拉晶体管的第二极相连并形成为所述下拉模块的第二端。

6.根据权利要求3所述的移位寄存单元，其特征在于，所述上拉模块包括上拉晶体管，所述上拉晶体管的栅极形成为所述上拉模块的控制端，所述上拉晶体管的第一极形成为所述上拉模块的第一端，所述上拉晶体管的第二极形成为所述上拉模块的第二端。

7.根据权利要求1至6中任意一项所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二下拉控制模块，所述第二下拉控制模块的控制端与所述移位寄存单元的输入端相连，所述第二下拉控制模块的第一端与所述下拉节点相连，所述第二下拉控制模块的第二端与所述第一电平信号端相连，当所述第二下拉控制模块的控制端接收到有效信号时，所述第二下拉控制模块的第一端与第二端能够导通。

8.根据权利要求7所述的移位寄存单元，其特征在于，所述第二下拉控制模块包括第二下拉控制晶体管，所述第二下拉控制晶体管的栅极形成为所述第二下拉控制模块的控制端，所述第二下拉控制晶体管的第一极形成为所述第二下拉控制模块的第一端，所述第二下拉控制晶体管的第二极形成为所述第二下拉控制模块的第二端。

9.根据权利要求1至6中任意一项所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第三下拉控制模块，所述第三下拉控制模块的控制端与第二时钟信号端相连，所述第三下拉控制模块的第一端与所述下拉节点相连，所述第三下拉控制模块的第二端与用于提供有效信号的第二电平信号端相连，当所述第三下拉控制模块的控制端接收到有效信号时，所述第三下拉控制模块的第一端与第二端能够导通。

10.根据权利要求9所述的移位寄存单元，其特征在于，所述第三下拉控制模块包括第三下拉控制晶体管，所述第三下拉控制晶体管的栅极形成为所述第三下拉控制模块的控制端，所述第三下拉控制晶体管的第一极形成为所述第三下拉控制模块的第一端，所述第三下拉控制晶体管的第二极形成为所述第三下拉控制模块的第二端。

11.根据权利要求1至6中任意一项所述的移位寄存单元，其特征在于，所述移位寄存单元还包括复位模块和第二电容，所述复位模块的控制端与复位端相连，所述复位模块的第一端与用于提供有效信号的第二电平信号端相连，所述复位模块的第二端与所述下拉节点相连，当所述复位模块的控制端接收到有效信号时，所述复位模块的第一端与第二端能够导通；

所述第二电容的第一端与所述下拉节点相连，所述第二电容的第二端与所述第一电平信号端相连。

12.根据权利要求11所述的移位寄存单元，其特征在于，所述复位模块包括复位晶体管，所述复位晶体管的栅极形成为所述复位模块的控制端，所述复位晶体管的第一极形成为所述复位模块的第一端，所述复位晶体管的第二极形成为所述复位模块的第二端。

13.根据权利要求1至6中任意一项所述的移位寄存单元，其特征在于，所述移位寄存单元还包括输入模块，所述输入模块的控制端与所述移位寄存单元的输入端相连，所述输入模块的第一端与用于提供有效信号的第二电平信号端相连，所述输入模块的第二端与所述移位寄存单元的上拉节点相连，当所述输入模块的控制端输入有效信号时，所述输入模块的第一端与第二端能够导通。

14.根据权利要求13所述的移位寄存单元，其特征在于，所述输入模块包括输入晶体管，所述输入晶体管的栅极形成为所述输入模块的控制端，所述输入晶体管的第一极形成为所述输入模块的第一端，所述输入晶体管的第二极形成为所述输入模块的第二端。

15.根据权利要求14所述的移位寄存单元，其特征在于，所述移位寄存单元的输入端包括正向输入端口和反向输入端口，所述输入模块还包括正向扫描晶体管和反向扫描晶体管，

所述正向扫描晶体管的栅极与所述正向输入端口相连，所述正向扫描晶体管的第一极与正向扫描控制端相连，所述正向扫描晶体管的第二极与所述输入晶体管的栅极相连；

所述反向扫描晶体管的栅极与所述反向输入端口相连，所述反向扫描晶体管的第一极与所述输入晶体管的栅极相连，所述反向扫描晶体管的第二极与反向扫描控制端相连。

16.一种移位寄存器，包括多个移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至15中任意一项所述的移位寄存单元，所述移位寄存器包括至少一个移位寄存单元组，每个所述移位寄存单元组包括多个所述移位寄存单元，且同一个所述移位寄存单元组中的多个所述移位寄存单元级联。

17.根据权利要求16所述的移位寄存器，其特征在于，所述移位寄存器包括两个所述移位寄存单元组，且两个所述移位寄存单元组中的所述移位寄存单元一一对应，相对应的两个所述移位寄存单元用于为同一条栅线提供扫描信号，且相对应的两个所述移位寄存单元的信号时序相同。

18.根据权利要求17所述的移位寄存器，其特征在于，所述移位寄存器还包括第一时钟信号线和第二时钟信号线，在多级所述移位寄存单元中，奇数级移位寄存单元的第一时钟信号端和偶数级移位寄存单元的第二时钟信号端均与所述第一时钟信号线相连，奇数级移位寄存单元的第二时钟信号端和偶数级移位寄存单元的第一时钟信号端均与所述第二时钟信号线相连。

19.根据权利要求16所述的移位寄存器，其特征在于，所述移位寄存器包括两个所述移位寄存单元组，第一个所述移位寄存单元组用于为奇数行的栅线提供扫描信号，第二个所述移位寄存单元组用于为偶数行的栅线提供扫描信号。

20.根据权利要求19所述的移位寄存器，其特征在于，当所述移位寄存单元包括第一时钟信号端和第二时钟信号端时，所述移位寄存器还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，所述第一时钟信号线与第一个移位寄存单元组中的奇数级移位寄存单元的第一时钟信号端以及第一个移位寄存单元组中的偶数级移位寄存单元的第二时钟信号端分别相连，所述第二时钟信号线与第一个移位寄存单元组中的奇数级移位寄存单元的第二时钟信号端以及第一个移位寄存单元组中的偶数级移位寄存单元的第一时钟信号端分别相连，所述第三时钟信号线与第二个移位寄存单元组中的奇数级移位寄存单元的第一时钟信号端以及第二个移位寄存单元组中的偶数级移位寄存单元的第二时钟信号端分别相连，所述第四时钟信号线与第二个移位寄存单元组中的奇数级移位寄存单元的第二时钟信号端以及第二个移位寄存单元组中的偶数级移位寄存单元的第一时钟信号端分别相连。

21.根据权利要求16至19中任意一项所述的移位寄存器，其特征在于，当所述移位寄存单元包括所述复位模块和所述第二电容时，所述移位寄存器还包括复位信号线，所述移位寄存器中的所有移位寄存单元的复位端均与所述复位信号线相连。

22.根据权利要求16至19中任意一项所述的移位寄存器，其特征在于，当所述移位寄存单元包括所述输入模块、所述输入模块包括所述输入晶体管、正向扫描晶体管和反向扫描晶体管、所述移位寄存单元的输入端包括正向输入端口和反向输入端口时，

在同一个移位寄存单元组的连续三级移位寄存单元中，中间一级移位寄存单元的输出端分别与下一级移位寄存单元的正向输入端口、上一级移位寄存单元的反向输入端口相连。

23.一种权利要求16至22中任意一项移位寄存器的驱动方法，其特征在于，所述驱动方法包括分别对各个所述移位寄存单元组进行驱动，以使得所述移位寄存器依次向各行栅线输出扫描信号，对于任意一个所述移位寄存单元组，所述驱动方法包括：

在第一级所述移位寄存单元的输入阶段，对第一级所述移位寄存单元的上拉节点进行充电；

在第一级所述移位寄存单元的输出阶段，向第一级所述移位寄存单元的输出端提供有效信号，以将所述第一下拉控制模块的第一端与第二端导通；

在第一级所述移位寄存单元的下拉阶段，向第一级所述移位寄存单元的下拉节点输入有效信号，以使所述下拉模块的第一端与第二端导通。

24.根据权利要求23所述的驱动方法，其特征在于，在第一级所述移位寄存单元的输入阶段，向所述移位寄存单元的上拉节点进行充电的步骤包括：向所述移位寄存单元的输入端提供有效信号、向所述移位寄存单元的第二时钟信号端提供有效信号；

在第一级所述移位寄存单元的输出阶段，向所述移位寄存单元的输出端提供有效信号的步骤包括：向所述移位寄存单元的第一时钟信号端提供有效信号。

25.根据权利要求23所述的驱动方法，其特征在于，当所述移位寄存器为权利要求18所述的移位寄存器、且包括所述复位信号线时，两个移位寄存单元组中的第一级移位寄存单元的输入阶段为同一阶段，所述驱动方法还包括：

在两个移位寄存单元组的第一级移位寄存单元的输入阶段之前，向所述复位信号线提供有效信号；

当所述移位寄存器为权利要求20所述的移位寄存器、且包括所述复位信号线时，所述第二个移位寄存单元组的第一级移位寄存单元的输入阶段与所述第一个移位寄存单元组中的第一级移位寄存单元的输出阶段为同一阶段，所述驱动方法还包括：

在第一个移位寄存单元组的第一级移位寄存单元的输入阶段之前，向所述复位信号线提供有效信号。

26.一种栅极驱动电路，其特征在于，包括权利要求16至22中任意一项所述的移位寄存器。

27.一种显示装置，其特征在于，包括权利要求26所述的栅极驱动电路。