KR20190006760A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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KR20190006760A
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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 동작 시 드레인 선택 라인을 공유하는 복수의 셀 스트링들을 선택적으로 동작시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트라인, 공통 소스 라인 및 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 주변 회로를 제어하여 상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 복수의 메모리 블럭들 각각은 상기 비트라인과 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나 이상의 연결 제어 트랜지스터, 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 비트라인, 공통 소스 라인 및 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이가 제공되는 단계와, 상기 복수의 메모리 블럭들에 포함된 적어도 하나 이상의 연결 제어 트랜지스터를 프로그램하는 단계, 및 상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 프로그램하되, 상기 복수의 메모리 블럭들 각각은 서로 상이한 코딩 데이터를 갖도록 상기 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 복수의 스트링들이 드레인 선택 라인을 공유하도록 설계함으로써, 메모리 셀 어레이의 면적을 감소시킬 수 있으며 드레인 선택 라인을 분리하기 위한 공정을 스킵할 수 있어 제조 공정을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭들의 상세 구성을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직을 설명하기 위한 블럭도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 도 1의 메모리 블럭들의 상세 구성을 설명하기 위한 회로도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 및 전압 생성 회로(150)를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 프로그램 동작, 소거 동작, 리드 동작 등과 같은 제반 동작을 수행하기 위한 주변 회로로 정의될 수 있다. 또한 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 포함되는 연결 제어 트랜지스터 및 드레인 선택 트랜지스터의 프로그램 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 실시 예로서, 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다.
메모리 셀 어레이(110)의 상세 구성은 후술하도록 한다.
어드레스 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 프로그램 동작 시 수신된 어드레스(ADDR)에 따라 워드라인들(WLs) 중 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시 선택된 워드라인에는 검증 전압(Vverify)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 메모리 셀 어레이의 연결 제어 트랜지스터 프로그램 동작 시 연결 제어 트랜지스터와 연결된 연결 제어 라인에 프로그램 전압(Vpgm)을 인가하고, 드레인 선택 트랜지스터 프로그램 동작 시 드레인 선택 트랜지스터와 연결되는 드레인 선택 라인에 프로그램 전압(Vpgm)을 인가할 수 있다.
또한 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 및 소거 동작을 포함하는 다양한 제반 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 프로그램할 데이터에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절할 수 있다. 또한 프로그램 검증 동작 시 비트라인들(BL1 내지 BLm)의 전위 레벨을 일정 레벨로 프리차지한 후, 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 프로그램 동작의 패스 또는 페일을 판단한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 소거 동작을 포함하는 다양한 제반 동작, 및 연결 제어 트랜지스터 및 드레인 선택 트랜지스터의 프로그램 동작을 제어하도록 구성된다.
또한 제어 로직(140)은 메모리 셀 어레이(110)에 포함된 복수의 메모리 블럭들(BLK1 내지 BLKz) 중 드레인 선택 라인들을 공유하는 적어도 두 개 이상의 메모리 블럭들에 포함된 드레인 선택 트랜지스터들을 코딩 프로그램하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(150)를 제어한다. 코딩 프로그램은 복수의 메모리 블럭들이 서로 상이한 코딩 데이터에 대응되도록 프로그램될 수 있다.
제어 로직(140)은 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 제어 신호들(VG_signals)을 생성하여 출력한다.
제어 로직(140)은 연결 제어 트랜지스터 및 드레인 선택 트랜지스터의 프로그램 동작에 대응하는 커맨드(CMD)가 입력될 경우, 연결 제어 트랜지스터들을 일정 레벨의 문턱 전압 값을 갖도록 프로그램하고, 프로그램된 연결 제어 트랜지스터들의 온/오프 특성을 이용하여 비트라인을 공유하는 복수의 셀 스트링들의 드레인 선택 트랜지스터들을 선택적으로 프로그램하도록 주변 회로를 제어한다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다.
전압 생성 회로(150)는 프로그램 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력하고, 검증 동작 시 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성하여 출력하고, 소거 동작시 소거 전압(Vera)을 생성하여 출력한다. 또한 전압 생성 회로(150)는 드레인 선택 트랜지스터의 프로그램 동작 시 메모리 셀 어레이(110)의 공통 소스 라인에 프리차지 전압(Vpre)을 인가하여 선택된 셀 스트링의 채널을 일정 레벨로 프리차지할 수 있다. 또한 전압 생성 회로(140)는 소거 동작 시 메모리 셀 어레이(110)의 공통 소스 라인에 소거 전압(Vera)을 인가하여 소거 동작을 수행할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에서는 복수의 메모리 블럭들(BLK1~BLKz)이 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되는 것으로 도시되었으나, 도 3에서는 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)이 대표적으로 도시되었다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다. 또한 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 복수의 워드라인들(WL0 내지 WLn), 제1 및 제2 드레인 선택 라인(DSL0, DSL1), 연결 제어 라인(DCL), 드레인 더미 라인(DPWL), 및 소스 더미 라인(SPWL)을 공유하는 구조이다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 복수의 비트라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 적어도 하나 이상의 소스 더미 셀(DC0), 직렬 연결된 복수의 메모리 셀들(C0~Cn), 적어도 하나 이상의 드레인 더미 셀(DC1), 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1) 및 적어도 하나 이상의 연결 제어 트랜지스터(DCT)를 포함한다.
소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL0)에 연결되고, 적어도 하나 이상의 소스 더미 셀(DC0)은 소스 더미 라인(SPWL)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WL0 내지 WLn)에 연결된다. 적어도 하나 이상의 드레인 더미 셀(DC1)은 드레인 더미 라인(DPWL)에 연결되고, 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1)는 제1 및 제2 드레인 선택 라인(DSL0, DSL1)에 연결된다. 적어도 하나 이상의 연결 제어 트랜지스터(DCT)는 연결 제어 라인(DCL)에 연결된다.
메모리 블럭(BLK2)은 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)은 복수의 셀 스트링들(ST1 내지 STm)을 포함하며, 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 적어도 하나 이상의 소스 더미 셀(DC0), 직렬 연결된 복수의 메모리 셀들(C0~Cn), 적어도 하나 이상의 드레인 더미 셀(DC1), 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1) 및 적어도 하나 이상의 연결 제어 트랜지스터(DCT)를 포함한다.
소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결되고, 적어도 하나 이상의 소스 더미 셀(DC0)은 소스 더미 라인(SPWL)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WL0 내지 WLn)에 연결된다. 적어도 하나 이상의 드레인 더미 셀(DC1)은 드레인 더미 라인(DPWL)에 연결되고, 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1)는 제1 및 제2 드레인 선택 라인(DSL0, DSL1)에 연결된다. 적어도 하나 이상의 연결 제어 트랜지스터(DCT)는 연결 제어 라인(DCL)에 연결된다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)은 서로 유사한 구조로 구성되며, 복수의 워드라인들(WL0 내지 WLn), 소스 및 드레인 더미 라인(SPWL 및 DPWL), 제1 및 제2 드레인 선택 라인(DSL0, DSL1) 및 연결 제어 라인(DCL)을 공유하며, 소스 선택 트랜지스터(SST)와 연결된 소스 선택 라인들(SSL0 및 SSL1)만 전기적으로 분리된 구조이다.
본 발명의 실시 예에서는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블럭들(BLK1) 중 적어도 두 개의 메모리 블럭들이 하나의 그룹으로 정의되어 드레인 선택 라인을 공유할 수 있다. 예를 들어 두 개의 메모리 블럭들이 하나의 메모리 블럭 그룹으로 정의될 경우 각 메모리 블럭은 1비트의 코딩 데이터를 갖도록 드레인 선택 트랜지스터를 코딩 프로그램하며, 4개의 메모리 블럭들이 하나의 메모리 블럭 그룹으로 정의될 경우 각 메모리 블럭은 2비트의 코딩 데이터를 갖도록 드레인 선택 트랜지스터를 코딩 프로그램하며, 8개의 메모리 블럭들이 하나의 메모리 블럭 그룹으로 정의될 경우 각 메모리 블럭은 3비트의 코딩 데이터를 갖도록 드레인 선택 트랜지스터를 코딩 프로그램할 수 있다. 즉, 드레인 선택 라인들을 공유하는 메모리 블럭 그룹에 포함되는 복수의 메모리 블럭들은 서로 다른 코딩 데이터에 대응되도록 드레인 선택 트랜지스터들이 코딩 프로그램된다. 또한 두 개의 메모리 블럭들이 하나의 그룹으로 정의될 경우 각 메모리 블럭들은 하나의 드레인 선택 트랜지스터를 각각 포함하여 1비트의 코딩 데이터를 갖도록 드레인 선택 트랜지스터를 코딩 프로그램하며, 4개의 메모리 블럭들이 하나의 그룹으로 정의될 경우 각 메모리 블럭들은 두 개의 드레인 선택 트랜지스터들을 각각 포함하여 2비트의 코딩 데이터를 갖도록 두 개의 드레인 선택 트랜지스터들을 코딩 프로그램한다. 또한, 8개의 메모리 블럭들이 하나의 그룹으로 정의될 경우 각 메모리 블럭들은 세 개의 드레인 선택 트랜지스터들을 각각 포함하여 3비트의 코딩 데이터를 갖도록 세 개의 드레인 선택 트랜지스터들을 코딩 프로그램한다.
상술한 각 메모리 블럭의 드레인 선택 트랜지스터들의 코딩 프로그램 동작은 후술하도록 한다.
도 4는 도 1의 제어 로직을 설명하기 위한 블럭도이다.
도 4를 참조하면, 제어 로직(140)은 롬(ROM; 141), 프로그램 동작 선택 회로(142) 및 제어 신호 생성 회로(143)를 포함하여 구성될 수 있다.
롬(141)에는 반도체 메모리 장치의 다양한 동작들(프로그램 동작, 리드 동작, 소거 동작, 연결 제어 트랜지스터 및 드레인 선택 트랜지스터 프로그램 동작 등)을 수행하기 위한 알고리즘이 저장될 수 있다. 예를 들어 롬(141)은 반도체 메모리 장치와 연결된 호스트(Host)로부터 입력되는 커맨드(CMD)에 응답하여 내부 제어 신호(int_CS) 및 카운트 신호(Count)를 출력한다.
프로그램 동작 선택 회로(142)는 카운트 신호(Count)에 응답하여 연결 제어 트랜지스터 프로그램 신호(PGM_DCT) 또는 드레인 선택 트랜지스터 프로그램 신호(PGM_DST)를 생성하여 출력한다.
프로그램 동작 선택 회로(142)는 연결 제어 트랜지스터 제어 회로(142A) 및 드레인 선택 트랜지스터 제어 회로(142B)를 포함하여 구성될 수 있다. 연결 제어 트랜지스터 제어 회로(142A)는 카운트 신호(Count)에 응답하여 연결 제어 트랜지스터 프로그램 신호(PGM_DCT)를 생성하여 출력하고, 드레인 선택 트랜지스터 제어 회로(142B)는 카운트 신호(Count)에 응답하여 드레인 선택 트랜지스터 프로그램 신호(PGM_DST)를 생성하여 출력한다. 일예로 프로그램 동작 선택 회로(142)는 카운트 신호(Count)에 응답하여 연결 제어 트랜지스터 프로그램 신호(PGM_DCT)를 먼저 생성하여 출력하고, 연결 제어 트랜지스터의 프로그램 동작이 완료된 후 카운트 신호(Count)에 응답하여 드레인 선택 트랜지스터 프로그램 신호(PGM_DST)를 생성하여 출력한다.
제어 신호 생성 회로(143)는 내부 제어 신호(int_CS), 연결 제어 트랜지스터 프로그램 신호(PGM_DCT) 및 드레인 선택 트랜지스터 프로그램 신호(PGM_DST)에 응답하여 주변 회로들(도 1의 전압 생성 회로(150), 어드레스 디코더(120), 읽기 및 쓰기 회로(130))을 제어하기 위한 복수의 제어 신호들(VG_signals, AD_signals, PB_signals)을 출력한다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
하기 표 1은 본 발명에 따른 반도체 메모리 장치의 동작 방법에서 바이어스 인가를 나타내는 표이다.
BL DCL DSL WLs
 SSL CSL
DSL0 DSL1 SSL0 SSL1
DCT program 0V Vpgm(ISPP) Vpass Vpass 0V 0V 0V 0V
DST0 PGM PGM Vdc 0V Vpgm(ISPP) Vpass Vpass Vpass 0V 0V
Vverify 0.5V Vpass Vverify Vpass Vpass Vpass 0V 0V
DST1 PGM PGM Vdc 0V 0V Vpgm(ISPP) Vpass 0V Vpass 0V
Vverify 0.5V Vpass Vpass Vverify Vpass 0V Vpass 0V
도 1 내지 도 5 및 표 1을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블럭들(BLK1 내지 BLKz) 중 4개의 메모리 블럭들이 드레인 선택 라인들(DSL0,DSL1)을 공유하는 구조를 일예로 설명하며, 이에 따라 4개의 메모리 블럭들이 각기 상이한 코딩 데이터에 대응하도록 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)를 프로그램한다.
먼저 선택된 메모리 블럭(예를 들어 BLK1)에 포함된 메모리 셀들(C0 내지 Cn)의 소거 동작을 수행한다(S510). 본 발명의 실시 예에서는 선택된 메모리 블럭만을 소거하는 것으로 설명하나, 이에 국한되지 아니하고 메모리 셀 어레이(110)에 포함된 복수의 메모리 블럭들(BLK1 내지 BLKz)을 모두 소거하거나, 적어도 하나 이상의 메모리 블럭들을 소거할 수 있다.
전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 소거 전압(Vera)을 생성하여 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다.
어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 선택된 메모리 블럭(BLK1)의 워드라인들(WL0 내지WLn)을 플로팅 상태로 제어하고, 드레인 선택 라인들(DSL0, DSL1) 및 소스 선택 라인(SSL0) 각각에 선택 라인 전압(예를 들어 접지 전압, 0V)을 인가한다. 이로 인하여 선택된 메모리 블럭(BLK1)의 소스 선택 트랜지스터(SST)의 하부 채널에서는 공통 소스 라인(CSL)을 통해 인가된 소거 전압(Vera)에 의하여 GIDL(gate induced drain leakage) 전류가 발생하고, GIDL 전류에 생성된 핫홀들이 복수의 셀 스트링들(ST1 내지 STm)의 채널층으로 공급된다. 워드라인들(WL0 내지WLn)의 전위 레벨이 접지 전압 레벨로 디스차지되면, 워드라인들(WL0 내지WLn)과 셀 스트링들(ST1 내지 STm)의 채널 사이의 전압차가 충분히 크게 증가하여 선택된 메모리 블럭(BLK1)에 포함된 메모리 셀들(C0 내지 Cn)의 전하 저장층에 트랩된 전자들이 채널로 방출되어 메모리 셀들(C0 내지 Cn)의 문턱 전압이 감소하게 되고, 이로 인해 메모리 셀들(C0 내지 Cn)이 소거된다.
상술한 소거 동작 시 메모리 셀들(C0 내지 Cn)과 드레인 선택 트랜지스터(DST0, DST1) 및 연결 제어 트랜지스터(DCT)를 함께 소거할 수 있다. 드레인 선택 트랜지스터(DST0, DST1) 및 연결 제어 트랜지스터(DCT)의 소거 동작은 메모리 셀들(C0 내지 Cn)의 소거 동작과 같이 수행될 수 있다. 즉, 공통 소스 라인(CSL)에 소거 전압(Vera)을 인가하고, 연결 제어 라인(DCL) 및 드레인 선택 라인(DSL0, DSL1)을 플로팅 상태에서 접지 전압 레벨로 디스차지하여 드레인 선택 트랜지스터(DST0, DST1) 및 연결 제어 트랜지스터(DCT)의 문턱 전압을 소거 상태로 제어할 수 있다.
본 발명의 실시 예에서는 GIDL 방식을 이용한 소거 동작을 일예로 설명하였으나, 이에 국한되지 않고 반도체 메모리 장치의 메모리 셀들을 소거시키기 위한 소거 동작에 모두 적용 가능하다. 예를 들어 소스 라인에 고전위 레벨의 소거 전압을 인가하여 FN 터널링(Fowler-Nordheim tunneling) 방식으로 메모리 셀들에 저장된 데이터를 소거하는 소거 동작도 적용 가능하다. 예를 들어 소스 라인에 고전위 레벨의 소거 전압을 인가하여 FN 터널링 방식으로 메모리 셀들에 저장된 데이터를 소거한다.
이후, 연결 제어 트랜지스터(DCT)의 프로그램 동작을 수행한다(S520).
전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 프로그램 전압(Vpgm)을 연결 제어 라인(DCL)에 인가하고 패스 전압(Vpass)을 제1 및 제2 드레인 선택 라인(DSL0, DSL1)에 인가한다. 또한 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 소스 선택 라인들(SSL0 및 SSL1) 및 워드라인들(WL0 내지 WLn)에 접지 전압(0V)를 인가한다. 이때, 연결 제어 라인(DCL)에 인가되는 프로그램 전압(Vpgm)은 ISPP(Incremental Step Pulse Program) 방식의 프로그램 전압일 수 있다.
이때, 읽기 및 쓰기 회로(130)는 제어 신호들(PB_signals)에 응답하여 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압(0V)를 인가한다.
이로 인하여 메모리 셀 어레이(110)의 복수의 메모리 블럭들에 포함된 연결 제어 트랜지스터(DCT)들은 일정 레벨 이상의 문턱 전압 분포를 갖도록 프로그램될 수 있다. 이때 문턱 전압은 적어도 1V 이상인 것이 바람직하다.
연결 제어 트랜지스터(DCT)의 프로그램 동작은 프로그램 전압(Vpgm)의 인가 동작 후 프로그램 검증 동작을 수행할 수 있으나, 연결 제어 트랜지스터(DST)의 프로그램 동작은 정밀한 문턱 전압을 요하는 프로그램 동작이 아니므로 설정 횟수 만큼의 프로그램 전압(Vpgm)을 인가한 후 프로그램 검증 동작을 스킵할 수 있다.
상술한 연결 제어 트랜지스터(DCT)의 프로그램 동작은 연결 제어 라인 및 드레인 선택 라인들을 공유하는 복수의 메모리 블럭들에 대해 동시에 수행될 수 있다.
이 후, 선택된 메모리 블럭(예를 들어 BLK1)의 제1 드레인 선택 트랜지스터(DST0) 및 제2 드레인 선택 트랜지스터(DST1)의 코딩 프로그램 동작을 수행한다. 즉, 제1 드레인 선택 트랜지스터(DST0) 및 제2 드레인 선택 트랜지스터(DST1)를 프로그램하여 선택된 메모리 블럭(BLK1)이 설정된 코딩 데이터에 대응하도록 프로그램할 수 있다. 일 예로 본 발명의 실시 예에서는 메모리 블럭(BLK1)이 "00" 데이터에 대응하도록 제1 드레인 선택 트랜지스터(DST0) 및 제2 드레인 선택 트랜지스터(DST1)를 코딩 프로그램하는 방법을 설명하도록 한다.
먼저, 선택된 메모리 블럭(예를 들어 BLK1)의 제1 드레인 선택 트랜지스터(DST1) 프로그램 동작을 수행한다(S530).
전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 프리차지 전압(Vpre)을 생성하여 공통 소스 라인(CSL)에 인가한다. 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 복수의 메모리 블럭(BLK1 내지 BLKm)의 소스 선택 라인들(SSL0, SSL1)에 패스 전압(Vpass)을 인가하여 턴온(Turn-on) 시킨다. 이로 인하여 복수의 메모리 블럭(BLK1 내지 BLKm)에 포함된 셀 스트링들(ST1 내지 STm)의 채널들은 일정 레벨 이상으로 프리차지된다.
이 후, 전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 공통 소스 라인(CSL)의 전위 레벨을 0V로 디스차지한다. 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 선택된 메모리 블럭(BLK1)의 소스 선택 라인(SSL0), 제2 드레인 선택 라인(DSL1) 및 워드라인들(WL0 내지 WLn)에 패스 전압(Vpass)을 인가하고, 비 선택된 메모리 블럭(BLK2)의 소스 선택 라인(SSL1)에 접지 전압(0V)를 인가한다. 이로 인하여 선택된 메모리 블럭(BLK1)에 포함된 셀 스트링들(ST1 내지 STm)의 채널들은 0V의 전위 레벨로 디스차지되고, 비 선택된 메모리 블럭(BLK2)에 포함된 셀 스트링들(ST1 내지 STm)의 채널들은 워드라인들(WL0 내지 WLn)에 인가되는 패스 전압(Vpass)에 의해 일정 전위 레벨 이상으로 채널 부스팅된다.
이 후, 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 제1 드레인 선택 라인(DSL0)에 프로그램 전압(Vpgm)을 인가하여 제1 드레인 선택 트랜지스터(DST0)를 프로그램한다. 프로그램 전압(Vpgm)은 ISPP(Incremental Step Pulse Program) 방식의 프로그램 전압일 수 있다.
비 선택된 메모리 블럭(BLK2)의 제1 드레인 선택 라인(DSL0)에도 프로그램 전압(Vpgm)이 인가되나, 채널의 전위 레벨이 부스팅 상태이므로 비 선택된 메모리 블럭(BLK2)의 제1 드레인 선택 트랜지스터(DST0)는 프로그램되지 않는다.
이 때, 읽기 및 쓰기 회로(130)는 제어 신호들(PB_signals)에 응답하여 비트라인들(BL1 내지 BLm)에 전원 전압(Vdc)을 인가한다.
이 후, 프로그램 검증 동작을 수행하여 제1 드레인 선택 트랜지스터(DST0)가 설정 레벨 이상의 문턱 전압을 갖는지 검증한다.
검증 동작 시 읽기 및 쓰기 회로(130)는 제어 신호들(PB_signals)에 응답하여 비트라인들(BL1 내지 BLm)의 전위 레벨을 일정 레벨(예를 들어 0.5V)로 프리차지하고, 전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 제1 드레인 선택 라인(DSL0)에는 검증 전압(Vverify)을 인가하고, 연결 제어 라인(DCL), 소스 선택 라인(SSL0), 제2 드레인 선택 라인(DSL1) 및 워드라인들(WL0 내지 WLn)에 패스 전압(Vpass)을 인가한다. 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 변화 또는 전류량 변화를 센싱하여 프로그램 검증 동작을 수행한다. 프로그램 검증 동작 결과 페일로 판단될 경우, 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 상술한 프로그램 동작을 재수행한다.
상술한 프로그램 검증 동작 결과 패스로 판단되면, 선택된 메모리 블럭(BLK1)의 제2 드레인 선택 트랜지스터(DST1)의 프로그램 동작을 수행한다(S540).
전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 프리차지 전압(Vpre)을 생성하여 공통 소스 라인(CSL)에 인가한다. 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 복수의 메모리 블럭(BLK1 내지 BLKm)의 소스 선택 라인들(SSL0, SSL1)에 패스 전압(Vpass)을 인가하여 턴온(Turn-on) 시킨다. 이로 인하여 복수의 메모리 블럭(BLK1 내지 BLKm)에 포함된 셀 스트링들(ST1 내지 STm)의 채널들은 일정 레벨 이상으로 프리차지된다.
이 후, 전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 공통 소스 라인(CSL)의 전위 레벨을 0V로 디스차지한다. 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 선택된 메모리 블럭(BLK1)의 소스 선택 라인(SSL0), 제1 드레인 선택 라인(DSL0) 및 워드라인들(WL0 내지 WLn)에 패스 전압(Vpass)을 인가하고, 비 선택된 메모리 블럭(BLK2)의 소스 선택 라인(SSL1)에 접지 전압(0V)를 인가한다. 이로 인하여 선택된 메모리 블럭(BLK1)에 포함된 셀 스트링들(ST1 내지 STm)의 채널들은 0V의 전위 레벨로 디스차지되고, 비 선택된 메모리 블럭(BLK2)에 포함된 셀 스트링들(ST1 내지 STm)의 채널들은 워드라인들(WL0 내지 WLn)에 인가되는 패스 전압(Vpass)에 의해 일정 전위 레벨 이상으로 채널 부스팅된다.
이 후, 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 제2 드레인 선택 라인(DSL1)에 프로그램 전압(Vpgm)을 인가하여 제2 드레인 선택 트랜지스터(DST1)를 프로그램한다. 프로그램 전압(Vpgm)은 ISPP(Incremental Step Pulse Program) 방식의 프로그램 전압일 수 있다.
비 선택된 메모리 블럭(BLK2)의 제2 드레인 선택 라인(DSL1)에도 프로그램 전압(Vpgm)이 인가되나, 채널의 전위 레벨이 부스팅 상태이므로 비 선택된 메모리 블럭(BLK2)의 제2 드레인 선택 트랜지스터(DST1)는 프로그램되지 않는다.
이 때, 읽기 및 쓰기 회로(130)는 제어 신호들(PB_signals)에 응답하여 비트라인들(BL1 내지 BLm)에 전원 전압(Vdc)을 인가한다.
이 후, 프로그램 검증 동작을 수행하여 제2 드레인 선택 트랜지스터(DST1)가 설정 레벨 이상의 문턱 전압을 갖는지 검증한다.
검증 동작 시 읽기 및 쓰기 회로(130)는 제어 신호들(PB_signals)에 응답하여 비트라인들(BL1 내지 BLm)의 전위 레벨을 일정 레벨(예를 들어 0.5V)로 프리차지하고, 전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 어드레스 디코더(120)는 제어 신호들(AD_signals)에 응답하여 제2 드레인 선택 라인(DSL1)에는 검증 전압(Vverify)을 인가하고, 연결 제어 라인(DCL), 소스 선택 라인(SSL0), 제1 드레인 선택 라인(DSL0) 및 워드라인들(WL0 내지 WLn)에 패스 전압(Vpass)을 인가한다. 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 변화 또는 전류량 변화를 센싱하여 프로그램 검증 동작을 수행한다. 프로그램 검증 동작 결과 페일로 판단될 경우, 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 상술한 프로그램 동작을 재수행한다.
상술한 제2 드레인 선택 트랜지스터(DST1)의 프로그램 검증 동작 결과 패스로 판단될 경우, 다음 메모리 블럭을 선택하여 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)의 프로그램 동작을 수행한다. 이때, 다음 메모리 블럭은 이전 메모리 블럭과 다른 코딩 데이터에 대응하도록 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)를 프로그램하는 것이 바람직하다. 예를 들어 "01", "10", "11" 중 어느 하나의 코딩 데이터에 대응되도록 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)를 프로그램한다.
상술한 실시 예에서는 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)가 설정 문턱 전압 이상을 갖을 경우 "0" 데이터에 대응하는 것으로 설명하였으며, 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)가 설정 문턱 전압보다 낮은 문턱 전압 즉, 소거 상태일 경우 "1" 데이터에 대응하는 것으로 정의한다.
즉, "00" 데이터에 대응하는 메모리 블럭의 경우 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)가 모두 설정 문턱 전압보다 높은 문턱 전압을 갖도록 프로그램하고, "01" 데이터에 대응하는 메모리 블럭의 경우 제1 드레인 선택 트랜지스터(DST0)만이 설정 문턱 전압보다 높은 문턱 전압을 갖도록 프로그램하고, "10" 데이터에 대응하는 메모리 블럭의 경우 제2 드레인 선택 트랜지스터(DST1)만이 설정 문턱 전압보다 높은 문턱 전압을 갖도록 프로그램하고, "11" 데이터에 대응하는 메모리 블럭의 경우 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)가 소거 상태가 유지되도록 프로그램 동작을 수행하지 않는다.
상술한 바와 같이 메모리 블럭 그룹에 포함된 4개의 메모리 블럭들의 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)의 코딩 프로그램 동작이 종료되면, 연결 제어 트랜지스터들(DCT)의 소거 동작을 수행한다(S550).
연결 제어 트랜지스터들(DCT)의 소거 동작은 페이지 단위의 소거 동작 방식으로 수행되는 것이 바람직하다. 예를 들어 공통 소스 라인(CSL)을 통해 소거 전압(Vera)을 인가하고 비트라인들(BL1 내지 BLm)을 플로팅 상태가 되도록 제어한 다. 이 후, 제1 및 제2 드레인 선택 라인(DSL0 및 DSL1) 및 다수의 워드라인들(WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 연결 제어 트랜지스터(DCT)만을 선택적으로 소거한다. 이때 소스 선택 라인(SSL0, SSL1)에는 소거 전압(Vera)보다 낮은 설정 전압을 인가하는 것이 바람직하다.
본 발명의 실시 예에서는 연결 제어 트랜지스터들(DCT)의 소거 동작을 수행(S550)하는 것으로 기재하였으나, 이에 한정되지 아니하고 연결 제어 트랜지스터들(DCT)의 소거 동작(S550)을 스킵하여 프로그램 상태로 동작을 종료할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 드레인 선택 라인들을 공유하는 복수의 메모리 블럭들이 각각 상이한 코딩 데이터를 갖도록 드레인 선택 트랜지스터들이 프로그램되므로, 프로그램 동작, 리드 동작, 소거 동작을 포함하는 제반 동작시 드레인 선택 라인에 인가되는 전압을 조절하여 복수의 메모리 블럭들 중 하나의 메모리 블럭을 선택적으로 활성화시킬 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 도 1의 메모리 블럭들의 상세 구성을 설명하기 위한 회로도이다.
도 1에서는 복수의 메모리 블럭들(BLK1~BLKz)이 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되는 것으로 도시되었으나, 도 6에서는 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)이 대표적으로 도시되었다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다. 또한 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 복수의 워드라인들(WL0 내지 WLn), 제1 및 제2 드레인 선택 라인(DSL0, DSL1), 연결 제어 라인(DCL), 더미 연결 제어 라인(D_DCL), 드레인 더미 라인(DPWL), 및 소스 더미 라인(SPWL)을 공유하는 구조이다.
도 6을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 복수의 비트라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 적어도 하나 이상의 소스 더미 셀(DC0), 직렬 연결된 복수의 메모리 셀들(C0~Cn), 적어도 하나 이상의 드레인 더미 셀(DC1), 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1), 적어도 하나 이상의 더미 연결 제어 트랜지스터(D_DCT) 및 적어도 하나 이상의 연결 제어 트랜지스터(DCT)를 포함한다.
소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL0)에 연결되고, 적어도 하나 이상의 소스 더미 셀(DC0)은 소스 더미 라인(SPWL)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WL0 내지 WLn)에 연결된다. 적어도 하나 이상의 드레인 더미 셀(DC1)은 드레인 더미 라인(DPWL)에 연결되고, 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1)는 제1 및 제2 드레인 선택 라인(DSL0, DSL1)에 연결된다. 또한 적어도 하나 이상의 더미 연결 제어 트랜지스터(D_DCT)는 연결 제어 라인(DCL)에 연결되고, 적어도 하나 이상의 연결 제어 트랜지스터(DCT)는 연결 제어 라인(DCL)에 연결된다.
메모리 블럭(BLK2)은 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)은 복수의 셀 스트링들(ST1 내지 STm)을 포함하며, 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 적어도 하나 이상의 소스 더미 셀(DC0), 직렬 연결된 복수의 메모리 셀들(C0~Cn), 적어도 하나 이상의 드레인 더미 셀(DC1), 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1), 적어도 하나 이상의 더미 연결 제어 트랜지스터(D_DCT), 및 적어도 하나 이상의 연결 제어 트랜지스터(DCT)를 포함한다.
소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결되고, 적어도 하나 이상의 소스 더미 셀(DC0)은 소스 더미 라인(SPWL)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WL0 내지 WLn)에 연결된다. 적어도 하나 이상의 드레인 더미 셀(DC1)은 드레인 더미 라인(DPWL)에 연결되고, 적어도 두 개 이상의 드레인 선택 트랜지스터(DST0, DST1)는 제1 및 제2 드레인 선택 라인(DSL0, DSL1)에 연결된다. 적어도 하나 이상의 더미 연결 제어 트랜지스터(D_DCT)는 더미 연결 제어 라인(D_DCL)에 연결되고, 적어도 하나 이상의 연결 제어 트랜지스터(DCT)는 연결 제어 라인(DCL)에 연결된다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)은 서로 유사한 구조로 구성되며, 복수의 워드라인들(WL0 내지 WLn), 소스 및 드레인 더미 라인(SPWL 및 DPWL), 제1 및 제2 드레인 선택 라인(DSL0, DSL1) 및 연결 제어 라인(DCL)을 공유하며, 소스 선택 트랜지스터(SST)와 연결된 소스 선택 라인들(SSL0 및 SSL1)만 전기적으로 분리된 구조이다.
또한 상술한 도 6에 따른 메모리 블럭들의 상세 구조는 앞서 설명한 도 3에 따른 메모리 블럭들과 더미 연결 제어 라인(D_DCL)과 연결된 더미 연결 제어 트랜지스터(D_DCT)가 추가로 배치되는 차이점이 있다. 더미 연결 제어 트랜지스터(D_DCT)는 연결 제어 트랜지스터(DCT)와 드레인 선택 트랜지스터(DST0) 사이에 배치되어 드레인 선택 트랜지스터(DST0)의 전기적 특성을 안정화시킬 수 있다. 더미 연결 제어 트랜지스터(D_DCT)는 연결 제어 트랜지스터(DCT)의 프로그램 동작 및 제1 및 제2 드레인 선택 트랜지스터(DST0, DST1)의 프로그램 동작 시 소거 상태를 유지한다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
141 : 롬
142 : 프로그램 동작 선택 회로
142A : 연결 제어 트랜지스터 제어 회로
142B : 드레인 선택 트랜지스터 제어 회로
143 : 제어 신호 생성 회로

Claims (20)

  1. 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 복수의 메모리 블럭들 각각에 포함된 상기 적어도 하나 이상의 드레인 선택 트랜지스터들이 서로 상이한 코딩 데이터를 갖도록 프로그램하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 메모리 블럭들 각각은
    비트라인과 공통 소스 라인 사이에 직렬 연결된 적어도 하나 이상의 연결 제어 트랜지스터, 상기 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 소스 선택 트랜지스터를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수의 메모리 블럭들 각각은 상기 적어도 하나 이상의 연결 제어 트랜지스터와 연결되는 연결 제어 라인, 상기 적어도 하나 이상의 드레인 선택 트랜지스터와 연결되는 상기 적어도 하나 이상의 드레인 선택 라인, 상기 메모리 셀들과 연결되는 복수의 워드라인들을 서로 공유하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 복수의 메모리 블럭들 각각에 포함된 상기 소스 선택 트랜지스터는 서로 전기적으로 분리된 소스 선택 라인들 중 하나에 각각 연결되는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 주변 회로는 상기 적어도 하나 이상의 드레인 선택 트랜지스터를 상기 코딩 프로그램하기 전에 상기 복수의 메모리 블럭들 각각에 포함된 상기 적어도 하나 이상의 연결 제어 트랜지스터를 프로그램하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 주변 회로는 상기 복수의 메모리 블럭들에 포함된 상기 적어도 하나 이상의 연결 제어 트랜지스터 프로그램 동작 시 상기 비트라인에 프로그램 허용 전압을 인가하고 상기 소스 선택 트랜지스터를 턴오프시킨 후 상기 적어도 하나 이상의 연결 제어 트랜지스터에 프로그램 전압을 인가하여 상기 복수의 메모리 블럭들에 포함된 상기 적어도 하나 이상의 연결 제어 트랜지스터들을 동시에 프로그램하는 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 주변 회로는 상기 코딩 프로그램 시 상기 공통 소스 라인을 통해 상기 복수의 메모리 블럭들 중 선택된 메모리 블럭의 채널을 프리차지하는 반도체 메모리 장치.
  9. 제 3 항에 있어서,
    상기 주변 회로는 상기 코딩 프로그램 시 상기 공통 소스 라인에 접지 전압을 인가하고, 상기 적어도 하나 이상의 연결 제어 트랜지스터를 턴 오프시키고, 상기 복수의 메모리 블럭들 중 선택된 메모리 블럭의 상기 소스 선택 트랜지스터를 턴온 시킨 후 상기 드레인 선택 라인에 프로그램 전압을 인가하여 프로그램하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 주변 회로는 상기 코딩 프로그램 시 비 선택된 메모리 블럭의 상기 소스 선택 트랜지스터를 턴오프시켜 상기 비 선택된 메모리 블럭의 채널을 부스팅시키는 반도체 메모리 장치.
  11. 비트라인, 공통 소스 라인 및 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 주변 회로를 제어하여 상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 복수의 메모리 블럭들 각각은 상기 비트라인과 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나 이상의 연결 제어 트랜지스터, 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 복수의 메모리 블럭들 각각은 상기 연결 제어 트랜지스터와 상기 적어도 하나 이상의 드레인 선택 트랜지스터 사이에 연결된 더미 연결 제어 트랜지스터를 더 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수의 메모리 블럭들 각각은 상기 적어도 하나 이상의 연결 제어 트랜지스터와 연결되는 연결 제어 라인, 상기 적어도 하나 이상의 드레인 선택 트랜지스터와 연결된 더미 연결 제어 라인, 상기 적어도 하나 이상의 드레인 선택 트랜지스터와 연결되는 상기 적어도 하나 이상의 드레인 선택 라인, 상기 메모리 셀들과 연결되는 복수의 워드라인들을 서로 공유하고,
    상기 복수의 메모리 블럭들 각각에 포함된 소스 선택 트랜지스터는 서로 전기적으로 분리된 소스 선택 라인들에 각각 연결되는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 주변 회로는 상기 적어도 하나 이상의 드레인 선택 트랜지스터를 상기 코딩 프로그램하기 전에 상기 복수의 메모리 블럭들 각각에 포함된 상기 적어도 하나 이상의 연결 제어 트랜지스터를 프로그램하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 주변 회로는 상기 복수의 메모리 블럭들 각각에 포함된 상기 적어도 하나 이상의 드레인 선택 트랜지스터들이 서로 상이한 코딩 데이터를 갖도록 프로그램하는 반도체 메모리 장치.
  16. 비트라인, 공통 소스 라인 및 적어도 하나 이상의 드레인 선택 라인을 공유하는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 복수의 메모리 블럭들에 포함된 적어도 하나 이상의 연결 제어 트랜지스터를 프로그램하는 단계; 및
    상기 복수의 메모리 블럭들 각각에 포함된 적어도 하나 이상의 드레인 선택 트랜지스터를 프로그램하되, 상기 복수의 메모리 블럭들 각각은 서로 상이한 코딩 데이터를 갖도록 상기 적어도 하나 이상의 드레인 선택 트랜지스터를 코딩 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 복수의 메모리 블럭들 각각은 상기 비트라인과 상기 공통 소스 라인 사이에 직렬 연결된 상기 적어도 하나 이상의 연결 제어 트랜지스터, 상기 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 적어도 하나 이상의 연결 제어 트랜지스터를 프로그램하는 단계는 상기 비트라인에 프로그램 허용 전압을 인가하고 상기 소스 선택 트랜지스터를 턴오프시킨 후, 상기 적어도 하나 이상의 연결 제어 트랜지스터에 프로그램 전압을 인가하여 상기 복수의 메모리 블럭들에 포함된 상기 적어도 하나 이상의 연결 제어 트랜지스터들을 동시에 프로그램하는 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 코딩 프로그램하는 단계는 상기 공통 소스 라인을 통해 상기 복수의 메모리 블럭들의 채널을 프리차지하는 반도체 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 채널을 프리차지한 후, 상기 공통 소스 라인에 접지 전압을 인가하고, 상기 적어도 하나 이상의 연결 제어 트랜지스터를 턴 오프시키고, 상기 복수의 메모리 블럭들 중 선택된 메모리 블럭의 상기 소스 선택 트랜지스터를 턴온 시킨 후 상기 드레인 선택 라인에 프로그램 전압을 인가하여 프로그램하는 반도체 메모리 장치의 동작 방법.
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US15/873,069 US10360978B2 (en) 2017-07-11 2018-01-17 Semiconductor memory device for performing coding program and operating method thereof
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200130573A (ko) * 2019-05-09 2020-11-19 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 불휘발성 메모리 장치를 포함하는 스토리지 시스템

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6723402B1 (ja) * 2019-02-28 2020-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
KR20210015283A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20210076726A (ko) * 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210117612A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 장치
JP7226401B2 (ja) * 2020-07-03 2023-02-21 トヨタ自動車株式会社 電極構造体

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687117A (en) * 1996-02-23 1997-11-11 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7924628B2 (en) * 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
KR20100059655A (ko) * 2008-11-25 2010-06-04 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
CN102426848A (zh) * 2011-11-30 2012-04-25 中国科学院微电子研究所 一种存储阵列单元信息读取方法及***
US8570806B2 (en) 2011-12-13 2013-10-29 Macronix International Co., Ltd. Z-direction decoding for three dimensional memory array
US9171620B2 (en) * 2012-11-29 2015-10-27 Sandisk Technologies Inc. Weighted read scrub for nonvolatile memory
US9098205B2 (en) * 2013-01-30 2015-08-04 Sandisk Technologies Inc. Data randomization in 3-D memory
KR20140148132A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102155042B1 (ko) * 2013-09-02 2020-09-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 메모리 시스템
KR101601643B1 (ko) * 2013-11-08 2016-03-09 주식회사 피델릭스 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치
WO2015100434A2 (en) * 2013-12-25 2015-07-02 Aplus Flash Technology, Inc A HYBRID NAND WITH ALL-BL m-PAGE OPERATION SCHEME
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치
KR20160062498A (ko) * 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170010620A (ko) * 2015-07-20 2017-02-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102320830B1 (ko) * 2015-09-24 2021-11-03 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR102401056B1 (ko) * 2015-09-25 2022-05-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102401060B1 (ko) * 2015-11-03 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200130573A (ko) * 2019-05-09 2020-11-19 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 불휘발성 메모리 장치를 포함하는 스토리지 시스템

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