CN107564567B - 对半导体存储器装置进行编程的方法 - Google Patents

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Abstract

对半导体存储器装置进行编程的方法。在对半导体存储器装置进行编程的方法中，在待命周期期间，对联接至所选择的存储器单元串中所包括的多个存储器单元的字线施加待命电压，并且在第一编程周期期间，对联接至所选择的存储器单元串的已编程存储器单元中的至少一个的字线施加第一预偏置电压。第一预偏置电压大于待命电压。

Description

对半导体存储器装置进行编程的方法
技术领域
本公开的一方面总体上涉及半导体存储器装置，更具体地讲，涉及一种对能够防止通过扰动现象的半导体存储器装置进行编程的方法。
背景技术
在非易失性存储器装置当中，NAND闪存装置由于其高密度架构而广泛用在需要大容量数据存储的应用中。NAND闪存装置的存储器单元阵列包括多个存储器单元串结构。各个存储器单元串结构可包括源极选择晶体管、漏极选择晶体管以及串联联接在源极选择晶体管与漏极选择晶体管之间的多个存储器单元。漏极选择晶体管选择性地将存储器单元串联接至位线。另外，源极选择晶体管选择性地将串联接至与地电压端子联接的公共源极线。这里，彼此并行布置的存储器单元串结构的存储器单元共同电联接至字线。另外，并行布置的存储器单元串结构的源极选择晶体管联接至源极选择线，并行布置的串结构的漏极选择晶体管联接至漏极选择线。因此，多条字线布置在源极选择线与漏极选择线之间。NAND闪存装置的编程通过对所选择的字线应用编程电压来执行。例如，编程电压可被施加至从与源极选择线相邻的字线至与漏极选择线相邻的字线依次选择的字线。
当对相邻存储器单元串结构的许多存储器单元共同联接至的字线施加编程电压时，编程电压是否可在正方向上移动存储器单元的阈值电压可根据存储器单元是要编程的存储器单元(以下，称作“编程目标单元”)还是不要编程的存储器单元(以下，称作“编程禁止单元”)来确定。这里，编程禁止单元可被分成编程完成存储器单元(以下，称作“已编程存储器单元”)和处于擦除状态的存储器单元(以下，称作“擦除状态存储器单元”)。因此，当对所选择的字线施加电压时，可对编程目标单元进行编程，而通过自动地提升编程禁止单元的沟道电势以防止阈值电压改变来不对编程禁止单元进行编程。
更具体地讲，对源极选择线施加0V的电压以防止对应存储器单元串结构联接至地电压端子。另外，对联接至包括编程目标单元的存储器单元串结构的位线施加0V的电压，对联接至包括编程禁止单元的存储器单元串结构的位线施加电源电压。另外，对漏极选择线施加电源电压。因此，在包括编程禁止单元的串结构的沟道区域两端形成与施加至位线的电源电压与漏极选择晶体管的阈值电压之差对应的电压差。在这种情况下，对所选择的字线施加编程电压，并且对未选择的字线施加通过电压。结果，当包括编程禁止单元的存储器单元串结构的沟道区域中发生沟道提升现象时，漏极选择晶体管处于截止状态，因此在编程禁止单元中没有发生FN隧穿，并且编程禁止单元的阈值电压没有增加。
为了防止编程禁止单元的阈值电压增加，可取的是，通过将高电平通过电压施加至编程禁止单元来防止编程扰动现象。另外，可取的是，防止通过扰动现象。在对字线施加编程电压之前，对联接至编程目标单元的字线施加通过电压。因此，存在这样的可能性：随着通过电压增加，编程目标单元的阈值电压由于通过电压而不可取地移动。
需要考虑通过扰动现象、编程扰动现象以及通过电压之间的相关性来决定通过电压。
发明内容
根据本公开的一方面，一种对包括多个存储器单元串的半导体存储器装置进行编程的方法可包括以下步骤：在待命周期期间，对联接至所选择的存储器单元串中所包括的多个存储器单元的字线施加待命电压；以及在第一编程周期期间，对联接至所选择的存储器单元串中的已编程存储器单元当中的至少一个存储器单元的字线施加第一预偏置电压。第一预偏置电压可大于待命电压。
所述方法还可包括以下步骤：在第一编程周期期间，对联接至所选择的存储器单元串中的编程目标单元的字线施加第二预偏置电压。第二预偏置电压可小于待命电压。
所述第一预偏置电压可具有正电压值。
所述第二预偏置电压可具有负电压值。
所述方法还可包括以下步骤：在第一编程周期期间，对联接至所选择的存储器单元串中的擦除状态存储器单元的字线施加第二预偏置电压。
所述方法还可包括以下步骤：在第一编程周期期间，对联接至所选择的存储器单元串中的已编程存储器单元当中的除了被施加有第一预偏置电压的存储器单元之外的其它存储器单元的字线施加待命电压。
所述方法还可包括以下步骤：在第二编程周期期间，对联接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压或截止电压；以及在第三编程周期期间，对联接至所述编程目标单元的字线施加编程电压。
在第三编程周期期间，对联接至所选择的存储器单元串中所包括的存储器单元当中的除了编程目标单元之外的存储器单元的字线施加的电压被维持为第二编程周期期间所施加的电压。
所选择的存储器单元串可包括第一存储器单元至第n存储器单元。这里，n是大于1的自然数。编程目标单元可以是第一存储器单元至第n存储器单元当中的第i存储器单元。这里，i是大于1并且小于n的自然数。在第一编程周期期间，对联接至第(i-1-k)存储器单元至第(i-1)存储器单元的字线施加第一预偏置电压，对联接至第i存储器单元至第(i+1+j)存储器单元的字线施加第二预偏置电压。这里，k是大于或等于0并且小于或等于i-2的整数，j是大于或等于0并且小于或等于n-1-i的整数。
所述待命电压可以是地电压。
根据本公开的一方面，一种对包括多个存储器单元串的半导体存储器装置进行编程的方法可包括以下步骤：对所选择的存储器单元串的沟道区域进行预充电；对联接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压；以及对联接至所选择的存储器单元串中的编程目标单元的字线施加编程电压。在对联接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压的步骤中，对联接至编程目标单元以及与编程目标单元相邻设置的第一存储器单元组的字线施加第一通过电压，对联接至与第一存储器单元组相邻设置的第二存储器单元组的字线施加第一截止电压，对联接至与第二存储器单元组相邻设置的第三存储器单元组的字线施加第二通过电压。
所选择的存储器单元串可包括第一存储器单元至第n存储器单元。这里，n是大于1的自然数。编程目标单元可以是第一存储器单元至第n存储器单元当中的第i存储器单元。这里，i是大于一(1)并且小于n的自然数。第一存储器单元组可包括第(i-1)存储器单元至第(i+1)存储器单元，第二存储器单元组可包括第(i-2)存储器单元和第(i+2)存储器单元，第三存储器单元组可包括第(i-3)存储器单元和第(i+3)存储器单元。
在对联接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压的步骤中，可对联接至与第三存储器单元组相邻设置的第四存储器单元组的字线施加第二截止电压，可对联接至与第四存储器单元组相邻设置的第五存储器单元组的字线施加第三通过电压。
第三存储器单元组还可包括第(i-4)存储器单元和第(i+4)存储器单元，第四存储器单元组可包括第(i-5)存储器单元和第(i+5)存储器单元，第五存储器单元组可包括第(i-6)存储器单元和第(i+6)存储器单元。
第五存储器单元组还可包括第一存储器单元至第(i-7)存储器单元以及第(i+7)存储器单元至第n存储器单元。
第二通过电压可小于第一通过电压。
第二通过电压可大于第一通过电压。
第三通过电压可小于第二通过电压。
第一截止电压和第二截止电压中的每一个可以是地电压。
在对联接至所选择的存储器单元串中的编程目标单元的字线施加编程电压的步骤中，对联接至第一存储器单元至第(i-1)存储器单元以及第(i+1)存储器单元至第n存储器单元的字线施加的电压可被维持为对联接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压的周期期间施加的电压。
对第(i+1)存储器单元施加的通过电压可大于对第(i-1)存储器单元施加的通过电压，对第(i+3)存储器单元施加的通过电压可大于对第(i-3)存储器单元施加的通过电压。
对第(i+4)存储器单元施加的通过电压可大于对第(i-4)存储器单元施加的通过电压，对第(i+6)存储器单元施加的通过电压可大于对第(i-6)存储器单元施加的通过电压。
对第(i+7)存储器单元至第n存储器单元施加的通过电压可大于对第一存储器单元至第(i-7)存储器单元施加的通过电压。
附图说明
图1是示出存储器单元串结构的示例的示图。
图2是示出包括在存储器单元阵列中的多个存储器单元串的示图。
图3A是示出根据本公开的实施方式的编程方法的曲线图。
图3B是示出根据本公开的实施方式的编程方法的效果的示图。
图4A是示出根据本公开的实施方式的编程方法的曲线图。
图4B是示出根据本公开的实施方式的编程方法的效果的示图。
图5是示出根据本公开的实施方式的编程方法的示图。
图6是示出根据本公开的实施方式的编程方法的示图。
图7A是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图7B是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图8A是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图8B是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图9A是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图9B是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图10是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图11是示出根据本公开的实施方式的编程方法所应用于的半导体存储器装置的存储器单元串的示图。
图12是示出根据本公开的实施方式的编程方法的曲线图。
图13是示出根据本公开的实施方式的编程方法适用于的半导体存储器装置的示图。
图14是示出包括图13的半导体存储器装置的存储器***的示图。
图15是示出图14的存储器***的应用示例的示图。
图16是示出包括参照图15描述的存储器***的计算***的示图。
具体实施方式
现在将在下文参照附图更充分地描述示例实施方式；然而，它们可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可被夸大。将理解，当元件被称作在两个元件“之间”时，它可以是这两个元件之间的仅有元件，或者还可存在一个或更多个中间元件。相似标号始终表示相似元件。
以下，将参照附图详细描述本公开的示例性实施方式。使用相同的标号来指代与其它图中所示出的那些元件相同的元件。在以下描述中，可仅描述理解根据示例性实施方式的操作所需的部分，其它部分的描述可被省略以免使实施方式的重要概念模糊。因此，本公开不限于以下实施方式，而是可按照其它形式来实现。然而，提供以下实施方式以使得本领域技术人员可容易地具体实现本公开的技术构思。
图1是示出存储器单元串结构的示图。在实施方式中，存储器单元串结构可为三维结构。参照图1，三维NAND闪存100可包括多个存储器单元串。存储器单元串的示例结构可包括空穴层101、沟道层102、隧道层103、电荷捕获层104、阻挡层105以及围绕这些层形成的存储器单元MCs-5至MCs+5。在编程操作中，可对所选择的存储器单元MCs施加编程电压PGM，可对相邻存储器单元MCs+1施加截止电压。可对其它存储器单元MCs-5至MCs-1和MCs+2至MCs+5施加通过电压Vpass。尽管图1中仅示出十一个存储器单元MCs-5至MCs+5，存储器单元串可包括更多存储器单元。例如，存储器单元串可包括十六个存储器单元，或者存储器单元串可包括三十二个存储器单元。
图2是示出包括在存储器单元阵列中的多个存储器单元串的示图。参照图2，包括在半导体存储器装置中的存储器单元阵列210包括多个存储器单元串结构220。各个存储器单元串结构220包括串联联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储器单元MC。属于不同串结构220但是并排布置的存储器单元MC可通过字线WL彼此联接。图2示出包括n个存储器单元MC的存储器单元串的示例结构。字线可包括第一字线WL1至第n字线WLn。这里，存储器单元MC可按照TFT结构实现，因此可被称作存储器单元晶体管。
并排布置的不同存储器单元串结构220的源极选择晶体管SST共同联接至源极选择线SSL。并排布置的存储器单元串结构220的漏极选择晶体管DST共同联接至漏极选择线DSL。
漏极选择晶体管DST选择性地将存储器单元串结构220联接至位线BL。另外，源极选择晶体管SST将存储器单元串结构220选择性地联接至联接至地的公共源极线CSL。另外，存储器块可包括分别联接至位线BL并且并联联接至公共源极线CSL的多个存储器单元串结构220。即，图2所示的存储器单元串结构220可被实现为图1所示的存储器单元串110。
在一般编程操作中，在编程操作的早期阶段设置位线BL。在位线BL的设置操作中，可对位线BL施加电源电压或地电压。更具体地讲，可在编程模式中对联接至编程目标单元MCpgm的位线BLpgm施加地电压。另一方面，在编程禁止模式中对联接至编程禁止单元MCinh的位线BLinh施加电源电压。此外，对源极选择线SSL施加地电压，以使得阻止存储器单元串结构220联接至地电压端子。对漏极选择线DSL施加电源电压Vcc。因此，利用在编程禁止模式中位线Blinh中施加的电源电压与漏极选择晶体管DST的阈值电压之差所对应的电压对包括编程禁止单元MCinh的存储器单元串结构220的沟道区域进行预充电。
如果位线BL的设置完成，则对各条字线WL施加字线电压。此时，通过减小对漏极选择线DSL施加的电压，可更肯定地使联接至编程禁止单元MCinh的漏极选择晶体管截止。例如，对漏极选择线DSL施加的电压可被维持在高于地电压并且低于电源电压Vcc的电平。
编程操作可基于页来执行，并且根据实施方式，编程操作可从与源极选择晶体管相邻的存储器单元依次执行。因此，要编程的当前目标存储器单元是联接至第i字线WLi的编程目标单元MCpgm，联接至第一字线WL1至第(i-1)字线WLi-1的存储器单元是编程操作完成的存储器单元，即，已编程存储器单元。即，数据被存储在联接至第一字线WL1至第(i-1)字线WLi-1的存储器单元中，因此，存储器单元具有与所存储的数据对应的编程状态。编程目标单元MCpgm处于擦除状态(即，自先前擦除操作起还未执行任何编程操作的状态)，并且联接至第(i+1)字线WLi+1至第n字线WLn的存储器单元也处于擦除状态。如上所述，存储器单元是处于擦除状态的存储器单元。
在本公开的实施方式中，在半导体存储器装置的编程操作的早期阶段，可对包括编程目标单元MCpgm的存储器单元串中存储数据的至少一个存储器单元施加正预偏置电压。换言之，对联接至位于编程目标单元MCpgm和源极选择晶体管SST之间的至少一个存储器单元的字线施加正预偏置电压，以使得负提升电平可增加。在编程操作的早期阶段，可对与编程目标单元MCpgm相邻的存储器单元的字线WLi-1施加正预偏置电压。另选地，在编程操作的早期阶段，可对联接至与编程目标单元MCpgm相邻并且朝着源极选择晶体管SST连续地布置的一个或更多个存储器单元的字线施加正预偏置电压。另选地，在编程操作的早期阶段，可对所有编程完成存储器单元施加正预偏置电压。换言之，在编程操作的早期阶段，可对联接至位于编程目标单元MCpgm和源极选择晶体管SST之间的存储器单元的所有字线WL1至WLi-1施加正预偏置电压，以抑制通过扰动。使用正预偏置电压的编程方法将稍后参照图3A和图3B来描述。
在本公开的实施方式中，在半导体存储器装置的编程操作的早期阶段，可对处于擦除状态的至少一个存储器单元施加负预偏置电压。换言之，对联接至编程目标单元MCpgm或者位于编程目标单元MCpgm和漏极选择晶体管DST之间的至少一个存储器单元的字线施加负预偏置电压，以使得负提升电平可增加。根据实施方式，在编程操作的早期阶段，可对编程目标单元MCpgm的字线WLi施加负预偏置电压。另选地，在编程操作的早期阶段，可对联接至编程目标单元MCpgm以及与编程目标单元MCpgm相邻并且朝着漏极选择晶体管DST连续地布置的一个或更多个存储器单元的字线施加负预偏置电压。另选地，在编程操作的早期阶段，可对编程目标单元MCpgm以及处于擦除状态的所有存储器单元施加负预偏置电压。换言之，在编程操作的早期阶段，可对联接至编程目标单元MCpgm以及位于编程目标单元MCpgm和漏极选择晶体管DST之间的存储器单元的所有字线WLi至WLn施加负预偏置电压。这样，可抑制通过扰动。使用负预偏置电压的编程方法将稍后参照图4A和图4B来描述。
在实施方式中，代替从与源极选择晶体管SST相邻的存储器单元执行，可从与漏极选择晶体管DST相邻的存储器单元执行编程操作。在这种情况下，对联接至位于编程目标单元MCpgm和漏极选择晶体管DST之间的至少一个存储器单元的字线施加正预偏置电压，以使得负提升电平可增加。在实施方式中，在编程操作的早期阶段，可对联接至与编程目标单元MCpgm相邻的存储器单元的字线WLi+1施加正预偏置电压。另选地，可对联接至与编程目标单元MCpgm相邻并且朝着漏极选择晶体管DST连续地布置的一个或更多个存储器单元的字线施加正预偏置电压。另选地，在编程操作的早期阶段，可对所有编程完成存储器单元施加正预偏置电压。换言之，在编程操作的早期阶段，可对联接至已编程存储器单元的所有字线WLi+1至WLn施加正预偏置电压。这样，可抑制通过扰动。
当代替从与源极选择晶体管SST相邻的存储器单元执行，从与漏极选择晶体管DST相邻的存储器单元执行编程操作时，在编程操作的早期阶段，可对处于擦除状态的至少一个存储器单元施加负预偏置电压。换言之，对联接至编程目标单元MCpgm或者位于编程目标单元MCpgm和源极选择晶体管SST之间的至少一个存储器单元的字线施加负预偏置电压，以使得负提升电平可增加。根据实施方式，在编程操作的早期阶段，可对编程目标单元MCpgm的字线WLi施加负预偏置电压。另选地，在编程操作的早期阶段，可对联接至编程目标单元MCpgm以及与编程目标单元MCpgm相邻并且朝着源极选择晶体管SST连续地布置的一个或更多个存储器单元的字线施加负预偏置电压。另选地，在编程操作的早期阶段，可对编程目标单元MCpgm以及处于擦除状态的所有存储器单元施加负预偏置电压。换言之，在编程操作的早期阶段，可对联接至编程目标单元MCpgm以及位于编程目标单元MCpgm和源极选择晶体管SST之间的存储器单元的所有字线WL1至WLi施加负预偏置电压。
如上所述，可应用根据本公开的实施方式的编程方法，而不管是否从与源极选择晶体管相邻的存储器单元执行编程操作或者是否从与漏极选择晶体管相邻的存储器单元执行编程操作。
图3A是示出根据本公开的实施方式的编程方法的曲线图。图3B是示出根据本公开的实施方式的编程方法的效果的示图。更具体地讲，图3A是示出当图2所示的存储器单元串结构220中的存储器单元MCpgm被编程时在编程操作的早期阶段对联接至与编程目标单元MCpgm相邻并且朝着源极选择晶体管SST连续地布置的一个或更多个存储器单元的字线施加的电压的时序图。例如，图3A示出对联接至朝着源极选择晶体管SST连续地布置并且与编程单元MCpgm相邻的k个存储器单元的字线(例如，WLi-1-k至WLi-1)施加的电压。这里，“i”可以是整数，“k”可以是大于或等于零并且小于或等于i-2的整数。图3A的曲线图中示出了编程操作开始之前的待命周期P1以及编程周期P2至P4。编程周期P2至P4可被再分成预偏置施加周期P2、通过电压施加周期P3和编程电压施加周期P4。这里，预偏置施加周期P2可被称作第一编程周期，通过电压施加周期P3可被称作第二编程周期，编程电压施加周期P4可被称作第三编程周期。
参照图3A，在待命周期P1期间，可对第(i-1-k)至第(i-1)字线(例如，WLi-1-k至WLi-1)施加待命电压Vp0。在待命周期P1期间，也可对其它字线(例如，WL1至WLi-2-k和WLi至WLn)施加待命电压Vp0。在预偏置施加周期P2期间，对第(i-1-k)至第(i-1)字线(例如，WLi-1-k至WLi-1)施加大于待命电压Vp0的第一预偏置电压Vpp。另外，在通过电压施加周期P3期间，对第(i-1-k)至第(i-1)字线(例如，WLi-1-k至WLi-1)施加通过电压Vpass。在编程电压施加周期P4期间，可维持通过电压Vpass。这是因为联接至第(i-1-k)至第(i-1)字线(例如，WLi-1-k至WLi-1)的存储器单元不是要编程的存储器单元。
在实施方式中，待命电压Vp0可以是地电压(例如，0V)，第一预偏置电压Vpp可具有正电压值。
参照图3A和图3B，对根据图3A所示的实施方式的第(i-1-k)至第(i-1)字线(例如，WLi-1-k至WLi-1)施加具有正值的第一预偏置电压Vpp，以使得在对应存储器单元晶体管处形成沟道。因此，在图3B中，已编程存储器单元的沟道电势可增加。因此，沟道中的电子密度减小，从而增加负提升电平。
图4A是示出根据本公开的实施方式的编程方法的曲线图。图4B是示出根据本公开的实施方式的编程方法的效果的示图。更具体地讲，图4A是示出对联接至与编程目标单元MCpgm相邻并且朝着漏极选择晶体管DST连续地布置的一个或更多个存储器单元的字线施加的电压的时序图。例如，示出了对联接至朝着漏极选择晶体管DST连续地布置并且与编程存储器单元MCpgm相邻的j个存储器单元的第(i+1)至第(i+1+j)字线(例如，WLi+1至WLi+1+j)施加的电压。这里，“i”可以是整数，“j”可以是大于或等于零并且小于或等于n-1-i的整数。图3A中示出了编程操作开始之前的待命周期P1以及编程周期P2至P4。编程周期P2至P4可被再分成预偏置施加周期P2、通过电压施加周期P3和编程电压施加周期P4。参照图4A，在待命周期P1期间，对第(i+1)至第(i+1+j)字线(例如，WLi+1至WLi+1+j)施加待命电压Vp0。在预偏置施加周期P2期间，对第(i+1)至第(i+1+j)字线(例如，WLi+1至WLi+1+j)施加小于待命电压Vp0的第二预偏置电压Vnp。另外，在通过电压施加周期P3期间，对第(i+1)至第(i+1+j)字线(例如，WLi+1至WLi+1+j)施加通过电压Vpass。在编程电压施加周期P4期间，由于联接至第(i+1)字线WLi+1至第(i+1+j)字线WLi+1+j的存储器单元不是编程目标单元，所以维持通过电压Vpass。
在实施方式中，待命电压Vp0可以是地电压(例如，0V)，第二预偏置电压Vnp可具有负电压值。在实施方式中，“j”可以是n-1-i。在这种情况下，可对第(i+1)至第n字线(例如，WLi+1至WLn)施加图4A所示的电压。联接至第(i+1)至第n字线(例如，WLi+1至WLn)的存储器单元是擦除状态存储器单元。即，对联接至位于编程目标单元MCpgm和漏极选择晶体管DST之间的存储器单元的字线施加具有负值的第二预偏置电压Vnp。
参照图4A和图4B，对第(i+1)至第n字线(例如，WLi+1至WLn)施加具有负值的第二预偏置电压Vnp，以使得沟道电势可在对对应存储器单元执行编程操作之后增加。因此，沟道中的电子密度减小，从而增加负提升电平。
图5是示出根据本公开的实施方式的编程方法的示图。更具体地讲，图5是示出对图2所示的存储器单元当中的第一至第(i-2-k)字线(例如，WL1至WLi-2-k)和第(i+2+j)至第n字线(例如，WLi+2+j至WLn)施加的电压的时序图。换言之，施加有图5的电压的存储器单元是除了接收图3A的电压的存储器单元、接收图4A的电压的存储器单元以及编程目标单元之外的其它存储器单元。根据实施方式，当“k”是i-2并且“j”是n-1-i时，不存在接收图5的电压的存储器单元。在其它情况下，对第一至第(i-2-k)字线(例如，WL1至WLi-2-k)和第(i+2+j)至第n字线(例如，WLi+2+j至WLn)施加图5的电压。
参照图5，在待命周期P1期间，对第一至第(i-2-k)字线(例如，WL1至WLi-2-k)和第(i+2+j)至第n字线(例如，WLi+2+j至WLn)施加待命电压Vp0。在预偏置施加周期P2期间，也对字线WL1至WLi-2-k和WLi+2+j至WLn施加待命电压Vp0。另外，在通过电压施加周期P3期间，对第一至第(i-2-k)字线(例如，WL1至WLi-2-k)和第(i+2+j)至第n字线(例如，WLi+2+j至WLn)施加通过电压Vpass。在编程电压施加周期P4期间，可维持通过电压Vpass。
图6是示出根据本公开的实施方式的编程方法的示图。更具体地讲，图6是示出对联接至图2所示的存储器单元当中的编程目标单元MCpgm的字线WLi施加的电压的时序图。
参照图6，在待命周期P1期间，对字线WLi施加待命电压Vp0。在预偏置施加周期P2期间，对字线WLi施加小于待命电压Vp0的第二预偏置电压Vnp。另外，在通过电压施加周期P3期间，对字线WLi施加通过电压Vpass。在编程电压施加周期P4期间，对联接至编程目标单元MCpgm的字线WLi施加编程电压Vpgm。
参照图3A至图6，在待命周期P1期间对所有字线WL1至WLn施加的电压可与待命电压Vp0相同。在预偏置施加周期P2期间，可对第(i-1-k)至第(i-1)字线(例如，WLi-1-k至WLi-1)施加第一预偏置电压Vpp，可对第i至第(i+1+j)字线(例如，WLi至WLi+1+j)施加第二预偏置电压Vnp，可对第一至第(i-2-k)字线(例如，WL1至WLi-2-k)以及第(i+2+j)至第n字线(例如，WLi+2+j至WLn)施加待命电压Vp0。在通过电压施加周期P3期间，可对字线WL1至WLn施加通过电压Vpass。另外，在编程电压施加周期P4期间，可对第i字线WLi施加编程电压Vpgm，可对其它字线WL1至WLi-1和WLi+1至WLn施加通过电压Vpass。
在实施方式中，在通过电压施加周期P3和编程电压施加周期P4期间施加至所有字线WL1至WLn的通过电压可相同。另选地，施加至字线WL1至WLn的通过电压可根据字线的位置而变化。在通过电压施加周期P3期间施加至字线WL1至WLn的通过电压的示例将稍后参照图7A至图11来描述。
图7A是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。在图7A中，示出了对包括要编程的存储器单元MC的十三个存储器单元MCs-6至MCs+6的字线WLi-6至WLi+6施加的通过电压和编程电压。
参照图7A，在编程电压施加周期期间，施加编程电压Vpgm，并且第一通过电压Vp1P和Vp1E分别被施加至第(i-1)字线WLi-1和第(i+1)字线WLi+1。另外，截止电压被施加至第(i-2)字线WLi-2和第(i+2)字线WLi+2。第二通过电压Vp2P和Vp2E分别被施加至第(i-6)字线WLi-6至第(i-3)字线WLi-3以及第(i+3)字线WLi+3至第(i+6)字线WLi+6。截止电压是可用于将禁止编程的提升区域局部化的电压。因此，截止电压可具有小于通过电压并且等于或大于地电压的电压电平。例如，在实施方式中，截止电压可以是地电压。另选地，截止电压可具有大于地电压并且小于第二通过电压Vp2P和Vp2E的电压电平。
尽管图7A中未示出，第二通过电压Vp2P和Vp2E分别被施加至第一至第(i-7)字线(例如，WL1至WLi-7)和第(i+7)至第n字线(例如，WLi+7至WLn)。这里，施加至编程完成存储器单元的第一通过电压Vp1P以及施加至擦除状态存储器单元的第一通过电压Vp1E可具有相同的值。另外，施加至编程完成存储器单元的第二通过电压Vp2P以及施加至擦除状态存储器单元的第二通过电压Vp2E可具有相同的值。另外，第一通过电压Vp1P和Vp1E可具有大于第二通过电压Vp2P和Vp2E的值。对第(i-2)字线WLi-2和第(i+2)字线WLi+2施加截止电压cutoff，以使得可形成局部提升状态。另外，施加具有相对高的电压电平的第一通过电压Vp1P和Vp1E以防止从编程目标单元MCs的泄漏电流。
图7A示出了在编程电压施加周期期间施加至存储器单元晶体管的电压。在通过电压施加周期期间，施加至第一字线WL1至第(i-1)字线WLi-1以及第(i+1)字线WLi+1至第n字线WLn的电压可与施加至图7A的字线的电压相同。在通过电压施加周期期间，施加至编程完成存储器单元的第一通过电压Vp1p可被施加至第i字线WLi。
在实施方式中，包括在存储器单元串中的存储器单元可如下分组。例如，存储器单元MCs-1至MCs+1可被分为第一存储器单元组，存储器单元MCs-2和MCs+2可被分为第二存储器单元组，其它存储器单元MCs1至MCs-3和MCs+3至MCn可被分为第三存储器单元组。在这种情况下，在通过电压施加周期期间，可对第一存储器单元组施加第一通过电压Vp1P和Vp1E，可对第二存储器单元组施加截止电压cutoff，可对第三存储器单元组施加第二通过电压Vp2P和Vp2E。在图7A中，第二存储器单元组与第一存储器单元组相邻设置，第三存储器单元组与第二存储器单元组相邻设置。当需要时可修改包括在各个组中的存储器单元的数量。例如，属于第一存储器单元组的存储器单元的数量、属于第二存储器单元组的存储器单元的数量以及属于第三存储器单元组的存储器单元的数量分别为3、2和n-5。然而，所述数量可变化。
图7B是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。类似于图7A，在图7B中，示出了对包括要编程的存储器单元MCs的十三个存储器单元MCs-6至MCs+6的字线WLi-6至WLi+6施加的通过电压和编程电压。图7B与图7A的不同之处在于施加至擦除状态存储器单元的第一通过电压Vp1E大于施加至编程完成存储器单元的第一通过电压Vp1P，施加至擦除状态存储器单元的第二通过电压Vp2E大于施加至编程完成存储器单元的第二通过电压Vp2P。根据上述实施方式，可防止编程/通过扰动现象。
图8A是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。在图8A中，示出了对包括要编程的存储器单元MCs的十三个存储器单元MCs-6至MCs+6的字线WLi-6至WLi+6施加的通过电压和编程电压。
参照图8A，在编程电压施加周期期间，编程电压Vpgm被施加至第i字线WLi，第一通过电压Vp1P和Vp1E分别被施加至第(i-1)字线WLi-1和第(i+1)字线WLi+1。另外，截止电压被施加至第(i-2)字线WLi-2和第(i+2)字线WLi+2。第二通过电压Vp2P和Vp2E分别被施加至第(i-6)字线WLi-6至第(i-3)字线WLi-3以及第(i+3)字线WLi+3至第(i+6)字线WLi+6。
图8A与图7A的不同之处在于，第二通过电压Vp2P和Vp2E大于第一通过电压Vp1P和Vp2E。其它部分与图7A相同。在图8A中，包括在存储器单元串中的存储器单元可如下分组。例如，存储器单元MCs-1至MCs+1可被分成第一存储器单元组，存储器单元MCs-2和MCs+2可被分成第二存储器单元组，其它存储器单元MCs1至MCs-3和MCs+3至MCn可被分成第三存储器单元组。在这种情况下，在通过电压施加周期期间，可对第一存储器单元组施加第一通过电压Vp1P和Vp1E，可对第二存储器单元组施加截止电压，可对第三存储器单元组施加第二通过电压Vp2P和Vp2E。当需要时可修改包括在各个组中的存储器单元的数量。例如，属于第一存储器单元组的存储器单元的数量、属于第二存储器单元组的存储器单元的数量以及属于第三存储器单元组的存储器单元的数量分别为3、2和n-5。然而，所述数量可变化。
图8B是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。类似于图8A，在图8B中，示出了对包括要编程的存储器单元MCs的十三个存储器单元MCs-6至MCs+6的字线WLi-6至WLi+6施加的通过电压和编程电压。图8B与图8A的不同之处在于施加至擦除状态存储器单元的第一通过电压Vp1E大于施加至编程完成存储器单元的第一通过电压Vp1P，施加至擦除状态存储器单元的第二通过电压Vp2E大于施加至编程完成存储器单元的第二通过电压Vp2P。根据上述实施方式，可防止编程/通过扰动现象。
图9A是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。
图9A的示例与图8A的示例相似。图9A的示例与图8A的示例的不同之处在于，第一截止电压cutoff1被施加至第(i-2)字线WLi-2和第(i+2)字线WLi+2，第二截止电压cutoff2被施加至第(i-5)字线WLi-5和第(i+5)字线WLi+5，第三通过电压Vp3P和Vp3E分别被施加至第(i-6)字线WLi-6和第(i+6)字线WLi+6。尽管图9中未示出，第三通过电压Vp3P和Vp3E也分别被施加至第一字线WL1至第(i-7)字线WLi-7和第(i+7)字线WLi+7至第n字线WLn。根据实施方式，第三通过电压Vp3P和Vp3E可具有比第二通过电压Vp2P和Vp2E以及第一通过电压Vp1P和Vp1E小的值。在图9A中，示出了第一截止电压cutoff1大于第二截止电压cutoff2。然而，根据实施方式，第一截止电压cutoff1和第二截止电压cutoff2可具有相同的值。另选地，第二截止电压cutoff2可大于第一截止电压cutoff1。在图9A中，第二截止电压cutoff2被施加至第(i-5)字线WLi-5和第(i+5)字线WLi+5以防止与局部提升区域的电荷共享。
包括在存储器单元串中的存储器单元可如下分组。例如，存储器单元MCs-1至MCs+1可被分为第一存储器单元组，存储器单元MCs-2和MCs+2可被分为第二存储器单元组，存储器单元MCs-4、MCs-3、MCs+3和MCs+4可被分为第三存储器组，存储器单元MCs-5和MCs+5可被分为第四存储器单元组，其它存储器单元MCs1至MCs-6和MCs+6至MCn可被分为第五存储器单元组。在这种情况下，在通过电压施加周期期间，可对第一存储器单元组施加第一通过电压Vp1P和Vp1E，可对第二存储器单元组施加第一截止电压cutoff1，可对第三存储器单元组施加第二通过电压Vp2P和Vp2E。另外，可对第四存储器单元组施加第二截止电压cutoff2，可对第五存储器单元组施加第三通过电压Vp3P和Vp3E。第二存储器单元组与第一存储器单元组相邻设置，第三存储器单元组与第二存储器单元组相邻设置，第四存储器单元组与第三存储器单元组相邻设置，第五存储器单元组与第四存储器单元组相邻设置。当需要时可修改包括在各个组中的存储器单元的数量。例如，属于第一存储器单元组的存储器单元的数量、属于第二存储器单元组的存储器单元的数量、属于第三存储器单元组的存储器单元的数量、属于第四存储器单元组的存储器单元的数量以及属于第五存储器单元组的存储器单元的数量分别为3、2、4、2和n-11。然而，所述数量可变化。
图9B是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。类似于图9A，在图9B中，示出了对包括要编程的存储器单元MCs的13个存储器单元MCs-6至MCs+6的字线WLi-6至WLi+6施加的通过电压和编程电压。图9B与图9A的不同之处在于施加至擦除状态存储器单元的第一通过电压Vp1E大于施加至编程完成存储器单元的第一通过电压Vp1P，施加至擦除状态存储器单元的第二通过电压Vp2E大于施加至编程完成存储器单元的第二通过电压Vp2P，施加至擦除状态存储器单元的第三通过电压Vp3E大于施加至编程完成存储器单元的第三通过电压Vp3P。根据上述实施方式，可防止编程/通过扰动现象。
图10是示出在根据本公开的实施方式的编程方法的编程电压施加周期期间施加至存储器单元晶体管的电压的示图。图10示出根据图9A的示例的在编程电压施加周期期间施加至各条字线的电压。在图10中，在编程电压施加周期期间，编程电压Vpgm被施加至第i字线WLi，第一通过电压Vpass1被施加至第(i-1)字线WLi-1和第(i+1)字线WLi+1。另外，第一截止电压cutoff1被施加至第(i-2)字线WLi-2和第(i+2)字线WLi+2。第二通过电压Vpass2被施加至第(i-4)字线WLi-4和第(i-3)字线WLi-3以及第(i+3)字线WLi+3和第(i+4)字线WLi+4。另外，第二截止电压cutoff2被施加至第(i-5)字线WLi-5和第(i+5)字线WLi+5，第三通过电压Vpass3被施加至第(i-6)字线WLi-6和第(i+6)字线WLi+6。尽管图10中未示出，第三通过电压Vpass3也可被施加至第一至第(i-7)字线(例如，WL1至WLi-7)和第(i+7)至第n字线(例如，WLi+7至WLn)。根据实施方式，第二通过电压Vpass2可大于第一通过电压Vpass1。另外，第三通过电压Vpass3可小于第一通过电压Vpass1。
图11是示出根据本公开的实施方式的编程方法所应用于的半导体存储器装置的存储器单元串的示图。存储器单元串包括源极选择晶体管SST、漏极选择晶体管DST以及多个存储器单元MC1、…、MCn。源极选择线SSL联接至源极选择晶体管SST的栅电极。漏极选择线DSL联接至漏极选择晶体管DST的栅电极。字线WL1、…、WLn分别联接至多个存储器单元MC1、…、MCn。在图11中，被选择要编程的编程目标单元MC联接至第i字线WLi。另外，与编程目标单元MCs相邻设置的存储器单元MCs-1和MCs+1分别联接至第(i-1)字线WLi-1和第(i+1)字线WL+1。
图12是示出根据本公开的实施方式的编程方法的曲线图。参照图12，第一时间点t1之前的周期可以是读周期。在待命周期t2至t5期间，可对字线WL1至WLn中的每一个施加待命电压Vp0。在图12中，编程周期t6至t11可包括预偏置施加周期t6至t7、通过电压施加周期t8至t9以及编程电压施加周期t9至t10。如上所述，预偏置施加周期t6至t7可被定义为第一编程周期，通过电压施加周期t8至t9可被定义为第二编程周期，编程电压施加周期t9至t10可被定义为第三编程周期。这里，其它过渡周期t5至t6和t7至t8可在所述周期之间。
图12还示出了施加至漏极选择线DSL的电压。以下，将参照图11和图12描述当在存储器单元串中的存储器单元MC1至MCn之间选择的编程目标单元MCs被编程时在编程周期期间对字线WL1至WLn中的每一个施加的电压。
读操作可在第一时间点t1之前执行，因此，可施加读电压Vread。在待命周期t2至t5期间，可对所有字线施加待命电压Vp0。
在预偏置施加周期t6至t7期间，可对第i字线WLi施加具有负值的第二预偏置电压Vnp。如参照图4A所述，也可对第(i+1)字线WLi+1至第n字线WLn施加具有负值的第二预偏置电压Vnp。可对第(i-1-k)字线WLi-1-k至第(i-1)字线WLi-1施加具有正值的第一预偏置电压Vpp。即，施加至第(i-1-k)字线WLi-1-k至第(i-1)字线WLi-1的电压从待命周期期间所施加的待命电压Vp0增加至第一预偏置电压Vpp。可对第一字线WL1至第(i-2-k)字线WLi-2-k施加在待命周期期间施加的待命电压Vp0。
在通过电压施加周期t8至t9期间，可对第一字线WL1至第n字线WLn中的每一个施加对应通过电压或截止电压。在实施方式中，在通过电压施加周期t8至t9期间，可对字线WL1至WLn施加参照图9A描述的通过电压和截止电压。
参照图9和图12，在通过电压施加周期t8至t9期间，对第i字线WLi施加第一通过电压Vp1P。另外，可对第(i-1)字线WLi-1和第(i+1)字线WLi+1分别施加第一通过电压Vp1P和Vp1E。第一通过电压Vp1P和Vp1E可具有相同的值。在实施方式中，如参照图9B所描述的，第一通过电压Vp1E可具有大于第一通过电压Vp1P的值。可对第(i-2)字线WLi-2和第(i+2)字线WLi+2施加第一截止电压cutoff1。可对第(i-3)字线WLi-3、第(i-4)字线WLi-4、第(i+3)字线WLi+3和第(i+4)字线WLi+4施加第二通过电压Vp2P和Vp2E。可对第(i-5)字线WLi-5和第(i+5)字线WLi+5施加第一截止电压cutoff1。可对第一字线WL1至第(i-6)字线WLi-6以及第(i+6)字线WLi+6至第n字线WLn施加第三通过电压Vp3P和Vp3E。在编程电压施加周期t9至t10期间，可对第i字线WLi施加编程电压Vpgm。在编程电压施加周期t9至t10期间，可对第一字线WL1至第(i-1)字线WLi-1以及第(i+1)字线WLi+1至第n字线WLn施加在通过电压施加周期t8至t9期间施加的电压。
如上所述，根据实施方式，可防止半导体存储器装置的编程扰动。
图13是示出根据本公开的实施方式的编程方法适用于的半导体存储器装置的示图。
参照图13，半导体存储器装置300可包括存储器单元阵列310、地址解码器320、读/写电路320、控制逻辑340和电压发生器350。
存储器单元阵列310可包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过字线WL联接至地址解码器320。多个存储器块BLK1至BLKz通过位线BL1至BLm联接至读/写电路330。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元可被配置为具有垂直沟道结构的非易失性存储器单元。
地址解码器320、读/写电路330和控制逻辑340用作用于驱动存储器单元阵列310的***电路。
地址解码器320通过字线WL联接至存储器单元阵列310。地址解码器320可响应于控制逻辑340的控制信号操作。地址解码器320通过半导体存储器装置300内部的输入/输出缓冲器(未示出)接收地址。
地址解码器320可对地址信号进行解码以获得块地址。地址解码器320根据块地址选择至少一个存储器块。另外，在读操作期间，地址解码器320对所选择的存储器块中的所选择的字线施加由电压发生器350生成的读电压Vread，并且对未选择的字线施加通过电压Vpass。另外，在编程验证操作期间，地址解码器320对所选择的存储器块中的所选择的字线施加由电压发生器350生成的验证电压，并且对未选择的字线施加通过电压Vpass。
地址解码器320可对地址进行解码以获得列地址。地址解码器320将列地址提供给读/写电路330。
半导体存储器装置300的读和编程操作基于页来执行。响应于读和编程操作的请求接收的地址可包括块地址、行地址和列地址。地址解码器320根据块地址和行地址来选择一个存储器块和一个字线。列地址由地址解码器320解码以被提供给读/写电路330。
地址解码器320可包括块解码器、行解码器、列解码器和地址缓冲器。
读/写电路330可包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm通过位线BL1至BLm联接至存储器单元阵列310。为了在读操作和编程验证操作中检测存储器单元的阈值电压，多个页缓冲器PB1至PBm可在向联接至存储器单元的位线连续地供应感测电流的同时通过感测节点来感测根据对应存储器单元的编程状态变化的电流量的变化，从而将所感测的变化作为感测数据锁存。多个页缓冲器PB1至PBm可基于温度来调节其中分别包括的感测节点的预充电电平。例如，当执行读操作和编程验证操作时，当半导体存储器装置具有相对高的温度时感测节点的预充电电平增加，当半导体存储器装置具有相对低的温度时感测节点的预充电电平减小。
读/写电路330响应于从控制逻辑340输出的页缓冲器控制信号来进行操作。
读/写电路330在读操作中通过检测存储器单元的数据位来临时存储读数据，然后将数据DATA输出到半导体存储器装置300的输入/输出缓冲器(未示出)。
在实施方式中，读/写电路330可包括页缓冲器(或页寄存器)、列选择电路等。
控制逻辑340联接至地址解码器320、读/写电路330和电压发生器350。控制逻辑340通过半导体存储器装置300的输入/输出电路(未示出)来接收命令CMD和控制信号CTRL。控制逻辑340可响应于控制信号CTRL来控制半导体存储器装置300的一般操作。另外，控制逻辑340输出用于调节多个页缓冲器PB1至PBm的感测节点的预充电电平的控制信号。
在读操作中，电压发生器350响应于从控制逻辑340输出的电压发生器控制信号来生成读电压Vread和通过电压Vpass。
图14是示出包括图13的半导体存储器装置的存储器***的示图。
参照图14，存储器***1000可包括半导体存储器装置300和控制器1100。
半导体存储器装置300可包括参照图1描述的半导体存储器装置。以下，任何重复的详细描述将被省略或简化。
控制器1100联接至主机Host和半导体存储器装置300。控制器1100可响应于来自主机Host的请求访问半导体存储器装置300。例如，控制器1100可控制半导体存储器装置300的读、写、擦除和后台操作。控制器1100可提供半导体存储器装置300与主机Host之间的接口。控制器1100可驱动用于控制半导体存储器装置300的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误纠正块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置300与主机Host之间的高速缓存以及半导体存储器装置300与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的一般操作。另外，控制器1100可临时存储在写操作中从主机Host提供的程序数据。
主机接口1130可包括用于在主机Host与控制器1100之间交换数据的协议。在实施方式中，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的接口协议来与主机Host通信。
存储器接口1140与半导体存储器装置300接口。例如，存储器接口1140可包括NAND接口或NOR接口。
错误纠正块1150可利用纠错码(ECC)来检测并纠正从半导体存储器装置300接收的数据中的错误。处理单元1120可控制半导体存储器装置300基于错误纠正块1150的错误检测结果来调节读电压，并且执行重读。在实施方式中，错误纠正块1150可作为控制器1100的组件提供。
控制器1100和半导体存储器装置300可被集成到一个半导体装置中。在实施方式中，控制器1100和半导体存储器装置300可构成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置300可构成诸如固态驱动器(SSD)的半导体驱动器。SSD可将数据存储在半导体存储器中。如果存储器***1000用作半导体驱动器SSD，则联接至存储器***1000的主机Host的操作速度可改进。
在示例中，存储器***1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的电子装置之一、RFID装置、或者构成计算***的各种组件之一来提供。
在实施方式中，半导体存储器装置300或存储器***1000可按照各种形式来封装。例如，半导体存储器装置300或存储器***1000可被封装在诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、***封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的封装中。
图15是示出图14的存储器***的应用示例的示图。
参照图15，存储器***2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。所述多个半导体存储器芯片被分成多个组。
图15示出通过第一通道CH1至第k通道CHk与控制器2200通信的多个组。各个半导体存储器芯片可与参照图1描述的半导体存储器装置300相同地配置和操作。
各个组可通过一个公共通道来与控制器2200通信。控制器2200与参照图14描述的控制器1100相似地配置。控制器2200可通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图16是示出包括参照图15描述的存储器***的计算***的示图。
参照图16，计算***300可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000通过***总线3500电联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据可被存储在存储器***2000中。
图16示出通过控制器2200联接至***总线3500的半导体存储器装置2100。然而，半导体存储器装置2100可直接连接至***总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图16中，示出了设置有参照图15描述的存储器***2000。然而，存储器***2000可被参照图14描述的存储器***1000代替。在实施方式中，计算***3000可包括参照图14和图15描述的存储器***1000和2000二者。
根据本公开的实施方式，可提供一种对能够防止编程扰动的半导体存储器装置进行编程的方法。
本文公开了示例实施方式，尽管采用了特定术语，它们仅在一般描述性意义上使用和解释，并非用于限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请起，除非明确地另外指示，否则结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2016年6月30日提交的韩国专利申请号10-2016-0082723的优先权，其整体以引用方式并入本文。

Claims (22)

1.一种对包括多个存储器单元串的半导体存储器装置进行编程的方法，所述多个存储器单元串中的每一个包括作为非易失性存储器单元的多个存储器单元，该方法包括以下步骤：
在待命周期期间，对连接至所选择的存储器单元串中所包括的所述多个存储器单元的字线施加待命电压；以及
在第一编程周期期间，对连接至所选择的存储器单元串中的已编程存储器单元中的至少一个的字线施加第一预偏置电压，并且对连接至所选择的存储器单元串中的编程目标单元的字线施加第二预偏置电压，
其中，所述第一预偏置电压大于所述待命电压，并且所述第二预偏置电压小于所述待命电压。
2.根据权利要求1所述的方法，其中，所述第一预偏置电压具有正电压值。
3.根据权利要求1所述的方法，其中，所述第二预偏置电压具有负电压值。
4.根据权利要求1所述的方法，该方法还包括以下步骤：在所述第一编程周期期间，对连接至所选择的存储器单元串中的擦除状态存储器单元的字线施加所述第二预偏置电压。
5.根据权利要求1所述的方法，该方法还包括以下步骤：在所述第一编程周期期间，对连接至所选择的存储器单元串中的所述已编程存储器单元当中的除了接收所述第一预偏置电压的存储器单元之外的其它存储器单元的字线施加所述待命电压。
6.根据权利要求1所述的方法，该方法还包括以下步骤：
在第二编程周期期间，对连接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压或截止电压；以及
在第三编程周期期间，对连接至编程目标单元的字线施加编程电压。
7.根据权利要求6所述的方法，其中，在所述第三编程周期期间，对连接至所选择的存储器单元串中所包括的存储器单元当中的除了所述编程目标单元之外的存储器单元的字线施加的电压被维持为在所述第二编程周期期间施加的电压。
8.根据权利要求1所述的方法，其中，
所选择的存储器单元串包括第一存储器单元至第n存储器单元，其中，n是大于1的自然数；
编程目标单元是所述第一存储器单元至第n存储器单元当中的第i存储器单元，其中，i是大于1并且小于n的自然数；并且
在所述第一编程周期期间，对连接至第(i-1-k)存储器单元至第(i-1)存储器单元的字线施加所述第一预偏置电压，对连接至第i存储器单元至第(i+1+j)存储器单元的字线施加第二预偏置电压，其中，k是大于或等于0并且小于或等于i-2的整数，j是大于或等于0并且小于或等于n-1-i的整数。
9.根据权利要求1所述的方法，其中，所述待命电压是地电压。
10.一种对包括多个存储器单元串的半导体存储器装置进行编程的方法，该方法包括以下步骤：
对所选择的存储器单元串的沟道区域进行预充电；
对联接至所选择的存储器单元串中所包括的存储器单元的字线施加通过电压；以及
对联接至所选择的存储器单元串中的编程目标单元的字线施加编程电压，
其中，在对联接至所选择的存储器单元串中所包括的存储器单元的字线施加所述通过电压的步骤中，对联接至所述编程目标单元以及与所述编程目标单元相邻设置的第一存储器单元组的字线施加第一通过电压，对联接至与所述第一存储器单元组相邻设置的第二存储器单元组的字线施加第一截止电压，并且对联接至与所述第二存储器单元组相邻设置的第三存储器单元组的字线施加第二通过电压。
11.根据权利要求10所述的方法，其中，
所选择的存储器单元串包括第一存储器单元至第n存储器单元，其中，n是大于1的自然数；
所述编程目标单元是所述第一存储器单元至第n存储器单元当中的第i存储器单元，其中，i是大于1并且小于n的自然数；
所述第一存储器单元组包括第(i-1)存储器单元至第(i+1)存储器单元；
所述第二存储器单元组包括第(i-2)存储器单元和第(i+2)存储器单元；并且
所述第三存储器单元组包括第(i-3)存储器单元和第(i+3)存储器单元。
12.根据权利要求11所述的方法，其中，在对联接至所选择的存储器单元串中所包括的存储器单元的字线施加所述通过电压的步骤中，对联接至与所述第三存储器单元组相邻设置的第四存储器单元组的字线施加第二截止电压，并且对联接至与所述第四存储器单元组相邻设置的第五存储器单元组的字线施加第三通过电压。
13.根据权利要求12所述的方法，其中，
所述第三存储器单元组还包括第(i-4)存储器单元和第(i+4)存储器单元；
所述第四存储器单元组包括第(i-5)存储器单元和第(i+5)存储器单元；并且
所述第五存储器单元组包括第(i-6)存储器单元和第(i+6)存储器单元。
14.根据权利要求13所述的方法，其中，所述第五存储器单元组还包括第一存储器单元至第(i-7)存储器单元以及第(i+7)存储器单元至第n存储器单元。
15.根据权利要求10所述的方法，其中，所述第二通过电压小于所述第一通过电压。
16.根据权利要求10所述的方法，其中，所述第二通过电压大于所述第一通过电压。
17.根据权利要求12所述的方法，其中，所述第三通过电压小于所述第二通过电压。
18.根据权利要求12所述的方法，其中，所述第一截止电压和所述第二截止电压中的每一个是地电压。
19.根据权利要求10所述的方法，其中，在对联接至所选择的存储器单元串中的所述编程目标单元的字线施加所述编程电压的步骤中，对联接至所述第一存储器单元至第(i-1)存储器单元以及第(i+1)存储器单元至第n存储器单元的字线施加的电压被维持为在对联接至所选择的存储器单元串中所包括的存储器单元的字线施加所述通过电压的周期期间施加的电压。
20.根据权利要求11所述的方法，其中，对第(i+1)存储器单元施加的通过电压大于对第(i-1)存储器单元施加的通过电压，对第(i+3)存储器单元施加的通过电压大于对第(i-3)存储器单元施加的通过电压。
21.根据权利要求13所述的方法，其中，对第(i+4)存储器单元施加的通过电压大于对第(i-4)存储器单元施加的通过电压，对第(i+6)存储器单元施加的通过电压大于对第(i-6)存储器单元施加的通过电压。
22.根据权利要求14所述的方法，其中，对第(i+7)存储器单元至第n存储器单元施加的通过电压大于对第一存储器单元至第(i-7)存储器单元施加的通过电压。
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