KR20190038049A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20190038049A
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방재혁
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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및 호스트의 요청에 따라 프로그램 동작 및 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 프로그램 동작 중 제1 프로그램 동작을 수행한 후 상기 복수의 메모리 셀들의 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 제2 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 메모리 시스템의 리드 동작 시 신뢰성 및 퍼포먼스를 개선할 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및 호스트의 요청에 따라 프로그램 동작 및 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 프로그램 동작 중 제1 프로그램 동작을 수행한 후 상기 복수의 메모리 셀들의 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 제2 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템은 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및 호스트의 요청에 따라 제1 프로그램 동작, 제2 프로그램 동작, 페일 비트 검출 동작 및 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 제1 프로그램 동작 후 상기 페일 비트 검출 동작을 수행하여 검출된 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우 상기 복수의 프로그램 상태들 중 특정 프로그램 상태를 갖는 메모리 셀들에 대한 상기 제2 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 복수의 메모리 셀들에 프로그램 데이터들을 프로그램하는 단계와, 상기 복수의 메모리 셀들에 대한 페일 비트 검출 동작을 수행하는 단계, 및 상기 페일 비트 검출 동작 결과 검출된 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우, 상기 복수의 메모리 셀들 중 특정 프로그램 상태를 갖는 메모리 셀들에 대해 선택적으로 리프로그램 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 프로그램 동작 완료 후 설정 프로그램 상태의 페일이 기준 값 이상으로 발생할 경우 설정 프로그램 상태를 리프로그램하여 리드 동작의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 실시 예를 보여주는 블록도이다.
도 4는 메모리 블록에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 5는 도 4에 도시된 메모리 스트링을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 8은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
본 발명의 실시 예에 따르면, 컨트롤러(1100)는 호스트(Host)로부터 쓰기 요청이 입력될 경우, 제1 프로그램 동작을 수행하도록 반도체 메모리 장치(100)를 제어한 후, 프로그램 동작에 대한 페일 비트 검출을 수행하여 특정 프로그램 비트에 대한 페일 비트를 검출하도록 제어한다. 이때 검출된 페일 비트 수가 최대 허용 ECC 비트 수보다 작거나 같을 경우 프로그램 동작을 종료하고, 검출된 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우, 특정 프로그램 상태의 문턱 전압 분포를 상승시키기 위한 제2 프로그램 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다. 또한 컨트롤러(1100)는 제2 프로그램 동작을 수행한 후 특정 프로그램 비트에 대한 리드 전압을 상승시켜 재설정하여 저장하고, 이를 이용하여 후속 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 특정 프로그램 상태는 소거 상태의 문턱 전압 분포와 인접한 문턱 전압 분포를 갖는 적어도 하나 이상의 프로그램 상태일 수 있다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 펌웨어(firmware)가 저장되며, 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리로써 이용될 수 있다. 펌웨어(firmware)에는 제반 동작을 수행하기 위한 알고리즘이 포함될 수 있다.
프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어하며, 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 또는 소거 동작을 제어할 수 있다. 본 발명의 실시 예에서는 프로세싱 유닛(1120)은 반도체 메모리 장치(100)의 프로그램 동작을 제어하며, 반도체 메모리 장치(100)가 제1 프로그램 동작 및 페일 비트 검출 동작을 수행한 후, 페일 비트 검출 결과에 따라 프로그램 동작을 종료하거나 제2 프로그램 동작을 수행한 후 리드 전압을 상승시켜 저장하도록 제어한다. 또한 프로세싱 유닛(1120)은 리드 동작시 프로그램 동작시 새롭게 설정한 리드 전압을 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예를 들어 에러 정정 블록(1150)은 검출된 에러의 비트 수와 최대 허용 ECC 비트 수를 비교하고, 검출된 에러의 비트 수가 비트 수 보다 작을 경우 검출된 에러를 정정한다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 스트링을 포함한다. 복수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WL)에 인가하고, 리드 동작 시 전압 생성부(150)에서 생성된 리드 전압(Vread) 및 패스 전압(Vpass)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WL)에 인가한다.
반도체 메모리 장치(100)의 프로그램 동작 및 리드 동작은 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 다수의 메모리 블록을 선택하여 수행되며, 선택된 메모리 블록에 대한 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다.
프로그램 동작 및 리드 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 프로그램 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각은 도 1의 컨트롤러(1100)를 통해 입력된 데이터(DATA)들을 임시 저장하며, 임시 저장된 데이터(DATA)들에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 제어한다. 즉, 복수의 페이지 버퍼들(PB1~PBm) 각각은 임시 저장된 데이터(DATA)들에 따라 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압(예를 들어 0V) 또는 프로그램 금지 전압(예를 들어 VCC)을 인가한다. 제2 프로그램 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 메모리 셀들의 프로그램 상태를 센싱하고, 센싱된 프로그램 상태가 특정 프로그램 상태에 대응할 경우 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압(예를 들어 0V)을 인가한다.
복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 도 1의 컨트롤러(1100)로부터 프로그램 동작에 대응하는 커맨드가 입력될 경우, 제1 프로그램 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다. 이 후, 페일 비트 체크 동작을 위한 리드 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다. 또한 제어 로직(140)은 제2 프로그램 동작 시 특정 프로그램 상태에 대한 리프로그램(re-program) 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다. 또한 제어 로직(140)은 제2 프로그램 동작 후, 특정 프로그램 상태에 대응하는 리드 전압을 상승시켜 새롭게 설정한 후, 프로그램 동작이 완료된 후 수행될 수 있는 리드 동작 시 새롭게 설정된 리드 전압을 사용하여 리드 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다. 예를 들어 전압 생성부(150)는 프로그램 동작 시 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력하고, 리드 동작 시 제어 신호들(VG_signals)에 응답하여 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 출력한다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 4는 본 발명에 따른 메모리 블록에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 5는 메모리 스트링을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 반도체 기판 상에 소스 라인(SL)이 형성된다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 복수의 도전막들(SGS, WL0~WLn, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SGSL, WL0~WLn, SGD) 사이에도 위치한다. 다층막은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다.
최하부 도전막은 소스 선택 라인(또는 제1 선택 라인)(SGS)이 되고, 최상부 도전막은 드레인 선택 라인(또는 제2 선택 라인)(SGD)이 된다. 선택 라인들(SGS, SGD) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SGS, WL0~WLn, SGD)이 다층으로 형성되고, 도전막들(SGS, WL0~WLn, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(SGD)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(SDT)가 형성되고, 최하부 도전막(SGS)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(SDT)를 포함한다. 소스 선택 트랜지스터(SST)는 제1 선택 라인(SGS)으로 인가되는 제1 선택 신호에 따라 메모리 셀들(C0~Cn)을 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(SDT)는 제2 선택 라인(SGD)으로 인가되는 제2 선택 신호에 따라 메모리 셀들(C0~Cn)을 비트라인(BL)과 전기적으로 연결시킨다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 1 내지 도 7을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
본 발명의 일 실시 예에서는 3 비트의 데이터가 저장될 수 있는 트리플 레벨 셀들(triple level cell; TLC)의 프로그램 동작을 일예로 설명하도록 한다.
호스트(Host)로부터 쓰기 요청이 입력되면, 컨트롤러(1100)는 프로그램 동작에 대응하는 커맨드(CMD)를 생성하여 프로그램하기 위한 데이터(DATA)와 함께 반도체 메모리 장치(100)로 출력한다(S610).
반도체 메모리 장치(100)의 제어 로직(140)은 주변 회로들을 제어하여 제1 프로그램 동작을 수행한다(S620). 읽기 및 쓰기 회로(130)는 프로그램할 데이터(DATA)를 임시 저장한 후 임시 저장된 데이터(DATA)에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절한다. 전압 생성부(150)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력한다. 어드레스 디코더(120)는 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 나머지 비 선택된 워드라인들에 패스 전압(Vpass)을 인가하여 제1 프로그램 동작을 수행한다. 제1 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행하는 것이 바람직하다.
제1 프로그램 동작이 완료된 메모리 블록에 대해 리드 동작이 반복적으로 수행될 경우 리드 스트레스에 의해 소거 상태(PV0)인 메모리 셀들의 문턱 전압 분포는 상승하게 되고, 도 7과 같이 소거 상태(PV0)와 제1 프로그램 상태(PV1)의 문턱 전압 분포가 겹치게 되어 최소 A 이상의 프로그램 페일 비트가 발생할 수 있다. 이로 인해 소거 상태(PV0)와 제1 프로그램 상태(PV1)의 프로그램 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우 해당 메모리 블록이 배드 블록으로 처리되어 사용하지 못하는 경우가 발생한다.
본 발명의 실시 예에서는 제1 프로그램 상태(PV1)를 갖는 메모리 셀들에 대해 선택적으로 제2 프로그램 동작을 수행하여 소거 상태(PV0)와 제1 프로그램 상태(PV1)의 문턱 전압 분포가 겹치는 부분을 감소시켜 상술한 문제점을 개선한다. 본 발명의 실시 예에서는 소거 상태(PV0)와 가장 인접한 프로그램 상태인 제1 프로그램 상태(PV1)의 문턱 전압 분포를 상승시키는 것을 일 예로 설명하나 소거 상태(PV0)와 인접한 적어도 하나 이상의 프로그램 상태, 예를 들어 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2)의 문턱 전압 분포를 함께 상승시킬 수 있다.
컨트롤러(1100)는 제1 프로그램 동작이 완료된 후 페일 비트 검출 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다(S630). 반도체 메모리 장치(100)의 제어 로직(140)은 페일 비트 검출 동작 시 선택된 메모리 블록에 대한 리드 동작을 수행하도록 주변 회로를 제어한다. 반도체 메모리 장치(100)는 리드된 데이터(DATA)를 컨트롤러(1100)로 출력하고, 컨트롤러(1100)의 에러 정정 블록(1150)은 리드된 데이터(DATA) 중 MSB(Most Significant Bit) 비트와 CSB(Central Significant Bit) 비트에 대한 페일 비트를 검출한다. MSB 비트는 리드 전압(R1, R5)을 이용하여 리드된 데이터 비트일 수 있다. MSB 비트에 대한 페일 비트 수에 따라 소거 상태(PV0)과 제1 프로그램 상태(PV1)의 문턱 전압 중첩에 따른 페일 비트 수를 예측할 수 있다. 또한 CSB 비트는 리드 전압(R2, R4, R6)을 이용하여 리드된 데이터 비트일 수 있다. CSB 비트에 대한 페일 비트 수는 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)의 문턱 전압 중첩에 따른 페일 비트 수를 예측할 수 있다. 또한 LSB(Least Significant Bit) 비트는 리드 전압(R3, R7)을 이용하여 리드된 데이터 비트일 수 있다.
페일 비트 검출 동작 결과에 따라 MSB 비트의 페일 비트 수와 최대 허용 ECC 비트 수를 비교한다(S640).
검출된 MSB 비트의 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우, 컨트롤러(1100)는 특정 프로그램 상태(예를 들어 제1 프로그램 상태(PV1))에 대한 제2 프로그램 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다(S650). 제2 프로그램 동작은 리프로그램(re-program) 동작일 수 있다. 제2 프로그램 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각이 대응하는 메모리 셀들의 프로그램 상태를 센싱하고, 센싱된 프로그램 상태가 특정 프로그램 상태(제1 프로그램 상태(PV1))에 대응할 경우 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압(예를 들어 0V)을 인가한다. 이 후, 전압 생성부(150)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력한다. 어드레스 디코더(120)는 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 나머지 비 선택된 워드라인들에 패스 전압(Vpass)을 인가하여 제2 프로그램 동작을 수행한다. 제2 프로그램 동작 결과 제1 프로그램 상태(PV1)의 메모리 셀들의 문턱 전압은 도 7과 같이 상승하게 되어 소거 상태(PV0)와의 중첩 영역이 감소하게 된다. 이로 인하여 MSB 비트의 페일 비트 수가 감소하게 된다. 이때, 제1 프로그램 상태(PV1)의 메모리 셀들의 문턱 전압이 상승하여 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)의 문턱 전압 분포가 중첩되는 영역에 따른 페일 비트 수가 증가될 수 있다. 제2 프로그램 동작이 완료되면 상술한 페일 비트 검출 동작(S630)부터 재수행된다.
상술한 제2 프로그램 동작(S650)을 수행한 후 페일 비트 검출 동작(S630)을 재수행하면, MSB 비트의 페일 비트 수는 감소하게 되고 CSB 비트의 페일 비트 수는 증가하게 된다. 이때 MSB 비트의 페일 비트 수 및 CSB 비트의 페일 비트 수가 모두 최대 허용 ECC 비트 수보다 작을 경우 프로그램 동작을 종료하며, 제어 로직(140)은 R1에 대한 리드 전압을 상승시켜 R1'으로 새롭게 저장한다.
프로그램 동작이 종료된 후 호스트(Host)로부터 쓰기 요청이 입력되면, 컨트롤러(1100)는 리드 동작에 대응하는 커맨드(CMD)를 생성하여 반도체 메모리 장치(100)로 출력한다(S660).
반도체 메모리 장치(100)의 제어 로직(140)은 리드 동작에 대응하는 커맨드(CMD)에 응답하여 리드 동작을 수행하도록 주변 회로들을 제어한다(S670). 전압 생성부(150)는 새로운 리드 전압(R1')을 포함하는 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 출력한다. 어드레스 디코더(120)는 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 선택된 워드라인에 리드 전압(Vread)을 인가하고 나머지 비 선택된 워드라인들에 패스 전압(Vpass)을 인가하여 리드 동작을 수행한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 프로그램 동작시 리드 스트레스에 따라 페일 비트가 발생하는 소거 상태와 제1 프로그램 상태 중 제1 프로그램 상태의 메모리 셀들을 리프로그램하여 문턱 전압 분포를 상승시켜 MSB 페일 비트 수를 감소시켜 최대 허용 ECC 비트수보다 낮도록 한다. 이로 인하여 리드 동작시 페일 비트 수가 감소하여 데이터의 신뢰성을 개선할 수 있다.
본원 발명의 실시 예에서는 제1 프로그램 상태에 해당하는 메모리 셀들만을 리프로그램하였으나, 이에 한정되지 아니하고 페일 비트 수가 많이 발생하는 특정 프로그램 상태에 해당하는 메모리 셀들을 리프로그램하여 문턱 전압 분포를 상승시켜 해당 페일 비트 수를 감소시킬 수 있다.
도 8은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000 : 메모리 시스템
1100 : 컨트롤러
1110 : 램
1120 : 프로세싱 유닛
1130 : 호스트 인터페이스
1140 : 메모리 인터페이스
1150 : 에러 정정 블록
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성부

Claims (20)

  1. 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및
    호스트의 요청에 따라 프로그램 동작 및 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 프로그램 동작 중 제1 프로그램 동작을 수행한 후 상기 복수의 메모리 셀들의 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 제2 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 반도체 메모리 장치가 상기 제1 프로그램 동작, 페일 비트 검출 동작, 상기 제2 프로그램 동작, 및 상기 리드 동작을 수행하도록 제어하기 위한 프로세싱 유닛; 및
    상기 페일 비트 검출 동작 시 상기 반도체 메모리 장치로부터 리드된 데이터를 전송받아 상기 페일 비트 수를 검출하고, 검출된 상기 페일 비트 수와 상기 최대 허용 ECC 비트 수를 비교하기 위한 에러 정정 블록을 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 에러 정정 블록은 상기 리드된 데이터들의 MSB(Most Significant Bit) 페일 비트 수를 검출하고, 상기 MSB 페일 비트 수를 상기 최대 허용 ECC 비트 수와 비교하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 제2 프로그램 동작은 리프로그램(re-program) 동작인 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 상기 제1 프로그램 동작, 상기 제2 프로그램 동작, 상기 페일 비트 검출 동작 및 상기 리드 동작을 수행하기 위한 주변 회로; 및
    상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 페일 비트 검출 동작시 상기 주변 회로는 상기 메모리 셀 어레이에 저장된 데이터를 리드하여 상기 컨트롤러로 출력하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 주변 회로는 상기 메모리 셀 어레이의 비트라인들과 연결된 페이지 버퍼들을 포함하며,
    상기 페이지 버퍼들 각각은 상기 제2 프로그램 동작시 상기 복수의 메모리 셀들의 프로그램 상태를 센싱하고, 센싱된 프로그램 상태가 상기 복수의 프로그램 상태들 중 특정 프로그램 상태일 경우 상기 비트라인들 중 대응하는 비트라인에 프로그램 허용 전압을 인가하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 주변 회로는 상기 제2 프로그램 동작 시 상기 복수의 메모리 셀들 중 상기 특정 프로그램 상태로 프로그램된 메모리 셀들을 선택적으로 리프로그램하는메모리 시스템.
  9. 제 7 항에 있어서,
    상기 특정 프로그램 상태는 상기 소거 상태와 문턱 전압 분포가 인접한 적어도 하나 이상의 프로그램 상태인 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제2 프로그램 동작을 수행한 후 상기 특정 프로그램 상태를 리드하기 위한 리드 전압을 상승시켜 새롭게 설정하여 저장하고, 상기 새롭게 설정된 리드 전압을 사용하여 상기 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  11. 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및
    호스트의 요청에 따라 제1 프로그램 동작, 제2 프로그램 동작, 페일 비트 검출 동작 및 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 제1 프로그램 동작 후 상기 페일 비트 검출 동작을 수행하여 검출된 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우 상기 복수의 프로그램 상태들 중 특정 프로그램 상태를 갖는 메모리 셀들에 대한 상기 제2 프로그램 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 특정 프로그램 상태는 상기 소거 상태와 문턱 전압 분포가 인접한 적어도 하나 이상의 프로그램 상태인 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 제2 프로그램 동작은 상기 특정 프로그램 상태의 문턱 전압 분포를 상승시켜 상기 페일 비트 수를 감소시키는 메모리 시스템.
  14. 제 11 항에 있어서,
    상기 컨트롤러는 상기 반도체 메모리 장치가 상기 제1 프로그램 동작, 상기 페일 비트 검출 동작, 상기 제2 프로그램 동작, 및 상기 리드 동작을 수행하도록 제어하기 위한 프로세싱 유닛; 및
    상기 페일 비트 검출 동작 시 상기 반도체 메모리 장치로부터 리드된 데이터를 전송받아 상기 페일 비트 수를 검출하고, 검출된 상기 페일 비트 수와 상기 최대 허용 ECC 비트 수를 비교하기 위한 에러 정정 블록을 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 에러 정정 블록은 상기 리드된 데이터들의 MSB(Most Significant Bit) 페일 비트 수를 검출하고, 상기 MSB 페일 비트 수를 상기 최대 허용 ECC 비트 수와 비교하는 메모리 시스템.
  16. 제 11 항에 있어서,
    상기 컨트롤러는 상기 제2 프로그램 동작을 수행한 후 상기 특정 프로그램 상태를 리드하기 위한 리드 전압을 상승시켜 새롭게 설정하여 저장하고, 상기 새롭게 설정된 리드 전압을 사용하여 상기 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  17. 복수의 메모리 셀들에 프로그램 데이터들을 프로그램하는 단계;
    상기 복수의 메모리 셀들에 대한 페일 비트 검출 동작을 수행하는 단계; 및
    상기 페일 비트 검출 동작 결과 검출된 페일 비트 수가 최대 허용 ECC 비트 수보다 클 경우, 상기 복수의 메모리 셀들 중 특정 프로그램 상태를 갖는 메모리 셀들에 대해 선택적으로 리프로그램 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 리프로그램 동작이 완료된 후, 상기 특정 프로그램 상태를 리드하기 위한 리드 전압을 상승시켜 새롭게 설정한 후, 새롭게 설정된 상기 리드 전압을 이용하여 상기 복수의 메모리 셀들에 대한 리드 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  19. 제 17 항에 있어서,
    상기 특정 프로그램 상태는 소거 상태의 문턱 전압 분포와 인접한 문턱 전압 분포를 갖는 적어도 하나 이상의 프로그램 상태인 메모리 시스템의 동작 방법.
  20. 제 17 항에 있어서,
    상기 페일 비트 검출 동작 결과 검출된 페일 비트 수는 상기 복수의 메모리 셀들에서 리드된 데이터들의 MSB(Most Significant Bit) 페일 비트 수인 메모리 시스템의 동작 방법.
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