KR20180080363A - 반도체 장치 - Google Patents

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스즈노스케 히라이시
켄고 아키모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체층을 이용하는 박막 트랜지스터에 있어서, 산화물 반도체층과 전기적으로 접속하는 소스 전극층 또는 드레인 전극층과의 접촉 저항의 저감을 도모하는 것을 과제의 하나로 한다.
소스 전극층 또는 드레인 전극층을 2층 이상의 적층 구조로 하고, 그 적층 중, 산화물 반도체층과 접하는 일층을 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금으로 한다. 2번째층 이후의 소스 전극층 또는 드레인 전극층의 재료는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등을 이용한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
박막 트랜지스터(이하, TFT라고 함)로 구성된 회로를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들면, 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 가지는 발광 표시 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
근년, 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수∼수백 nm 정도)을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 넓게 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 개발이 서둘러지고 있다.
또한, 금속 산화물은 다양하게 존재하고 다양한 용도에 이용되고 있다. 산화인듐은 잘 알려진 재료이며, 액정 디스플레이 등에서 필요로 하는 투광성을 가지는 전극 재료로서 이용되고 있다. 금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
본 발명의 일 양태는, 산화물 반도체층을 이용하는 박막 트랜지스터에서, 산화물 반도체층과 전기적으로 접속하는 소스 전극층 또는 드레인 전극층과의 접촉 저항의 저감을 도모하는 것을 과제의 하나로 한다.
또한, 산화물 반도체층을 이용하는 박막 트랜지스터에서, 소스 전극층 또는 드레인 전극층의 재료의 선택지를 넓히는 것도 과제의 하나로 한다.
본 명세서에서 개시하는 본 발명의 일 양태는, 절연 표면을 가지는 기판 위에 형성하는 소스 전극층 또는 드레인 전극층을 2층 이상의 적층 구조로 하고, 그 적층 중, 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 얇은 층으로 하는 반도체 장치이다. 산화물 반도체층과 접하는 한층을 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용함으로써, 산화물 반도체층과 최적인 접촉 상태를 형성할 수 있다. 또한, 소스 전극층 또는 드레인 전극층의 재료의 선택지를 넓힐 수 있고, 예를 들면, 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 층 위에 내열성이 높은 금속 재료를 이용한 층을 형성함으로써, 프로세스 온도의 상한을 높일 수 있다. 내열성이 높은 금속으로서 텅스텐 혹은 몰리브덴을 이용할 수 있다.
또한, 본 발명의 일 양태는, 절연 표면을 가지는 기판 위에 형성하는 소스 전극층 또는 드레인 전극층을 2층 이상의 적층 구조로 하고, 그 적층 중, 산화물 반도체층의 전자 친화력보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 얇은 층으로 하는 반도체 장치이다. 산화물 반도체층과 접하는 한층을 산화물 반도체층의 전자 친화력보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용함으로써, 산화물 반도체층과 최적인 접촉 상태를 형성할 수 있다. 또한, 소스 전극층 또는 드레인 전극층의 재료의 선택지를 넓힐 수 있고, 예를 들면, 산화물 반도체층의 전자 친화력보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 층 위에 내열성이 높은 금속 재료를 이용한 층을 형성하는 것이 가능하게 되고, 후에 행해지는 프로세스 온도의 상한을 높일 수 있다.
여기서, 몇 개의 금속 재료의 일 함수를 표 1에 예시한다. 단, 이것들에 한정되는 것은 아니다.
일 함수(eV)
Y 3.3
Mn 4.1
In 4.12
Al 4.28
Ti 4.33
Zn 4.33
W 4.55
Mo 4.6
Co 5
Ge 5
Ni 5.15
예를 들면, 산화물 반도체층과 접하는 한층을 인듐(In)층 또는 인듐 합금층으로 함으로써, 산화물 반도체층의 재료로서 산화인듐을 포함하는 산화물 반도체 재료를 이용하는 경우에 최적인 접촉 상태를 형성할 수 있다. 이 경우, 접촉 저항의 저감을 도모할 수 있다. 산화물 반도체층과 소스 전극층과의 계면, 및 산화물 반도체층과 드레인 전극층과의 계면에, 산화인듐을 포함하는 산화물 반도체 재료의 일 함수보다 작은 일 함수를 가지는 인듐만의 영역 또는 인듐을 많이 포함하는 영역을 의도적으로 형성하는 것이 중요하다.또한, 인듐 대신에 아연(Zn)을 이용해도 좋고, 본 발명의 다른 일 양태는, 절연 표면을 가지는 기판 위에 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 가지고, 소스 전극층 또는 드레인 전극층은 적층이며, 그 적층 중, 산화물 반도체층과 접하는 한층을 아연층 또는 아연 합금층으로 하는 반도체 장치이다. 또한, 산화물 반도체층과 접하는 한층을 아연층 또는 아연 합금층으로 함으로써, 산화물 반도체층의 재료로서 산화아연을 포함하는 산화물 반도체 재료를 이용하는 경우에 최적인 접촉 상태를 형성할 수 있고, 예를 들면 접촉 저항의 저감을 도모할 수 있다.
또한, 인듐 대신에 티탄(Ti)을 이용해도 좋고, 본 발명의 다른 일 양태는, 절연 표면을 가지는 기판 위에 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 가지고, 소스 전극층 또는 드레인 전극층은 적층이며, 그 적층 중, 산화물 반도체층과 접하는 한층을 티탄층 또는 티탄 합금층으로 하는 반도체 장치이다. 또한, 산화물 반도체층과 접하는 한층을 티탄층 또는 티탄 합금층으로 하는 경우에 최적인 접촉 상태를 형성할 수 있어, 예를 들면 접촉 저항의 저감을 도모할 수 있다.
또한, 인듐 대신에 이트륨(Y)을 이용해도 좋고, 본 발명의 다른 일 양태는, 절연 표면을 가지는 기판 위에 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 가지고, 소스 전극층 또는 드레인 전극층은 적층이며, 그 적층 중, 산화물 반도체층과 접하는 한층을 이트륨층 또는 이트륨 합금층으로 하는 반도체 장치이다. 또한, 산화물 반도체층과 접하는 한층을 이트륨층 또는 이트륨 합금층으로 하는 경우에 최적인 접촉 상태를 형성할 수 있고, 예를 들면 접촉 저항의 저감을 도모할 수 있다.
또한, 인듐 대신에 인듐과 아연의 합금이나, 갈륨(Ga) 합금(질화갈륨 등)을 이용해도 좋다. 산화물 반도체층과 소스 전극층과의 계면, 및 산화물 반도체층과 드레인 전극층과의 계면에 이러한 합금의 영역 또는 이러한 합금을 많이 포함하는 영역을 의도적으로 형성하는 것이 중요하다. 이러한 합금의 영역 또는 이러한 합금을 많이 포함하는 영역은, 산화물 반도체층과 최적인 접촉 상태를 형성할 수 있고, 예를 들면 접촉 저항의 저감을 도모할 수 있다.
또한, 2번째층 이후의 소스 전극층 또는 드레인 전극층의 재료는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등을 이용한다. 또한, 소스 전극층 또는 드레인 전극층으로서 투광성을 가지는 도전 재료, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등을 이용할 수도 있고, 표시 패널에 박막 트랜지스터를 이용하는 경우, 개구율의 향상을 도모할 수도 있다.
또한, 소스 전극층 또는 드레인 전극층을 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 층과, 다른 금속을 이용한 층을 포함하는 혼합층으로 해도 좋다. 이러한 구성을 취함으로써, 접촉 저항의 저감을 도모할 수 있다. 또한, 다른 금속으로서 내열성이 높은 금속으로 하면, 후에 행해지는 프로세스 온도의 상한을 높일 수 있다.
또한, 소스 전극층 또는 드레인 전극층은 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 층이 산화물 반도체층과 접하도록 형성되어 있으면 좋다. 상기 구성과 같이 소스 전극층 또는 드레인 전극층은 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 층 위에 내열성이 더 높은 금속을 이용한 층을 적층하는 적층 구조로 해도 좋다. 또한, 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 층의 단층을 소스 전극층 또는 드레인 전극층으로서 이용해도 좋다.
상기 구성은 상기 과제의 적어도 하나를 해결한다.
또한, 상기 각 구성에 있어서, 산화물 반도체층을 구성하는 하나 또는 복수의 재료와, 소스 전극층 또는 드레인 전극층의 적층에 있어서 산화물 반도체층과 접하는 한층의 재료와의 사이에서, 적어도 일종의 금속 원소가 공통되는 것이 바람직하다. 예를 들면, 소스 전극층 또는 드레인 전극층의 적층에서 산화물 반도체층과 접하는 한층의 재료가 인듐인 경우, 산화물 반도체층의 재료는 In－Ga－Zn－O계 비단결정막, In－Sn－Zn－O계, In－Al－Zn－O계, In－Zn－O계, In－Sn－O계, In－O계의 산화물 반도체 재료를 이용하는 것이 바람직하다.
또한, 소스 전극층 또는 드레인 전극층의 적층에서 산화물 반도체층과 접하는 한층의 재료가 아연인 경우, In－Ga－Zn－O계 비단결정막, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계, In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－O계의 산화물 반도체 재료를 적용할 수 있다.
또한, 소스 전극층 또는 드레인 전극층의 적층에 있어서 산화물 반도체층과 접하는 한층의 재료가 이트륨인 경우, In－Ga－Zn－O계 비단결정막, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계, In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－O계, In－Sn－O계, In－O계의 산화물 반도체 재료를 적용할 수 있다.
또한, 소스 전극층 또는 드레인 전극층의 적층에 있어서 산화물 반도체층과 접하는 한층의 재료가 티탄인 경우, In－Ga－Zn－O계 비단결정막, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계, In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－O계의 산화물 반도체 재료를 적용할 수 있다.
또한, 상기 산화물 반도체와 금속 또는 그 합금에 한정되지 않는다. 산화물 반도체의 일 함수에 대하여, 일 함수가 작은 금속 또는 그 합금과 산화물 반도체의 조합으로 이루어지는 구성을 이용해도 실현할 수 있다.
또한, 산화물 반도체의 전자 친화력에 대하여, 금속 또는 그 합금의 일 함수가 작은 것이라면, 어떠한 조합으로 이루어지는 구성을 이용해도 실현할 수 있다.
또한, 상기 구조를 실현하기 위한 본 발명의 일 양태는, 절연 표면을 가지는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 인듐층 또는 인듐 합금층과 금속 도전층의 적층을 형성하고, 인듐층 또는 인듐 합금층, 및 금속 도전층을 선택적으로 에칭하고, 인듐층 또는 인듐 합금층과 금속 도전층의 적층 구조의 소스 전극층 또는 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
상기 제작 방법에 의해 보텀 게이트 구조의 박막 트랜지스터를 제작할 수 있다.
또한, 인듐 대신에 아연을 이용해도 좋고, 본 발명의 제작 방법에 관한 다른 일 양태는, 절연 표면을 가지는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 아연층 또는 아연 합금층과, 금속 도전층의 적층을 형성하고, 아연층 또는 아연 합금층, 및 금속 도전층을 선택적으로 에칭하고, 아연층 또는 아연 합금층과 금속 도전층의 적층 구조의 소스 전극층 또는 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
또한, 역코플래너형(보텀 컨택트 구조라고도 부름)의 박막 트랜지스터를 제작하는 경우에는, 절연 표면을 가지는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 금속 도전층과, 인듐층 또는 인듐 합금층의 적층을 형성하고, 금속 도전층, 및 인듐층 또는 상기 인듐 합금층을 선택적으로 에칭하고, 금속 도전층과 인듐층 또는 인듐 합금층의 적층 구조의 소스 전극층 또는 드레인 전극층을 형성하고, 소스 전극층 또는 드레인 전극층 위에 산화물 반도체층을 형성한다.
상기 각 제작 방법에 관한 구성에 있어서, 인듐층 또는 인듐 합금층은 스퍼터링법 또는 증착법을 이용하여 형성한다. 또한, 인듐층 또는 인듐 합금층을 성막한 후, 대기에 접하는 일 없이 위에 금속 도전층을 형성하는 것이 바람직하다.
또한, 상기 각 제작 방법에 관한 구성에 있어서, 아연층, 아연 합금층, 인듐과 아연의 합금층이나, 또는 갈륨 합금(질화갈륨 등)층은 스퍼터링법 또는 증착법 또는 MOCVD법을 이용하여 형성한다. 또한, 아연층, 아연 합금층, 인듐과 아연의 합금층이나, 또는 갈륨 합금(질화갈륨 등)층을 성막한 후, 산화를 막고, 고저항화를 막기 위해, 대기에 접하는 일 없이 위에 금속 도전층을 형성하는 것이 바람직하다.
또한, 인듐을 이용하여 스퍼터링 타겟을 제작하는 것은 곤란하기 때문에, 인듐과 같은 타겟의 제작이 곤란한 금속 또는 합금은 다른 금속 타겟, 예를 들면 몰리브덴 타겟 위나 텅스텐 타겟 위에 인듐의 펠릿을 놓고 스퍼터링법에 의해 연속 성막을 행한다. 이 경우, 같은 스퍼터링 장치에 의해 대기에 접하는 일 없이 적층할 수 있다. 또한, 스퍼터링 조건에 따라서도 다르지만, 인듐과 텅스텐과의 혼합층이 형성되는 일도 있다. 또한, 금속 타겟 위에 복수의 인듐의 펠릿을 배열한 상태로 스퍼터링을 행하여도 좋다. 또한, 펠릿은 직경이 5 mm∼50 mm 이며, 높이가 2 mm∼30 mm의 원주체이다. 또한, 펠릿의 형상은 특별히 한정되지 않고, 입방체, 직방체, 타원주체 등을 이용할 수 있다.
본 명세서 중에서 연속 성막이란, 스퍼터링법(또는 증착법 등)으로 행하는 제 1 성막 공정으로부터 스퍼터링법(또는 증착법 등)에 의해 행하는 제 2 성막 공정까지의 일련의 프로세스 중, 피처리 기판이 놓여져 있는 분위기가 대기 등의 오염 분위기에 접하는 일 없이, 항상 진공 중 또는 불활성 가스 분위기(질소 분위기 또는 희가스 분위기)로 제어되고 있는 것을 말한다. 연속 성막을 행하는 것에 의해, 청정화된 피처리 기판의 수분 등의 재부착을 회피하여 성막을 행할 수 있다. 또한, 스퍼터링 조건에 따라서도 다르지만, 적층시킨 금속 간에 혼합층이 형성되는 경우도 있다.
또한, 스퍼터링 조건에 의해 혼합층이 된 경우, 적층한 금속의 농도 분포는 균일하게 분포하는 것은 아니고, 농도 구배를 가지는 경우가 있다. 예를 들면, 산화물 반도체층 위에 제 1 층으로서 인듐, 제 1 층 위에 제 2 층으로서 텅스텐을 스퍼터링으로 연속 성막한 경우, 제 1 층과 제 2 층의 계면이 명확하지 않은 혼합층을 형성하는 경우가 있다. 이 경우, 혼합층 중의 산화물 반도체층 근접 영역에서는 인듐의 농도가 높고, 산화물 반도체층으로부터 멀어질수록 인듐의 농도가 낮아진다.
이때, 두께가 1 nm 이상 50 nm 이하의 제 1 층 위에 제 2 층을 더 적층하면 제 1 층과 제 2 층의 계면이 명확하지 않은 혼합층이 형성된다.
동일 체임버 내에서 제 1 성막 공정으로부터 제 2 성막 공정까지의 일련의 프로세스를 행하는 것은 본 명세서에서의 연속 성막의 범위에 포함된다.
또한, 다른 체임버에서 제 1 성막 공정으로부터 제 2 성막 공정까지의 일련의 프로세스를 행하는 경우, 제 1 성막 공정을 끝낸 후, 대기에 접하는 일 없이 체임버 간을 기판 반송하여 제 2 성막을 실시하는 것도 본 명세서에서의 연속 성막의 범위에 포함된다.
또한, 제 1 성막 공정과 제 2 성막 공정의 사이에, 기판 반송 공정, 얼라인먼트 공정, 서냉 공정, 또는 제 2 공정에 필요한 온도로 하기 위해 기판을 가열 또는 냉각하는 공정 등을 가져도, 본 명세서에서의 연속 성막의 범위에 포함된다.
단, 세정 공정, 웨트 에칭, 레지스트 형성과 같은 액체를 이용하는 공정이 제 1 성막 공정과 제 2 성막 공정의 사이에 있는 경우, 본 명세서에서 말하는 연속 성막의 범위에는 포함되지 않는다.
산화물 반도체층을 이용하는 박막 트랜지스터에 있어서, 소스 전극층 또는 드레인 전극층의 재료의 선택지를 넓혀 전기 특성이나 신뢰성이 뛰어난 박막 트랜지스터를 실현할 수 있다. 또한, 내열성이 높은 금속을 이용함으로써, 후에 행해지는 프로세스 온도의 상한을 높일 수 있다.
도 1은 본 발명의 일 양태를 나타낸 단면도이다.
도 2는 본 발명의 일 양태를 나타낸 상면도이다.
도 3은 본 발명의 일 양태를 나타낸 단면도이다.
도 4는 본 발명의 일 양태를 나타낸 단면도이다.
도 5는 본 발명의 일 양태를 나타낸 상면도 및 단면도이다.
도 6은 본 발명의 일 양태를 나타낸 단면도이다.
도 7은 본 발명의 일 양태를 나타낸 상면도 및 단면도이다.
도 8은 전자기기의 일례를 나타낸 도면이다.
도 9는 전자기기의 일례를 나타낸 도면이다.
도 10은 전자기기의 일례를 나타낸 도면이다.
도 11은 전자기기의 일례를 나타낸 도면이다.
도 12는 본 발명의 일 양태를 나타낸 에너지 밴드도이다.
도 13은 본 발명의 일 양태를 나타낸 단면 에너지 밴드도이다.
도 14는 본 발명의 일 양태를 나타낸 에너지 밴드도이다.
도 15는 본 발명의 일 양태를 나타낸 단면 에너지 밴드도이다.
도 16은 본 발명의 일 양태를 나타낸 단면 에너지 밴드도이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 산화물 반도체층과 그 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금이 접한 상태의 적층 구조에 대해 설명한다.
예를 들면, In－Ga－Zn－O계 산화물 반도체막의 밴드 갭(Eg)이 3.15 eV인 경우, 전자 친화력(χ)은 4.3 eV라고 알려져 있다. 본 발명에 관한 산화물 반도체는 수소나 물 등의 불순물을 극력 배제하여 고순도화된 I형(진성 반도체) 또는 그에 가까운 것을 특징으로 하고 있고, 이것과 상술한 것으로부터 일 함수는 5.8 eV가 된다. 이때, 소스 전극층 또는 드레인 전극층에 이용되고, 또한, 일 함수가 5.8 eV보다 작은 재료의 후보로서, 상기 표 1로부터 이트륨, 인듐, 알루미늄 등을 들 수 있다. 또한, 일 함수가 5.8 eV보다 작은 합금을 이용해도 좋다.
예를 들면, In－Sn－O계의 산화물 반도체로서 인듐 주석 산화물(Indium　Tin　Oxide：ITO)을 들 수 있다. ITO의 일 함수는 4.7 eV이다. ITO를 소스 전극층 또는 드레인 전극층의 재료로서 이용하는 경우, 상기 표 1로부터 이트륨, 인듐, 티탄, 아연 등의 일 함수가 4.7 eV보다 작은 금속을 이용하면 좋다. 특히, 이트륨은 일 함수가 3.3 eV로 작은 일 함수이기 때문에 바람직하다. 또한, 일 함수가 4.7 eV보다 작은 금속의 합금을 이용해도 좋다.
또한, 산화물 반도체로서 산화규소를 포함하는 인듐 주석 산화물(ITSO)을 들 수 있다. ITSO의 일 함수는 4.69 eV이다. ITSO를 소스 전극층 또는 드레인 전극층의 재료로서 이용하는 경우, 상기 표 1로부터 이트륨, 인듐, 티탄, 아연 등의 일 함수가 4.69 eV보다 작은 금속을 이용하면 좋다. 특히, 이트륨은 일 함수가 3.3 eV로 작은 일 함수이기 때문에 바람직하다. 또한, 일 함수가 4.7 eV보다 작은 금속의 합금을 이용해도 좋다.
상기와 같이, 산화물 반도체의 일 함수에 비해, 일 함수가 작은 금속을 이용하면, 산화물 반도체와 금속과의 접촉 저항이 낮은 접속 구조를 실현할 수 있다.
또한, 도 12는 소스 전극 또는 드레인 전극(산화물 반도체와 접하고 있는 금속)(1212)과 산화물 반도체(1213)의 접촉 전에서의 소스 전극 또는 드레인 전극(1212)의 일 함수(φM), 산화물 반도체(1213)의 일 함수(φMS)의 관계를 나타낸다. 도 12에서는, 산화물 반도체(1213)의 일 함수(φMS)보다 소스 전극 또는 드레인 전극(1212)의 일 함수(φM)가 작은 경우를 나타낸다.
상온에서 금속 중의 전자는 축퇴하고 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이며, 그 경우의 페르미 준위(EF)는 밴드 갭 중앙(Eg)에 위치하는 진성 페르미 준위(Ei)로부터 떨어져, 전도대 근처에 위치하고 있다. 또한, 산화물 반도체에서 함유되는 수소의 일부는 도너가 되어 n형화하는 하나의 요인인 것이 알려져 있다.
이것에 대하여 본 발명에 관한 산화물 반도체는 n형 불순물인 수소를 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 진성(i형), 또는 실질적으로 진성인 반도체로 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 극력 제거한 것에 의해, 고순도화된 i형(진성 반도체) 또는 그것에 접근시키는 것을 특징으로 하고 있다. 그렇게 함으로써, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 같은 레벨로까지 할 수 있다.
또한, 본 발명에 관한 산화물 반도체(1213)와 게이트 전극(1214) 단면(후술하는 소스 드레인 단면과 수직인 방향의 단면)의 에너지 밴드도(모식도)를 도 16에 나타낸다. 도 16(A)은 게이트 전극(1214)에 정의 전위(＋VG)가 인가된 상태이며, 소스 전극과 드레인 전극의 사이에 캐리어(전자)가 흐르는 온 상태를 나타낸다. 또한, 도 16(B)은 게이트 전극(1214)에 부의 전위(－VG)가 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않음)인 경우를 나타낸다. 또한, GI는 게이트 절연막이다.
도 13은, 소스 전극 또는 드레인 전극(1212)과 산화물 반도체(1213)를 접촉시켜, 소스 전극 및 드레인 전극을 형성한 후의 소스 드레인 단면의 에너지 밴드도(모식도)이다. 도 13(B)에서 검은 동그라미(●)는 전자를 나타내고, 드레인 전극에 정의 전위가 인가되면, 전자는 배리어를 넘어 산화물 반도체에 주입되고, 드레인 전극을 향해 흐른다. 이 경우, 배리어의 높이(h)는 게이트 전압과 드레인 전압에 의존하여 변화하지만, 정의 드레인 전압이 인가된 경우에는, 전압 인가가 없는 도 13(A)의 배리어의 높이, 즉 밴드 갭(Eg)의 1/2보다 배리어의 높이(h)는 작은 값이 된다.
이때 전자는, 도 16(A)에 나타낸 바와 같이 게이트 절연막과 고순도화된 산화물 반도체와의 계면에서의 산화물 반도체측의 에너지적으로 안정적인 최저부를 이동한다.
또한, 도 16(B)에서, 게이트 전극(1214)에 부의 전위가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 전류는 한없이 제로에 가까운 값이 된다.
예를 들면, 박막 트랜지스터의 채널폭(W)이 1×104 μm이고 채널 길이가 3 μm의 소자인 경우에도, 오프 전류가 10－ 13 A 이하이며, 서브 스레숄드 스윙값(S값)이 0.1 V/dec.(게이트 절연막의 막두께 100 nm)가 얻어진다. 이 예와 같이, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써, 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 오프 전류를 저감할 수 있다.
또한, 소스 전극 또는 드레인 전극(1212)과 산화물 반도체(1213)를 접촉시키면, 소스 전극 또는 드레인 전극(1212), 산화물 반도체(1213)의 페르미 준위(EF)가 일치하지만, 이때 소스 전극, 드레인 전극(1212)으로부터 산화물 반도체(1213)로 전자가 이동하여, 도 13과 같은 밴드의 곡선이 발생한다. 도 13(A)은 소스 전극 또는 드레인 전극(1212)과 산화물 반도체(1213)를 접촉시키고, 소스 전극 및 드레인 전극을 형성한 후의 소스 드레인 단면의 에너지 밴드도(모식도)이다. 또한, 소스 전극과 드레인 전극의 사이를 등전위(VD = 0)로 한 경우를 나타낸다. 또한, 도 13(B)은 소스 전극에 대하여, 드레인 전극에 정의 전위(VD＞0)를 더한 경우의 도면을 나타낸다.
이와 같이 소스 전극 및 드레인 전극의 적층 중 산화물 반도체와 접하는 층에는 금속 또는 그와 같은 금속의 합금의 일 함수(φM)가 산화물 반도체의 일 함수(φMS)보다 작은 재료를 이용한다. 이 경우, 금속-산화물 반도체 계면에서, 전자에 대하여 쇼트키형의 장벽은 형성되지 않고, 접촉 저항이 낮은 접속 구조를 실현할 수 있다.
따라서, 산화물 반도체의 일 함수에 비해, 일 함수가 작은 금속 또는 그 합금으로 이루어지는 구성을 이용해도 실현할 수 있다.
또한, 산화물 반도체의 일 함수 또는 전자 친화력은 UPS법(자외선 광전자 분광 분석) 등으로 측정할 수 있다. 측정한 산화물 반도체의 일 함수 또는 전자 친화력보다 작은 일 함수의 금속 또는 그 합금의 적층 구조로 함으로써, 접촉 저항이 낮은 접속 구조를 실현할 수 있다.
또한, 일 함수는 진공 준위(E∞)로부터 페르미 준위(EF)까지의 에너지차이다. 또한, 본 발명에 관한 산화물 반도체는 수소나 물 등의 불순물을 극력 제거함으로써, 고순도화된 i형(진성 반도체) 또는 그것에 접근시키는 것을 특징으로 하기 때문에, 산화물 반도체의 일 함수는 진공 준위(E∞)로부터 진성 페르미 준위(Ei)까지의 에너지차와 거의 같다. 또한, 도 12 중의 Ev는 산화물 반도체도 가전자대 상단의 에너지 준위를 나타낸다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 산화물 반도체층과 그 산화물 반도체층의 전자 친화력보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금이 접한 상태의 적층 구조에 대해 설명한다.
예를 들면, In－Ga－Zn－O계 산화물 반도체막의 밴드 갭(Eg)이 3.15 eV인 경우, 전자 친화력(χ)은 4.3 eV라고 알려져 있다. 이때, 소스 전극층 또는 드레인 전극층에 이용되고, 전자 친화력이 4.3 eV보다 작은 재료의 후보로서 상기 표 1로부터 이트륨, 인듐, 알루미늄 등을 들 수 있다. 또한, 일 함수가 4.3 eV보다 작은 합금을 이용해도 좋다.
예를 들면, 산화물 반도체로서 In－Ga－Zn－O계 비단결정막(IGZO)을 들 수 있다. IGZO의 전자 친화력은, 4.3 eV이다. IGZO를 소스 전극층 또는 드레인 전극층의 재료로서 이용하는 경우, 상기 표 1로부터 이트륨, 인듐, 알루미늄 등의 일 함수가 4.3 eV보다 작은 금속을 이용하면 좋다. 특히, 이트륨은 일 함수가 3.3 eV로 작은 일 함수이기 때문에 바람직하다. 또한, 일 함수가 4.3 eV보다 작은 금속의 합금을 이용해도 좋다.
상기와 같이, 산화물 반도체의 전자 친화력에 비해, 일 함수가 작은 금속을 이용하면, 산화물 반도체와 금속과의 접촉 저항이 낮은 접속 구조를 실현할 수 있다.
또한, 도 14는 소스 전극 또는 드레인 전극(1212)과 산화물 반도체(1213)의 접촉 전에서의 소스 전극 또는 드레인 전극(1212)의 일 함수(φM), 산화물 반도체(1213)의 전자 친화력(χ)의 관계를 나타낸다. 도 14에서는, 산화물 반도체(1213)의 전자 친화력(χ)보다 소스 전극 또는 드레인 전극(1212)의 일 함수(φM)가 작은 경우를 나타낸다.
상온에서 금속 중의 전자는 축퇴하고 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이며, 그 경우의 페르미 준위(EF)는 밴드 갭(Eg) 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져, 전도대 근처에 위치하고 있다. 또한, 산화물 반도체에서 함유되는 수소의 일부는 도너가 되어 n형화하는 하나의 요인인 것이 알려져 있다.
이것에 대하여 산화물 반도체는 n형 불순물인 수소를 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 진성(i형), 또는 실질적으로 진성인 반도체로 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 극력 제거한 것에 의해, 고순도화된 i형(진성 반도체) 또는 그것에 접근시키는 것을 특징으로 하고 있다. 그렇게 함으로써, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 같은 레벨로까지 할 수 있다.
또한, 본 발명에 관한 산화물 반도체(1213)와 게이트 전극(1214) 단면(후술하는 소스 드레인 단면과 수직인 방향의 단면)의 에너지 밴드도(모식도)를 도 16에 나타낸다. 도 16(A)은 게이트 전극(1214)에 정의 전위(＋VG)가 인가된 상태이며, 소스 전극과 드레인 전극의 사이에 캐리어(전자)가 흐르는 온 상태를 나타낸다. 또한, 도 16(B)은 게이트 전극(1214)에 부의 전위(－VG)가 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않음)인 경우를 나타낸다. 또한, GI는 게이트 절연막이다.
도 15는 소스 전극, 드레인 전극(1212), 산화물 반도체(1213)를 접촉시키고, 소스 전극 및 드레인 전극 형성한 후의 소스 드레인 단면의 에너지 밴드도(모식도)이다. 도 15(B)에서 검은 동그라미(●)는 전자를 나타내고, 드레인 전극에 정의 전위가 인가되면, 전자는 배리어를 넘고 산화물 반도체에 주입되어, 드레인 전극을 향해 흐른다. 이 경우, 배리어의 높이(h)는 게이트 전압과 드레인 전압에 의존하여 변화하지만, 정의 드레인 전압이 인가된 경우에는, 전압 인가가 없는 도 15(A)의 배리어의 높이 즉 밴드 갭(Eg)의 1/2보다 배리어의 높이(h)는 작은 값이 된다.
이때 전자는, 도 16(A)에 나타낸 바와 같이 게이트 절연막과 고순도화된 산화물 반도체와의 계면에서의 산화물 반도체측의 에너지적으로 안정적인 최저부를 이동한다.
또한, 도 16(B)에서, 게이트 전극(1214)에 부의 전위가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 전류는 한없이 제로에 가까운 값이 된다.
예를 들면, 박막 트랜지스터의 채널폭(W)이 1×104 μm이고 채널 길이가 3 μm의 소자인 경우에도, 오프 전류가 10－13a 이하이며, 서브 스레숄드 스윙값(S값)이 0.1V/dec.(게이트 절연 막두께 100 nm)가 얻어진다. 이 예와 같이, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써, 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 오프 전류를 저감할 수 있다.
또한, 소스 전극, 드레인 전극(1212)과 산화물 반도체(1213)를 접촉시키면, 소스 전극, 드레인 전극(1212), 산화물 반도체(1213)의 페르미 준위(Ef)가 일치하지만, 이때 소스 전극, 드레인 전극(1212)으로부터 산화물 반도체(1213)에 전자가 이동하여, 도 15와 같은 밴드의 곡선이 발생한다. 도 15(A)는 소스 전극 또는 드레인 전극(1212)과 산화물 반도체(1213)를 접촉시켜, 소스 전극 및 드레인 전극 형성 후의 소스 드레인 단면의 에너지 밴드도(모식도)이다. 또한, 소스 전극과 드레인 전극의 사이를 등전위(VD = 0)로 한 경우를 나타낸다. 또한, 도 15(B)는 소스 전극에 대하여, 드레인 전극에 정의 전위(VD＞0)를 더한 경우의 도면을 나타낸다.
이와 같이 소스 전극 및 드레인 전극의 적층 중 산화물 반도체와 접하는 층에는 금속 또는 그와 같은 금속의 합금의 일 함수(φM)가 산화물 반도체의 전자 친화력(χ)보다 작은 재료를 이용한다. 이 경우, 금속-산화물 반도체 계면에 있어서, 전자에 대하여 쇼트키형의 장벽은 형성되지 않고, 접촉 저항이 낮은 접속 구조를 실현할 수 있다. 이 관계는, 소스 전극 또는 드레인 전극(1212)의 일 함수(φM)가 작을수록 쇼트키형의 장벽은 형성되기 어려운 경향이 있다.
따라서, 산화물 반도체의 전자 친화력에 비해, 일 함수가 작은 금속 또는 그 합금으로 이루어지는 구성을 이용해도 실현할 수 있다.
또한, 금속은 축퇴하고 있기 때문에, 전자 친화력과 일 함수는 일치하고 있다.
또한, 산화물 반도체의 일 함수 또는 전자 친화력은 UPS법(자외선 광전자 분광 분석) 등으로 측정할 수 있다. 측정한 산화물 반도체의 일 함수 또는 전자 친화력보다 작은 일 함수의 금속 또는 그 합금의 적층 구조로 함으로써, 양호한 접속 구조를 실현할 수 있다.
또한, 전자 친화력이란, 진공 준위(E∞)로부터 전도대단(Ec)까지의 에너지차이다. 또한, 도 14 중의 Ev는 산화물 반도체의 가전자대 상단의 에너지 준위를 나타낸다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 도 1(D)에 나타낸 박막 트랜지스터(150)의 제작 방법의 일 형태에 대하여, 박막 트랜지스터 제작 공정의 단면도인 도 1(A) 내지 도 1(D)을 이용하여 설명한다. 박막 트랜지스터(150)는 보텀 게이트 구조의 하나이다.
기판(100)으로서는, 유리 기판을 이용하는 것이 바람직하다. 기판(100)으로서 이용하는 유리 기판은 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다. 또한, 기판(100)에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 또한, 일반적으로 산화붕소(B2O3)와 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리가 얻어진다. 이 때문에, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 유리 기판 대신에, 세라믹 기판, 석영 유리 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용해도 좋다. 그 밖에도, 결정화 유리 등을 이용할 수 있다.
또한, 베이스층이 되는 절연층을 기판(100)과 게이트 전극층(101)의 사이에 형성해도 좋다. 베이스층은 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화규소, 산화규소, 질화산화규소, 또는 산화질화규소로부터 선택된 하나 또는 복수의 층에 의한 적층 구조에 의해 형성할 수 있다.
게이트 전극층(101)으로서는, 금속 도전층을 이용할 수 있다. 금속 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등을 이용하는 것이 바람직하다. 예를 들면, 티탄층 위에 알루미늄층과 이 알루미늄층 위에 티탄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층과, 이 알루미늄층 위에 몰리브덴층을 적층한 3층의 적층 구조로 하는 것이 바람직하다. 물론, 금속 도전층으로서 단층, 또는 2층 구조 이상의 적층 구조로 해도 좋다.
다음에, 게이트 전극층(101) 위에 게이트 절연층(102)을 형성한다.
본 실시형태에서, 게이트 절연층(102)의 형성은 고밀도 플라즈마 장치에 의해 행한다. 여기에서는, 고밀도 플라즈마 장치는 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들면, 3 kW∼6 kW의 마이크로파 전력을 인가하고 플라즈마를 발생시켜, 절연막의 성막을 행한다.
체임버에 재료 가스로서 모노 실란 가스(SiH4)와 아산화질소(N2O)와 희가스를 도입하여, 10 Pa∼30 Pa의 압력 하에서 고밀도 플라즈마를 발생시켜 유리 등의 절연 표면을 가지는 기판 위에 절연막을 형성한다. 그 후, 모노 실란 가스의 공급을 정지하고, 대기에 노출하는 일 없이 아산화질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 행하여도 좋다. 적어도 아산화질소(N2O)와 희가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막의 성막보다 후에 행한다. 상기 프로세스 순서를 거친 절연막은 막두께가 얇고, 예를 들면 100 nm 미만의 경우에도 신뢰성을 확보할 수 있는 절연막이다.
게이트 절연층(102)의 형성 시, 체임버에 도입하는 모노 실란 가스(SiH4)와 아산화질소(N2O)와의 유량비는, 1：10에서 1：200의 범위로 한다. 또한, 체임버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있지만, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치에 의해 얻어진 절연막은 일정한 두께의 막형성을 할 수 있기 때문에 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치에 의해 얻어지는 절연막은 얇은 막의 두께를 정밀하게 제어할 수 있다.
상기 프로세스 순서를 거친 절연막은 종래의 평행 평판형의 PCVD 장치에 의해 얻어지는 절연막과는 크게 다르고, 같은 에천트를 이용하여 에칭 속도를 비교한 경우에, 평행 평판형의 PCVD 장치에 의해 얻어지는 절연막의 10% 이상 또는 20% 이상 늦고, 고밀도 플라즈마 장치에 의해 얻어지는 절연막은 치밀한 막이라고 할 수 있다.
본 실시형태에서는, 게이트 절연층(102)으로서 고밀도 플라즈마 장치에 의한 막두께 100 nm의 산화질화규소막(SiOxNy라고도 부름, 단, x＞y＞0)을 이용한다.
다음에, 게이트 절연층(102) 위에, 두께 5 nm 이상 200 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하의 산화물 반도체층을 형성한다. 또한, 산화물 반도체층은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
산화물 반도체층은, In－Ga－Zn－O계 비단결정층, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계, In－Zn－O계, Sn－Zn－O계, In－Sn－O계, Al－Zn－O계, In－O계, Sn－O계, Zn－O계의 산화물 반도체층을 이용한다. 본 실시형태에서는, 예를 들면, In－Ga－Zn－O계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 형성한다.
여기에서는, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(몰수비가 In2O3：Ga2O3：ZnO = 1：1：1)을 이용하여, 기판과 타겟 사이의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%) 분위기하에서 막두께 30 nm의 In－Ga－Zn－O계 비단결정막을 성막한다.
또한, 금속 산화물 타겟 중의 산화물 반도체의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상으로 하는 것이 바람직하다. 상대 밀도가 높은 타겟을 이용하면, 형성되는 산화물 반도체막 중의 불순물 농도를 저감할 수 있고, 전기 특성 또는 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막의 성막을 행하기 전에, 스퍼터링 장치 내벽이나, 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수분 또는 수소를 제거하기 위해 프리히트(preheat) 처리를 행하면 좋다. 프리히트 처리로서는 성막 체임버 내를 감압하에서 200℃ 이상 600℃ 이하로 가열하는 방법이나, 가열하면서 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. 이 경우의 타겟 냉각액은 물이 아니라 유지 등을 이용하면 좋다. 가열하지 않고 질소의 도입과 배기를 반복해도 일정한 효과를 얻을 수 있지만, 가열하면서 행하면 더욱 좋다. 프리히트 처리를 끝내면, 기판 또는 스퍼터링 장치를 냉각하여, 산화물 반도체막의 성막을 행한다.
또한, 스퍼터링법에 의한 성막 중에 기판을 400℃ 이상 700℃ 이하로 가열해도 좋다.
또한, 산화물 반도체막의 성막을 행하기 전, 또는 성막 중, 또는 성막 후에, 스퍼터링 장치 내를 크라이오 펌프를 이용하여 막 중에 잔존하고 있는 수분 등을 제거하는 것이 바람직하다.
또한, 게이트 절연층(102), 및 산화물 반도체막을 대기에 접하게 하는 일 없이 연속적으로 형성하는 것이 바람직하다. 대기에 접하게 하는 일 없이 형성함으로써, 계면이 물이나 하이드로 카본 등의, 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되는 일 없이 각 적층 계면을 형성할 수 있으므로, 박막 트랜지스터 특성의 편차를 저감할 수 있다.
다음에, 산화물 반도체층을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(103)에 가공한다(도 1(A) 참조). 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 제 1 열처리를 행하여, 산화물 반도체층(103)의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 열처리의 온도는 처리 중의 최고 온도가 350℃ 이상 750℃ 이하, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열처리 시간은 1시간 이하이면 좋지만, 425℃ 미만이면 가열 처리 시간은 1시간보다 장시간 행하는 것으로 한다. 본 실시형태에서는 질소 분위기하에서 450℃, 1시간의 열처리를 행한다.
또한, 제 1 열처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 열처리는 전기로를 이용한 가열 방법을 이용할 수 있다. 또한, 제 1 열처리는 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas　Rapid　Thermal　Anneal) 장치, LRTA(Lamp　Rapid　Thermal　Anneal) 장치 등의 RTA(Rapid　Thermal　Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
다음에, 게이트 절연층(102), 및 산화물 반도체층(103) 위에 소스 전극층 및 드레인 전극층을 형성하기 위한 도전층의 적층을 형성한다.
산화물 반도체층(103) 위에 접하여 인듐층 또는 인듐 합금층을 막두께 1 nm 이상 50 nm 이하에서 형성하고, 그 위에 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등으로 이루어지는 금속 도전층, 또는 투광성을 가지는 도전 재료, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등으로 이루어지는 도전층을 적층 형성한다.
본 실시형태에서는, 막두께 1 nm 이상 50 nm 이하이며, 산화물 반도체층보다 얇은 인듐 합금층 위에 제 1 몰리브덴층과, 알루미늄층과, 제 2 몰리브덴층이 적층된 4층의 적층 구조로 한다. 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치를 이용하여, 인듐의 펠릿을 실은 제1 몰리브덴 타겟과, 펠릿을 싣지 않은 제2 몰리브덴 타겟과, 알루미늄 타겟을 이용하여 동일 체임버에서 대기와 접하는 일 없이 연속 성막하여 4층을 적층한다. 또한, 4층 중 가장 막두께가 얇고, 또한, 산화물 반도체층의 막두께보다 얇은 층이 인듐 합금층이다. 연속 성막에 의해, 얇은 인듐 합금층의 고저항화를 막고 있다.
본 실시형태에서는, 소스 전극층 및 드레인 전극층의 적층 중 산화물 반도체층과 접하는 층으로서, 인듐 합금층을 이용하는 예를 나타냈지만, 아연, 아연 합금, 이트륨, 이트륨의 합금, 티탄, 티탄의 합금, 또는 갈륨 화합물 등의 일 함수가 적어도 산화물 반도체층의 일 함수보다 작은 금속 또는 그와 같은 금속의 합금을 이용해도 좋다.
본 실시형태에서는, 소스 전극층 및 드레인 전극층을 인듐 혼합층과, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등으로 이루어지는 금속 도전층이 적층하고 있는 것으로서 예시했지만, 도 4와 같이 적어도 산화물 반도체층의 일 함수보다 작은 일 함수를 가지는 금속 또는 그와 같은 금속의 합금을 이용한 혼합층(115a, 115b)(단층)으로 해도 좋다.
도 4의 경우, 제 1 층을 인듐, 인듐 합금, 아연, 아연 합금, 이트륨, 이트륨의 합금, 티탄, 티탄의 합금, 또는 갈륨 화합물 등의 일 함수가 적어도 산화물 반도체의 일 함수보다 작은 금속 또는 그와 같은 금속의 합금으로서 제 2 층을 상술한 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금을 적층한다. 제 1 층이 막두께 1 nm 이상 50 nm 이하의 박막으로 함으로써 혼합층으로 한다. 이 혼합층을 소스 전극층 및 드레인 전극층으로서 이용해도 좋다.
다음에, 포토마스크를 이용하여 포토리소그래피 공정에 의해, 소스 전극층 및 드레인 전극층을 형성하기 위한 4층의 적층을 선택적으로 에칭하고, 적층으로 이루어지는 소스 전극층 또는 드레인 전극층(104a, 104b, 105a, 105b)을 형성한다(도 1(B) 참조). 또한, 소스 전극층 또는 드레인 전극층 중, 산화물 반도체층(103) 위에 접하는 인듐 혼합층이 부호 104a, 104b에 상당한다. 또한, 이때 산화물 반도체층(103)도 일부가 에칭되어, 홈부(오목부)를 가지는 산화물 반도체층(103)이 된다. 또한, 산화물 반도체층(103)의 재료나, 소스 전극층 또는 드레인 전극층의 재료나, 에칭 조건에 따라서는, 산화물 반도체층(103)에 홈부(오목부)가 형성되지 않는 경우도 있다.
다음에, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층(105a) 및 드레인 전극층(105b)을 덮어, 산화물 반도체층(103)의 일부와 접하는 보호 절연층(107)을 형성한다(도 1(C) 참조). 보호 절연층(107)은 적어도 1 nm 이상의 두께로 하고, CVD법, 스퍼터링법 등 보호 절연층(107)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 여기에서 보호 절연층(107)은 예를 들면 스퍼터링법의 일종인, 리액티브 스퍼터링법을 이용하여 형성한다. 산화물 반도체층(103)의 일부와 접하여 형성되는 보호 절연층(107)은 수분, 수소 이온, OH－ 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 블록하는 무기 절연층을 이용하고, 대표적으로는 산화규소층, 질화산화규소층, 질화규소층, 산화알루미늄층, 산화질화알루미늄층 또는 질화알루미늄층을 이용할 수 있다.
또한, 보호 절연층(107)은 산화규소층, 질화산화규소층, 산화알루미늄층 또는 산화질화알루미늄층의 위에 질화규소층 또는 질화알루미늄층을 적층하는 구조로 해도 좋다. 특히 질화규소층은 수분, 수소 이온, OH－ 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 블록하기 쉽기 때문에 바람직하다.
보호 절연층(107) 형성 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 산화규소층의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소 및 희가스 분위기하에서 스퍼터링법에 의해 산화규소를 형성할 수 있다. 본 실시형태에서는, 규소 타겟을 이용하여 막두께 300 nm의 산화규소막을 형성한다.
이상의 공정으로부터, 절연 표면을 가지는 기판인 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 적층으로 이루어지는 소스 전극층 또는 드레인 전극층(104a, 104b, 105a, 105b)이 형성되고, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층(104a, 105a) 및 드레인 전극층(104b, 105b)을 덮어, 산화물 반도체층(103)의 일부와 접하는 보호 절연층(107)이 형성되어 있는 보텀 게이트형의 박막 트랜지스터(150)를 형성할 수 있다(도 1(D) 참조).
도 2는 본 실시형태에 나타낸 박막 트랜지스터(150)의 상면도이다. 도 1(D)은 도 2의 X1－X2 부위의 단면 구성을 나타내고 있다. 도 2에서, L은 채널 길이를 나타내고, W는 채널폭을 나타낸다. 또한, A는 채널폭 방향과 평행한 방향에서, 산화물 반도체층(103)이 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩되지 않는 영역의 길이를 나타낸다. Ls는 소스 전극층(105a)과 게이트 전극층(101)이 중첩되는 길이를 나타내고, Ld는 드레인 전극층(105b)과 게이트 전극층(101)이 중첩되는 길이를 나타낸다.
또한, 필요하다면, 보호 절연층(107)으로서 막두께 300 nm의 산화규소막을 형성한 후에, 제 2 열처리를 100℃ 이상 400℃ 이하의 범위 내에서 행하여도 좋다. 본 실시형태에서는, 기판을 150℃, 10시간의 가열을 행한다. 이 제 2 가열 처리에 의해, 신뢰성이 높은 박막 트랜지스터를 제작할 수 있다.
또한, 제 2 열처리의 타이밍은 보호 절연층(107) 형성 직후로 한정되지 않고, 그 위에 배선이나 전극(예를 들면 화소 전극 등)을 형성한 후에 행하여도 좋다.
또한, 본 실시형태에서는, 도 1(D)에 나타낸 보텀 게이트형의 박막 트랜지스터(150)의 제작 방법에 대하여 설명했지만, 본 실시형태의 구성은 이것에 한정되는 것은 아니다. 도 3(A)에 나타낸 바와 같은, 보텀 게이트 구조의 보텀 컨택트형(역코플래너형이라고도 부름)의 박막 트랜지스터(160)나, 도 3(B)에 나타낸 바와 같은, 채널 보호층(110)을 가지는 채널 보호형(채널 스톱형이라고도 함)의 박막 트랜지스터(170) 등도 같은 재료, 방법을 이용하여 형성할 수 있다. 도 3(C)은 채널 에치형 박막 트랜지스터의 다른 예를 나타낸다. 도 3(C)에 나타낸 박막 트랜지스터(180)는 게이트 전극층(101)이 산화물 반도체층(103)의 단부보다 외측으로 연장된 구조로 되어 있다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 가지는 형상이 되고, 에칭을 행함으로써 형상을 더 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있어, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 박막 트랜지스터의 채널 길이(도 2 중의 L)는, 소스 전극층(105a)과 드레인 전극층(105b)과의 거리로 정의되지만, 채널 보호형의 박막 트랜지스터의 채널 길이는 캐리어가 흐르는 방향과 평행한 방향의 채널 보호층의 폭으로 정의된다.
이와 같이, 적어도 산화물 반도체의 일 함수보다 일 함수가 작은 금속을 이용하면, 산화물 반도체와 금속과의 접촉 저항이 낮은 접속 구조의 반도체 장치를 제작할 수 있다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 박막 트랜지스터를 제작하고, 이 박막 트랜지스터를 화소부, 나아가 구동 회로에 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작하는 경우에 대하여 설명한다. 또한, 구동 회로를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널(system-on-panel)을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro　Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 표시 장치는 이 표시 장치를 제작하는 과정에서 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로, 이 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태여도 좋고, 화소 전극이 되는 도전층을 형성한 후에, 에칭하여 화소 전극을 형성하기 전의 상태여도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible　printed　circuit) 혹은 TAB(Tape　Automated　Bonding) 테이프 혹은 TCP(Tape　Carrier　Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip　On　Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치로서 액정 표시 장치의 예를 나타낸다. 먼저, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 5를 이용하여 설명한다. 도 5(A1), 도 5(A2)는 제 1 기판(4001) 위에 형성된 In－Ga－Zn－O계 비단결정층을 반도체층으로서 포함하는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 상면도이며, 도 5(B)는 도 5(A1), 도 5(A2)의 M－N에서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG법, 와이어 본딩법, 혹은 TAB법 등을 이용할 수 있다. 도 5(A1)는 COG법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 5(A2)는 TAB법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 5(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는 실시형태 1에 나타낸 산화물 반도체층을 포함하는 박막 트랜지스터를 적용할 수 있다. 또한, 박막 트랜지스터(4010, 4011)의 소스 전극층 또는 드레인 전극층은 아연층과 텅스텐층과의 적층이며, 아연층이 산화물 반도체층과 접하는 적층 구조이다. 본 실시형태에서, 박막 트랜지스터(4010, 4011)는 n 채널형 박막 트랜지스터이다.
절연층(4021) 위에서, 구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층과 중첩되는 위치에 도전층(4040)이 형성되어 있다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 형성함으로써, BT 시험 전후에서의 박막 트랜지스터(4011)의 스테숄드 전압의 변화량을 저감할 수 있다. 또한, 구동 회로용의 박막 트랜지스터(4011)와 중첩되는 위치에 도전층(4040)을 형성함으로써 정전 차단하고, 또한 노멀리-오프(normally-off)의 박막 트랜지스터로 할 수도 있다. 정전 차단이란 외부의 전장을 차폐하는 것, 즉, 외부의 전장이 내부(TFT 등의 회로)에 작용하지 않게 하는 것을 말한다.
또한, 액정 소자(4013)가 가지는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 협지하고 있다.
또한, 절연층(4032)을 형성한 후에, 200∼300℃의 베이크를 행하여도 좋다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹, 플라스틱을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass－Reinforced　Plastics)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
또한, 부호 4035는 절연층을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)과의 사이의 거리(셀 갭)를 제어하기 위해 설치되어 있다. 또한 구상(球狀)의 스페이서를 이용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 또한, 공통 접속부를 이용하여, 한쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 블루상을 나타내는 액정을 이용하면, 배향막에의 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다. 특히, 산화물 반도체층을 이용하는 박막 트랜지스터는, 정전기의 영향에 의해 박막 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체층을 이용하는 박막 트랜지스터를 가지는 액정 표시 장치에 블루상의 액정 재료를 이용하는 것은 보다 효과적이다.
또한, 본 실시형태에 나타내는 액정 표시 장치는 투과형 액정 표시 장치의 예이지만, 액정 표시 장치는 반사형 액정 표시 장치에서도 반투과형 액정 표시 장치에서도 적용할 수 있다.
또한, 본 실시형태에 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 이용하는 전극층의 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 설치해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 필요에 따라 블랙 매트릭스로서 기능하는 차광층을 형성해도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해, 박막 트랜지스터를 보호층으로서 기능하는 절연층(4020)이나 평탄화 절연층으로서 기능하는 절연층(4021)으로 덮는 구성으로 되어 있다. 또한, 보호층은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위해서는, 치밀한 막이 바람직하다. 보호층은, 스퍼터링법을 이용하여, 산화규소층, 질화규소층, 산화질화규소층, 질화산화규소층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 또는 질화산화알루미늄층의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호층을 스퍼터링법으로 형성하는 예를 나타내지만, 특별히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기에서는, 보호층으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 1번째층으로서 스퍼터링법을 이용하여 산화규소층을 형성한다. 보호층으로서 산화규소층을 이용하면, 소스 전극층 및 드레인 전극층으로서 알루미늄층을 이용하는 경우, 이용하는 알루미늄층의 힐록 방지에 효과가 있다.
또한, 절연층(4020)의 2번째층으로서 스퍼터링법을 이용하여 질화규소층을 형성한다. 보호층으로서 질화규소층을 이용하면, 나트륨 이온 등의 가동 이온이 반도체 영역 중으로 침입하여, TFT의 전기 특성을 변동시키는 것을 억제할 수 있다.
다음에, 평탄화 절연층으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(phosphosilicate glass：인 유리), BPSG(borophosphosilicate glass：인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층(4021)을 형성해도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si－O－Si결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
절연층(4021)의 형성법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)을 재료액을 이용하여 형성하는 경우, 베이크하는 공정에서 동시에, 반도체층의 어닐(300℃∼400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은 시트 저항이 10000Ω／□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리어닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4015)이 액정 소자(4013)가 가지는 화소 전극층(4030)과 같은 도전층으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전층으로 형성된다. 따라서, 단자 전극(4016)은 아연층(4014)과 텅스텐층과의 적층으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)가 가지는 단자와 이방성 도전층(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도 5에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 필요하다면, 컬러 필터를 각 화소에 대응하여 형성한다. 또한, 제 1 기판(4001)과 제 2 기판(4006)의 외측에는 편광판이나 확산판을 형성한다. 또한, 백 라이트의 광원은 냉음극관이나 LED에 의해 구성되어 액정 표시 모듈이 된다.
액정 표시 모듈에는, TN(Twisted　Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe　Field　Switching) 모드, MVA(Multi-domain　Vertical　Alignment) 모드, PVA(Patterned　Vertical　Alignment) 모드, ASM(Axially　Symmetric　aligned　Micro-cell) 모드, OCB(Optical　Compensated　Birefringence) 모드, FLC(Ferroelectric　Liquid　Crystal) 모드, AFLC(AntiFerroelectric　Liquid　Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 전기 특성이 높은 박막 트랜지스터를 가지는 액정 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 5)
반도체 장치의 일 형태로서 전자 페이퍼의 예를 나타낸다.
실시형태 1의 박막 트랜지스터는, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용해도 좋다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기에 편안하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는, 여러가지 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것으로서, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 2개의 전극의 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 1의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
도 6은, 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)로서는, 실시형태 3에 나타내는 박막 트랜지스터와 같이 제작할 수 있고, 소스 전극층 또는 드레인 전극층으로서 산화물 반도체층에 접하는 인듐층을 포함하는 적층을 가지는 박막 트랜지스터이다.
도 6의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580)과 기판(596)의 사이에 봉지되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 절연층(583)에 덮여 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 제 1 전극층(587)과 절연층(583) 및 절연층(585)에 형성하는 개구를 통하여 전기적으로 접속하고 있다. 제 1 전극층(587)과 제 2 전극층(588)과의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 트위스트 볼(589)이 제공되어 있고, 트위스트 볼(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 6 참조). 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한쌍의 기판간에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10 μm∼200 μm 정도의 마이크로 캡슐을 이용한다. 제 1 전극층과 제 2 전극층과의 사이에 제공되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의해 전장이 주어지면, 흰 미립자와 검은 미립자가 서로 역의 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는 액정 표시 소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 어두컴컴한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상을 보유하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(단순히, 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 전기 특성이 높은 박막 트랜지스터를 가지는 전자 페이퍼를 제작할 수 있다.
본 실시형태는 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 6)
반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 7을 이용하여 설명한다. 도 7은, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 시일재에 의해 봉지한 패널의 상면도이며, 도 7(B)은 도 7(A)의 H－I에서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 시일재(4505)가 제공되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)의 위에 제 2 기판(4506)이 설치되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 가지고 있고, 도 7(B)에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509, 4510)는 실시형태 3에 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 박막 트랜지스터(4509, 4510)의 소스 전극층 또는 드레인 전극층은 인듐 합금층과 몰리브덴층과의 적층이며, 인듐 합금층이 산화물 반도체층과 접하는 적층 구조이다. 본 실시형태에서, 박막 트랜지스터(4509, 4510)는 n 채널형 박막 트랜지스터이다.
절연층(4544) 위에서 구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4540)이 형성되어 있다. 도전층(4540)을 적어도 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 형성함으로써, BT 시험 전후에서의 박막 트랜지스터(4509)의 스테숄드 전압의 변화량을 저감할 수 있다. 또한, 구동 회로용의 박막 트랜지스터(4509)와 중첩되는 위치에 도전층(4540)을 형성하는 것에 의해 정전 차단하여, 노멀리-오프의 박막 트랜지스터로 할 수도 있다. 또한, 도전층(4540)은 전위가 박막 트랜지스터(4509)의 게이트 전극층과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4540)의 전위가 GND, 0 V, 혹은 플로팅 상태여도 좋다.
박막 트랜지스터(4509)는 보호 절연층으로서 채널 형성 영역을 포함하는 반도체층에 접하여 절연층(4541)이 형성되어 있다. 절연층(4541)은 실시형태 1에 나타낸 보호 절연층(107)과 같은 재료 및 방법으로 형성하면 좋다. 또한, 박막 트랜지스터의 표면 요철을 저감하기 위한 평탄화 절연층으로서 기능하는 절연층(4544)으로 덮는 구성으로 되어 있다. 여기에서는, 절연층(4541)으로서 실시형태 1에 나타내는 보호 절연층(107)을 이용하여 스퍼터링법에 의해 산화규소층을 형성한다.
또한, 평탄화 절연층으로서 절연층(4544)을 형성한다. 절연층(4544)으로서는, 실시형태 2에 나타낸 절연층(4021)과 같은 재료 및 방법으로 형성하면 좋다. 여기에서는, 평탄화 절연층(4544)으로서 아크릴을 이용한다. 또한, 절연층(4544) 대신에 컬러 필터층을 형성하는 구성으로 해도 좋다. 풀 컬러 표시를 행하는 경우, 예를 들면 발광 소자(4511)로서 녹색 발광 소자로 하고, 서로 인접하는 한쪽의 발광 소자를 적색 발광 소자로 하고, 다른 한쪽의 발광 소자를 청색 발광 소자로 한다. 또한, 3 종류의 발광 소자뿐만 아니라 백색 소자를 더한 4 종류의 발광 소자로 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제작해도 좋다. 또한, 배치하는 복수의 발광 소자를 모두 백색 발광 소자로 하여, 발광 소자(4511)의 상방에 컬러 필터 등을 가지는 봉지 기판을 배치하는 구성으로 하고, 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제작해도 좋다. 백색 등의 단색의 발광을 나타내는 재료를 형성하여, 컬러 필터나 색변환층을 조합함으로써 풀 컬러 표시를 행할 수 있다. 물론 단색 발광의 표시를 행하여도 좋다. 예를 들면, 백색 발광을 이용하여 조명 장치를 형성해도 좋고, 단색 발광을 이용하여 에리어 컬러 타입의 발광 장치를 형성해도 좋다.
부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 꺼내는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은 유기 수지층, 무기 절연층 또는 유기 폴리실록산을 이용하여 형성한다. 특히 감광성의 재료를 이용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 것이어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호층을 형성해도 좋다. 보호층으로서는, 질화규소층, 질화산화규소층, DLC층 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 부여되는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전층으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전층으로 형성되어 있다. 따라서, 단자 전극(4016)은 인듐 합금층(4514)과 몰리브덴층과의 적층으로 형성되어 있다.
접속 단자 전극(4515)은 FPC(4518a)가 가지는 단자와 이방성 도전층(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 기판은 투광성을 가져야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)를 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 제공해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 안티 글레어 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체에 의해 형성된 구동 회로로 실장되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 그 일부만, 또는 주사선 구동 회로만, 혹은 그 일부만을 별도 형성하여 실장해도 좋고, 도 7의 구성에 한정되는 것은 아니다.
이상의 공정에 의해, 전기 특성이 높은 박막 트랜지스터를 가지는 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기, 태양전지 등을 들 수 있다.
도 8(A)은 휴대전화기의 일례를 나타낸다. 휴대전화기(1100)는 하우징(1101)에 조립된 표시부(1102) 외에, 조작 버튼(1103), 외부 접속 포트(1104), 스피커(1105), 마이크(1106) 등을 구비하고 있다.
도 8(A)에 나타낸 휴대전화기(1100)는 표시부(1102)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 혹은 메일을 쓰는 등의 조작은 표시부(1102)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1102)의 화면은 주로 3개의 모드가 있다. 첫번째는 화상의 표시를 주로 하는 표시 모드이며, 두번째는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 세번째는 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시＋입력 모드이다.
예를 들면, 전화를 걸거나, 혹은 메일을 작성하는 경우는, 표시부(1102)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1102)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1100) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 형성함으로써, 휴대전화기(1100)의 방향(세로인지 가로인지)을 판단하여, 표시부(1102)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1102)를 터치하는 것, 또는 하우징(1101)의 조작 버튼(1103)의 조작에 의해 행해진다. 또한, 표시부(1102)에 표시되는 화상의 종류에 의해 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1102)의 광 센서에 의해 검출되는 신호를 검지하여, 표시부(1102)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 좋다.
표시부(1102)는 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1102)에 손바닥이나 손가락을 터치함으로써, 장문(掌紋), 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
표시부(1102)에는, 화소의 스위칭 소자로서 실시형태 1에 나타내는 박막 트랜지스터를 복수 배치한다.
도 8(B)도 휴대전화기의 일례이다. 도 8(B)을 일례로 한 휴대형 정보 단말기는 복수의 기능을 구비할 수 있다. 예를 들면 전화 기능에 더하여, 컴퓨터를 내장하여, 여러가지 데이터 처리 기능을 구비할 수도 있다.
도 8(B)에 나타낸 휴대형 정보 단말기는 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는 휴대형 정보 단말기의 충전을 행하는 태양전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 8(B)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타낸다.
또한, 상기 구성에 더하여, 비접촉 IC칩, 소형 기록 장치 등을 내장하여도 좋다.
발광 장치는 표시 패널(2802)에 이용할 수 있고, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 8(B)과 같이 전개하고 있는 상태로부터 서로 중첩된 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 9(A)는 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타낸다.
텔레비전 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자 사이들간 등)의 정보통신을 행하는 것도 가능하다.
표시부(9603)에는 화소의 스위칭 소자로서 실시형태 1에 나타내는 박막 트랜지스터를 복수 배치한다.
도 9(B)는 디지털 포토 프레임(9700)의 일례를 나타낸다. 예를 들면, 디지털 포토 프레임(9700)은 하우징(9701)에 표시부(9703)가 조립되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토프레임과 마찬가지로 기능시킬 수 있다.
표시부(9703)에는, 화소의 스위칭 소자로서 실시형태 1에 나타내는 박막 트랜지스터를 복수 배치한다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이러한 구성은 표시부와 동일면에 조립되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 전송하고, 전송된 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 전송하여, 표시시키는 구성으로 할 수도 있다.
도 10은 실시형태 4를 적용하여 형성되는 발광 장치를 실내의 조명 장치(3001)로서 이용한 예이다. 실시형태 4에 나타낸 발광 장치는 대면적화도 가능하기 때문에, 대면적의 조명 장치로서 이용할 수 있다. 또한, 실시형태 4에 나타낸 발광 장치는 탁상 조명 기구(3000)로서 이용하는 것도 가능하다. 또한, 조명 기구에는 천정 고정형의 조명 기구, 탁상 조명 기구 외에도, 벽걸이형의 조명 기구, 차내용 조명, 유도등 등도 포함된다.
이상과 같이, 본 발명의 일 양태의 박막 트랜지스터는, 상기와 같은 다양한 전자기기의 표시 패널에 배치할 수 있다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 명세서에 개시하는 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 이용하여, 전자 서적(전자 북), 포스터, 전철 등의 탈것의 차내 광고, 신용카드 등의 각종 카드의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 11에 나타낸다.
도 11은 전자 서적의 일례를 나타낸다. 예를 들면, 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립되어 있다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 11에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 11에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 11에서는, 하우징(2701)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(2701)에서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
본 실시형태는 본 발명의 일 양태의 박막 트랜지스터, 또는 실시형태 5에 기재한 전자 페이퍼의 구성과 적절히 조합하여 실시하는 것이 가능하다.
본 실시형태는, 다른 모든 실시형태와 조합하여 실시하는 것이 가능하다.
100：기판 101：게이트 전극층
102：게이트 절연층 103：산화물 반도체층
104a, 105a：소스 전극층 104b, 105b：드레인 전극층
107：보호 절연층 110：채널 보호층
150：박막 트랜지스터 160：박막 트랜지스터
170：박막 트랜지스터 180：박막 트랜지스터

Claims (8)

  1. 반도체 장치로서,
    산화물 반도체층;
    제 1 혼합층을 포함하는 소스 전극층; 및
    제 2 혼합층을 포함하는 드레인 전극층을 포함하고,
    상기 제 1 혼합층 및 상기 제 2 혼합층 각각은, 제 1 금속 또는 상기 제 1 금속을 포함하는 합금을 포함하고,
    상기 산화물 반도체층과 접촉하는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역은, 상기 산화물 반도체층과 접촉하지 않는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역보다 상기 제 1 금속 또는 상기 제 1 금속을 포함하는 상기 합금의 농도가 높은, 반도체 장치.
  2. 반도체 장치로서,
    산화물 반도체층;
    제 1 혼합층을 포함하는 소스 전극층; 및
    제 2 혼합층을 포함하는 드레인 전극층을 포함하고,
    상기 제 1 혼합층 및 상기 제 2 혼합층 각각은, 제 1 금속 또는 상기 제 1 금속을 포함하는 합금을 포함하고,
    상기 제 1 혼합층 및 상기 제 2 혼합층 각각은 제 2 금속을 더 포함하고,
    상기 제 2 금속은 텅스텐 또는 몰리브덴이고,
    상기 산화물 반도체층과 접촉하는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역은, 상기 산화물 반도체층과 접촉하지 않는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역보다 상기 제 1 금속 또는 상기 제 1 금속을 포함하는 상기 합금의 농도가 높은, 반도체 장치.
  3. 반도체 장치로서,
    인듐, 갈륨, 아연, 및 산소를 포함하는 산화물 반도체층;
    제 1 혼합층을 포함하는 소스 전극층; 및
    제 2 혼합층을 포함하는 드레인 전극층을 포함하고,
    상기 제 1 혼합층 및 상기 제 2 혼합층 각각은, 제 1 금속 또는 상기 제 1 금속을 포함하는 합금을 포함하고,
    상기 산화물 반도체층과 접촉하는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역은, 상기 산화물 반도체층과 접촉하지 않는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역보다 상기 제 1 금속 또는 상기 제 1 금속을 포함하는 상기 합금의 농도가 높은, 반도체 장치.
  4. 반도체 장치로서,
    인듐, 갈륨, 아연, 및 산소를 포함하는 산화물 반도체층;
    제 1 혼합층을 포함하는 소스 전극층; 및
    제 2 혼합층을 포함하는 드레인 전극층을 포함하고,
    상기 제 1 혼합층 및 상기 제 2 혼합층 각각은, 제 1 금속 또는 상기 제 1 금속을 포함하는 합금을 포함하고,
    상기 제 1 혼합층 및 상기 제 2 혼합층 각각은 제 2 금속을 더 포함하고,
    상기 제 2 금속은 텅스텐 또는 몰리브덴이고,
    상기 산화물 반도체층과 접촉하는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역은, 상기 산화물 반도체층과 접촉하지 않는 상기 제 1 혼합층 및 상기 제 2 혼합층 각각의 영역보다 상기 제 1 금속 또는 상기 제 1 금속을 포함하는 상기 합금의 농도가 높은, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 금속은 인듐인, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 금속은 알루미늄인, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 금속은 이트륨인, 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층 밑에 게이트 전극층을 더 포함하고,
    상기 제 1 금속은 상기 산화물 반도체층보다 작은 일함수를 가지는, 반도체 장치.
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