KR20180077885A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents
반도체 메모리 장치 및 이의 동작 방법 Download PDFInfo
- Publication number
- KR20180077885A KR20180077885A KR1020160182710A KR20160182710A KR20180077885A KR 20180077885 A KR20180077885 A KR 20180077885A KR 1020160182710 A KR1020160182710 A KR 1020160182710A KR 20160182710 A KR20160182710 A KR 20160182710A KR 20180077885 A KR20180077885 A KR 20180077885A
- Authority
- KR
- South Korea
- Prior art keywords
- memory block
- voltage
- erase
- state
- select line
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000011017 operating method Methods 0.000 title abstract 2
- 230000015654 memory Effects 0.000 claims abstract description 261
- 238000000034 method Methods 0.000 claims description 30
- 230000004044 response Effects 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 37
- 238000010586 diagram Methods 0.000 description 19
- 101150013423 dsl-1 gene Proteins 0.000 description 13
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 12
- 101150064834 ssl1 gene Proteins 0.000 description 12
- 239000000872 buffer Substances 0.000 description 8
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 3
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 비트라인들 및 공통 소스 라인을 공유하는 복수의 메모리 블럭들과, 소거 동작 시 상기 공통 소스 라인에 소거 전압을 인가하고, 상기 복수의 메모리 블럭들의 워드라인들 및 선택 라인들에 동작 전압들을 인가하기 위한 전압 생성 회로와, 소거 동작 시 상기 복수의 메모리 블럭들 중 비 선택된 메모리 블럭의 프로그램 상태/소거 상태를 확인하기 위한 읽기 및 쓰기 회로, 및 상기 소거 동작 시 상기 비 선택된 메모리 블럭의 프로그램 상태/소거 상태 확인 결과에 따라 상기 선택된 메모리 블럭의 상기 선택 라인들에 인가되는 상기 동작 전압들이 제어되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 소거 동작 시 소거 효율을 개선시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트라인들 및 공통 소스 라인을 공유하는 복수의 메모리 블럭들과, 소거 동작 시 상기 공통 소스 라인에 소거 전압을 인가하고, 상기 복수의 메모리 블럭들의 워드라인들 및 선택 라인들에 동작 전압들을 인가하기 위한 전압 생성 회로와, 소거 동작 시 상기 복수의 메모리 블럭들 중 비 선택된 메모리 블럭의 프로그램 상태/소거 상태를 확인하기 위한 읽기 및 쓰기 회로, 및 상기 소거 동작 시 상기 비 선택된 메모리 블럭의 프로그램 상태/소거 상태 확인 결과에 따라 상기 선택된 메모리 블럭의 상기 선택 라인들에 인가되는 상기 동작 전압들이 제어되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 공통 소스 라인 및 다수의 비트라인들을 공유하는 적어도 두 개의 메모리 블럭이 제공되는 단계와, 상기 적어도 두 개의 메모리 블럭 중 비 선택된 메모리 블럭의 프로그램 또는 소거 상태를 확인하는 단계와, 상기 비 선택된 메모리 블럭이 프로그램 상태일 경우, 상기 적어도 두 개의 메모리 블럭 중 선택된 메모리 블럭에 인가되는 드레인 선택 라인 전압과 소스 선택 라인 전압을 서로 상이하게 설정하는 단계와, 상기 공통 소스 라인에 프리 소거 전압을 인가하는 동시에 상기 선택된 메모리 블럭에 드레인 선택 라인 전압 및 소스 선택 라인 전압을 인가하는 단계, 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 소거 동작 시 선택된 메모리 블럭과 비트라인 및 소스 라인을 공유하는 비 선택된 메모리 블럭의 프로그램 상태에 따라 선택된 메모리 블럭의 드레인 및 소스 선택 라인들에 인가되는 전압을 조절함으로써, 선택된 메모리 블럭의 소거 동작을 안정적으로 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6A 및 도 6B는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6A 및 도 6B는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 소거 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 을 포함한다. 복수의 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 블럭들(BLK1~BLKz)은 공통 소스 라인과 비트라인들을 공유하는 적어도 두개의 메모리 블럭들을 포함한다. 이에 대한 자세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 소거 동작 시 선택된 메모리 블럭의 워드 라인들(WLs)을 플로팅(floating) 상태로 제어할 수 있다. 또한 어드레스 디코더(120)는 소거 동작 시 비 선택된 메모리 블럭의 워드라인들(WLs)에 패스 전압을 인가할 수 있다. 또한 어드레스 디코더(120)는 소거 동작 중 선택된 메모리 블럭과 공통 소스 라인과 비트라인들을 공유하는 비 선택된 메모리 블럭의 프로그램/소거 상태를 체크하기 위한 리드 동작 시 리드 전압(Vread)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WL)에 인가할 수 있다.
또한 어드레스 디코더(120)는 프로그램 동작 또는 리드 동작 시 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm) 또는 리드 전압(Vread)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WLs)에 인가한다.
반도체 메모리 장치의 소거 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스를 포함하며, 어드레스 디코더(120)는 블록 어드레스에 따라 적어도 하나의 메모리 블럭을 선택할 수 있다.
또한 반도체 메모리 장치의 제반 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 소거 동작 중 선택된 메모리 블럭과 공통 소스 라인과 비트라인들을 공유하는 비 선택된 메모리 블럭의 프로그램/소거 상태를 체크하기 위한 리드 동작 시 비 선택된 메모리 블럭에 포함된 캠셀들의 리드 동작을 수행하거나, 비 선택된 메모리 블럭의 적어도 하나 이상의 페이지 리드 동작을 수행하거나, 비 선택된 메모리 블럭의 전체 페이지 리드 동작을 수행하여 비 선택된 메모리 블럭의 프로그램/소거 상태를 체크할 수 있다.
또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 읽기 및 쓰기 회로(130)는 리드 동작시 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 데이터를 임시 저장한 후 외부로 출력한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 소거 동작에 대응하는 커맨드(CMD)가 입력될 경우, 선택된 메모리 블럭과 공통 소스 라인과 비트라인들을 공유하는 비 선택된 메모리 블럭의 프로그램/소거 상태를 확인하고, 그 결과에 따라 선택된 메모리 블럭의 소거 동작시 소스 선택 라인 및 드레인 선택 라인의 전위 레벨이 조절되도록 어드레스 디코더(120) 및 전압 생성 회로(150)를 제어한다. 예를 들어 선택된 메모리 블럭과 공통 소스 라인과 비트라인들을 공유하는 비 선택된 메모리 블럭이 프로그램된 상태일 경우 선택된 메모리 블럭의 소거 동작 시 소스 선택 라인의 전위 레벨이 드레인 선택 라인의 전위 레벨보다 높도록 제어하고, 선택된 메모리 블럭과 공통 소스 라인과 비트라인들을 공유하는 비 선택된 메모리 블럭이 소거 상태일 경우 선택된 메모리 블럭의 소거 동작 시 소스 선택 라인의 전위 레벨과 드레인 선택 라인의 전위 레벨이 동일하도록 제어할 수 있다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다.
전압 생성 회로(150)는 소거 동작 시 제어 로직(140)의 제어에 따라 프리 소거 전압(Vepre) 및 소거 전압(Vera)을 순차적으로 생성하여 메모리 셀 어레이(110)의 공통 소스 라인을 통해 복수의 메모리 블럭들(BLK1~BLKz) 중 선택된 메모리 블럭들에 제공된다. 또한 전압 생성 회로(150)는 제어 로직(140)의 제어에 따라 소거 동작 시 선택된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인에 인가되는 전압이 서로 상이한 전위 레벨을 갖도록 생성하여 출력하거나, 서로 동일한 전위 레벨을 갖도록 생성하여 출력할 수 있다. 또한 전압 생성 회로(150)는 제어 로직(140)의 제어에 따라 소거 동작 시 비 선택된 메모리 블럭의 드레인 선택 라인, 워드라인들, 및 소스 선택 라인에 인가하기 위한 패스 전압을 생성하여 출력할 수 있다. 이때 패스 전압은 비 선택된 메모리 블럭에 포함된 다수의 선택 트랜지스터들 및 메모리 셀들이 턴온 될 수 있는 전위 레벨을 갖는다.
또한 전압 생성 회로(150)는 소거 동작 중 선택된 메모리 블럭과 공통 소스 라인 및 비트라인을 공유하는 비 선택된 메모리 블럭의 프로그램/소거 상태를 체크하기 위한 리드 동작 시 리드 전압(Vread)을 생성할 수 있다.
또한 전압 생성 회로(150)는 프로그램 동작 또는 리드 동작 시 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm) 또는 리드 전압(Vread)을 생성할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에 도시된 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되나, 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)을 대표적으로 도시한다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트 라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)는 복수의 비트 라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 들(ST1 내지 STm)을 포함한다. 복수의 들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드 라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK2)는 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)는 복수의 들(ST1 내지 STm)을 포함하며, 복수의 들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드 라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK1) 및 메모리 블럭(BLK2) 각각은 캠셀들(CAM0 내지CAMn)을 포함하여 구성될 수 있다. 본 발명의 실시 예에서는 메모리 블럭(BLK1) 및 메모리 블럭(BLK2) 각각에 포함된 셀 스트링(STm)이 캠셀들(CAM0 내지CAMn)을 포함하여 구성된 것으로 설명한다. 캠셀들(CAM0 내지CAMn)에는 해당 메모리 블럭의 프로그램 수행 유무를 나타내는 정보가 저장될 수 있다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)는 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 4를 참조하면, 제어 로직(140)은 롬(ROM; 141), 레지스터(142), 및 동작 전압 제어 신호 생성 회로(143)를 포함하여 구성될 수 있다.
롬(141)은 반도체 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서 예를 들어 반도체 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 커맨드(CMD)에 응답하여 내부 제어 신호(int_CS)를 생성하여 출력한다.
레지스터(142)는 도 1의 메모리 셀 어레이(110)에 포함된 다수의 메모리 블럭들(BLK1~BLKz)이 프로그램 상태인지 소거 상태인지를 나타내는 정보가 저장될 수 있다. 상술한 정보는 선택된 메모리 블럭의 프로그램 동작 시 업데이트되거나, 선택된 메모리 블럭의 소거 동작 중 선택된 메모리 블럭과 비트라인들 및 공통 소스 라인을 공유하는 비 선택된 메모리 블럭의 프로그램/소거 상태를 체크하기 위한 리드 동작시 업데이트될 수 있다.
레지스터(142)는 소거 동작 시 선택된 메모리 블럭과 비트라인들 및 공통 소스 라인을 공유하는 비 선택된 메모리 블럭의 프로그램/소거 상태 신호(status_signal)를 출력한다.
동작 전압 제어 신호 생성 회로(143)는 내부 제어 신호(int_CS) 및 프로그램/소거 상태 신호(status_signal)에 응답하여 소거 동작시 선택된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인에 인가되는 전압의 전위 레벨을 제어하기 위한 제어 신호들(VG_signals)을 생성하여 출력한다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6A 및 도 6B는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 신호들의 파형도이다. 일예로 도 6A는 선택된 메모리 블럭과 비트라인들 및 공통 소스 라인을 공유하는 비 선택된 메모리 블럭이 소거 상태인 경우를 설명하기 위한 신호들의 파형도이며, 도 6B는 선택된 메모리 블럭과 비트라인들 및 공통 소스 라인을 공유하는 비 선택된 메모리 블럭이 프로그램 상태인 경우를 설명하기 위한 신호들의 파형도이다.
본 발명의 실시 예에서는 선택된 메모리 블럭과 비트라인들 및 공통 소스 라인을 공유하는 비 선택된 메모리 블럭을 공유 메모리 블럭으로 정의한다.
도 1 내지 도 6B를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 복수의 메모리 블럭들(BLK1~BLKz) 중 메모리 블럭들(BLK1)을 선택적으로 소거하는 동작을 일예로 설명하도록 한다.
외부로부터 소거 명령에 대한 커맨드(CMD)가 입력되면(S510), 제어 로직(140)은 선택된 메모리 블럭(BLK1)과 비트라인들(BL1 내지 BLm) 및 공통 소스 라인을 공유하는 공유 메모리 블럭(BLK2)의 프로그램/소거 상태를 체크한다.(S520)
공유 메모리 블럭(BLK2)의 프로그램/소거 상태를 체크하는 방법은 다음과 같다.
1) 공유 메모리 블럭(BLK2)에 포함된 다수의 페이지들 중 적어도 하나의 설정 페이지를 리드하여 프로그램/소거 상태 확인
제어 로직(140)은 전압 생성 회로(150)를 제어하여 리드 전압(Vread) 및 패스 전압을 생성하도록 한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 리드 전압(Vread)을 공유 메모리 블럭(BLK2)의 다수의 워드라인들(WLs) 중 어느 하나의 설정 페이지와 연결된 워드라인에 인가하고, 나머지 워드라인들에는 패스 전압을 인가한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 페이지에 포함된 메모리 셀들 중 문턱 전압이 프로그램 상태인 메모리 셀들이 적어도 하나 이상 존재하는지 여부를 판단한다. 예를 들어 적어도 하나 이상의 메모리 셀이 프로그램 상태일 경우, 읽기 및 쓰기 회로(130)는 공유 메모리 블럭(BLK2)을 프로그램 상태로 판단하고 그 결과를 제어 로직(140)의 레지스터(142)로 출력한다. 반면, 모든 메모리 셀들이 소거 상태일 경우, 읽기 및 쓰기 회로(130)는 공유 메모리 블럭(BLK2)을 소거 상태로 판단하고 그 결과를 제어 로직(140)의 레지스터(142)로 출력한다.
즉, 공유 메모리 블럭(BLK2)에 포함된 다수의 페이지들 중 설정된 페이지의 리드 동작을 수행하여 공유 메모리 블럭(BLK2)의 프로그램/소거 상태를 확인한다.
2) 공유 메모리 블럭(BLK2)에 포함된 다수의 페이지들을 동시에 리드하여 프로그램/소거 상태 확인
제어 로직(140)은 전압 생성 회로(150)를 제어하여 리드 전압(Vread)을 생성하도록 한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 리드 전압(Vread)을 공유 메모리 블럭(BLK2)의 다수의 워드라인들(WLs) 모두에 인가한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 모든 페이지에 포함된 메모리 셀들 중 문턱 전압이 프로그램 상태인 메모리 셀들이 적어도 하나 이상 존재하는지 여부를 판단한다. 예를 들어 적어도 하나 이상의 메모리 셀이 프로그램 상태일 경우, 읽기 및 쓰기 회로(130)는 공유 메모리 블럭(BLK2)을 프로그램 상태로 판단하고 그 결과를 제어 로직(140)의 레지스터(142)로 출력한다. 반면, 모든 메모리 셀들이 소거 상태일 경우, 읽기 및 쓰기 회로(130)는 공유 메모리 블럭(BLK2)을 소거 상태로 판단하고 그 결과를 제어 로직(140)의 레지스터(142)로 출력한다.
즉, 공유 메모리 블럭(BLK2)에 포함된 다수의 페이지들 전체를 동시에리드하여 공유 메모리 블럭(BLK2)의 프로그램/소거 상태를 확인한다.
3) 공유 메모리 블럭(BLK2)의 캠셀 리드 동작을 수행하여 공유 메모리 블럭(BLK2)의 프로그램/소거 상태를 확인
제어 로직(140)은 전압 생성 회로(150)를 제어하여 리드 전압(Vread)을 생성하도록 한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 리드 전압(Vread)을 공유 메모리 블럭(BLK2)의 다수의 워드라인들(WLs) 중 설정된 워드라인에 인가한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 따라 비트라인들(BL1 내지 BLm) 중 캠셀들(CAM0 내지 CAMn)과 연결된 비트라인(BLm)의 전위 레벨 또는 전류량을 센싱하여 리드동작을 수행한다. 리드 동작 결과에 따라 읽기 및 쓰기 회로(130)는 공유 메모리 블럭(BLK2)을 프로그램 상태 또는 소거 상태로 판단하고 그 결과를 제어 로직(140)의 레지스터(142)로 출력한다.
4) 공유 메모리 블럭(BLK2)의 프로그램 동작 시 프로그램 수행 여부를 레지스터에 저장
반도체 메모리 장치의 프로그램 동작 시 프로그램 동작이 수행된 메모리 블럭에 대한 정보를 제어 로직(140)의 레지스터(142)에 저장한다. 이 후, 소거 동작 시 레지스터(142)에 저장된 데이터게 기반하여 공유 메모리 블럭(BLK2)의 프로그램 여부를 확인한다.
상술한 방법들 중 어느 하나를 이용하여 공유 메모리 블럭(BLK2)의 프로그램/소거 상태를 체크 한다.
제어 로직(140)의 레지스터(141)는 공유 메모리 블럭(BLK2)의 프로그램 상태/소거 상태에 따라 프로그램/소거 상태 신호(status_signal)를 출력한다. 동작 전압 제어 신호 생성 회로(143)는 내부 제어 신호(int_CS) 및 프로그램/소거 상태 신호(status_signal)에 응답하여 공유 메모리 블럭(BLK2)의 프로그램 상태/소거 상태를 판단하여(S530) 소거 동작시 선택된 메모리 블럭의 소스 선택 라인 및 드레인 선택 라인에 인가되는 전압의 전위 레벨을 제어하기 위한 제어 신호들(VG_signals)을 생성하여 출력한다.
예를 들어 제어 신호 생성 회로(143)는 공유 메모리 블럭(BLK2)이 프로그램 상태일 경우 선택된 메모리 블럭(BLK1)의 소스 선택 라인(SSL1) 및 드레인 선택 라인(DSL1)에 인가되는 소스 선택 라인 전압 및 드레인 선택 라인 전압의 전위 레벨이 서로 상이하도록 제어 신호들(VG_signals)을 생성하여 출력한다. 일예로 제어 신호 생성 회로(143)는 선택된 메모리 블럭(BLK1)의 소스 선택 라인(SSL1)에 인가되는 전압이 제1 선택 라인 전압(αV)이 되도록 설정하고 드레인 선택 라인(DSL1)에 인가되는 전압이 접지 전압이 되도록 설정하여 제어 신호들(VG_signals)을 생성하여 출력한다(S540).
제어 신호 생성 회로(143)는 공유 메모리 블럭(BLK2)이 소거 상태일 경우 선택된 메모리 블럭(BLK1)의 소스 선택 라인(SSL1) 및 드레인 선택 라인(DSL1)에 인가되는 소스 선택 라인 전압 및 드레인 선택 라인 전압의 전위 레벨이 서로 동일하도록 제어 신호들(VG_signals)을 생성하여 출력한다. 일예로 제어 신호 생성 회로(143)는 선택된 메모리 블럭(BLK1)의 소스 선택 라인(SSL1)에 인가되는 전압 및 드레인 선택 라인(DSL1)에 인가되는 전압이 제2 선택 라인 전압(접지 전압)이 되도록 설정하여 제어 신호들(VG_signals)을 생성하여 출력한다(S550).
공유 메모리 블럭(BLK2)이 소거 상태인 경우를 설명하면 다음과 같다.
전압 생성 회로(150)는 프리 소거 전압(Vepre)을 생성하여 선택된 메모리 블럭(BLK1)과 연결된 공통 소스 라인(CSL)에 인가한다. 또한 전압 생성 회로(150)는 패스 전압을 생성하여 출력하고, 어드레스 디코더(120)는 공유 메모리 블럭(BLK2)의 워드라인들(WLs), 드레인 선택 라인(DSL2), 및 소스 선택 라인(SSL2)에 인가한다. 이로 인하여 공통 소스 라인(CSL)에 인가된 프리 소거 전압(Vepre)은 공유 메모리 블럭(BLK2)의 복수의 셀 스트링들(ST1 내지 STm)을 통해 비트라인들(BL1 내지 BLm)에 전달된다. 이때 공유 메모리 블럭(BLK2)은 소거 상태이므로 복수의 셀 스트링들(ST1 내지 STm)의 저항 값이 낮아 공통 소스 라인(CSL)과 비트라인들(BL1 내지 BLm)의 전위 레벨은 모두 프리 소거 전압(Vepre) 레벨일 수 있다.
어드레스 디코더(120)는 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)을 플로팅 상태로 제어하고, 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1) 각각에 제2 선택 라인 전압을 인가한다. 이때, 제2 선택 라인 전압은 접지 전압일 수 있다. 이로 인하여 선택된 메모리 블럭(BLK1)의 드레인 선택 트랜지스터(DST) 소스 선택 트랜지스터(SST)의 하부 채널에서는 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)에 인가된 프리 소거 전압(Vepre)에 의하여 GIDL 전류가 발생하고, GIDL 전류에 생성된 핫홀들이 복수의 셀 스트링들(ST1 내지 STm)의 채널층으로 공급된다.
이 후, 전압 생성 회로(150)는 소거 전압(Vera)을 생성하여 선택된 메모리 블럭(BLK1)과 연결된 공통 소스 라인(CSL)에 인가한다. 공통 소스 라인(CSL)에 인가된 소거 전압(Vera)은 공유 메모리 블럭(BLK2)의 복수의 셀 스트링들(ST1 내지 STm)을 통해 비트라인들(BL1 내지 BLm)에 전달된다.
선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1)은 플로팅 상태로 제어된다. 플로팅 상태의 워드라인들(WLs), 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1)은 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)에 인가된 소거 전압(Vera)에 의한 캐패시터 커플링 현상에 의해 상승하게 된다.
이 후, 전압 생성 회로(150) 및 어드레스 디코더(120)는 워드라인들(WLs)의 전위 레벨을 접지 전압 레벨로 디스차지하게 되면, 워드라인들(WLs)과 셀 스트링들(ST1 내지 STm)의 채널 사이의 전압차가 충분히 크게 증가하여 선택된 메모리 블럭(BLK1)에 포함된 메모리 셀들(C0 내지 Cn)의 전하 저장층에 트랩된 전자들이 채널로 방출되어 문턱 전압이 감소하게 되어 소거 된다.
공유 메모리 블럭(BLK2)이 프로그램 상태인 경우를 설명하면 다음과 같다.
전압 생성 회로(150)는 프리 소거 전압(Vepre)을 생성하여 선택된 메모리 블럭(BLK1)과 연결된 공통 소스 라인(CSL)에 인가한다. 또한 전압 생성 회로(150)는 패스 전압을 생성하여 출력하고, 어드레스 디코더(120)는 공유 메모리 블럭(BLK2)의 워드라인들(WLs), 드레인 선택 라인(DSL2), 및 소스 선택 라인(SSL2)에 인가한다. 이로 인하여 공통 소스 라인(CSL)에 인가된 프리 소거 전압(Vepre)은 공유 메모리 블럭(BLK2)의 복수의 셀 스트링들(ST1 내지 STm)을 통해 비트라인들(BL1 내지 BLm)에 전달된다. 이때 공유 메모리 블럭(BLK2)은 프로그램 상태이므로 복수의 셀 스트링들(ST1 내지 STm)의 저항 값이 높아 비트라인들(BL1 내지 BLm)의 전위 레벨은 공통 소스 라인(CSL)에 인가된 프리 소거 전압(Vepre) 레벨 보다 낮은 레벨(Vepre -α)일 수 있다. 이로 인하여 비트라인들(BL1 내지 BLm)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨보다 낮을 수 있다.
어드레스 디코더(120)는 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)을 플로팅 상태로 제어하고, 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1) 각각에 드레인 선택 라인 전압 및 소스 선택 라인 전압을 인가한다. 이때, 드레인 선택 라인 전압은 접지 전압일 수 있으며, 소스 선택 라인 전압은 접지 전압보다 높은 제1 선택 라인 전압(αV)일 수 있다. 이로 인하여 공통 소스 라인(CSL)과 비트라인들(BL1 내지 BLm)의 전위 레벨이 서로 상이하여도 소스 선택 라인(SSL1)에 인가되는 소스 선택 라인 전압과 드레인 선택 라인(DSL1)에 인가되는 드레인 선택 라인의 전압을 서로 상이하도록 하여 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 하부 채널에서 생성되는 GIDL 전류가 균일하도록 제어할 수 있다. GIDL 전류에 생성된 핫홀들이 복수의 셀 스트링들(ST1 내지 STm)의 채널층으로 공급된다. 이로 인하여 GIDL 전류량 차이에 의해 공통 소스 라인(CSL)과 인접한 메모리 셀(MC0)과 비트라인들(BL1 내지 BLm)과 인접한 메모리 셀(Cn)의 소거 속도 불균형을 개선할 수 있다.
이 후, 전압 생성 회로(150)는 소거 전압(Vera)을 생성하여 선택된 메모리 블럭(BLK1)과 연결된 공통 소스 라인(CSL)에 인가한다. 공통 소스 라인(CSL)에 인가된 소거 전압(Vera)은 공유 메모리 블럭(BLK2)의 복수의 셀 스트링들(ST1 내지 STm)을 통해 비트라인들(BL1 내지 BLm)에 전달된다. 이때 공유 메모리 블럭(BLK2)은 프로그램 상태이므로 복수의 셀 스트링들(ST1 내지 STm)의 저항 값이 높아 비트라인들(BL1 내지 BLm)의 전위 레벨은 공통 소스 라인(CSL)에 인가된 소거 전압(Vera) 레벨 보다 낮은 레벨(Vera -α)일 수 있다.
선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1)은 플로팅 상태로 제어된다. 플로팅 상태의 워드라인들(WLs), 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1)은 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)에 인가된 소거 전압(Vera, Vera-α)에 의한 캐패시터 커플링 현상에 의해 상승하게 된다.
이 후, 전압 생성 회로(150) 및 어드레스 디코더(120)는 워드라인들(WLs)의 전위 레벨을 접지 전압 레벨로 디스차지하게 되면, 워드라인들(WLs)과 셀 스트링들(ST1 내지 STm)의 채널 사이의 전압차가 충분히 크게 증가하여 선택된 메모리 블럭(BLK1)에 포함된 메모리 셀들(C0 내지 Cn)의 전하 저장층에 트랩된 전자들이 채널로 방출되어 문턱 전압이 감소하게 되어 소거 된다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다. 본 발명의 실시 예에서 도 1의 제어 로직(140)에 저장되는 메모리 블럭들의 프로그램 상태/소거 상태에 대한 정보는 컨트롤러(1100)의 프로세싱 유닛(1120)에 저장될 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
Claims (20)
- 비트라인들 및 공통 소스 라인을 공유하는 복수의 메모리 블럭들;
소거 동작 시 상기 공통 소스 라인에 소거 전압을 인가하고, 상기 복수의 메모리 블럭들의 워드라인들 및 선택 라인들에 동작 전압들을 인가하기 위한 전압 생성 회로;
소거 동작 시 상기 복수의 메모리 블럭들 중 비 선택된 메모리 블럭의 프로그램 상태/소거 상태를 확인하기 위한 읽기 및 쓰기 회로; 및
상기 소거 동작 시 상기 비 선택된 메모리 블럭의 프로그램 상태/소거 상태 확인 결과에 따라 상기 선택된 메모리 블럭의 상기 선택 라인들에 인가되는 상기 동작 전압들이 제어되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 전압 생성 회로는 상기 소거 동작 시 상기 복수의 메모리 블럭들 중 비 선택된 메모리 블럭의 상기 워드라인들 및 선택 라인들에 패스 전압을 인가하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 전압 생성 회로는 상기 소거 동작 시 상기 공통 소스 라인에 프리 소거 전압 및 상기 소거 전압을 순차적으로 인가하는 반도체 메모리 장치.
- 제 3 항에 있어서,
상기 제어 로직은 상기 비 선택된 메모리 블럭이 프로그램 상태일 경우, 상기 프리 소거 전압이 상기 공통 소스 라인에 인가될 때 상기 선택된 메모리 블럭의 드레인 선택 라인 및 소스 선택 라인에 각각 인가하기 위한 드레인 선택 라인 전압 및 소스 선택 라인 전압이 서로 상이하도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
- 제 4 항에 있어서,
상기 제어 로직은 상기 비 선택된 메모리 블럭이 상기 프로그램 상태일 경우, 상기 프리 소거 전압이 상기 공통 소스 라인에 인가될 때 상기 선택된 메모리 블럭에 인가되는 상기 드레인 선택 라인 전압이 상기 소스 선택 라인 전압보다 낮도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
- 제 3 항에 있어서,
상기 제어 로직은 상기 비 선택된 메모리 블럭이 소거 상태일 경우, 상기 프리 소거 전압이 상기 공통 소스 라인에 인가될 때 상기 선택된 메모리 블럭의 드레인 선택 라인 및 소스 선택 라인에 각각 인가하기 위한 드레인 선택 라인 전압 및 소스 선택 라인 전압이 서로 동일하도록 제어하는 반도체 메모리 장치.
- 제 3 항에 있어서,
상기 전압 생성 회로는 상기 프리 소거 전압이 상기 공통 소스 라인에 인가될 때 상기 선택된 메모리 블럭의 상기 워드라인들을 플로팅 시키고, 상기 소거 전압이 상기 공통 소스 라인에 인가될 때 상기 워드라인들을 접지 전압으로 디스차지시키는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제어 로직은 상기 소거 동작 시 상기 소거 전압이 인가되기 전에 상기 읽기 및 쓰기 회로를 제어하여 상기 비 선택된 메모리 블럭의 상기 프로그램 상태/소거 상태를 확인하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 읽기 및 쓰기 회로는 상기 비 선택된 메모리 블럭에 포함된 복수의 페이지들 중 선택된 적어도 하나의 페이지의 리드 동작을 수행하여 상기 프로그램 상태/소거 상태를 확인하고, 확인 결과를 상기 제어 로직으로 출력하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 읽기 및 쓰기 회로는 상기 비 선택된 메모리 블럭에 포함된 복수의 페이지들을 동시에 리드하여 상기 프로그램 상태/소거 상태를 확인하고, 확인 결과를 상기 제어 로직으로 출력하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 읽기 및 쓰기 회로는 상기 비 선택된 메모리 블럭에 포함된 캠셀들을 리드하여 상기 프로그램 상태/소거 상태를 확인하고, 확인 결과를 상기 제어 로직으로 출력하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제어 로직은 알고리즘을 저장하며, 입력되는 커맨드에 응답하여 상기 알고리즘에 따라 내부 제어 신호를 출력하는 롬;
상기 비 선택된 메모리 블럭의 상기 프로그램 상태/소거 상태 확인 결과를 저장하고, 상기 소거 동작 시 상기 비 선택된 메모리 블럭의 상기 프로그램 상태/소거 상태에 대한 데이터를 출력하는 레지스터; 및
상기 내부 제어 신호 및 상기 프로그램 상태/소거 상태에 대한 데이터에 응답하여 상기 전압 생성 회로를 제어하기 위한 제어 신호를 출력하는 동작 전압 제어 신호 생성 회로를 포함하는 반도체 메모리 장치.
- 제 12 항에 있어서,
상기 레지스터는 프로그램 동작 시 상기 복수의 메모리 블럭들의 프로그램 동작 수행 여부를 저장하는 반도체 메모리 장치.
- 공통 소스 라인 및 다수의 비트라인들을 공유하는 적어도 두 개의 메모리 블럭이 제공되는 단계;
상기 적어도 두 개의 메모리 블럭 중 비 선택된 메모리 블럭의 프로그램 또는 소거 상태를 확인하는 단계;
상기 비 선택된 메모리 블럭이 프로그램 상태일 경우, 상기 적어도 두 개의 메모리 블럭 중 선택된 메모리 블럭에 인가되는 드레인 선택 라인 전압과 소스 선택 라인 전압을 서로 상이하게 설정하는 단계;
상기 공통 소스 라인에 프리 소거 전압을 인가하는 동시에 상기 선택된 메모리 블럭에 드레인 선택 라인 전압 및 소스 선택 라인 전압을 인가하는 단계; 및
상기 공통 소스 라인에 소거 전압을 인가하는 반도체 메모리 장치의 동작 방법.
- 제 14 항에 있어서,
상기 비 선택된 메모리 블럭이 상기 프로그램 상태일 경우, 상기 드레인 선택 라인 전압은 상기 소스 선택 라인 전압보다 전위 레벨이 낮은 반도체 메모리 장치의 동작 방법.
- 제 14 항에 있어서,
상기 비 선택된 메모리 블럭이 소거 상태일 경우, 상기 선택된 메모리 블럭에 인가되는 상기 드레인 선택 라인 전압과 상기 소스 선택 라인 전압은 서로 동일한 전위 레벨을 갖는 반도체 메모리 장치의 동작 방법.
- 제 14 항에 있어서,
상기 프리 소거 전압 및 상기 소거 전압이 상기 공통 소스 라인에 인가될 때, 상기 비 선택된 메모리 블럭의 워드라인들, 드레인 선택 라인 및 소스 선택 라인에는 패스 전압이 인가되는 반도체 메모리 장치의 동작 방법.
- 제 14 항에 있어서,
상기 비 선택된 메모리 블럭의 상기 프로그램 또는 소거 상태를 확인하는 단계는 상기 비 선택된 메모리 블럭에 포함된 복수의 페이지들 중 선택된 하나의 페이지에 대한 리드 동작을 수행하여 상기 비 선택된 메모리 블럭이 프로그램 상태인지 소거 상태인지를 확인하는 반도체 메모리 장치의 동작 방법.
- 제 14 항에 있어서,
상기 비 선택된 메모리 블럭의 상기 프로그램 또는 소거 상태를 확인하는 단계는 상기 비 선택된 메모리 블럭에 포함된 복수의 페이지들을 동시에 리드하는 동작을 수행하여 상기 비 선택된 메모리 블럭이 프로그램 상태인지 소거 상태인지를 확인하는 반도체 메모리 장치의 동작 방법.
- 제 14 항에 있어서,
상기 비 선택된 메모리 블럭의 상기 프로그램 동작 수행 여부를 확인하는 단계는 상기 비 선택된 메모리 블럭에 포함된 캠셀들에 대한 리드 동작을 수행하여 상기 비 선택된 메모리 블럭이 프로그램 상태인지 소거 상태인지를 확인하는 반도체 메모리 장치의 동작 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160182710A KR102611851B1 (ko) | 2016-12-29 | 2016-12-29 | 반도체 메모리 장치 및 이의 동작 방법 |
| US15/642,606 US10146442B2 (en) | 2016-12-29 | 2017-07-06 | Control logic, semiconductor memory device, and operating method |
| US16/177,109 US10296226B2 (en) | 2016-12-29 | 2018-10-31 | Control logic, semiconductor memory device, and operating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160182710A KR102611851B1 (ko) | 2016-12-29 | 2016-12-29 | 반도체 메모리 장치 및 이의 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180077885A true KR20180077885A (ko) | 2018-07-09 |
| KR102611851B1 KR102611851B1 (ko) | 2023-12-11 |
Family
ID=62712372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160182710A KR102611851B1 (ko) | 2016-12-29 | 2016-12-29 | 반도체 메모리 장치 및 이의 동작 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US10146442B2 (ko) |
| KR (1) | KR102611851B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200034189A (ko) * | 2018-09-21 | 2020-03-31 | 에스케이하이닉스 주식회사 | 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치 |
| KR20200116795A (ko) * | 2019-04-02 | 2020-10-13 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것의 동작 방법 |
| US11024383B2 (en) | 2019-05-29 | 2021-06-01 | SK Hynix Inc. | Memory device, memory controller, and storage device including memory device and memory controller |
| KR20210080582A (ko) * | 2019-06-26 | 2021-06-30 | 샌디스크 테크놀로지스 엘엘씨 | 3d nand를 위한 소스측 프로그램, 방법 및 장치 |
| US11392322B2 (en) | 2020-03-11 | 2022-07-19 | SK Hynix Inc. | Memory system for read operation and operating method thereof |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111383694A (zh) * | 2018-12-30 | 2020-07-07 | 北京兆易创新科技股份有限公司 | 非易失性存储器及其操作方法 |
| KR20200114482A (ko) * | 2019-03-28 | 2020-10-07 | 에스케이하이닉스 주식회사 | 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 |
| US10658045B1 (en) * | 2019-05-15 | 2020-05-19 | Western Digital Technologies, Inc. | Enhanced solid-state drive write performance with background erase |
| KR20210011793A (ko) * | 2019-07-23 | 2021-02-02 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| JP2021093230A (ja) * | 2019-12-10 | 2021-06-17 | キオクシア株式会社 | 半導体記憶装置 |
| US12001716B2 (en) | 2021-03-30 | 2024-06-04 | Micron Technology, Inc. | Key-value data storage system using content addressable memory |
| US20220357876A1 (en) * | 2021-05-04 | 2022-11-10 | Micron Technology, Inc. | Programming content addressable memory |
| US11955175B2 (en) | 2021-05-18 | 2024-04-09 | Micron Technology, Inc. | Copy redundancy in a key-value data storage system using content addressable memory |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901083A (en) * | 1993-01-13 | 1999-05-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US20070147117A1 (en) * | 2005-12-27 | 2007-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US20130194868A1 (en) * | 2012-01-30 | 2013-08-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| KR20140028738A (ko) * | 2012-08-30 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR20140089792A (ko) * | 2013-01-07 | 2014-07-16 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US20150003156A1 (en) * | 2013-06-28 | 2015-01-01 | Sandisk Technologies Inc. | Nand flash word line management |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102200493B1 (ko) * | 2014-05-13 | 2021-01-11 | 삼성전자주식회사 | 3차원 메모리 장치 및 그것을 포함하는 저장 장치 |
-
2016
- 2016-12-29 KR KR1020160182710A patent/KR102611851B1/ko active IP Right Grant
-
2017
- 2017-07-06 US US15/642,606 patent/US10146442B2/en active Active
-
2018
- 2018-10-31 US US16/177,109 patent/US10296226B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901083A (en) * | 1993-01-13 | 1999-05-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US20070147117A1 (en) * | 2005-12-27 | 2007-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US20130194868A1 (en) * | 2012-01-30 | 2013-08-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| KR20140028738A (ko) * | 2012-08-30 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR20140089792A (ko) * | 2013-01-07 | 2014-07-16 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US20150003156A1 (en) * | 2013-06-28 | 2015-01-01 | Sandisk Technologies Inc. | Nand flash word line management |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200034189A (ko) * | 2018-09-21 | 2020-03-31 | 에스케이하이닉스 주식회사 | 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치 |
| KR20200116795A (ko) * | 2019-04-02 | 2020-10-13 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것의 동작 방법 |
| US11024383B2 (en) | 2019-05-29 | 2021-06-01 | SK Hynix Inc. | Memory device, memory controller, and storage device including memory device and memory controller |
| KR20210080582A (ko) * | 2019-06-26 | 2021-06-30 | 샌디스크 테크놀로지스 엘엘씨 | 3d nand를 위한 소스측 프로그램, 방법 및 장치 |
| US11392322B2 (en) | 2020-03-11 | 2022-07-19 | SK Hynix Inc. | Memory system for read operation and operating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US10296226B2 (en) | 2019-05-21 |
| US10146442B2 (en) | 2018-12-04 |
| KR102611851B1 (ko) | 2023-12-11 |
| US20190065059A1 (en) | 2019-02-28 |
| US20180188958A1 (en) | 2018-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102611851B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR102572610B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| US10388381B2 (en) | Semiconductor memory device and operating method thereof | |
| KR102669409B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20160136675A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR102452994B1 (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| US10360978B2 (en) | Semiconductor memory device for performing coding program and operating method thereof | |
| US10311956B2 (en) | Semiconductor memory device and operating method thereof | |
| KR20180059994A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20170111653A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20190050487A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR20180073885A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20170079832A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| US10672481B2 (en) | Semiconductor memory device and operating method thereof | |
| KR20170111657A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| US11361828B2 (en) | Semiconductor memory device and method of operating the same | |
| KR20170073980A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| US10679705B2 (en) | Controller and operating method thereof | |
| KR20170067497A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR20190038049A (ko) | 메모리 시스템 및 그것의 동작 방법 | |
| US10937511B2 (en) | Semiconductor memory device, memory system including controller, and method of operating controller | |
| US10839912B2 (en) | Semiconductor memory device, memory system including the semiconductor memory device, and operating method thereof | |
| KR20190028999A (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| KR20220081077A (ko) | 반도체 메모리 장치 및 이의 동작 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |