KR20210080582A - 3d nand를 위한 소스측 프로그램, 방법 및 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000015654 memory Effects 0.000 claims abstract description 127
- 238000009826 distribution Methods 0.000 claims abstract description 29
- 230000002159 abnormal effect Effects 0.000 claims abstract description 17
- 230000007547 defect Effects 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 11
- 230000005055 memory storage Effects 0.000 claims description 3
- 238000003860 storage Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JWZQBEUBJXSDPP-UHFFFAOYSA-N 5-cyclohexyl-6-methylpyrimidine-2,4-diamine Chemical compound CC1=NC(N)=NC(N)=C1C1CCCCC1 JWZQBEUBJXSDPP-UHFFFAOYSA-N 0.000 description 1
- 101100072002 Arabidopsis thaliana ICME gene Proteins 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
소스측 프로그래밍 방법 및 시스템이 제공된다. 메모리 어레이의 복수의 블록 중의 불량 트리거 블록이, 블록의 드레인측 선택 게이트의 임계 전압 분포를 결정하고 분포가 비정상인지를 결정함으로써 검출될 수 있다. 분포가 비정상이면, 블록은 다른 블록에서 고장을 유발할 수 있는 불량 트리거 블록이다. 블록이 불량 트리거 블록이면, 소스측 라인을 통해 불량 트리거 블록의 적어도 하나의 소스측 워드 라인에 0이 아닌 전압을 인가함으로써 불량 트리거 블록의 적어도 하나의 워드 라인에 대해 소스측 프로그래밍이 수행된다.
Description
관련 출원의 상호 참조
본 출원은 2019년 6월 26일자로 출원된 미국 정규 출원 제16/453,268호에 대한 우선권 및 그의 이익을 주장한다.
기술분야
예시적인 실시예들과 부합하는 시스템들, 장치들, 및 방법들은 3차원(3D) NAND 플래시 메모리들의 프로그래밍에 관한 것이며, 보다 구체적으로는 3D NAND 플래시 메모리 디바이스들의 소스측 프로그래밍에 관한 것이다.
3D NAND 플래시 메모리는 메모리 셀들이 다수의 층들로 수직으로 적층되는 비휘발성 플래시 메모리의 한 종류이다. 3D NAND는 비트당 더 낮은 가격으로 더 높은 밀도를 달성하기 위해서 2차원(2D) NAND 기술의 스케일링에서 직면한 문제들을 해소하기 위해 개발되었다.
메모리 셀은 전자 정보를 저장할 수 있는 전자 디바이스 또는 컴포넌트이다. 비휘발성 메모리는 플로팅-게이트 트랜지스터들, 전하 트랩 트랜지스터들, 또는 다른 트랜지스터들을 메모리 셀들로서 이용할 수 있다. 플로팅-게이트 트랜지스터 또는 전하 트랩 트랜지스터의 임계 전압을 조정하는 능력은 트랜지스터가, 단일 데이터 비트를 저장하는 단일-레벨 셀(SLC)과 같은, 비휘발성 저장 요소(즉, 메모리 셀)로서의 역할을 할 수 있게 한다. 몇몇 경우들에서 다수의 임계 전압들 또는 임계 전압 범위들을 프로그래밍하고 판독함으로써 메모리 셀당 하나 초과의 데이터 비트가 (예를 들어, 멀티-레벨 셀에서) 제공될 수 있다. 그러한 셀들은 셀당 2 비트를 저장하는 멀티-레벨 셀(MLC); 셀당 3 비트를 저장하는 트리플-레벨 셀(TLC); 및 셀당 4 비트를 저장하는 쿼드-레벨 셀(QLC)을 포함하지만, 이로 제한되지 않는다.
도 1은 예시적인 3D NAND 메모리(100)의 다이어그램을 예시한다. 메모리(100)는 실리콘 기판과 같은 기판(34) 위에 모놀리식으로 형성된 다수의 물리 층들을 포함한다.
저장 요소들, 예를 들어 메모리 셀들(301)은 물리 층들 내에 어레이들로 배열된다. 메모리 셀(301)은 워드 라인(300)과 전도성 채널(42) 사이의 전하 트랩 구조물(44)을 포함한다. 전하는 워드 라인(300)에 대한 전도성 채널(42)의 바이어싱을 통해 전하 트랩 구조물(44) 내로 주입되거나 그로부터 유출될 수 있다. 예를 들어, 전하 트랩 구조물(44)은 실리콘 질화물을 포함할 수 있고, 실리콘 이산화물과 같은 게이트 유전체에 의해 워드 라인(300) 및 전도성 채널(42)로부터 분리될 수 있다. 전하 트랩 구조물(44) 내의 전하의 양은 메모리 셀(301)의 판독 동작 동안 전도성 채널(42)을 통한 전류의 양에 영향을 미치며, 메모리 셀(301)에 저장된 하나 이상의 비트 값들을 나타낸다.
3D 메모리(100)는 다수의 소거 블록들(80)을 포함한다. 각각의 블록(80)은 워드 라인들(300)의 스택을 포함하는 물리 층들의 "수직 슬라이스"를 포함한다. 다수의 전도성 채널들(42)(도 1에 도시된 바와 같이, 실질적으로 수직 배향을 가짐)이 워드 라인들(300)의 스택을 통해 연장된다. 각각의 전도성 채널(42)은 각각의 워드 라인(300) 내의 저장 요소에 결합되어, 전도성 채널(42)을 따라 연장되는 저장 요소들의 NAND 스트링을 형성한다. 도 1은 예시의 명료함을 위해 3개의 블록(80), 각각의 블록(80) 내의 5개의 워드 라인(300), 및 각각의 블록(80) 내의 3개의 전도성 채널(42)을 예시한다. 그러나, 3D 메모리(100)는 3개 초과의 블록, 블록당 5개 초과의 워드 라인, 및 블록당 3개 초과의 전도성 채널을 가질 수 있다.
판독/기입 회로부(68)가 다음의 다수의 전도성 라인들을 통해 전도성 채널들(420)에 결합된다: 전도성 채널들의 제1 단부(예컨대, 기판(34)으로부터 가장 멀리 떨어져 있는 단부)에 있는 제1 비트 라인(BL0), 제2 비트 라인(BL1), 및 제3 비트 라인(BL2)으로서 예시된 비트 라인들, 및 전도성 채널들의 제2 단부(예컨대, 기판(234)에 더 가까운 또는 그 내에 있는 단부)에 있는 제1 소스 라인(SL0), 제2 소스 라인(SL1), 및 제3 소스 라인(SL2)으로서 예시된 소스 라인들. 판독/기입 회로부(68)는 "P"개의 제어 라인들을 통해 비트 라인들(BL0-BL2)에 결합되고, "M"개의 제어 라인들을 통해 소스 라인들(SL0-SL2)에 결합되고, "N"개의 제어 라인들을 통해 워드 라인들(300)에 결합되는 것으로서 예시되어 있다. P, M, 및 N 각각은 3D 메모리(100)의 특정 구성에 기초하여 양의 정수 값을 가질 수 있다.
전도성 채널들(42) 각각은 제1 단부에서 비트 라인(BL)에, 그리고 제2 단부에서 소스 라인(SL)에 결합된다. 따라서, 전도성 채널들(42)의 그룹이 특정 비트 라인(BL)에 그리고 상이한 소스 라인들(SL)에 직렬로 결합될 수 있다.
각각의 전도성 채널(42)이 단일 전도성 채널로서 예시되어 있지만, 전도성 채널들(42) 각각은 스택 구성인 다수의 전도성 채널들을 포함할 수 있음에 유의한다. 스택형 구성의 다수의 전도성 채널들은 하나 이상의 커넥터들에 의해 결합될 수 있다. 또한, 당업자에 의해 이해될 바와 같이 추가적인 층들 및/또는 트랜지스터들(예시되지 않음)이 포함될 수 있다.
판독/기입 회로부(68)는 3D 메모리(100)에 대해 수행되는 판독 및 기입 동작들을 가능하게 하고/하거나 유발한다. 예를 들어, 데이터가 워드 라인(300)에 결합된 저장 요소들에 저장될 수 있고, 판독/기입 회로부(68)가 하나 이상의 감지 블록들(36)을 사용하여 메모리 셀들(301)로부터 비트 값들을 판독할 수 있다. 다른 예로서, 판독/기입 회로부(68)는 워드 라인들(300), 비트 라인들(BL), 및 소스 라인들(SL)에 결합된 제어 라인들에 선택 신호들을 인가하여 프로그래밍 전압(예컨대, 전압 펄스 또는 일련의 전압 펄스들)이 선택된 워드 라인(300)의 선택된 저장 요소(들)(44)에 걸쳐 인가되게 할 수 있다.
도 2는 3D NAND 워드 라인(WL)을 프로그래밍하는 관련 기술 방법을 예시한다. 프로그램 커맨드가 수신될 때(101), 프로그램 루프(120)가 개시되고, 프로그램 루프의 다수의 반복들(1, 2, ... n)이 수행된다. "프로그램 루프"는 프로그래밍 펄스를 포함하고 다른 프로그래밍 펄스가 발행될 때까지 또는 특정 프로그램 절차가 종료될 때까지 연장되는 기간이다.
전통적으로, NAND 메모리는 드레인측으로부터 프로그래밍되는데, 이는 데이터가 비트 라인들로부터 로딩됨을 의미한다. 프로그래밍될 셀들은 0V로 바이어싱되고 (예를 들어, 3V 또는 VddSA로) 금지된다. 프로그래밍 동안, 선택된 워드 라인 위의 워드 라인들(즉, 드레인측 워드 라인들)은 턴 온되는 반면, 소스측 워드 라인들은 차단된다.
각각의 3D NAND 메모리는 2개의 평면으로 분할되고 감지 증폭기에 접속된 복수의 블록(예를 들어, 2000개의 블록)을 포함한다. 하나 이상의 블록이 예를 들어 제조로 인한 결함을 포함하는 것은 드물지 않다. 결함으로 인해 적절히 기능하지 않는 블록은 "불량 블록"으로 지칭된다. 불량 블록이 발견될 때, 그것은 불량 블록으로 식별된다. NAND 회로는 어느 블록들이 작동하고 있고 어느 것들이 작동하지 않고 있는지를 명시하는 매핑을 갖고, 불량 블록은 플래그에 의해 마킹될 수 있다. 사용자 동작들 동안, NAND 회로는 사용자가 불량 블록에 액세스할 수 있게 하지 않을 것이다. 이론상으로, 불량 블록은 그 자체가 기능하지 않지만, 그것은 또한 임의의 다른 블록들에 영향을 미치지 않는다.
예시적인 실시예들은 적어도 위의 문제들 및/또는 불리한 점들과 위에 기술되지 않은 다른 불리한 점들을 해소할 수 있다. 또한, 예시적인 실시예들은 위에 기술된 불리한 점들을 극복하도록 요구되지 않으며, 위에 기술된 문제들 중 임의의 것을 극복하지 않을 수 있다.
예시적인 실시예의 태양에 따르면, 비휘발성 메모리 저장 시스템은 메모리 셀들의 복수의 블록을 포함하는 메모리 셀 어레이; 및 검출 회로를 포함한다. 검출 회로는 메모리 셀들의 복수의 블록 중 의심되는 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하고; 임계 전압 분포가 비정상인지를 결정하고; 임계 전압이 비정상이라고 결정한 때, 의심되는 블록이 불량 트리거 블록이라고 결정하도록 구성된다.
다른 예시적인 실시예의 태양에 따르면, 비휘발성 메모리 저장 시스템은 메모리 셀들의 복수의 블록을 포함하는 메모리 셀 어레이; 및 프로그래밍 회로를 포함한다. 프로그래밍 회로는, 복수의 블록 중의 블록이 결함을 포함한다고 결정한 때, 블록을 불량 블록으로서 마킹하도록 구성된 마킹 회로; 불량 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하고, 임계 전압 분포가 비정상인지를 결정하도록 구성된 검출 회로; 및 임계 전압이 비정상이라고 결정한 때, 메모리 셀 어레이의 소스측을 통해 불량 블록의 적어도 하나의 워드 라인에 전압을 인가하도록 구성된 소스측 프로그래밍 회로를 포함한다.
메모리 셀 어레이는 3D NAND 플래시 메모리일 수 있다.
소스측 프로그래밍 회로는 불량 블록의 드레인측 비트 라인 및 드레인측 선택 게이트를 0V에서 구동하고; 불량 블록의 소스측 선택 게이트에 0이 아닌 전압을 인가하고; 불량 블록에 접속된 소스 라인을 0V에서 구동함으로써 적어도 하나의 워드 라인에 전압을 인가할 수 있다.
다른 예시적인 실시예의 태양에 따르면, 메모리 셀 어레이 내의 불량 트리거 블록을 검출하는 방법이 제공되며, 메모리 셀 어레이는 메모리 셀들의 복수의 블록을 포함한다. 방법은 메모리 셀들의 복수의 블록 중 의심되는 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하는 단계; 임계 전압 분포가 비정상인지를 결정하는 단계; 및 임계 전압 분포가 비정상이라고 결정한 때, 의심되는 블록이 불량 트리거 블록이라고 결정하는 단계를 포함한다.
다른 예시적인 실시예의 태양에 따르면, 프로그래밍 방법은 메모리 셀 어레이의 복수의 블록 중의 블록이 결함을 포함한다고 결정하는 단계; 블록이 결함을 포함한다고 결정한 때, 블록을 불량 블록으로서 마킹하는 단계; 불량 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하는 단계; 임계 전압 분포가 비정상인지를 결정하는 단계; 및 임계 전압 분포가 비정상인 경우, 메모리 셀 어레이의 소스측을 통해 불량 블록의 적어도 하나의 워드 라인에 전압을 인가하는 단계를 포함한다.
메모리 셀 어레이는 3D NAND 플래시 메모리일 수 있다.
메모리 셀 어레이의 소스측을 통한 불량 블록의 적어도 하나의 워드 라인에의 전압의 인가는 불량 블록의 드레인측 비트 라인 및 드레인측 선택 게이트를 0V에서 구동하는 것; 불량 블록의 소스측 선택 게이트에 0이 아닌 전압을 인가하는 것; 및 불량 블록에 접속된 소스 라인을 0V에서 구동하는 것을 포함할 수 있다.
다른 예시적인 실시예의 태양에 따르면, 비휘발성 컴퓨터 판독가능 매체에는, 프로세서에 의해 실행될 때, 프로세서로 하여금 전술된 바와 같은 방법들 중 하나 이상을 실행하게 하는 프로그램이 기록되어 있다.
위의 그리고/또는 다른 태양들이 첨부 도면들과 관련하여 취해진, 예시적인 실시예들의 하기 설명으로부터 명백해지고 보다 쉽게 인식될 것이다.
도 1은 예시적인 3D NAND 메모리의 다이어그램을 예시한다.
도 2는 3D NAND 워드 라인(WL)을 프로그래밍하는 관련 기술 방법을 예시한다.
도 3은 예시적인 실시예에 따른, 불량 트리거 블록을 보여주는 3D NAND 메모리의 한 부분의 개략 단면도를 예시한다.
도 4는 예시적인 실시예에 따른, 불량 트리거 블록(BTB) 및 양호 블록의 개략도를 제공한다.
도 5는 예시적인 실시예에 따른 2개의 상태에서의 양호 블록 및 불량 트리거 블록의 개략도를 제공한다.
도 6a는 관련 기술의 드레인측 프로그래밍 동안의 블록의 다양한 라인들의 상태들을 예시한다.
도 6b는 예시적인 실시예에 따른 소스측 프로그래밍 동안의 블록의 다양한 라인들의 상태들을 예시한다.
도 7은 예시적인 실시예에 따른, 불량 트리거 블록 격리의 방법을 예시하는 흐름도이다.
도 8a는 예시적인 정상 Vt 분포를 예시한다.
도 8b는 예시적인 비정상 Vt 분포를 예시한다.
도 9는 예시적인 실시예에 따른, 다이 분류 프로세스에서의 소스측 프로그래밍을 포함하는 프로그래밍 방법의 흐름도를 예시한다.
도 10은 예시적인 실시예에 따른, 정규 사용자 동작의 동안의 소스측 프로그래밍을 포함하는 프로그래밍 방법의 흐름도를 예시한다.
도 11은 예시적인 실시예에 따른, 소스측 프로그래밍을 포함하는 소거 방법의 흐름도를 예시한다.
도 12는 예시적인 실시예에 따른 시스템 및 디바이스를 예시하는 개략 블록 다이어그램이다.
도 13은 예시적인 실시예에 따른 프로그램 회로를 예시하는 블록 다이어그램이다.
도 1은 예시적인 3D NAND 메모리의 다이어그램을 예시한다.
도 2는 3D NAND 워드 라인(WL)을 프로그래밍하는 관련 기술 방법을 예시한다.
도 3은 예시적인 실시예에 따른, 불량 트리거 블록을 보여주는 3D NAND 메모리의 한 부분의 개략 단면도를 예시한다.
도 4는 예시적인 실시예에 따른, 불량 트리거 블록(BTB) 및 양호 블록의 개략도를 제공한다.
도 5는 예시적인 실시예에 따른 2개의 상태에서의 양호 블록 및 불량 트리거 블록의 개략도를 제공한다.
도 6a는 관련 기술의 드레인측 프로그래밍 동안의 블록의 다양한 라인들의 상태들을 예시한다.
도 6b는 예시적인 실시예에 따른 소스측 프로그래밍 동안의 블록의 다양한 라인들의 상태들을 예시한다.
도 7은 예시적인 실시예에 따른, 불량 트리거 블록 격리의 방법을 예시하는 흐름도이다.
도 8a는 예시적인 정상 Vt 분포를 예시한다.
도 8b는 예시적인 비정상 Vt 분포를 예시한다.
도 9는 예시적인 실시예에 따른, 다이 분류 프로세스에서의 소스측 프로그래밍을 포함하는 프로그래밍 방법의 흐름도를 예시한다.
도 10은 예시적인 실시예에 따른, 정규 사용자 동작의 동안의 소스측 프로그래밍을 포함하는 프로그래밍 방법의 흐름도를 예시한다.
도 11은 예시적인 실시예에 따른, 소스측 프로그래밍을 포함하는 소거 방법의 흐름도를 예시한다.
도 12는 예시적인 실시예에 따른 시스템 및 디바이스를 예시하는 개략 블록 다이어그램이다.
도 13은 예시적인 실시예에 따른 프로그램 회로를 예시하는 블록 다이어그램이다.
이제 첨부 도면들에 예시된 예시적인 실시예들을 상세히 참조할 것이며, 첨부 도면들에서 유사한 도면 부호들은 전체에 걸쳐 유사한 요소들을 지시한다. 이와 관련하여, 예시적인 실시예들은 상이한 형태들을 가질 수 있고, 본 명세서에 기재된 설명들로 제한되는 것으로 해석되지 않을 수 있다.
본 명세서에서 사용될 때 용어들 "포함한다", "포함하는", "포괄한다", 및/또는 "포괄하는"은 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 이해될 것이다.
용어들 "제1", "제2", "제3" 등 및 "1차", "2차", "3차" 등이 다양한 동작들, 요소들, 컴포넌트들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이러한 동작들, 요소들, 컴포넌트들, 영역들, 층들 및/또는 섹션들은 이러한 용어들에 의해 제한되지 않을 수 있음이 추가로 이해될 것이다. 이러한 용어들은 단지 하나의 요소, 컴포넌트, 영역, 층 또는 섹션을 다른 요소, 컴포넌트, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다.
본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 관련된 열거된 항목들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다. 요소들의 목록에 후행할 때 "~ 중 적어도 하나"와 같은 표현들은 요소들의 전체 목록을 수식하며, 목록 중의 개개의 요소들을 수식하지 않는다. 또한, 본 명세서에 기재된 "유닛", "-기(-er, -or)", "모듈" 및 "유닛"과 같은 용어들은 적어도 하나의 기능 또는 동작을 수행하기 위한 요소를 지칭하며, 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다.
다양한 용어들이 특정 시스템 컴포넌트들을 지칭하는 데 사용된다. 상이한 회사들이 소정 컴포넌트를 상이한 명칭들로 지칭할 수 있다 - 본 문서는 명칭이 상이하지만 기능은 상이하지 않은 컴포넌트들을 구별하려 하지 않는다.
이러한 예시적인 실시예들이 속하는 기술 분야의 당업자에게 명백한 이러한 예시적인 실시예들의 내용들의 상세한 설명은 본 명세서로부터 생략될 수 있다.
본 설명은 3D NAND 메모리 디바이스들을 참조한다. 그러나, 본 명세서의 설명은 다른 메모리 디바이스들에 마찬가지로 적용될 수 있음을 이해해야 한다.
본 명세서에서 사용되는 바와 같이, 용어 "메모리"는 반도체 메모리를 의미한다. 반도체 메모리의 유형들은 휘발성 메모리 및 비휘발성 메모리를 포함한다. 비휘발성 메모리는 비휘발성 메모리가 전원(예를 들어, 배터리)에 접속되어 있지 않을 때에도 정보가 저장 및 보유될 수 있게 한다. 비휘발성 메모리의 예들은 플래시 메모리(예컨대, NAND-타입 및 NOR-타입 플래시 메모리), EEPRQM(Electrically Erasable Programmable Read-Only Memory), 강유전체 메모리(예컨대, FeRAM), 자기저항성 메모리(예컨대, MRAM), STT-RAM 또는 STT-MRAM(spin-transfer torque magnetic random access memory), 저항성 랜덤 액세스 메모리(예컨대, ReRAM 또는 RRAM) 및 상변화 메모리(예컨대, PRAM 또는 PCM)를 포함하지만, 이로 제한되지 않는다.
위에서 논의된 바와 같이, 이론상으로, 불량 블록은 다른 블록들의 기능에 영향을 미치지 않는다.
그러나, 소정 경우들에서, 불량 블록인 것으로 결정된 블록이 다른 블록들에 영향을 미칠 것임이 본 발명자들에 의해 발견되었다. 그러한 불량 블록은 "불량 트리거 블록"(BTB) - 전기적으로 독립적이지 않기 때문에 하나 이상의 다른 블록의 고장을 트리거할 수 있는 불량 블록 - 으로 지칭된다.
도 3은 불량 트리거 블록을 보여주는 3D NAND의 한 부분의 개략 단면도를 예시한다. 불량 트리거 블록들은 다양한 상이한 방식들 중 임의의 방식으로 형성되는, 많은 상이한 유형의 결함들 중 임의의 결함을 포함할 수 있으며, 도 3은 하나의 예시적인 유형의 불량 트리거 블록을 예시한다. 3D NAND는 복수의 메모리 홀(315)에 접속된 비트 라인들(310), 및 워드 라인들(320)의 층들을 포함한다. 이 예에서 블록들 중 하나에 결함(350)이 있다. 결함은 워드 라인들의 텅스텐을 통해 형성된다.
결함(350)으로 인해, 불량 트리거 블록 자체는 기능하지 않는데, 그 이유는 결함(350)이 워드 라인들(320) 및 드레인측 선택 게이트(SGD)에서 단절을 유발하기 때문이다. 각각의 블록은 어레이의 제1 측 및 어레이의 제2 측 중 어느 하나로부터 구동될 수 있으며, 신호는 워드 라인의 하나의 측으로부터 어레이의 다른 측으로 전파한다. 예를 들어, 도 3에서, 선택 게이트 드레인(SGD)은, 화살표 A에 의해 도시된 바와 같이, 좌측으로부터 우측으로 구동되어, 이상적으로 워드 라인을 통해 어레이의 다른 측으로 전파할 수 있다. 그러나, 블록에서의 결함(350)으로 인해, 어레이의 좌측으로부터 SGD 상에서 전파하는 신호 A는 y 방향으로 워드 라인들을 가로지르고 또한 +/- z 방향으로 연장되는 결함(350)을 지나서 계속될 수 없다. SGD 드라이버 상에서 시작된 임의의 신호는 어레이의 반대편 측으로 전파할 수 없다.
따라서, 불량 트리거 블록은 기능할 수 없다. 추가적으로, 그러나, 결함(350)은 또한 동일한 EOC 그룹 내의 다른 "양호" 블록들이 오기능하게 할 수 있다.
판독/검증 감지 동작 동안, 블록들의 그룹("EOC 그룹")이 함께 바이어스된다. 불량 트리거 블록(BTB)이 EOC 그룹에 포함될 때, 동일한 EOC에서 양호 블록을 프로그래밍하는 프로세스에서, 불량 트리거 블록 내의 워드 라인이 바이어스된다. 도 3에서 볼 수 있는 바와 같이, 워드 라인(WL63)은 결함(350)에 인접한 영역을 포함한다. 따라서, 불량 트리거 블록 내의 워드 라인(WL63)이 바이어스될 때, EOC 바이어스 전압은 또한, 도 3에 화살표 B에 의해 도시된 바와 같이, 결함(350) 위쪽으로 전도된다. 이것은, 불량 블록의 소스측이 0V에 있어야 하는 경우에, 불량 블록 내의 SGD가 EOC 바이어스로 충전되었다는 것을 의미한다.
도 4는 불량 트리거 블록(BTB) 및 양호 블록의 개략도를 제공한다. EOC 바이어스가 인가된 후에 양호 블록의 프로그래밍이 계속될 때, 도 4에 도시된 바와 같이, 양호 블록 내의 프로그램 비트 라인은 0V에서 구동되고, 양호 블록 내의 금지 비트 라인은 금지 전압(예를 들어, 2.5V)에서 구동된다. 이어서 불량 트리거 블록 내의 SGD 상의 원치 않는 EOC 바이어스로 인해 문제가 발생한다. 불량 트리거 블록과 양호 블록은 양호 블록에서 금지 비트 라인으로서 작용하는 비트 라인을 통해 접속된다. 불량 트리거 블록 내의 SGD가 0V보다는 EOC 트리거 전압에 있기 때문에, 비트 라인 상의 금지 전압은 도 4에 도시된 누설 경로 내의 메모리 홀을 따라 전도될 것이다. 불량 트리거 블록을 통한 이러한 누설 경로는 비트 라인에서의 금지 전압을 의도된 것보다 낮게 끌어내린다(예를 들어, 2.5V로부터 2V 또는 1V로). 금지 비트 라인 상의 이러한 더 낮은 전압은 그것이 양호 셀에서 금지 전압으로서 기능하지 않으며, 금지되어야 하는 양호 블록 내의 셀이 실제로 프로그래밍될 것임을 의미한다.
도 5는 제1 예시적인 실시예에 따른 2개의 상태에서의 양호 블록 및 불량 트리거 블록의 개략도를 제공한다.
도 5에서 좌측에 도시된 바와 같이, 그리고 도 4에 대하여 위에서 논의된 바와 같이, 공통 비트 라인이 금지 전압을 전도할 때, 그것은 불량 트리거 블록 내의 누설 경로를 따라 전도되어 양호 블록이 고장나게 한다. 하나의 해결책은 불량 블록 내의 누설 경로를 차단하는 것이다. 이러한 예시적인 방법에 따르면, 불량 트리거 블록이 식별될 때, 불량 트리거 블록 내의 워드 라인들(WL0, WL1 및 WL2)은 하이 Vt 상태(예컨대, 5V 또는 7V)로 프로그래밍되며, 따라서 그것은 EOC 블록 상에서 동작하는 임의의 전압보다 더 높고, 그 후에 인가되는 어떤 전압도 대응하는 트랜지스터들을 턴 온시킬 수 없고, 이에 따라 도 5에서 우측에 도시된 바와 같이 누설 경로를 차단한다.
전술한 바와 같이, SGD의 프로그래밍은 동일한 EOC 내의 불량 트리거 블록의 존재로 인해 양호 블록에서의 프로그래밍 실패를 유발한다. 따라서 제2 예시적인 실시예는 SGD가 오프인 채로 있는 프로그래밍 방법을 제공한다.
도 6a는 관련 기술 드레인측 프로그래밍 동안의 비트 라인(BL), SGD, 드레인측 비선택된 워드 라인들(WL들), 선택된 워드 라인들(WL들), 소스측 비선택된 WL들, 소스측 선택 게이트(SGS), 하부 소스측 선택 게이트(SGSB), 및 메모리 셀 소스 라인(CELSRC)의 상태들을 예시한다.
전술한 바와 같이, 관련 기술에 따르면, 프로그래밍은 드레인측 프로그래밍이며, 이는 선택된 워드 라인 위의(즉, 프로그래밍될 워드 라인의 드레인측의) 임의의 것이 턴 온되고 선택된 워드 라인 아래의(즉, 프로그래밍될 워드 라인의 소스측의) 임의의 것이 차단된다는 것을 의미한다. 프로그래밍 신호는 드레인측의 비트 라인으로부터 전달되는 반면, 선택된 셀 아래의 소스측은 차단된다.
프로그래밍은 프리차지 단계 및 프로그램 단계를 포함한다. 프리차지 단계 동안, 0V가 프로그램 비트 라인(BL) 상에 놓이고 금지 전압이 금지 라인(점선) 상에 놓인다. SGD 전압은 프리차지 단계 및 프로그램 단계 둘 모두 동안 높다. 드레인측 비선택된 WL들이 또한 프리차지 단계 및 프로그램 단계 둘 모두 동안 턴 온되며, 따라서 대응하는 트랜지스터들이 턴 오프된다. 프리차지 전압(VCHPCH) 및 프로그램 전압(VPGM)은, 각각, 프리차지 단계 및 프로그램 단계 동안 선택된 워드 라인에 인가된다. 소스측 비선택된 WL들에 얼마간의 전압이 존재한다. 특히, 소스측 선택 게이트(SGS) 및 하부 소스측 선택 게이트(SGSB)는 턴 오프된다. 메모리 셀 소스 라인(CELSRC)은 소스측 전압을 제공하고, 예를 들어, 소스측 선택 게이트(SGS) 및 하부 소스측 선택 게이트(SGSB)가 완벽하게 차단되는 것을 보장하기 위해 약 2.5V로 램프 업된다.
도 6b는 제1 예시적인 실시예에 따른 소스측 프로그래밍 동안의 비트 라인(BL), SGD, 드레인측 비선택된 WL들, 선택된 WL들, 소스측 비선택된 WL들, 소스측 선택 게이트(SGS), 하부 소스측 선택 게이트(SGSB), 및 메모리 셀 소스 라인(CELSRC)의 상태들을 예시한다.
제1 예시적인 실시예에 따르면, 관련 기술 드레인측 프로그래밍과는 대조적으로, 드레인측 비트 라인(BL) 및 SGD는 0V로 유지되고, 그에 의해 차단되며, VPGM이 소스측으로부터 인가된다. 이 실시예에서, 소스측 선택 게이트 및 하부 소스측 선택 게이트는 소스측 트랜지스터들이 턴 온되는 것을 보장하기 위해 VSGS에서 구동된다. 동시에 셀측 소스 라인(CELSRC)은 0V에서 구동된다. 이에 따라, 관련 기술 드레인측 프로그래밍과는 대조적으로, 제2 예시적인 실시예에 따르면, 0V는 드레인측보다는 소스측으로부터 선택된 셀로 전달된다.
소스측 프로그래밍이 구현될 수 있는 3개의 상황이 있다. 예를 들어, 다이 분류 프로세스 동안, 웨이퍼 제조 후, 제조 동안. 다이 분류 프로세스에서, 소스측 프로그래밍이 구현될 수 있는 테스트들이 수행된다. 소스측 프로그래밍은 또한 정규 사용자 동작 동안 그리고/또는 소거 동작 동안 구현될 수 있다.
도 7은 제2 예시적인 실시예에 따른, 불량 트리거 블록 격리의 방법을 예시하는 흐름도이다. 정규 사용자 동작(1001) 동안, 불량 블록 검출이 수행된다(1002). 블록이 불량 블록이 아니라고 결정되면(1003: 아니오), 정규 사용자 동작은 계속된다(1001). 블록이 불량 블록이라고 결정되면(1003: 예), 블록은 불량으로서 마킹된다(1004). 이어서 불량 블록이 불량 트리거 블록인지가 결정된다. 이를 위해, SGD 임계 전압(SGD Vt)이 검출된다(1005). 이상적으로, SGD Vt는, 도 8a에 도시된 바와 같이, 매우 좁은 Vt 분포(예를 들면, 2.5V를 중심으로 함)이어야 한다. 그러한 좁은 SGT Vt 분포가 검출되면, 블록은 불량 블록인 것으로, 그러나 불량 트리거 블록은 아닌 것으로 결정된다(1006: 예). 그러나, 불량 트리거 블록에서와 같이, 개방 회로가 있다면, SGD Vt 분포는, 예를 들어, 도 8b에 도시된 바와 같이, 매우 높은 좌측 테일을 갖는 넓은 분포일 것이다. 비정상 SGD Vt 분포가 검출되면, 블록은 불량 트리거 블록인 것으로 결정된다(1006: 아니오). 이 경우에, 불량 트리거 블록 내의 워드 라인들(WL0, WL1, 및 WL2)은 위에서 논의된 바와 같이 하이 Vt 상태로 프로그래밍된다(1007).
도 9는 제3 예시적인 실시예에 따른, 다이 분류 프로세스에서의 소스측 프로그래밍을 포함하는 프로그래밍 방법의 흐름도를 예시한다. 이러한 예시적인 방법에 따르면, 다이 분류 프로세스(3001) 동안, 불량 블록이 검출될 수 있다(3002). 이 실시예에 따르면, 검출된 불량 블록은 성장 불량 블록(GBB)일 수 있다(3003). 다음의 2개의 상이한 유형의 불량 블록들이 있을 수 있다: 처음부터 불량인 불량 블록, 및 양호 블록으로서 시작하지만, 시간이 지남에 따라, 결함을 발생시키는 불량 블록. 이 경우에, 결함은 "성장"되고, 불량 블록은 성장 불량 블록(GBB)으로 지칭될 수 있다. 블록이 불량 블록이 아니면(3003: 아니오), 다이 분류 프로세스는 그것이 종료(3009)될 때까지 계속된다(3008). 블록이 불량 블록인 것으로 결정되면(3003: 예), 블록은 불량 블록으로서 마킹되고(3004), 블록이 불량 트리거 블록인지가 결정된다(3005). 이 실시예에서, 블록이 불량 트리거 블록인지의 결정(3005 및 3006)은 도 7에 대하여 전술한 것과 동일하며, 여기서는 반복되지 않을 것이다. 이 경우에, 블록이 불량 트리거 블록인 것으로 결정되면(3006: 아니오), 소스측 프로그래밍이 워드 라인들(WL2, WL1, 및 WL0)에 대해 수행된다. 여기서 3개의 워드 라인이 소스측 프로그래밍에 대하여 설명된다는 점에 유의해야 한다. 그러나, 이러한 동작의 소스측 프로그래밍은 당업자에 의해 이해될 바와 같이 다양한 수의 워드 라인들 중의 임의의 것에 대해 수행될 수도 있다.
도 10은 제4 예시적인 실시예에 따른, 정규 사용자 동작 동안의 소스측 프로그래밍을 포함하는 프로그래밍 방법의 흐름도를 예시한다. 이러한 예시적인 방법에 따르면, 정규 사용자 동작(4001) 동안, 불량 블록이 검출될 수 있다(4002). 이 실시예에서, 불량 블록의 발견(4003), 불량 블록의 마킹(4004), 및 불량 블록이 불량 트리거 블록인지의 결정(4005 및 4006)은 도 7 및 도 9에 대하여 전술한 바와 동일하며, 여기서는 반복되지 않을 것이다. 이 경우에, 불량 블록이 불량 트리거 블록인 것으로 결정되면(4006: 아니오), 소스측 프로그래밍이 수행된다(4007).
도 11은 제5 예시적인 실시예에 따른, 소스측 프로그래밍을 포함하는 소거 방법의 흐름도를 예시한다. 이러한 예시적인 방법에 따르면, 소거 방법은, 블록을 소거하기 전에, 몇몇 프로그래밍 동작들을 수행하는 단계를 포함한다. 이것은 "소프트 프로그래밍"으로 불린다. 블록에 대해 프로그래밍이 수행된 후에, 셀들은 상이한 Vt 상태들을 가질 것이다. 이러한 상황에서, 소거가 수행되면, 이미 소거된 셀들은 "과잉 소거"되는 문제를 가질 것이다. 따라서, Vt 상태들이 유사하고 과잉 소거가 발생하지 않을 상태에 있는 것을 보장하기 위해, 소거 전에, 소프트 프로그래밍이 수행된다. 제4 예시적인 실시예의 방법에서, 소거 커맨드가 수신될 때(5001), 소스측 소프트 프로그래밍이 수행된다(5002). 이 동작에서, 소프트 프로그래밍은 소스측으로부터 수행된다. 이어서, 블록이 소거되고(5003), 방법이 완료된다(5004).
도 12는 예시적인 실시예에 따른, 도 6a, 도 6b, 도 7, 도 9, 도 10 및 도 11에 대하여 논의된 예시적인 실시예들 중 임의의 하나 이상의 실시예의 방법들을 구현하도록 구성된 시스템(200) 및 디바이스(250)를 예시하는 개략 블록 다이어그램이다. 컴퓨팅 디바이스(250)는 메모리 디바이스(220)의 메모리 매체(222)를 위한 하나 이상의 프로그램 회로들(240)을 포함한다.
메모리 디바이스(220)는, 적어도 부분적으로, 프로세서(211), 휘발성 메모리(212), 및 통신 인터페이스(213)를 포함할 수 있는 컴퓨팅 디바이스(250)의 메모리 시스템(200) 상에서 동작하고/하거나 그와 통신할 수 있다. 프로세서(211)는 하나 이상의 중앙 처리 장치들(CPU), 하나 이상의 범용 프로세서들, 하나 이상의 주문형 프로세서들, 하나 이상의 프로세서 코어들 등을 포함할 수 있다.
프로그램 회로(240)는 메모리 매체들(222)의 어레이에 인접하게 그리고/또는 그 옆에, 메모리 요소(223)의 에지 및/또는 주변에 또는 그를 향해 배치될 수 있다. 대안적으로, 프로그램 회로는 메모리 매체들(222)의 어레이와는 상이한, 집적 회로 디바이스의 레벨, 층, 및/또는 평면 상에 배치될 수 있다(예컨대, 어레이와 평행하고 그로부터 오프셋된, 어레이 아래의 CMOS 또는 다른 회로 등). 프로그램 회로(240)는, 예를 들어, 불량 블록 검출을 자동으로 수행하는 것, 불량 블록을 "불량"으로서 자동으로 마킹하는 것, SGD Vt 검출을 자동으로 수행하는 것, 검출된 SGD Vt 분포가 정상인지를 자동으로 결정하는 것; 드레인측 라인들(드레인측 BL 및 SGD를 포함함)을 0V로 자동으로 유지하는 것, 및 소스측으로부터 하나 이상의 워드 라인에 프로그램 전압을 자동으로 인가하는 것을 포함하지만 이로 제한되지 않는 본 명세서에 설명된 예시적인 실시예들의 방법들의 동작들을 자동으로 수행할 수 있다.
도 13은 예시적인 실시예에 따른 프로그램 회로를 예시하는 블록 다이어그램이다. 프로그램 회로(240)는 소스측 프로그래밍 회로(251), 검출 회로(253), 및 마킹 회로(252)를 포함한다. 상태 소스측 프로그래밍 회로는 드레인측 라인들이 0V로 유지되고 프로그래밍 전압이 소스측으로부터 인가되는 하나 이상의 프로그램 루프 및/또는 하나 이상의 추가적인 프로그램 루프를 실행하거나 전달하도록 구성된 임의의 회로일 수 있다. 예를 들어, 소스측 프로그래밍 회로(251)는 도 6a, 도 6b, 도 7, 도 9, 도 10 및 도 11에 대하여 본 명세서에 설명된 바와 같은 동작들(1007, 2002A, 2002B, 3007, 4007, 및 5002) 중 임의의 하나 이상을 수행하도록 구성될 수 있다.
검출 회로는, 본 명세서에 설명된 바와 같이, 블록이 불량 블록인지를 그리고/또는 불량 블록이 불량 트리거 블록인지를 결정하도록 구성된 임의의 회로일 수 있다. 예를 들어, 검출 회로는 도 6a, 도 6b, 도 7, 도 9 및 도 10을 참조하여 본 명세서에 설명된 바와 같은 동작들(1002, 1003, 1005, 1006, 2001, 30002, 3003, 3005, 3006, 4002, 4003, 4005, 및 4006) 중 임의의 하나 이상을 수행하도록 구성될 수 있다.
마킹 회로(252)는, 본 명세서에 설명된 바와 같이, 블록을 트리거 블록으로서 마킹하도록 구성된 임의의 회로일 수 있다.
메모리 디바이스(250)는 컴퓨팅 디바이스(210)에 대하여 임의의 하나 이상의 다양한 위치들에 배치될 수 있고, 하나 이상의 인쇄 회로 보드들, 저장 하우징들, 및/또는 다른 기계적 및/또는 전기적 지지 구조물들 상에 배치된 반도체 칩들 또는 패키지들 또는 다른 집적 회로 디바이스들과 같은, 하나 이상의 메모리 요소들(223)을 포함할 수 있다. 예를 들어, 메모리 디바이스(250)는 하나 이상의 DIMM(direct inline memory module) 카드, 하나 이상의 확장 카드 및/또는 도터 카드, 메모리 카드, USB(universal serial bus) 드라이브, SSD(solid-state-drive) 또는 다른 하드 드라이브 디바이스를 포함할 수 있고/있거나, 다른 메모리 및/또는 저장장치 폼 팩터를 가질 수 있다. 메모리 디바이스(250)는 컴퓨팅 디바이스(210)의 마더보드와 통합되고/되거나 그 상에 장착될 수 있거나, 컴퓨팅 디바이스(210)의 포트 및/또는 슬롯 내에 설치될 수 있거나, 상이한 컴퓨팅 디바이스(210) 및/또는 네트워크(215) 상의 전용 저장 어플라이언스 상에 설치될 수 있거나, 외부 버스(예컨대, 외부 하드 드라이브)를 통해 컴퓨팅 디바이스(210)와 통신할 수 있거나, 등등일 수 있다.
메모리 매체(222)의 요소(223)는 RAM(random-access memory), DRAM(dynamic RAM), SDRAM(synchronous DRAM), DDR(double data rate) SDRAM, SRAM(static RAM), T-RAM(thyristor RAM), Z-RAM(zero-capacitor RAM) 등과 같은 휘발성 메모리 매체(222)를 포함할 수 있다. 대안적으로, 메모리 매체(222)의 요소(223)는 ReRAM, 멤리스터(Memristor) 메모리, 프로그래밍가능 금속화 셀 메모리, 상변화 메모리(PCM, PCME, PRAM, PCRAM, 오보닉(ovonic) 통합 메모리, 칼코겐화물 RAM, 또는 C-RAM), NAND 플래시 메모리(예컨대, 2D NAND 플래시 메모리, 3D NAND 플래시 메모리), NOR 플래시 메모리, 나노 RAM 또는 NRAM(nano random access memory), 나노결정 유선-기반 메모리, 실리콘-산화물 기반 -10 나노미터 미만 프로세스 메모리, 그래핀(graphene) 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 프로그래밍가능 금속화 셀(PMC) 메모리, CBRAM(conductive-bridging RAM), MRAM(magneto-resistive RAM), 자기 저장 매체(예컨대, 하드 디스크, 테이프), 광 저장 매체 등과 같은 비휘발성 메모리 매체(222)를 포함할 수 있다. 이에 따라, 메모리 디바이스(250)는, 예를 들어, 저장된 전압 레벨들 또는 저장된 저항 레벨들에 의존할 수 있다. 메모리 매체(222)의 하나 이상의 요소(223)는, 소정 실시예에서, SCM(storage class memory)을 포함한다.
메모리 디바이스(250)는 프로세서(211)의 메모리 버스 상에(예컨대, 휘발성 메모리(212)와 동일한 메모리 버스 상에, 휘발성 메모리(212)와는 상이한 메모리 버스 상에, 휘발성 메모리(212) 대신에, 등등) 배치될 수 있다. 대안적으로, 메모리 디바이스(250)는 PCI Express 또는 PCIe(peripheral component interconnect express) 버스, SATA(serial Advanced Technology Attachment) 버스, PATA(parallel Advanced Technology Attachment) 버스, SCSI(small computer system interface) 버스, 파이어와이어 버스, 파이버 채널 접속, USB(Universal Serial Bus), PCIe-AS(PCIe Advanced Switching) 버스 등과 같은, 컴퓨팅 디바이스(210)의 주변기기용 버스 상에 배치될 수 있다. 대안적으로, 메모리 디바이스(250)는 이더넷 네트워크, 인피니밴드(Infiniband) 네트워크, 네트워크(215)를 통한 SCSI(Small Computer System Interface) RDMA(remote direct memory access), SAN(storage area network), LAN(local area network), WAN(wide area network), 예컨대 인터넷, 다른 유선 및/또는 무선 네트워크(215) 등과 같은 데이터 네트워크(215) 상에 배치될 수 있다.
컴퓨팅 디바이스(210)는 비일시적 컴퓨터 판독가능 저장 매체(214)를 추가로 포함할 수 있다. 컴퓨터 판독가능 저장 매체(214)에는 컴퓨팅 디바이스(210)(예컨대, 프로세서(211))로 하여금 본 명세서에 기술된 방법들 중 하나 이상의 방법의 단계들을 수행하게 하도록 구성된 실행가능 명령어들이 저장되어 있을 수 있다. 예를 들어, 프로그램 회로(240)는 메모리 요소(223)의 하드웨어, 디바이스 드라이버의 컴퓨터 실행가능 프로그램 코드, 메모리 요소(223)를 위한 메모리 매체 컨트롤러 및/또는 메모리 컨트롤러(226)의 펌웨어, 다른 전기 컴포넌트 등을 포함할 수 있다. 프로그램 회로(240)는 메모리 요소(223)(예를 들어, 온-다이 서브그룹 선택 회로 및/또는 다른 통합된 하드웨어) 상에 통합될 수 있다. 비휘발성 메모리 컨트롤러(226)는 버스(227)에 의해 비휘발성 메모리 매체(222)에 통신가능하게 결합될 수 있다.
메모리 디바이스(250)는 하나 이상의 메모리 디바이스들(250) 및/또는 메모리 요소들(223) - 이들 중 하나 이상은 온-다이 프로그램 회로(240)를 포함할 수 있음 - 을 관리하는 메모리 컨트롤러(224)를 포함할 수 있다. 메모리 디바이스(들)(250)는 복수의 어드레싱가능 매체 저장 위치로 배열되고/되거나 분할되는 솔리드 스테이트 저장 디바이스(들) 및/또는 반도체 저장 디바이스(들)와 같은 기록, 메모리 및/또는 저장 디바이스들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 매체 저장 위치는 메모리의 임의의 물리적 유닛(예컨대, 메모리 디바이스(250) 상의 임의의 수량의 물리적 저장 매체)을 지칭한다. 메모리 유닛 및/또는 영역은 하기를 포함할 수 있지만, 이들로 제한되지 않는다: 페이지, 메모리 분할, 블록, 섹터, 물리적 저장 위치들(예컨대, 로직 페이지들, 로직 블록들)의 모음 또는 세트 등.
본 명세서에 설명된 예시적인 실시예들은 설명적인 의미로만 고려될 수 있으며 제한의 목적이 아니라는 것이 이해될 수 있다. 각각의 예시적인 실시예 내의 특징들 또는 태양들의 설명은 다른 예시적인 실시예들 내의 다른 유사한 특징들 또는 태양들에 이용가능한 것으로 고려될 수 있다.
예시적인 실시예들이 도면을 참조하여 설명되었지만, 하기 청구범위에 의해 한정되는 바와 같은 사상 및 범위로부터 벗어남이 없이 형태 및 상세 사항들에 있어서의 다양한 변화들이 그 안에서 이루어질 수 있음이 당업자에 의해 이해될 것이다.
Claims (12)
- 프로그래밍 방법으로서,
메모리 셀 어레이의 복수의 블록들 중의 블록이 결함을 포함한다고 결정하는 단계;
상기 블록이 결함을 포함한다고 결정한 때, 상기 블록을 불량 블록으로서 마킹하는 단계;
상기 불량 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하는 단계;
상기 임계 전압 분포가 비정상인지를 결정하는 단계; 및
상기 임계 전압 분포가 비정상인 경우, 상기 메모리 셀 어레이의 소스측을 통해 상기 불량 블록의 적어도 하나의 워드 라인에 전압을 인가하는 단계를 포함하는, 프로그래밍 방법. - 제1항에 있어서, 상기 메모리 셀 어레이는 3D NAND 플래시 메모리인, 프로그래밍 방법.
- 제1항에 있어서, 상기 적어도 하나의 워드 라인은 상기 메모리 셀 어레이의 상기 소스측에 가장 가까운 3개의 워드 라인들을 포함하는, 프로그래밍 방법.
- 제1항에 있어서, 상기 메모리 셀 어레이의 상기 소스측을 통해 상기 불량 블록의 상기 적어도 하나의 워드 라인에 상기 전압을 인가하는 단계는,
상기 불량 블록의 드레인측 비트 라인 및 드레인측 선택 게이트를 0V에서 구동하는 단계,
상기 불량 블록의 소스측 선택 게이트에 0이 아닌 전압을 인가하는 단계, 및 상기 불량 블록에 접속된 소스 라인을 0V에서 구동하는 단계를 포함하는, 프로그래밍 방법. - 비휘발성 메모리 저장 시스템으로서,
메모리 셀들의 복수의 블록들을 포함하는 메모리 셀 어레이; 및 프로그래밍 회로를 포함하며, 상기 프로그래밍 회로는,
상기 복수의 블록들 중의 블록이 결함을 포함한다고 결정한 때, 상기 블록을 불량 블록으로서 마킹하도록 구성된 마킹 회로,
상기 불량 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하고, 상기 임계 전압 분포가 비정상인지를 결정하도록 구성된 검출 회로, 및
상기 임계 전압이 비정상이라고 결정한 때, 상기 메모리 셀 어레이의 소스측을 통해 상기 불량 블록의 적어도 하나의 워드 라인에 전압을 인가하도록 구성된 소스측 프로그래밍 회로를 포함하는, 시스템. - 제5항에 있어서, 상기 메모리 셀 어레이는 3D NAND 플래시 메모리인, 시스템.
- 제5항에 있어서, 상기 적어도 하나의 워드 라인은 상기 메모리 셀 어레이의 상기 소스측에 가장 가까운 3개의 워드 라인들을 포함하는, 시스템.
- 제5항에 있어서, 상기 소스측 프로그래밍 회로는,
상기 불량 블록의 드레인측 비트 라인 및 드레인측 선택 게이트를 0V에서 구동하고,
상기 불량 블록의 소스측 선택 게이트에 0이 아닌 전압을 인가하고,
상기 불량 블록에 접속된 소스 라인을 0V에서 구동함으로써 상기 적어도 하나의 워드 라인에 상기 전압을 인가하도록 추가로 구성되는, 시스템. - 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 방법을 실행하게 하는 프로그램이 기록된 비휘발성 컴퓨터 판독가능 매체로서, 상기 방법은,
메모리 셀 어레이의 복수의 블록들 중의 블록이 결함을 포함한다고 결정하는 단계;
상기 블록이 결함을 포함한다고 결정한 때, 상기 블록을 불량 블록으로서 마킹하는 단계;
상기 불량 블록의 드레인측 선택 게이트 상의 임계 전압 분포를 검출하는 단계;
상기 임계 전압 분포가 비정상인지를 결정하는 단계;
상기 임계 전압 분포가 비정상인 경우, 상기 메모리 셀 어레이의 소스측을 통해 상기 불량 블록의 적어도 하나의 워드 라인에 전압을 인가하는 단계를 포함하는, 비휘발성 컴퓨터 판독가능 매체. - 제9항에 있어서, 상기 메모리 셀 어레이는 3D NAND 플래시 메모리인, 비휘발성 컴퓨터 판독가능 매체.
- 제9항에 있어서, 상기 적어도 하나의 워드 라인은 상기 메모리 셀 어레이의 상기 소스측에 가장 가까운 3개의 워드 라인들을 포함하는, 비휘발성 컴퓨터 판독가능 매체.
- 제9항에 있어서, 상기 메모리 셀 어레이의 상기 소스측을 통해 상기 불량 블록의 상기 적어도 하나의 워드 라인에 상기 전압을 인가하는 단계는,
상기 불량 블록의 드레인측 비트 라인 및 드레인측 선택 게이트를 0V에서 구동하는 단계,
상기 불량 블록의 소스측 선택 게이트에 0이 아닌 전압을 인가하는 단계,
상기 불량 블록에 접속된 소스 라인을 0V에서 구동하는 단계를 포함하는, 비휘발성 컴퓨터 판독가능 매체.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/453,268 US10707226B1 (en) | 2019-06-26 | 2019-06-26 | Source side program, method, and apparatus for 3D NAND |
| US16/453,268 | 2019-06-26 | ||
| PCT/US2019/067172 WO2020263326A1 (en) | 2019-06-26 | 2019-12-18 | Source side program, method, and apparatus for 3d nand |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210080582A true KR20210080582A (ko) | 2021-06-30 |
| KR102599835B1 KR102599835B1 (ko) | 2023-11-09 |
Family
ID=71408427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217018883A KR102599835B1 (ko) | 2019-06-26 | 2019-12-18 | 3d nand를 위한 소스측 프로그램, 방법 및 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10707226B1 (ko) |
| KR (1) | KR102599835B1 (ko) |
| CN (1) | CN113196400B (ko) |
| WO (1) | WO2020263326A1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11152071B1 (en) * | 2020-05-27 | 2021-10-19 | Western Digital Technologies, Inc. | Erase operation reattempt to recover misidentified bad blocks resulting from consecutive erase failures |
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2019
- 2019-06-26 US US16/453,268 patent/US10707226B1/en active Active
- 2019-12-18 KR KR1020217018883A patent/KR102599835B1/ko active IP Right Grant
- 2019-12-18 WO PCT/US2019/067172 patent/WO2020263326A1/en active Application Filing
- 2019-12-18 CN CN201980082199.8A patent/CN113196400B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN113196400B (zh) | 2024-04-12 |
| US10707226B1 (en) | 2020-07-07 |
| WO2020263326A1 (en) | 2020-12-30 |
| CN113196400A (zh) | 2021-07-30 |
| KR102599835B1 (ko) | 2023-11-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |