KR20170067497A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 채널 길이가 서로 상이한 제1 메모리 스트링 및 제2 메모리 스트링을 포함하는 메모리 셀 어레이와, 페이지 버퍼 센싱 신호에 응답하여 상기 메모리 셀 어레이에 대한 센싱 동작을 수행하기 위한 페이지 버퍼 그룹, 및 상기 센싱 동작을 수행하도록 상기 페이지 버퍼 그룹을 제어하되, 상기 센싱 동작시 선택된 메모리 스트링에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하여 출력하는 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 채널 길이가 서로 상이한 메모리 블럭들의 데이터 센싱 동작시 균일한 셀 커런트를 측정할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 채널 길이가 서로 상이한 제1 메모리 스트링 및 제2 메모리 스트링을 포함하는 메모리 셀 어레이와, 페이지 버퍼 센싱 신호에 응답하여 상기 메모리 셀 어레이에 대한 센싱 동작을 수행하기 위한 페이지 버퍼 그룹, 및 상기 센싱 동작을 수행하도록 상기 페이지 버퍼 그룹을 제어하되, 상기 센싱 동작시 선택된 메모리 스트링에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하여 출력하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 채널 길이를 갖는 제1 메모리 스트링들 및 상기 제1 채널 길이보다 짧은 제2 채널 길이를 갖는 제2 메모리 스트링들을 포함하는 메모리 셀 어레이와, 제1 전위 레벨로 활성화되는 제1 페이지 버퍼 센싱 신호 또는 상기 제1 전위 레벨보다 낮은 제2 전위 레벨로 활성화되는 제2 페이지 버퍼 센싱 신호에 응답하여 상기 메모리 셀 어레이에 대한 센싱 동작을 수행하기 위한 페이지 버퍼 그룹, 및 어드레스 신호에 응답하여 상기 제1 페이지 버퍼 센싱 신호 또는 상기 제2 페이지 버퍼 센싱 신호를 생성하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 채널 길이가 서로 상이한 제1 메모리 스트링 및 제2 메모리 스트링을 포함하는 메모리 셀 어레이가 제공되는 단계와, 외부에서 입력되는 어드레스에 응답하여 페이지 버퍼 센싱 신호의 전위 레벨을 설정하는 단계, 및 상기 어드레스에 응답하여 상기 제1 메모리 스트링 또는 상기 제2 메모리 스트링을 선택하고, 상기 전위 레벨이 설정된 상기 페이지 버퍼 센싱 신호에 따라 센싱 동작을 수행한다.
본 기술에 따르면 반도체 메모리 장치의 데이터 센싱 동작시 채널 길이가 상이하여도 균일한 셀 커런트를 측정하여 정확한 데이터 센싱 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 3차원 구조의 메모리 블럭의 실시 예를 설명하기 위한 도면이다.
도 3은 도 1의 제어 로직에 포함되는 센싱 신호 생성부를 나타내는 블럭도이다.
도 4는 페이지 버퍼의 상세 회로도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 전압 생성부(130), 제어로직(140), 및 페이지 버퍼 그룹(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 다수의 메모리 블럭들(BLK1~BLKz)은 선택 라인들(DSL, SSL) 및 워드 라인들(WL[n:0])을 통해 로우 디코더(120)에 연결된다. 다수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLk)을 통해 페이지 버퍼 그룹(150)에 연결된다. 다수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 다수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 다수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 메모리 셀 어레이(110)의 다수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터 셀, 다수의 메모리 셀들, 및 소스 선택 트랜지스터 셀을 포함한다.
다수의 메모리 블럭들(BLK1~BLKz)의 상세 구조는 후술하도록 한다.
로우 디코더(120)는 제어 로직(140)에서 출력되는 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성부(130)에서 출력된 동작 전압들(Vpgm, Vread, Vpass)을 메모리 셀 어레이(110)의 워드 라인들(WL[n:0])로 출력한다.
전압 생성부(130)는 제어 로직(140)에서 출력된 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 제반 동작에 사용되는 동작 전압들(Vpgm, Vread, Vpass)을 생성하여 출력한다.
제어 로직(140)은 외부로부터 입출력 회로(미도시)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 리드 동작 또는 소거 동작을 수행하기 위해 로우 디코더(120), 전압 생성부(130) 및 페이지 버퍼 그룹(150)을 제어한다. 예를 들어 제어 로직(140)은 명령 신호(CMD)에 응답하여 전압 생성부(130)가 동작 전압들(Vpgm, Vread, Vpass)을 생성하도록 전압 제어 신호(VCON)를 생성하여 출력한다. 또한, 제어로직(140)은 입출력 회로(미도시)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 디코더(120)를 제어하기 위한 로우 어드레스 신호(RADD)를 출력한다. 또한 제어 로직(140)은 어드레스 신호(ADD) 및 명령 신호(CMD)에 응답하여 페이지 버퍼 그룹(150)을 제어하기 위한 페이지 버퍼 제어 신호들(PB_SIGNALS(PB_SENSE1 or PB_SENSE2))을 출력한다. 제어 로직(140)은 어드레스 신호(ADD)에 따라 제1 페이지 버퍼 센싱 신호(PB_SENSE1)와 제2 페이지 버퍼 센싱 신호(PB_SENSE2) 중 하나를 선택하여 페이지 버퍼 그룹(150)으로 출력한다. 이때 제1 페이지 버퍼 센싱 신호(PB_SENSE1)와 제2 페이지 버퍼 센싱 신호(PB_SENSE2)는 활성화되는 신호의 전위 레벨이 서로 상이하다. 예를 들어 제1 페이지 버퍼 센싱 신호(PB_SENSE1)의 활성화되는 전위 레벨이 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 활성화되는 전위 레벨보다 높다.
페이지 버퍼 그룹(150)은 비트 라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 그룹(150)은 복수의 페이지 버퍼들(PB1~PBk)을 포함한다. 복수의 페이지 버퍼들(PB1~PBk)은 제어 로직(140)의 페이지 버퍼 제어 신호들(PB_SIGNALS)에 응답하여 동작한다. 예를 들어 복수의 페이지 버퍼들(PB1~PBk)은 프로그램 동작 시 외부에서 입력된 프로그램 데이터들을 임시 저장한 후 임시 저장된 데이터에 따라 대응하는 비트 라인들(BL1~BLk)의 전위 레벨을 조절하고, 리드 동작 시 대응하는 비트 라인들(BL1~BLk)의 전위 레벨 또는 전류량을 센싱하여 리드 데이터를 생성하고, 이를 외부로 출력한다.
도 2는 도 1에 도시된 3차원 구조의 메모리 블럭의 실시 예를 설명하기 위한 도면이다.
도 2를 참조하면, 3차원 구조의 메모리 블럭은 파이프 게이트(PG), 제1 채널들(CH1) 및 제2 채널들(CH2)을 포함한다.
여기서, 제1 채널(CH1)은 파이프 게이트(PG) 내에 매립된 제1 파이프 채널(P-CH1) 및 제1 파이프 채널(P-CH1)과 연결된 한 쌍의 제1 소스 사이드 채널(S_CH1) 및 제1 드레인 사이드 채널(D_CH1)을 포함한다. 또한, 제2 채널(CH2)은 파이프 게이트(PG) 내에 매립된 제2 파이프 채널(P-CH2) 및 제2 파이프 채널(P-CH2)과 연결된 한 쌍의 제2 소스 사이드 채널(S_CH2) 및 제2 드레인 사이드 채널(D_CH2)을 포함한다.
제2 채널(CH2)은 제1 채널(CH1)의 상부에 형성되며, 상하로 위치된 제1 채널(CH1)과 제2 채널(CH2)이 한 쌍을 구성한다. 본 도면에서는 제1 채널(CH1)과 제2 채널(CH2)이 동일한 단면에 위치된 것으로 도시되었으나, 제1 채널(CH1)과 제2 채널(CH)은 상이한 단면에 위치될 수도 있다.
파이프 게이트(PG) 상에는 제1 방향(I-I')으로 평행하게 확장된 소스 사이드 워드라인들(S_WL) 및 드레인 사이드 워드라인들(D_WL)이 적층된다. 여기서, 소스 사이드 워드라인들(S_WL)은 제1 채널들(CH1)의 제1 소스 사이드 채널(S_CH1) 및 제2 채널들(CH2)의 제2 소스 사이드 채널(S_CH2)을 둘러싼다. 또한, 드레인 사이드 워드라인들(D_WL)은 제1 채널들(CH1)의 제1 드레인 사이드 채널(D_CH1) 및 제2 채널들(CH2)의 제2 드레인 사이드 채널(D_CH2)을 둘러싼다.
소스 사이드 워드라인들(S_WL) 상에는 제1 방향(I-I')으로 평행하게 확장된 적어도 한 층의 제1 소스 선택 라인들(SSL1) 또는 제2 소스 선택 라인들(SSL2)이 구비된다. 드레인 사이드 워드라인들(D_WL) 상에는 제1 방향(I-I')으로 평행하게 확장된 적어도 한 층의 제1 드레인 선택 라인들(DSL1) 또는 제2 드레인 선택 라인들(DSL2)이 구비된다. 여기서, 제1 소스 선택 라인들(SSL1)은 제1 채널들(CH1)의 제1 소스 사이드 채널(S_CH1)을 둘러싸고, 제2 소스 선택 라인들(SSL2)은 제2 채널들(CH2)의 제2 소스 사이드 채널(S_CH2)을 둘러싼다. 또한, 제1 드레인 선택 라인들(DSL1)은 제1 채널들(CH1)의 제1 드레인 사이드 채널(D_CH1)를 둘러싸고, 제2 드레인 선택 라인들(DSL2)은 제2 채널들(CH2)의 제2 드레인 사이드 채널(D_CH2)을 둘러싼다.
제1 및 제2 소스 선택 라인들(SSL1, SSL2) 상에는 제1 방향(I-I')으로 평행하게 확장된 소스 라인들(SL)이 구비된다. 또한, 소스 라인들(SL) 상에는 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 비트라인들(BL)이 구비된다. 여기서, 하나의 쌍을 구성하는 제1 채널(CH1)과 제2 채널(CH2)은 동일한 비트라인(BL)에 연결된다. 제1 채널(CH1)과 제2 채널(CH2)은 각각 하나의 메모리 스트링으로 정의될 수 있다.
상술한 바와 같은 구조에 따르면, 채널(CH1,CH2)이 적층 형태로 구비되므로, 메모리 소자의 집적도를 더욱 향상시킬 수 있다. 그러나 도면과 같이 제1 채널(CH1)의 상부에 제2 채널(CH2)이 배치되므로, 제1 채널(CH1)의 수직 길이가 제2 채널(CH2)의 수직 길이보다 길다. 따라서 반도체 메모리 장치의 센싱 동작시 제1 채널(CH1)과 제2 채널(CH2)의 채널 길이에 따라 셀 커런트 값이 상이할 수 있다.
상술한 3차원 구조의 메모리 블럭은 제1 채널(CH1)과 제2 채널(CH2)을 서로 상이한 메모리 블럭에 포함되는 것으로 정의할 수 있다. 예를 들어 제1 채널(CH1)에 대응하는 메모리 스트링은 제1 메모리 블럭에 포함될 수 있으며, 제2 채널(CH2)에 대응하는 메모리 스트링은 제2 메모리 블럭에 포함되는 것으로 정의될 수 있다. 따라서, 제1 채널(CH1)에 대응하는 메모리 스트링과 제2 채널(CH2)에 대응하는 메모리 스트링은 서로 상이한 블럭 어드레스가 할당될 수 있다.
또한 제1 채널(CH1)과 제2 채널(CH2)이 하나의 메모리 블럭에 포함되는 것으로 정의될 경우, 제1 채널(CH1)에 대응하는 메모리 스트링과 제2 채널(CH2)에 대응하는 메모리 스트링은 서로 상이한 비트라인 연결되어 하나의 메모리 블럭을 구성하는 다수의 컬럼 중 이븐 컬럼 및 오드 컬럼으로 구분될 수 있다. 따라서, 제1 채널(CH1)에 대응하는 메모리 스트링과 제2 채널(CH2)에 대응하는 메모리 스트링은 서로 상이한 컬럼 어드레스가 할당될 수 있다.
도 3은 도 1의 제어 로직에 포함되는 센싱 신호 생성부를 나타내는 블럭도이다.
도 3을 참조하면, 도 1의 제어 로직(140)은 센싱 신호 생성부(141)를 포함하여 구성될 수 있다. 센싱 신호 생성부(141)는 반도체 메모리 장치의 프로그램 검증, 소거 검증, 리드 동작과 같이 메모리 셀의 문턱 전압 분포를 센싱하는 센싱 동작시 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 생성한다. 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 및 제2 페이지 버퍼 센싱 신호(PB_SENSE2)는 센싱 동작시 페이지 버퍼 그룹(150)에 포함된 다수의 페이지 버퍼들에 인가되어 다수의 페이지 버퍼들의 센싱 동작을 제어한다.
센싱 신호 생성부(141)는 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 생성한다.
예를 들어, 도 2의 제1 채널(CH1)과 제2 채널(CH2)을 서로 상이한 메모리 블럭에 포함될 경우, 센싱 신호 생성부(141)는 어드레스 신호(ADD) 중 블럭 어드레스에 응답하여 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 생성한다. 즉, 제1 채널(CH1)에 대응하는 메모리 스트링의 센싱 동작시에는 제2 페이지 버퍼 센싱 신호(PB_SENSE2) 보다 전위 레벨이 높은 제1 페이지 버퍼 센싱 신호(PB_SENSE1)를 출력하고, 제2 채널(CH2)에 대응하는 메모리 스트링의 센싱 동작시에는 제1 페이지 버퍼 센싱 신호(PB_SENSE1)보다 전위 레벨이 낮은 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 출력한다.
또한 제1 채널(CH1)과 제2 채널(CH2)이 하나의 메모리 블럭에 포함되며, 이븐 컬럼 및 오드 컬럼으로 구분되어 정의될 경우, 센싱 신호 생성부(141)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 및 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 모두 생성하여 출력하되, 어드레스 신호(ADD) 중 컬럼 어드레스에 응답하여 다수의 페이지 버퍼들 중 이븐 컬럼에 대응하는 페이지 버퍼들 및 오드 컬럼에 대응하는 페이지 버퍼들에 서로 상이한 페이지 버퍼 센싱 신호(PB_SENSE1, PB_SENSE2)를 전송한다. 예를 들어 제1 채널(CH1)에 대응하는 메모리 스트링이 이븐 컬럼으로 정의될 경우 이븐 컬럼에 대응하는 페이지 버퍼들에는 제2 페이지 버퍼 센싱 신호(PB_SENSE2) 보다 전위 레벨이 높은 제1 페이지 버퍼 센싱 신호(PB_SENSE1)를 출력하고, 제2 채널(CH2)에 대응하는 메모리 스트링이 오드 컬럼으로 정의될 경우 오드 컬럼에 대응하는 페이지 버퍼들에는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 보다 전위 레벨이 낮은 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 출력한다.
상술한 바와 같이 센싱 신호 생성부(141)는 어드레스 신호(ADD)에 응답하여 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 및 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 생성하되, 채널의 길이가 상대적으로 긴 제1 채널(CH1)에 대응하는 메모리 스트링의 센싱 동작시에는 제2 페이지 버퍼 센싱 신호(PB_SENSE2) 보다 전위 레벨이 높은 제1 페이지 버퍼 센싱 신호(PB_SENSE1)를 생성하고, 채널의 길이가 상대적으로 짧은 제2 채널(CH2)에 대응하는 메모리 스트링의 센싱 동작시에는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 보다 전위 레벨이 낮은 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 생성한다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼(PB1)는 클램프 회로(151), 전류 판단 회로(152), 래치 회로(153), 비트라인 연결부(154)를 포함한다.
클램프 회로(151)는 PMOS 트랜지스터(P1), 및 NMOS 트랜지스터(N2, N3, N4)를 포함할 수 있다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N4)는 코어 전압(VCORE) 단자와 제어 노드(C_CSO)사이에 직렬 연결된다. PMOS 트랜지스터(P1)는 프리 센싱 신호(PRESEN_N) 에 응답하여 턴온되고 NMOS 트랜지스터(N4)는 제어 노드 연결 신호(CSOC)에 응답하여 턴온되며, 이로 인하여 코어 전압(VCORE)이 제어 노드(C_CSO)에 공급된다. NMOS 트랜지스터(N2, N3)는 PMOS 트랜지스터(P1)와 제어 노드(C_CSO) 사이에 직렬 연결되며, NMOS 트랜지스터(N2)와 NMOS 트랜지스터(N3) 사이의 노드는 센싱 노드(C_SEN)로 정의된다. NMOS 트랜지스터(N2)는 제1 제어 신호(HHO)에 응답하여 턴온되며, 이로 인해 센싱 노드(C_SEN)는 코어 전압(VCORE)에 의해 프리차지된다. NMOS 트랜지스터(N3)는 제2 제어 신호(XXO)에 응답하여 턴온되어 제어 노드(C_CSO)와 센싱 노드(C_SEN)를 전기적으로 연결한다.
전류 판단 회로(152)는 PMOS 트랜지스터(P2, P3)를 포함할 수 있다. PMOS 트랜지스터(P2, P3)는 다운 컨버팅 전압(VDC_PB) 단자와 래치 회로(153)의 제1 노드(QS) 사이에 직렬 연결된다. PMOS 트랜지스터(P2)는 센싱 신호(SEN_PMOS)에 응답하여 턴온되고, PMOS 트랜지스터(P3)는 센싱 노드(C_SEN)의 전위에 응답하여 제1 노드(QS)에 인가되는 다운 컨버팅 전압(VDC_PB)의 전류량을 조절한다.
래치 회로(153)는 전류 판단 회로(152)와 연결된 제1 노드(QS)와 제2 노드(QS_N) 사이에 역방향 병렬 연결된 인버터(IV1 및 IV2)를 포함한다. 래치 회로(153)는 제1 노드(QS)에 인가되는 전류량에 대응하는 데이터를 센싱 데이터로 하여 저장한다.
비트라인 연결부(154)는 복수의 메모리 셀들이 연결된 비트라인(BL1)과 제어 노드(C_CSO) 사이에 연결되며, 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 비트라인(BL1)과 제어 노드(C_CSO)를 전기적으로 연결한다. 비트라인 연결부(154)는 NMOS 트랜지스터(N1)로 구성될 수 있다. 또한 비트라인 연결부(154)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 비트라인 프리차지 동작시 비트라인에 인가되는 프리차지 전압의 전류량을 조절하거나, 비트라인 전류 센싱 동작시 비트라인(BL1)에서 제어 노드(C_CSO)로 흐르는 셀 커런트의 전류량을 조절할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 1 내지 도 5를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예는 리드 동작을 일예로 설명하도록 하며, 센싱 동작을 포함하는 프로그램 검증 동작 및 소거 검증 동작에도 적용 가능하다.
1) 동작 명령 및 어드레스 입력(S110)
반도체 메모리 장치의 리드 동작을 위한 명령 신호(CMD)가 제어 로직(140)으로 수신되면, 제어 로직(140)은 리드 동작을 수행하기 위한 다수의 동작 전압(Vread, Vpass)을 생성하도록 전압 생성부(130)를 제어한다.
2) 어드레스에 따라 페이지 버퍼 센싱 신호 설정(S120)
제어 로직(140)은 어드레스 신호(ADD)에 응답하여 리드 동작을 수행할 선택된 메모리 스트링들이 제1 채널(CH1) 구조를 갖는지 또는 제2 채널(CH2) 구조를 갖는지를 판단하여, 이에 따라 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 생성할지를 설정한다. 예를 들어 제어 로직(140)의 센싱 신호 생성부(141)는 어드레스 신호(ADD)에 응답하여 선택된 메모리 스트링들 제1 채널(CH1) 구조를 갖는지 또는 제2 채널(CH2) 구조를 갖는지를 판단한다. 즉, 센싱 신호 생성부(141)는 어드레스 신호(ADD)의 블럭 어드레스 또는 컬럼 어드레스에 따라 리드 동작을 수행할 메모리 스트링이 제1 채널(CH1) 구조를 갖는지 또는 제2 채널(CH2) 구조를 갖는지를 판단하고, 그 결과에 따라 센싱 동작시 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 선택하여 출력하도록 설정된다. 예를 들어 선택된 메모리 스트링들이 상대적으로 긴 채널 길이를 갖는 제1 채널(CH1) 구조를 가질 경우 상대적으로 전위 레벨이 높은 제1 페이지 버퍼 센싱 신호(PB_SENSE1)를 출력하도록 설정되고, 선택된 메모리 스트링들이 상대적으로 짧은 채널 길이를 갖는 제2 채널(CH2) 구조를 가질 경우 상대적으로 전위 레벨이 낮은 제2 페이지 버퍼 센싱 신호(PB_SENSE2)를 출력하도록 설정된다.
3) 동작 명령에 따라 센싱 동작 수행(S130)
페이지 버퍼 그룹(150)의 다수의 페이지 버퍼들(PB1 내지 PBk)은 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_SIGNALS)에 따라 센싱 동작을 수행한다.
이를 상세하게 설명하면 다음과 같다.
3-1)비트라인 프리 차지 동작
페이지 버퍼(PB1)의 비트라인 연결부(154)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되고, 비트라인(BL1)과 제어 노드(C_CSO)를 연결한다. 페이지 버퍼(PB1)의 클램프 회로(151)는 로우 레벨의 프리 센싱 신호(PRESEN_N) 및 하이 레벨의 제어 노드 연결 신호(CSOC)에 응답하여 코어 전압(VCORE)을 제어 노드(C_CSO)를 통해 비트라인(BL1)으로 공급하여 비트라인(BL1)을 일정 레벨로 프리차지한다. 이때, 비트라인 연결부(154)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 따라 비트라인(BL1)에 인가되는 전류량을 조절하여 프리차지 레벨을 조절할 수 있다. 예를 들어 선택된 메모리 스트링이 제1 채널(CH1) 구조를 가질 경우 비트라인 연결부(154)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 비트라인(BL1)을 프리차지하고, 선택된 메모리 스트링이 제2 채널(CH2) 구조를 가질 경우 비트라인 연결부(154)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 비트라인(BL1)을 프리차지함으로써 서로 다른 레벨을 프리차지할 수 있다.
3)전류 센싱 동작
전압 생성부(130)는 리드 동작을 위한 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 출력하고, 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 리드 전압(Vread) 및 패스 전압(Vpass)을 선택된 메모리 블록의 선택된 워드라인 및 비 선택된 워드라인들에 인가한다.
선택된 메모리 셀이 연결된 선택된 워드라인에 리드 전압이 인가되면, 선택된 메모리 셀의 프로그램 상태에 따라 프리차지된 비트라인(BL1)을 흐르는 전류가 달라질 수 있다. 예를 들어, 선택된 메모리 셀의 문턱전압이 리드 전압(Vread)보다 낮으면 메모리 셀에 채널(channel)이 형성되므로, 비트라인(BL1)의 전위가 낮아지면서 전류량이 증가한다. 만약, 선택된 메모리 셀의 문턱전압이 리드 전압(Vread)보다 높으면, 메모리 셀에 채널이 형성되지 않으므로, 비트라인(BL1)의 전위가 유지되고 전류는 발생하지 않는다. 이처럼, 선택된 메모리 셀의 상태에 따라 비트라인(BL1)을 흐르는 전류는 기준전류보다 낮거나 높아질 수 있다.
페이지 버퍼(PB1)의 비트라인 연결부(154)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되고, 비트라인(BL1)과 제어 노드(C_CSO)를 연결한다. 제2 제어 신호(XXO)가 인가되어 NMOS 트랜지스터(N3)가 턴온되면, 비트라인(BL1)을 흐르는 전류는 제어 노드(C_CSO) 및 센싱 노드(C_SEN)에 반영되어, 센싱 노드(C_SEN)의 전위 레벨이 프리차지 레벨을 유지하거나 로우 레벨로 디스차지되고, 이로 인하여 PMOS 트랜지스터(P3)가 턴온 또는 턴오프될 수 있다. 이때, 비트라인 연결부(154)는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 따라 비트라인(BL1)에서 제어 노드(C_CSO)를 흐르는 전류량을 조절할 수 있다. 따라서, 선택된 메모리 스트링의 채널 길이에 따라 셀 커런트가 상이하더라도, 비트라인 연결부(154)에 인가되는 제1 페이지 버퍼 센싱 신호(PB_SENSE1) 또는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 따라 균일한 셀 커런트양이 페이지 버퍼(PB1)로 유입되도록 조절할 수 있다.
래치 회로(153)는 PMOS 트랜지스터(P3)의 턴온 또는 턴오프 동작에 따라 제1 노드(QS)가 로우 레벨인 초기화 상태를 유지하거나 제1 노드(QS)가 하이 레벨인 상태로 변화되어 센싱 데이터를 래치한다.
상술한 바와 같이 본원 발명은 서로 상이한 채널 길이를 갖는 메모리 스트링들의 센싱 동작시 서로 상이한 페이지 버퍼 센싱 신호를 이용하여 셀 커런트량을 균일하도록 조절하여 정확한 센싱 동작을 수행할 수 있다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 6을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 7에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 6을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 8에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 8에서, 도 7을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나 메모리 시스템(2000)은 도 6을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성부
140: 제어 로직 150 : 페이지 버퍼 그룹

Claims (20)

  1. 채널 길이가 서로 상이한 제1 메모리 스트링 및 제2 메모리 스트링을 포함하는 메모리 셀 어레이;
    페이지 버퍼 센싱 신호에 응답하여 상기 메모리 셀 어레이에 대한 센싱 동작을 수행하기 위한 페이지 버퍼 그룹; 및
    상기 센싱 동작을 수행하도록 상기 페이지 버퍼 그룹을 제어하되, 상기 센싱 동작시 선택된 메모리 스트링에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하여 출력하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 메모리 스트링은 파이프 게이트 내에 매립된 제1 파이프 채널과 상기 제1 파이프 채널의 양단부에 연결된 제1 소스 사이드 채널 및 제1 드레인 사이드 채널을 포함하는 제1 채널을 포함하며,
    상기 제2 메모리 스트링은 상기 파이프 게이트 내에 매립되며 상기 제1 파이프 채널의 상부에 위치된 제2 파이프 채널과 상기 제2 파이프 채널의 양단부에 연결된 제2 소스 사이드 채널 및 제2 드레인 사이드 채널을 포함하는 제2 채널을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 메모리 스트링의 채널 길이는 상기 제2 메모리 스트링의 채널 길이보다 긴 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 다수의 메모리 블럭을 포함하며,
    상기 제1 메모리 스트링 및 상기 제2 메모리 스트링은 서로 상이한 메모리 블럭에 포함되어 서로 상이한 블럭 어드레스가 할당되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 메모리 스트링 및 상기 제2 메모리 스트링은 하나의 메모리 블럭에 포함되며, 서로 상이한 비트라인에 연결되어 서로 상이한 컬럼 어드레스가 할당되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 페이지 버퍼 센싱 신호를 생성하기 위한 센싱 신호 생성부를 포함하며,
    상기 센싱 신호 생성부는 어드레스 신호에 응답하여 활성화 구간의 전위 레벨이 서로 상이한 제1 페이지 버퍼 센싱 신호 및 제2 페이지 버퍼 센싱 신호를 선택적으로 생성하여 출력하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 센싱 신호 생성부는 상기 어드레스 신호 중 블럭 어드레스 또는 컬럼 어드레스에 응답하여 상기 제1 페이지 버퍼 센싱 신호 및 제2 페이지 버퍼 센싱 신호를 선택적으로 생성하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제1 페이지 버퍼 센싱 신호는 상기 제2 페이지 버퍼 센싱 신호보다 상기 활성화 구간의 전위 레벨이 높은 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 센싱 신호 생성부는 상기 제1 메모리 스트링과 상기 제2 메모리 스트링 중 상기 채널 길이가 더 긴 메모리 스트링에 대응하는 상기 어드레스 신호에 응답하여 상기 제1 페이지 버퍼 센싱 신호를 생성하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 메모리 셀 어레이의 다수의 비트라인과 연결된 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 페이지 버퍼 센싱 신호에 응답하여 상기 다수의 비트라인들을 프리차지하거나, 상기 다수의 비트라인들을 통해 셀 커런트를 센싱하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 다수의 페이지 버퍼들은 상기 페이지 버퍼 센싱 신호의 전위 레벨에 따라 상기 다수의 비트라인들을 프리차지할 때 프리차지 전압의 전류량을 조절하거나,
    상기 셀 커런트를 센싱할때 상기 비트라인에서 공급되는 상기 셀 커런트의 전류량을 조절하는 반도체 메모리 장치.
  12. 제1 채널 길이를 갖는 제1 메모리 스트링들 및 상기 제1 채널 길이보다 짧은 제2 채널 길이를 갖는 제2 메모리 스트링들을 포함하는 메모리 셀 어레이;
    제1 전위 레벨로 활성화되는 제1 페이지 버퍼 센싱 신호 또는 상기 제1 전위 레벨보다 낮은 제2 전위 레벨로 활성화되는 제2 페이지 버퍼 센싱 신호에 응답하여 상기 메모리 셀 어레이에 대한 센싱 동작을 수행하기 위한 페이지 버퍼 그룹; 및
    어드레스 신호에 응답하여 상기 제1 페이지 버퍼 센싱 신호 또는 상기 제2 페이지 버퍼 센싱 신호를 생성하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 메모리 스트링들 각각은 파이프 게이트 내에 매립된 제1 파이프 채널과 상기 제1 파이프 채널의 양단부에 연결된 제1 소스 사이드 채널 및 제1 드레인 사이드 채널을 포함하는 제1 채널을 포함하며,
    상기 제2 메모리 스트링들 각각은 상기 파이프 게이트 내에 매립되며 상기 제1 파이프 채널의 상부에 위치된 제2 파이프 채널과 상기 제2 파이프 채널의 양단부에 연결된 제2 소스 사이드 채널 및 제2 드레인 사이드 채널을 포함하는 제2 채널을 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어 로직은 상기 센싱 동작시 상기 제1 메모리 스트링들이 선택될 경우 상기 제1 페이지 버퍼 센싱 신호를 생성하며, 상기 제2 메모리 스트링들이 선택될 경우 상기 제2 페이지 버퍼 센싱 신호를 생성하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제1 메모리 스트링들 및 상기 제2 메모리 스트링들은 서로 상이한 메모리 블럭에 포함되어 서로 상이한 블럭 어드레스가 할당되거나,
    하나의 메모리 블럭에 포함되어 서로 상이한 컬럼 어드레스가 할당되는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제어 로직은 센싱 신호 생성부를 포함하며, 상기 센싱 신호 생성부는 상기 어드레스 신호 중 상기 블럭 어드레스 또는 컬럼 어드레스에 따라 상기 제1 페이지 버퍼 센싱 신호를 생성하거나 상기 제2 페이지 버퍼 센싱 신호를 생성하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 메모리 셀 어레이의 다수의 비트라인과 연결된 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 제1 페이지 버퍼 센싱 신호 또는 상기 제2 페이지 버퍼 센싱 신호의 전위 레벨에 따라 상기 다수의 비트라인들을 프리차지할 때 프리차지 전압의 전류량을 조절하거나,
    상기 셀 커런트를 센싱할 때 상기 비트라인에서 공급되는 상기 셀 커런트의 전류량을 조절하는 반도체 메모리 장치.
  18. 채널 길이가 서로 상이한 제1 메모리 스트링 및 제2 메모리 스트링을 포함하는 메모리 셀 어레이가 제공되는 단계;
    외부에서 입력되는 어드레스에 응답하여 페이지 버퍼 센싱 신호의 전위 레벨을 설정하는 단계; 및
    상기 어드레스에 응답하여 상기 제1 메모리 스트링 또는 상기 제2 메모리 스트링을 선택하고, 상기 전위 레벨이 설정된 상기 페이지 버퍼 센싱 신호에 따라 센싱 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제1 메모리 스트링과 상기 제2 메모리 스트링 중 상기 채널 길이가 긴 상기 제1 메모리 스트링을 선택하여 상기 센싱 동작을 수행할 경우 상기 페이지 버퍼 센싱 신호의 전위 레벨은 상대적으로 높게 설정하고,
    상기 제1 메모리 스트링과 상기 제2 메모리 스트링 중 상기 채널 길이가 짧은 상기 제2 메모리 스트링을 선택하여 상기 센싱 동작을 수행할 경우 상기 페이지 버퍼 센싱 신호의 전위 레벨은 상대적으로 낮게 설정되는 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 페이지 버퍼 센싱 신호의 전위 레벨은 상기 어드레스 신호의 블럭 어드레스 또는 컬럼 어드레스에 따라 설정되는 반도체 메모리 장치의 동작 방법.
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