KR20180045975A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치의 이의 제조 방법에 관한 것으로, 기판 상에 수직적으로 적층된 워드 라인들, 상기 워드 라인들 사이의 절연 패턴들, 상기 워드 라인들 및 상기 절연 패턴들을 관통하여 상기 기판과 연결되는 수직 기둥 및 상기 워드 라인들의 일측에 각각 배치되는 잔류 희생 패턴들을 포함하고, 상기 절연 패턴들의 각각은 상기 워드 라인들 사이의 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 잔류 희생 패턴들 사이에 개재되는 제2 부분을 포함하되, 상기 제1 부분의 제1 두께는 상기 제2 부분의 제2 두께보다 작은 반도체 장치가 제공된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예들에 따른 반도체 장치는 기판 상에 수직적으로 적층된 워드 라인들; 상기 워드 라인들 사이의 절연 패턴들; 상기 워드 라인들 및 상기 절연 패턴들을 관통하여 상기 기판과 연결되는 수직 기둥; 및 상기 워드 라인들의 일측에 각각 배치되는 잔류 희생 패턴들을 포함하고, 상기 절연 패턴들의 각각은 상기 워드 라인들 사이의 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 잔류 희생 패턴들 사이에 개재되는 제2 부분을 포함하되, 상기 제1 부분의 제1 두께는 상기 제2 부분의 제2 두께보다 작다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 더미 영역을 포함하는 기판; 상기 셀 어레이 영역 상에 수직적으로 적층된 제1 워드 라인들 및 상기 제1 워드 라인들 사이의 제1 절연 패턴들을 포함하는 제1 적층 구조체; 상기 더미 영역 상에 수직적으로 적층된 제2 워드 라인들, 상기 제2 워드 라인들 사이의 제2 절연 패턴들 및 상기 제2 워드 라인들의 일측에 각각 배치되는 잔류 희생 패턴들을 포함하는 제2 적층 구조체; 및 상기 제1 및 제2 적층 구조체들을 각각 관통하여 상기 기판과 연결되는 제1 및 제2 수직 기둥들을 포함하고, 상기 제2 절연 패턴들의 각각은 상기 제2 워드 라인들 사이에 개재되는 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 잔류 희생 패턴들 사이에 개재되는 제2 부분을 포함하되, 상기 제1 부분의 제1 두께는 상기 제2 부분의 제2 두께보다 작다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 희생막들 및 절연막들을 교대로 반복 적층하여 박막 구조체를 형성하는 것; 상기 박막 구조체를 관통하여 상기 기판을 노출시키는 수직 홀을 형성하는 것; 상기 수직 홀의 측벽 상에 차례로 배치되는 수직 절연 패턴 및 반도체 패턴을 형성하는 것; 상기 박막 구조체를 패터닝하여, 상기 수직 홀과 이격되고 상기 기판을 노출하는 분리 트렌치들을 형성하는 것; 상기 분리 트렌치들에 노출된 상기 희생막들을 제거하여 게이트 영역들을 형성하는 것; 상기 게이트 영역들에 노출된 상기 수직 절연 패턴의 일부 및 상기 절연막들의 일부를 제거하여 상기 게이트 영역들보다 증가된 수직적 높이를 갖는 확장된 게이트 영역들을 형성하는 것; 및 상기 확장된 게이트 영역들 내에 게이트 전극들을 형성하는 것을 포함하되, 상기 절연막들의 제1 두께는 상기 희생막들의 제2 두께보다 크다.
본 발명의 실시예들에 따르면, 희생막들이 절연막들보다 얇게 형성됨에 따라 희생막들 및 절연막들은 관통하는 수직 홀의 내벽에 생성되는 주름이 억제될 수 있다. 또한, 희생막들의 두께 감소에도 확장된 게이트 영역들의 형성 공정을 통해, 요구되는 워드 라인들의 두께를 확보할 수 있다.
나아가, 제1 블로킹 절연막이 확장된 게이트 영역들의 형성 이후에 형성됨에 따라, 희생막들을 게이트 전극들로 교체하는 과정에서 발생될 수 있는 제1 블로킹 절연막의 식각 손상을 피할 수 있다. 결론적으로, 메모리 셀들의 특성이 개선되어 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 4는 도 3의 I-I' 선에 따른 단면도이다.
도 5a 및 도 5b는 도 4의 A 부분에 대응하는 확대도들이다.
도 6a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 대응되는 단면도들이다.
도 6b 내지 도 14b는 각각 도 6a 내지 도 14a의 A 부분에 대응하는 확대도들이다.
도 15는 절연막에 대한 희생막의 두께 비에 따른 주름 생성 정도를 나타내는 그래프이다.
도 16 및 도 17은 도 8의 A-A’선에 대응하는 평면도들이다.
도 18은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다.
도 19a 및 도 19b는 각각 도 18의 A 부분 및 B 부분에 대응하는 확대도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 21a 및 도 21c는 각각 도 20의 II-II'선 및 III-III'선을 따른 단면도들이다.
도 22b 및 도 22d는 각각 도 21a의 C 부분 및 도 21c의 D 부분에 대응하는 확대도들이다.
도 22a, 도 22c, 도 23a, 및 도 23c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로서, 도 22a 및 도 23a는 도 20의 II-II'선에 대응하는 단면도들이고, 도 22c 및 도 23c는 도 20의 III-III'선에 대응하는 단면도들이다.
도 22b 및 도 23b는 각각 도 22a 및 도 23a의 C 부분에 대응하는 확대도들이고, 도 22d 및 도 23d는 각각 도 22c 및 도 23c의 D 부분에 대응하는 확대도들이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치의 개략 블록도이다.
도 26a 및 도 26b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 것으로서, 각각 도 20의 II-II'선 및 III-III'선에 대응하는 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 컬럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 일부 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역(CTR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 콘택 영역(CTR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 4는 도 3의 I-I' 선에 따른 단면도이다. 도 5a 및 도 5b는 도 4의 A 부분에 대응하는 확대도들이다.
도 3, 도 4 및 도 5a를 참조하면, 기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 나란히 연장되며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)의 각각은 기판(100) 상에 수직적으로 적층된 게이트 전극들(EL) 및 이들 사이에 개재된 절연 패턴들(116a, 116b)을 포함할 수 있다. 게이트 전극들(EL)은 예컨대, 기판(100) 상에 차례로 적층된 접지 선택라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 접지 선택라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)은 도 2에서 설명한 셀 스트링(CSTR)을 구성할 수 있다. 도면에 하나의 접지 선택라인(GSL), 하나의 스트링 선택 라인(SSL) 및 이들 사이의 8개의 워드 라인들(WL)이 도시되었으나, 이들이 개수는 이에 한정되지 않는다. 접지 선택라인(GSL) 및 스트링 선택 라인(SSL)은 복수 개로 제공되거나, 워드 라인들(WL)은 9개 이상일 수 있다. 게이트 전극들(EL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도시하지는 않았지만, 제1 방향(D1)으로 대향하는 적층 구조체(ST)의 말단들은 계단식 구조(stepwise structure)를 가질 수 있다.
적층 구조체들(ST)에서 절연 패턴들(116a, 116b)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다. 일 예로, 절연 패턴들(116a, 116b) 중 일부(예컨대, 최상층의 절연 패턴(116b), 스트링 선택 라인(SSL)과 최상층의 워드 라인(WL) 사이의 절연 패턴(116b) 및/또는 접지 선택라인(GSL)과 최하층의 워드 라인(WL) 사이의 절연 패턴(116b))는 워드 라인들(WL) 사이의 절연 패턴들(116a)보다 두껍게 형성될 수도 있다. 편의상, 워드 라인들(WL) 사이의 절연 패턴들(116a)은 제1 절연 패턴들(116a)로 지칭하고, 나머지 절연 패턴들(116b)은 제2 절연 패턴들(116b)로 지칭될 수 있다. 다른 예로, 절연 패턴들(116a, 116b)은 실질적으로 서로 동일한 두께를 가질 수도 있다. 절연 패턴들(116a, 116b)은 예컨대, 실리콘 산화막을 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
기판(100)과 적층 구조체들(ST) 사이에는 버퍼 절연막(105)이 개재될 수 있다. 버퍼 절연막(105)은 예컨대, 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 절연 패턴들(116a, 116b)보다 얇은 두께를 가질 수 있다.
복수 개의 수직 홀들(120)이 각각의 적층 구조체들(GS)을 관통하여 기판(100)을 노출할 수 있으며, 수직 홀들(120) 내에는 수직 기둥들(PL)이 제공될 수 있다. 즉, 복수 개의 수직 기둥들(PL)이 적층 구조체들(ST)의 각각을 관통하여 기판(100)에 연결될 수 있다. 수직 기둥들(PL)은 기판(100)으로부터 위로 연장되는(즉, 제3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(PL)은 반도체 물질을 포함하는 반도체 기둥들일 수 있다. 수직 기둥들(PL)은 속이 채워진 실린더 형태, 또는 그 속이 빈 실린더 형태(예를 들면, 마카로니)를 가질 수 있다. 마카로니 형의 수직 기둥들(PL)의 속은 충진 절연 패턴(137)으로 채워질 수 있다. 충진 절연 패턴(137)은 실리콘 산화막으로 형성될 수 있다. 일 예로, 반도체 패턴(135)은 도 5a에 도시된 바와 같이, 수직 홀(120)의 측벽 상에 차례로 배치되는 제1 반도체 패턴(132) 및 제2 반도체 패턴(134)을 포함할 수 있다. 제1 및 제2 반도체 패턴들(132, 134) 각각은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 제1 및 제2 반도체 패턴들(132, 134)은 반도체 패턴(135)으로 지칭될 수 있다. 반도체 패턴(135)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 수직 기둥들(PL)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 도전 패드(139)가 배치될 수 있다. 도전 패드(139)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 수직 기둥들(PL)의 하단들은 기판(100) 내로 삽입될 수 있다.
수직 기둥들(PL)은 제1 방향(D1)을 따라 배치되어 열을 이룰 수 있다. 실시예들에 따르면, 하나의 적층 구조체(ST)를 관통하는 수직 기둥들(PL)의 열들은 복수 개로 제공될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 2개의 수직 기둥들(PL)의 열들이 하나의 스트링 선택 라인(SSL)을 관통할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 예로, 하나의 스트링 선택 라인(SSL)을 관통하는 수직 기둥들(PL)의 열의 개수는 4개, 8개 또는 9개일 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열의 수직 기둥들(PL)은 이에 인접한 다른 하나의 열의 수직 기둥들(PL)을 기준으로 제1 방향(D1)으로 쉬프트될 수 있다. 그에 따라, 하나의 열과 이에 인접한 다른 하나의 열을 포함하는 한 쌍의 열들 내의 수직 기둥들(PL)은 제1 방향(D1)을 따라 지그재그로 배치될 수 있다.
서로 인접한 적층 구조체들(GS) 사이에, 제1 방향(D1)으로 연장되는 분리 트렌치(140)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(140)에 노출된 기판(100) 내에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(100) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소스 영역(CSR)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 공통 소오스 플러그(CSP)가 분리 트렌치(140) 내에 배치되어 공통 소오스 영역(CSR)에 접속될 수 있다. 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 예컨대, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 예로, 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수 있다.
일 실시예에 따르면, 적층 구조체(ST)의 각 절연 패턴들(116a, 116b)의 수평적 두께는 각 게이트 전극들(EL)의 수평적 두께보다 클 수 있다. 달리 얘기하면, 공통 소오스 플러그(CSP)와 이에 인접한 절연 패턴들(116a, 116b)의 측벽까지의 거리는 공통 소오스 플러그(CSP)와 이에 인접한 게이트 전극들(EL)의 측벽까지의 거리보다 작을 수 있다. 이에 따라, 공통 소오스 플러그(CSP)에 인접한 적층 구조체(ST)의 측벽은 복수의 리세스 영역들을 가질 수 있다. 여기서, 리세스 영역들 각각은 수직적으로 인접한 절연 패턴들(116a, 116b) 및 이들 사이에 개재된 게이트 전극(EL)에 의해 정의될 수 있으며, 리세스 영역들은 절연 스페이서(SP)에 의해 채워질 수 있다. 본 발명의 개념에 따르면, 공통 소오스 플러그(CSP)에 인접한 절연 패턴들(116a, 116b)의 단부들은 라운드진 모서리(R)를 가질 수 있다.
데이터 저장막(DS)이 적층 구조체(ST)와 각각의 수직 기둥들(PL) 사이에 배치될 수 있다. 데이터 저장막(DS)은 수직 기둥(PL)에 인접한 터널 절연막(TL), 적층 구조체(ST)에 인접한 블로킹 절연막(BIL) 및 이들 사이의 전하 저장막(CL)을 포함할 수 있다. 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 기둥(PL)과 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride) 또는 나노크리스탈 실리콘(nanocrystalline Si) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다. 전하 저장막(CL) 및 터널 절연막(TL)은 수직 기둥(PL)을 따라 제3 방향(D3)으로 연장될 수 있다.
블로킹 절연막(BIL)은 서로 다른 물질을 포함하는 제1 블로킹 절연막(BIL1) 및 제2 블로킹 절연막(BIL2)을 포함할 수 있다. 일 예로, 제1 블로킹 절연막(BIL1)은 실리콘 산화막일 수 있고, 제2 블로킹 절연막(BIL2)은 알루미늄 산화막 및/또는 하프늄 산화막과 같은 고유전막일 수 있다. 본 발명의 개념에 따르면, 제1 블로킹 절연막(BIL1)은 각각의 게이트 전극들(EL)과 전하 저장막(CL) 사이에서 고립된 형태(즉, 아일랜드 형태)로 배치될 수 있다. 복수의 제1 블로킹 절연막들(BIL1)의 각각은, 게이트 전극들(EL)과 수평적으로 중첩되는 전하 저장막(CL)의 일부분들이 산화되어 형성된 산화 패턴들일 수 있다.
일 단면의 관점에서, 제1 블로킹 절연막들(BIL1)의 각각은 전하 저장막(CL)과 마주하는 제1 측벽(SW1), 및 게이트 전극(EL)과 마주하는 제2 측벽(SW2)을 가질 수 있다. 일 실시예에 따르면, 도 5a에 도시된 바와 같이, 제1 블로킹 절연막(BIL1)의 제1 측벽(SW1)은 전하 저장막(CL)을 향하여 볼록한 형상을 가질 수 있고, 제2 측벽(SW2)은 게이트 전극(EL)을 향하여 볼록한 형상을 가질 수 있다. 다른 실시예예 따르면, 도 5b에 도시된 바와 같이, 제1 블로킹 절연막(BIL1)의 제1 측벽(SW1)은 전하 저장막(CL)을 향하여 볼록한 형상을 갖되, 제2 측벽(SW2)은 전하 저장막(CL)을 향하여 오목한 형상을 가질 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 또 다른 실시예에 따르면, 제1 측벽(SW1)은 전하 저장막(CL)을 향하여 볼록한 형상을 갖되, 제2 측벽(SW2)은 굴곡지도록 형성될 수 있다. 제2 측벽(SW2)과 마주하는 게이트 전극(EL)의 일 측벽은 제2 측벽(SW2)에 상응하는 형상을 가질 수 있다. 예컨대, 도 5a의 실시예의 경우, 제2 측벽(SW2)과 마주하는 게이트 전극(EL)의 일 측벽은 공통 소오스 플러그(CSP)를 향하여 오목한 형상을 가질 수 있다. 도 5b의 실시예의 경우, 제2 측벽(SW2)과 마주하는 게이트 전극(EL)의 일 측벽은 제1 블로킹 절연막(BIL1)을 향하여 볼록한 형상을 가질 수 있다.
제2 블로킹 절연막(BIL2)은 각각의 게이트 전극들(EL)과 이에 인접한 제1 블로킹 절연막(BIL1) 사이에 제공될 수 있다. 더하여, 제2 블로킹 절연막(BIL2)은 게이트 전극(EL)과 이에 인접한 절연 패턴들(116a, 116b) 사이로 연장되어 게이트 전극(EL)의 상면 및 하면을 덮을 수 있다.
데이터 저장막(DS)과 절연 패턴들(116a, 116b) 사이에 보호 절연 패턴들(122p)이 개재될 수 있다. 보호 절연 패턴들(122p) 각각은 절연 패턴들(116a, 116b)과 수평적으로 중첩되며, 수직적으로 서로 인접한 제1 블로킹 절연막들(BIL1) 사이에 배치될 수 있다. 보호 절연 패턴들(122p)은 수직적으로 인접한 제1 블로킹 절연막들(BIL1)과 접할 수 있다. 보호 절연 패턴들(122p)은 절연 패턴들(116a, 116b)과 동일한 물질, 예컨대, 실리콘 산화막을 포함할 수 있다.
캡핑 절연막(145)이 적층 구조체들(ST)을 덮을 수 있고, 캡핑 절연막(145) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 기둥들(PL)과 전기적으로 연결될 수 있다.
워드 라인(WL)의 두께는 메모리 셀을 구성하는 게이트 길이에 대응하고 제1 절연 패턴(116a)의 두께 및 제1 절연 패턴(116a)의 상면 및 하면을 덮는 한 쌍의 제2 블로킹 절연막들(BIL2)의 두께의 합은 워드 라인들(WL) 사이의 간격에 대응될 수 있다. 수직형 메모리 셀들의 피치는 워드 라인(WL)의 두께 + 워드 라인들(WL) 사이의 간격에 의해 정의될 수 있으며, 메모리 셀 특성의 향상을 위해 수직형 메모리 셀들의 피치는 일치는 일정하게 제한될 필요가 있다. 예컨대, 워드 라인(WL)의 두께가 작은 경우, 워드 라인(WL)의 저항이 증가될 수 있고, 워드 라인들(WL) 사이의 간격이 접은 경우, 제1 절연 패턴(116a)가 워드 라인 전압에 의해 브레이크 다운되는 문제가 발생될 수 있다.
제1 절연 패턴(116a)의 상면 및 하면을 덮는 한 쌍의 제2 블로킹 절연막들(BIL2)의 두께가 일정하게 유지되는 경우, 워드 라인(WL)의 두께 및 워드 라인들(WL) 사이의 간격은, 제1 절연 패턴들(116a)의 두께 또는 제1 절연 패턴들(116a) 사이의 간격에 의해 조절될 수 있다. 본 발명의 실시예들에 따르면, 도 5a 또는 도 5b에 도시된 바와 같이, 제1 절연 패턴들(116a) 사이의 간격(Lg)은 제1 절연 패턴들(116a)의 제1 두께(t1)보다 클 수 있다. 제1 두께(t1)에 대한 간격(Lg)의 비율(Lg/t1)은 1 보다 클 수 있으며, 바람직하게 1.2 내지 1.6 일 수 있다.
일반적으로, 희생막들을 게이트 전극으로 교체하는 리플레이스먼트 공정을 이용하여 형성된 적층 구조체에서, Lg/t1의 값이 상기와 같은 경우, 수직 기둥들의 직경의 불균일함으로 인해 메모리 셀 특성의 산포가 커지는 문제가 발생될 수 있다. 본 발명의 실시예들에 따른 반도체 장치는, 요구되는 워드 라인(WL)의 두께 및 워드 라인들(WL) 사이의 간격을 만족하면서 상기와 같은 문제를 방지하도록 구현된 것일 수 있다. 이에 대해서 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 자세히 설명한다.
도 6a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선에 대응되는 단면도들이다. 도 6b 내지 도 14b는 각각 도 6a 내지 도 14a의 A 부분에 대응하는 확대도들이다. 도 15는 절연막에 대한 희생막의 두께 비에 따른 주름 생성 정도를 나타내는 그래프이다. 도 16 및 도 17은 도 8의 A-A’선에 대응하는 평면도들이다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에 희생막들(112) 및 절연막들(114a, 114b)이 번갈아 반복적으로 적층되어 박막 구조체(110)가 형성될 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
박막 구조체(110)에서, 희생막들(112)은 절연막들(114a, 114b)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(112) 및 절연막들(114a, 114b)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
희생막들(112)은 일 예로, 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(114a, 114b)은 일 예로, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(112)과 다른 물질일 수 있다. 일 실시예에 있어서, 희생막들(112)은 실리콘 질화막으로 형성되고, 절연막들(114a, 114b)은 실리콘 산화막으로 형성될 수 있다. 다른 실시예에 있어서, 희생막들(112)은 실리콘막으로 형성되고, 절연막들(114a, 114b)은 실리콘 산화막으로 형성될 수 있다. 희생막들(112) 및 절연막들(114a, 114b)은 일 예로, 화학적 기상 증착 방법에 의하여 형성될 수 있다.
실시예들에서, 희생막들(112)은 동일한 두께를 가질 수 있다. 이와 달리, 희생막들(112) 중 최하층 및 최상층의 희생막들(112)은 그것들 사이에 위치한 희생막들(112)에 비해 두껍게 형성될 수 있다. 절연막들(114a, 114b)은 동일한 두께를 가지거나, 절연막들(114a, 114b) 중 일부는 두께가 다를 수도 있다. 예컨대, 절연막들(114a, 114b)는 도 4 및 도 5a의 제1 절연 패턴들(116a)에 대응하는 제1 절연막들(114a) 및 도 4 및 도 5a의 제2 절연 패턴들(116b)에 대응하는 제2 절연막들(114b)을 포함할 수 있으며, 제2 절연막들(114b)은 제1 절연막들(114a)보다 두꺼울 수 있다.
본 발명의 개념에 따르면, 희생막들(112)의 두께는 제1 절연막들(114a)의 두께보다 작을 수 있다. 예컨대, 도 6b에 도시된 바와 같이, 제1 절연막들(114a)은 제2 두께(t2)를 갖고, 희생막들(112)은 제2 두께(t2)보다 작은 제3 두께(t3)를 가질 수 있다. 실시예들에 따르면, 제1 절연막(114a)의 두께에 대한 희생막(112)의 두께 비(t3/t2)는 0.55 내지 0.95일 수 있다. 제2 두께(t2)는 예컨대, 32nm 일 수 있고, 제3 두께(t3)는 19nm 일 수 있다.
박막 구조체(110)의 형성 전에, 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 일 예로, 버퍼 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 버퍼 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 희생막들(112) 및 절연막들(114a, 114b)보다 얇은 두께를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 박막 구조체(110)를 관통하여 기판(100)을 노출하는 수직 홀들(120)이 형성될 수 있다.
일 실시예에 따르면, 수직 홀들(120)은 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에 의해 기판(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(120) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다. 수직 홀들(120)은, 평면적 관점에서, 2차원적으로 형성될 수 있다. 일 예로, 수직 홀들(120)은, 도 3에 도시된 바와 같이, 제1 방향(D1)을 따라 지그재그로 배치될 수도 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 8a 및 도 8b를 참조하면, 수직 홀들(120)의 측벽 상에 보호 절연막(122), 전하 저장막(CL), 및 터널 절연막(TL)이 차례로 형성될 수 있다.
보호 절연막(122)은 수직 홀들(120)의 측벽 상에 형성되어 희생막(112) 및 절연막들(114a, 114b)과 접할 수 있다. 보호 절연막(122)은 절연막들(114a, 114b)과 동일한 물질 예컨대, 실리콘 산화막으로 형성될 수 있다. 전하 저장막(CL)은 보호 절연막(122) 상에 형성될 수 있다. 전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride) 또는 나노크리스탈 실리콘(nanocrystalline Si) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다. 보호 절연막(122), 터널 절연막(TL), 및 전하 저장막(CL)은 ALD 또는 CVD 방법으로 형성될 수 있으며, 수직 홀들(120)을 전부 채우지 않도록 형성될 수 있다. 보호 절연막(122), 터널 절연막(TL), 및 전하 저장막(CL)은 수직 절연막(124)으로 지칭될 수 있다.
터널 절연막(TL) 상에 제1 반도체막(131)이 형성될 수 있다. 제1 반도체막(131)은 원자층 증착 방법 또는 화학적 기상 증착 방법으로 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 제1 반도체막(131)은 수직 절연막(124)을 덮어 후속의 식각 공정에서 수직 절연막(124))이 식각 손상을 받는 것을 방지하는 역할을 할 수 있다.
도 9a 및 도 9b를 참조하면, 수직 홀들(120)의 바닥 부분에서 제1 반도체막(131) 및 수직 절연막(124)이 이방성 식각되어 기판(100)의 상면이 노출될 수 있다. 이에 따라, 수직 홀들(120)의 내벽에 제1 반도체 패턴(132) 및 수직 절연 패턴(124p)이 형성될 수 있다. 수직 절연 패턴(124p) 및 제1 반도체 패턴(132)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 이방성 식각하는 동안, 제1 반도체 패턴(132)의 아래에 위치하는 수직 절연막(124)의 일부분은 식각되지 않을 수 있으며, 이 경우, 수직 절연 패턴(124p)은 제1 반도체 패턴(132)의 바닥면과 기판(100)의 상면 사이에 개재되는 바닥부를 가질 수 있다. 또한, 제1 반도체막(131) 및 수직 절연막(124)에 대한 이방성 식각의 결과로서, 박막 구조체(110)의 상면이 노출될 수 있다. 이에 따라, 수직 절연 패턴(124p) 및 제1 반도체 패턴(132) 각각의 수직 홀들(120) 내에 국소화될 수 있다.
수직 홀들(120) 내에 제2 반도체 패턴(134) 및 충진 절연 패턴(137)이 차례로 형성될 수 있다. 예컨대, 제2 반도체 패턴(134) 및 충진 절연 패턴(137)은, 수직 절연 패턴(124p) 및 제1 반도체 패턴(132)이 형성된 수직 홀들(120) 내에 제2 반도체막 및 충진 절연막을 차례로 형성하고, 박막 구조체(110)의 상면이 노출되도록 평탄화하여 형성될 수 있다. 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막 또는 비정질 실리콘막)일 수 있다. 제1 및 제2 반도체 패턴들(132, 134)은 반도체 패턴(135)으로 지칭될 수 있다. 반도체 패턴(135)은 예컨대, 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 제2 반도체 패턴(134)은 수직 홀들(120)을 전부 채우도록 형성될 수도 있다. 이 경우, 충진 절연 패턴(137)은 요구되지 않을 수 있다.
수직 기둥들(PL)에 접속되는 도전 패드들(D)이 형성될 수 있다. 도전 패드들(D)은 수직 기둥들(PL)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드들(D)은 그것의 아래에 위치하는 수직 기둥들(PL)과 다른 도전형의 불순물로 도핑될 수 있다. 이에 따라, 도전 패드들(D)은 그 하부 영역과 다이오드를 구성할 수 있다.
도 10a 및 도 10b를 참조하면, 박막 구조체(110)를 패터닝하여 기판(100)을 노출하는 분리 트렌치(140)가 형성될 수 있다.
예컨대, 박막 구조체(110)의 패터닝 공정은, 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 버퍼 절연막(105), 희생막들(112) 및 절연막들(114a, 114b)을 연속적으로 식각하는 것을 포함할 수 있다. 도 3을 참조하면, 분리 트렌치(140)는 제1 방향(D1)으로 연장되는 라인 형태 또는 직사각형 형태를 가지도록 형성될 수 있다. 분리 트렌치(140)의 형성 동안, 오버 식각(over etch)에 의해 분리 트렌치(140)에 노출된 기판(100)의 상면이 소정 깊이로 리세스될 수 있다.
분리 트렌치(140)가 형성됨에 따라, 패터닝된 희생막들(112) 및 패터닝된 절연막들(114a, 114b)을 포함하는 예비 적층 구조체들(110a)이 형성될 수 있다. 패터닝된 희생막들(112)은 희생 패턴들(113)로 지칭될 수 있고, 패터닝된 절연막들(114a, 114b)은 예비 절연 패턴들(115a, 115b)로 지칭될 수 있다. 예비 적층 구조체들(110a)은, 평면적 관점에서, 분리 트렌치(140)를 따라 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 분리 트렌치(140)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 복수의 열을 이루는 수직 기둥들(PL)이 하나의 라인 형태의 예비 적층 구조체(110a)를 관통할 수 있다.
도 11a 및 도 11b를 참조하면, 분리 트렌치(140)에 노출된 희생 패턴들(113)이 제거되어, 예비 절연 패턴들(115a, 115b) 사이에 게이트 영역들(GR)이 형성될 수 있다.
게이트 영역들(GR)은 예비 절연 패턴들(115a, 115b) 사이의 희생 패턴들(113)을 선택적으로 제거함으로써 형성될 수 있다. 희생 패턴들(113)의 선택적 제거는 제1 등방성 식각 공정을 이용할 수 있다. 일 실시예에 있어서, 희생 패턴들(113)이 실리콘 질화막을 포함하고, 예비 절연 패턴들(115a, 115b)이 실리콘 산화막을 포함하는 경우, 제1 등방성 식각 공정은 인산을 포함하는 식각 용액을 이용하여 수행될 수 있다. 게이트 영역들(GR)은 분리 트렌치(140)로부터 예비 절연 패턴들(115a, 115b) 사이로 수평적으로 연장될 수 있으며, 보호 절연막(122)의 외측벽을 노출할 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 예비 절연 패턴들(115a, 115b)과 보호 절연막(122)의 외측벽에 의해 정의될 수 있다. 보호 절연막(122)은, 희생막들(112)의 제거를 위한 식각 용액에 의하여 전하 저장막(CL)이 손상되는 것을 방지할 수 있다
도 12a 및 도 12b를 참조하면, 게이트 영역들(GR)에 노출된 보호 절연막(122)과 예비 절연 패턴들(115a, 115b)의 일부분들이 제거되어 확장된(enlarged) 게이트 영역들(eGR)이 형성될 수 있다. 보호 절연막(122)과 예비 절연 패턴들(115a, 115b)의 제거는 제2 등방성 식각 공정을 이용할 수 있다. 보호 절연막(122)과 예비 절연 패턴들(115a, 115b)이 실리콘 산화막을 포함하는 경우, 제2 등방성 식각 공정은 불산(HF)을 포함하는 식각 용액을 이용하여 수행될 수 있다.
제2 등방성 식각 공정의 결과, 예비 절연 패턴들(115a, 115b)로터 절연 패턴들(116a, 116b)이 형성될 수 있다. 절연 패턴들(116a, 116b)은 예비 절연 패턴들(115a, 115b)보다 감소된 수직적 두께 및 감소된 수평적 두께를 가질 수 있다. 도 12b에 도시된 바와 같이, 제1 절연 패턴(116a)은 예비 제1 절연 패턴(115a)의 제2 두께(t2)보다 작은 제1 두께(t1)를 가질 수 있다. 예컨대, 제2 두께(t2)는 32nm 일 수 있고, 제1 두께(t1)는 19nm 일 수 있다. 달리 얘기하면, 확장된 게이트 영역들(eGR)의 수직적 높이(예컨대, 제1 절연 패턴들(116a) 사이의 간격(Lg))는, 게이트 영역들(GR)의 수직적 높이(즉, 희생 패턴들(113)의 제3 두께(t3))보다 클 수 있다. 또한, 제2 등방성 식각 공정 동안, 분리 트렌치(140)에 인접한 절연 패턴들(116a, 116b)의 모서리(R)는 라운드 질 수 있다.
더하여, 보호 절연막(122)이 수직적으로 분리되어 보호 절연 패턴들(122p)이 형성될 수 있다. 보호 절연 패턴들(122p)은 전하 저장막(CL)과 절연 패턴들(116a, 116b) 사이에 아일랜드 형태로 각각 개재될 수 있다. 이에 따라, 확장된 게이트 영역들(eGR)은 보호 절연 패턴들(122p) 사이로 수평적으로 연장되어, 전하 저장막(CL)의 외측벽을 노출할 수 있다. 즉, 확장된 게이트 영역들(eGR)은 수직적으로 인접한 절연 패턴들(116a, 116b), 수직적으로 인접한 보호 절연 패턴들(122p) 및 전하 저장막(CL)의 외측벽에 의해 정의될 수 있다.
도 13a 및 도 13b를 참조하면, 확장된 게이트 영역들(eGR)에 노출된 전하 저장막(CL)의 일부분들이 산화되어 제1 블로킹 절연막들(BIL1)이 형성될 수 있다. 제1 블로킹 절연막들(BIL1)은 서로 이격되어 아일랜드 형태로 형성될 수 있다. 전하 저장막(CL)의 산화는 예컨대, 수소(H2) 및 산소(O2)의 혼합 가스를 이용하는 라디컬 산화 공정을 이용할 수 있다. 산화 공정 동안 형성된 산소 라디컬이 전하 저장막(CL)에 포함된 실리콘과 화학 반응하여 제1 블로킹 절연막들(BIL1)이 형성될 수 있다. 예컨대, 제1 블로킹 절연막들(BIL1)은 실리콘 산화막을 포함할 수 있다.
일 단면의 관점에서, 각각의 제1 블로킹 절연막들(BIL1)은 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다. 전하 저장막(CL)의 산화 정도에 따라 제1 및 제2 측벽들(SW1, SW2)의 형상은 다양할 수 있다. 예컨대, 제1 측벽(SW1)은 전하 저장막(CL)을 항하여 볼록할 수 있고, 제2 측벽(SW2)은 분리 트렌치(140)를 향하여 볼록하거나 전하 저장막(CL)을 향하여 오목할 수 있다.
도시하지는 않았지만, 산화 공정의 결과, 분리 트렌치(140)에 의해 노출된 기판(100)의 상부도 일부 산화될 수 있다. 기판(100)에 형성된 산화막은 후속 공정(일 예로, 세정 공정)을 통해 제거될 수 있다.
일반적으로, 제1 블로킹 절연막은 수직 절연막(124)의 형성 단계에서 형성될 수 있다(즉, 도 8a 및 도 8b의 단계에서 형성된 보호 절연막(122)이 제1 블로킹 절연막의 역할을 수행할 수 있으며, 이 경우 상기 산화 공정을 통한 제1 블로킹 절연막(BIL1)의 형성 공정은 생략된다). 이 경우, 희생막들(112)을 게이트 전극들(EL)로 교체하는 과정에서 제1 블로킹 절연막(즉, 보호 절연막(122))의 식각 손상이 발생될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 제1 블로킹 절연막(BIL1)이 확장된 게이트 영역들(eGR)의 형성 이후에 형성됨에 따라, 희생막들(112)을 게이트 전극들(EL)로 교체하는 과정에서 발생될 수 있는 제1 블로킹 절연막(BIL1)의 식각 손상을 피할 수 있다.
도 14a 및 도 14b를 참조하면, 확장된 게이트 영역들(eGR)의 내벽 상에 제2 블로킹 절연막(BIL2)이 형성될 수 있다. 예컨대, 제2 블로킹 절연막(BIL2)은 확장된 게이트 영역들(GR)에 노출된 절연 패턴들(116a, 116b)의 상하면들과, 제1 블로킹 절연막(BIL1)의 제2 측벽(SW2)을 콘포말하게 덮도록 형성될 수 있다.
제2 블로킹 절연막(BIL2)은 실리콘 산화막 보다 높은 유전 상수를 갖는 물질로 형성될 수 있다. 일 예로, 제2 블로킹 절연막들(BIL2)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있다. 제2 블로킹 절연막(BIL2)은 원자층 증착 방법으로 형성될 수 있다. 제1 블로킹 절연막(BIL1) 및 제2 블로킹 절연막(BL2)은 블로킹 절연막(BIL)으로 정의될 수 있다. 나아가, 블로킹 절연막(BIL), 전하 저장막(CL) 및 터널 절연막(TL)은 데이터 저장막(DS)으로 정의될 수 있다.
이어서, 분리 트렌치(140)를 통하여, 확장된 게이트 영역들(eGR) 내에 도전막(미도시)이 형성될 수 있다. 도전막은 도핑된 폴리실리콘막, 금속막(예를 들면, W) 또는 금속 질화막(예를 들어, TiN, TaN 또는 WN) 중의 적어도 하나로 형성될 수 있다. 도전막은, 예를들어 금속 질화막, 및 금속 질화막 상의 금속막을 포함할 수 있다. 도전막은 원자층 증착 방법에 의하여 형성될 수 있다. 계속해서, 분리 트렌치(140) 내에 형성된 도전막의 일부를 제거하여 확장된 게이트 영역들(eGR) 내에 게이트 전극들(EL)이 각각 국소적으로 형성될 수 있다. 일 실시예에 따르면, 도 14b에 도시된 바와 같이, 게이트 전극들(EL)은 절연 패턴들(116a, 116b)의 측벽들보다 데이터 저장막(DS) 인접한 측벽들을 갖도록 형성될 수 있다.
이와 같이, 확장된 게이트 영역들(eGR)에 게이트 전극들(EL)을 형성함에 따라, 기판(100) 상에 번갈아 반복적으로 적층된 게이트 전극들(EL) 및 절연 패턴들(116a, 116b)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다(도 3 참조). 서로 인접하는 적층 구조체들(ST) 사이에서 기판(100)이 노출될 수 있다.
다시 도 4 및 도 5a를 참조하면, 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(100)과 다른 타입의 불순물을 기판(100) 내에 도핑하여 형성될 수 있다.
계속해서, 분리 트렌치들(140)의 측벽들을 덮는 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)를 형성하는 것은, 적층 구조체들(ST)이 형성된 기판(100) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 분리 트렌치(140)의 최소 폭의 약 1/2 이하의 두께로 분리 트렌치들(140)의 내벽에 증착될 수 있다. 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
절연 스페이서(SP)가 형성된 분리 트렌치들(140) 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 일 실시예에 따르면, 공통 소오스 플러그(CSP)는 수평적으로 인접하는 게이트 전극들(EL) 사이에 배치될 수 있으며, 게이트 전극들(EL)과 나란히 연장될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
적층 구조체들(ST) 상에 공통 소오스 플러그(CSP)의 상면들을 덮는 캡핑 절연막(145)이 형성될 수 있다. 이어서, 캡핑 절연막(145)을 관통하여 수직 기둥들(PL) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 이어서, 캡핑 절연막(145) 상에서, 제 2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그들(BPLG)과 접속되는 비트 라인들(BL)이 형성될 수 있다(도 3 참조). 이로써, 도 4 및 도 5a의 반도체 장치의 구현이 완성될 수 있다.
앞서 설명한 바와 같이, 박막 구조체(110)는 서로 다른 식각 선택성을 갖는 박막들이 교대로 적층되어 형성된다. 이에 따라, 수직 홀들(120)의 형성을 위한 식각 공정에서, 식각 가스와 희생막들/절연막들과의 반응, 및 식각 가스와 반응 부산물과의 반응의 차이로 인하여 수직 홀들(120)의 내벽에 주름(striation이 생성될 수 있다. 주름의 발생 정도는 수직 홀들(120)의 높이에 따라 달라질 수 있다. 예컨대, 박막 구조체(110)의 상부 또는 하부보다는 중간 부분의 높이에서 수직 홀들(120)의 내벽에 형성되는 주름의 정도는 더욱 심해진다. 또한, 도 15에 도시된 바와 같이, 절연막들의 두께 대비 희생막들의 두께가 클수록 주름의 생성 정도는 심해질 수 있다. 도 15의 그래프는 박막 구조체(110)의 중간 부분의 높이에서 절연막에 대한 희생막의 두께 비(예컨대, 제1 절연막(114a) 두께에 대한 희생막(112)의 두께비(t3/t2))에 따른 주름의 생성 정도를 나타낸다. 여기서, 주름 생성 정도 값(Y 값, 임의 단위)이 클수록 주름의 생성 정도가 심한 것을 의미한다. 또한, 주름 생성 정도의 값(Y 값)이 0(zero)인 경우, 수직 홀들의 직경이 완전하게 균일한 것을 의미한다.
일반적으로, 워드 라인들의 두께에 상응하는 희생막들의 두께는, 워드 라인들 사이의 절연막들의 두께보다 크게 형성된다. 이 경우, 도 17에 도시된 바와 같이, 박막 구조체(110)의 중간 부분의 높이에서 수직 홀들(120)의 내벽에 발생하는 주름은 심해질 수 있다. 주름은 수직 홀들의 직경의 불균일함을 의미하며, 이러한 불균일함은 후속 공정을 거쳐 형성되는 수직 기둥의 직경의 불균일함을 초래할 수 있다. 이는 메모리 셀들의 특성의 산포를 악화시켜 반도체 장치의 신뢰성을 떨어뜨릴 수 있다. 그러나, 본 발명의 실시예들에 따르면, 희생막들(112)이 절연막들(예컨대, 제1 절연막들(114a)) 보다 얇게 형성되므로 상술한 바와 같은 주름의 생성이 억제될 수 있다. 이에 따라, 도 16에 도시된 바와 같이, 박막 구조체(110)의 중간 부분의 높이에서 수직 홀들(120)은 실질적으로 균일한 직경을 갖도록 형성될 수 있다.
그러나, 희생막들(112)의 두께의 감소는 워드 라인들(WL)의 두께의 감소를 초래하여 워드 라인들(WL)의 저항이 증가되는 문제가 발생할 수 있다. 본 발명의 실시예에 따르면, 이러한 문제를 해결하기 위해 희생막들(112)을 게이트 전극들(EL)로 교체하는 과정에서, 희생막들(112)이 제거된 공간인 게이트 영역들(GR)의 수직적 높이를 확장시키는 공정(즉, 확장된 게이트 영역들(eGR)의 형성 공정)을 수행하며, 이를 통해 요구되는 워드 라인들(WL)의 두께를 확보할 수 있다. 한편, 제1 절연 패턴들(116a)의 두께의 감소로 워드 라인들(WL) 사이의 간격이 좁아지는 경우, 워드 라인들(WL) 사이에 인가되는 워드 라인 전압에 의해 제1 절연 패턴들(116a)이 브레이크 다운되는 문제가 발생될 수 있다. 이와 같은 이유들로 인하여, 희생막들(112)의 두께, 및 절연막들(즉, 제1 절연막들(114a))의 두께는 적절하게 조절되어야 한다.
본 발명의 실시예들에 따르면, 제1 절연막(114a)의 두께에 대한 희생막(112)의 두께 비(t3/t2)는 0.55 내지 0.95일 수 있다. 이는 주름의 생성을 최대한으로 억제하면서, 요구되는 메모리 셀의 전기적 특성을 확보하기 위해 산출된 값일 수 있다. 도 15에 도시된 바와 같이, 절연막에 대한 희생막의 두께 비(t3/t2)에 따른 주름 생성 정도는 다음 수학 식(1)과 같은 관계를 가질 수 있다.
[수학식 1]
Y=aX+b
여기서, Y는 주름 생성 정도를 나타내고, X는 절연막에 대한 희생막의 두께 비를 나타낸다. 또한, a는 0.2806, b는 0.7323의 유리수이다.
도 15 및 수학식 1을 통해 산출할 때, 원하는 주름 생성 정도(Y)(즉, Y 값이 1 이하)를 달성하기 위해 X(=t3/t2) 값은 약 0.95 이하인 것이 바람직한 것을 알 수 있다. 나아가, 워드 라인들(WL)의 두께 및 브레이크 다운을 견딜 수 있는 제1 절연 패턴들(116a)의 두께를 고려하여, X(=t3/t2) 값은 0.55의 하한을 갖는 것이 바람직할 수 있다.
결론적으로, 본 발명의 실시예들에 따르면, 메모리 셀들의 특성이 개선되어 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 18은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 것으로서, 도 3의 I-I'선에 따른 단면도이다. 도 19a 및 도 19b는 각각 도 18의 A 부분 및 B 부분에 대응하는 확대도들이다. 도 4 및 도 5a의 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략될 수 있다.
도 3, 도 18, 도 19a 및 도 19b를 참조하면, 수직 기둥들(PL)의 각각은 적층 구조체(ST)의 하부 부분을 관통하며 기판(100)과 연결되는 하부 반도체 패턴(136) 및 적층 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(136)과 연결되는 상부 반도체 패턴(135)을 포함할 수 있다. 하부 반도체 패턴(136)의 바닥면은 기판(100)의 상면보다 아래에 위치하여 기판(100)에 삽입된 구조를 가질 수 있다. 이에 더해, 하부 반도체 패턴(136)의 상면은 접지 선택 라인(GSL)의 상면 보다 높을 수 있다.
하부 반도체 패턴(136)에 인접한 제2 절연 패턴(116b)은 하부 반도체 패턴(136)의 측벽과 직접 접촉될 수 있다. 접지 선택 라인(GSL)과 하부 반도체 패턴(136) 사이에 제2 블로킹 절연막(BIL2)이 개재될 수 있고, 제2 블로킹 절연막(BIL2)과 하부 반도체 패턴(136) 사이에 게이트 유전막(128)이 게재될 수 있다. 게이트 유전막(128)은 일 예로, 실리콘 산화막일 수 있다.
하부 반도체 패턴(136)은 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있다. 하부 반도체 패턴(136)은, 도 7a 및 도 7b의 단계에서, 수직 홀(120)에 의해 노출된 기판(100)을 시드(seed)로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 하부 반도체 패턴(136)은 수직 홀(120)의 하부 영역을 채우는 필라(pillar) 형태로 형성될 수 있다.
상부 반도체 패턴(135)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상부 반도체 패턴(135)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(135)의 내부는 충진 절연 패턴(137)에 의해 채워질 수 있다. 상부 반도체 패턴(135)의 바닥면은 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(135)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(135)은 반도체 물질로 이루어질 수 있다. 상부 반도체 패턴(135)은 제1 및 제2 반도체 패턴들(132, 134)을 포함할 수 있다. 제1 및 제2 반도체 패턴들(132, 134)은 각각 도 4 및 도 5a를 참조하여 설명한 제1 및 제2 반도체 패턴들(132, 134)과 동일한 물질을 포함할 수 있다.
그 외 다른 구성들은 도 4 및 도 5a를 참조하여 설명한 바와 동일, 유사할 수 있다. 도시하지는 않았지만, 도 5b의 실시예 또한 본 실시예에 적용될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 21a 및 도 21c는 각각 도 20의 II-II'선 및 III-III'선을 따른 단면도들이다. 도 22b 및 도 22d는 각각 도 21a의 C 부분 및 도 21c의 D 부분에 대응하는 확대도들이다. 설명의 간소화를 위해, 도 4, 및 도 5a를 참조하여 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 상세한 설명은 생략될 수 있다.
도 20, 및 도 21a 내지 도 21d를 참조하면, 기판(100)은, 제1 방향(D1)에서, 셀 어레이 영역(CAR)과 셀 어레이 영역(CAR) 양측의 콘택 영역들(CTR)을 포함하며, 제1 방향(D1)에 수직한 제2 방향(D2)에서, 셀 어레이 영역(CAR)과 셀 어레이 영역(CAR) 양측의 더미 영역들(DMR)을 포함할 수 있다.
적층 구조체들(ST)은 기판(100) 상에 수직적으로 번갈아 적층된 게이트 전극들(EL) 및 절연 패턴들(116a, 116b)을 포함한다. 게이트 전극들(EL)은 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 포함할 수 있다. 절연 패턴들(116a, 116b)은 앞서 설명한 바와 같이 제1 절연 패턴들(116a) 및 제2 절연 패턴들(116b)을 포함하며, 제2 절연 패턴들(116b)은 제1 절연 패턴들(116a)보다 두꺼울 수 있다. 제1 절연 패턴들(116a)의 두께 및 이들 사이의 간격은 도 4 및 도 5a를 참조하여 설명한 바와 동일할 수 있다.
적층 구조체들(ST)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있으며, 콘택 영역(CTR)에서 적층 구조체들(ST)은 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 콘택 영역(CTR)에서, 게이트 전극들(EL)의 측벽들은 서로 이격되어 배치되며, 게이트 전극들(EL)의 수직적 높이가 증가할수록 게이트 전극들(EL)의 면적이 감소될 수 있다. 콘택 영역(CTR)의 절연 패턴들(116a, 116b)은 게이트 전극들(EL)의 상기 측벽들과 정렬되는 측벽들을 가질 수 있다.
더미 영역(DMR)에서, 적층 구조체(ST)는 잔류 희생 패턴들(113r)을 포함할 수 있다. 잔류 희생 패턴들(113r)은 희생막들(112)을 게이트 전극들(EL)로 교체하는 과정에서 잔존된 희생막들(112)의 일부일 수 있다. 잔류 희생 패턴들(113r)은 더미 영역(DMR)에서 수직적으로 인접하는 절연 패턴들(116a, 116b) 사이에 배치될 수 있으며, 수평적으로 게이트 전극들(EL)의 일측에 배치될 수 있다. 더미 영역(DMR)에서, 적층 구조체들(ST)은 셀 어레이 영역(CAR)으로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 더미 영역(DMR)에서, 잔류 희생 패턴들(113r)의 측벽들은 서로 이격되어 배치되며, 잔류 희생 패턴들(113r)의 수직적 높이가 증가할수록 잔류 희생 패턴들(113r)의 면적은 감소될 수 있다. 더미 영역(DMR)의 절연 패턴들(116a, 116b)은 잔류 희생 패턴들(113r)의 상기 측벽들과 정렬되는 측벽들을 가질 수 있다. 게이트 전극들(EL)과 잔류 희생 패턴들(113r) 사이에는 데이터 저장막(DS)의 제2 블로킹 절연막(BIL2)이 개재될 수 있다.
잔류 희생 패턴들(113r)은 절연 패턴들(116a, 116b)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 잔류 희생 패턴들(113r)은 일 예로, 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연 패턴들(116a, 116b)은 일 예로, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 잔류 희생 패턴들(113r)과 다른 물질일 수 있다. 일 실시예에 있어서, 잔류 희생 패턴들(113r)은 실리콘 질화막을 포함하고, 절연 패턴들(116a, 116b)은 실리콘 산화막을 포함할 수 있다.
본 발명의 개념에 따르면, 더미 영역(DMR)에서, 절연 패턴들(116a, 116b)의 각각은 서로 다른 두께를 갖는 부분을 포함할 수 있다. 즉, 더미 영역(DMR)의 절연 패턴들(116a, 116b)의 각각은 수직적으로 서로 인접한 게이트 전극들(EL) 사이의 제1 부분(P1) 및 수직적으로 서로 인접한 잔류 희생 패턴들(113r) 사이에 개재되고 제1 부분(P1)보다 두꺼운 제2 부분(P2)을 포함할 수 있다. 예컨대, 더미 영역(DMR)의 제1 절연 패턴들(116a)의 제1 부분(P1)은 제1 두께(t1)를 갖고, 제2 부분(P2)은 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 잔류 희생 패턴들(113r)의 제3 두께(t3)는 제2 부분(P2)의 제2 두께(t2)보다 작을 수 있다. 본 발명의 실시예들에 따르면, 제1 절연 패턴(116a)의 제2 부분(P2)의 두께에 대한 잔류 희생 패턴(113r)의 두께 비(t3/t2)는 0.55 내지 0.95일 수 있다. 또한, 잔류 희생 패턴들(113r)의 제3 두께(t3)는 수직적으로 서로 인접한 제1 부분들(P1) 사이의 간격(Lg)보다 클 수 있다.
일 실시예에 따르면, 셀 어레이 영역(CAR) 및 더미 영역(DMR)에서, 수직 기둥들(PL)이 각각의 적층 구조체들(ST)을 관통하여 기판(100)에 연결될 수 있다. 수직 기둥들(PL)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 수직 기둥들(PL)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수도 있다. 이와 달리, 수직 기둥들(PL)은 평면적 관점에서 일 방향으로 배열될 수 있다.
셀 어레이 영역(CAR)의 수직 기둥들(PL)의 각각은 비트라인 콘택 플러그(BPLG)를 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 이와 달리, 더미 영역(DMR)의 수직 기둥들(PL)은 비트 라인(BL)과 연결되지 않을 수 있다. 즉, 더미 영역(DMR)의 수직 기둥들(PL)은 더미 수직 기둥들(DPL)일 수 있다. 일 실시예에 따르면, 셀 어레이 영역(CAR)의 수직 기둥들(PL) 및 더미 수직 기둥들(DPL)은 도 4 및 도 5a를 참조하여 설명한 수직 기둥들(PL)과 동일한 구조를 가질 수 있다. 예컨대, 수직 기둥들(PL) 및 더미 수직 기둥들(DPL)은 반도체 패턴(135) 및 반도체 패턴(135)의 내부의 충진 절연 패턴(137)을 포함할 수 있다. 다른 실시예에 따르면, 셀 어레이 영역(CAR)의 수직 기둥들(PL) 및 더미 수직 기둥들(DPL)은 도 17, 도 18a 및 도 18b를 참조하여 설명한 수직 기둥들(PL)과 동일한 구조를 가질 수 있다. 예컨대, 수직 기둥들(PL) 및 더미 수직 기둥들(DPL)은 하부 반도체 패턴(136), 상부 반도체 패턴(135) 및 상부 반도체 패턴(135)의 내부의 충진 절연 패턴(137)을 포함할 수 있다. 도시하지는 않았지만, 더미 수직 기둥들(DPL)은 콘택 영역(CTR)에도 제공될 수 있다.
설 어레이 영역(CAR)에서, 적층 구조체들(ST)과 수직 기둥들(PL) 사이에 데이터 저장막(DS)이 개재될 수 있다. 데이터 저장막(DS)에 대해서는 도 4 및 도 5a를 참조하여 설명하였으므로, 이에 대한 상세한 설명은 생략한다. 또한, 도 5b에 도시된 실시예도 본 실시예의 데이터 저장막(DS)에 적용될 수 있다. 더미 영역(DMR)에서, 잔류 희생 패턴들(113r)을 관통하는 더미 수직 기둥들(DPL)과 적층 구조체(ST) 사이에는 수직 절연 패턴(124p, 도 9a 및 도 9b를 참조)이 개재될 수 있고, 게이트 전극들(EL)을 관통하는 더미 수직 기둥들(DPL)과 적층 구조체(ST) 사이에는 데이터 저장막(DS)이 개재될 수 있다.
서로 인접한 적층 구조체들(ST) 사이에 제1 방향(D1)으로 연장되는 분리 트렌치(140)가 제공될 수 있으며, 분리 트렌치(140) 내에 절연 스페이서(SP) 및 공통 소오스 플러그(CSP)가 배치될 수 있다. 절연 스페이서(SP) 및 공통 소오스 플러그(CSP)는 제1 방향(D1)으로 연장될 수 있다. 공통 소오스 플러그(CSP)의 아래의 기판(100) 내에는 공통 소오스 영역(CSR)이 배치될 수 있다.
기판(100) 상에 적층 구조체들(ST)을 덮는 상부 매립 절연막(125)이 배치될 수 있다. 상부 매립 절연막(125)은 평탄화된 상면을 가지며, 적층 구조체들(ST)의 말단 부분들을 덮을 수 있다. 상부 매립 절연막(125)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 상부 매립 절연막(125) 상에 수직 기둥들(PL) 및 공통 소오스 플러그들(CSP)을 덮는 캡핑 절연막(145)이 배치될 수 있다. 도시된 바와 달리, 상부 매립 절연막(125)은 적층 구조체(ST)의 말단 부분들뿐만 아니라 수직 기둥들(PL) 및 공통 소오스 플러그들(CSP)의 상면을 덮을 수도 있다.
수직적으로 적층된 게이트 전극들(EL)을 주변 로직 회로들(예를 들어, 디코더)과 연결하기 위한 배선 구조체가 콘택 영역(CTR)에 배치될 수 있다. 배선 구조체는 상부 매립 절연막(125) 및 캡핑 절연막(145)을 관통하여 게이트 전극들(EL)의 말단들에 접속되는 콘택 플러그들(PLG)과, 캡핑 절연막(145) 상에서 콘택 플러그들(PLG)에 접속되는 연결 라인들(BCL)을 포함할 수 있다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 콘택 플러그들(PLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
도 22a, 도 22c, 도 23a, 및 도 23c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로서, 도 22a 및 도 23a는 도 20의 II-II'선에 대응하는 단면도들이고, 도 22c 및 도 23c는 도 20의 III-III'선에 대응하는 단면도들이다. 도 22b 및 도 23b는 각각 도 22a 및 도 23a의 C 부분에 대응하는 확대도들이고, 도 22d 및 도 23d는 각각 도 22c 및 도 23c의 D 부분에 대응하는 확대도들이다. 도 22a 및 도 23a의 제조 단계는 도 11a의 제조 단계에 대응되고, 도 22c 및 도 23c의 제조 단계는 도 12a의 제조 단계에 대응된다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 22a 내지 도 22d를 참조하면, 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 더미 영역(DMR)을 포함하는 기판(100) 상에 예비 적층 구조체들(110a)이 형성될 수 있다. 콘택 영역(CTR) 및 더미 영역(DMR)에서, 예비 박막 구조체(110a)는 계단식 구조를 갖도록 패터닝될 수 있다. 예비 적층 구조체들(110a)은 도 7a 내지 도 10b를 참조하여 설명한 바와 동일, 유사한 방법으로 형성될 수 있다.
분리 트렌치(140)에 노출된 희생 패턴들(113, 도 10a 및 도 10b 참조)이 제거되어, 예비 절연 패턴들(115a, 115b) 사이에 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)을 형성하는 것은 예컨대, 인산을 포함하는 식각 용액을 이용하는 제1 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 제1 등방성 식각 공정은 셀 어레이 영역(CAR)의 희생 패턴들(113)이 전부 제거될 때까지 수행될 수 있다.
실시예들에 따르면, 콘택 영역(CTR)에서 희생 패턴들(113)은 전부 제거될 수 있다. 즉, 도 22a 및 도 22b에 도시된 바와 같이, 콘택 영역(CTR)의 게이트 영역들(GR)은 상부 매립 절연막(125)을 노출할 수 있다. 반면에, 도 22c 및 도 22d에 도시된 바와 같이, 더미 영역(DMR)에서 희생 패턴들(113)은 전부 제거되지 않고 일부가 잔존될 수 있다. 제2 방향(D2)에 따른 적층 구조체들(ST)의 폭은, 더미 영역(DMR)에서의 경우가 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에서의 경우보다 크기 때문에, 셀 어레이 영역(CAR)의 희생 패턴들(113)이 전부 제거되어도 더미 영역(DMR)의 희생 패턴들(113)은 잔존될 수 있다. 잔존된 희생 패턴들(113)은 잔류 희생 패턴들(113r)로 지칭될 수 있다. 즉, 더미 영역(DMR)에서 게이트 영역들(GR)은 잔류 희생 패턴들(113r)을 노출할 수 있다. 결과적으로, 잔류 희생 패턴들(113r)과 중첩되는 예비 절연 패턴들(115a, 115b)의 일부분들은 게이트 영역들(GR)에 의해 노출되지 않을 수 있다. 예비 제1 절연 패턴들(115a)은 제2 두께(t2)를 가질 수 있고, 잔류 희생 패턴들(113r)은 제3 두께(t3)를 가질 수 있다. 제2 두께(t2)에 대한 제3 두께(t3)의 비율(t3/t2)은 0.55 내지 0.95일 수 있다.
도 23a 내지 도 23d를 참조하면, 게이트 영역들(GR)에 노출된 보호 절연막(122) 및 예비 절연 패턴들(115a, 115b)의 일부분들이 제거되어 확장된(enlarged) 게이트 영역들(eGR)이 형성될 수 있다. 확장된(enlarged) 게이트 영역들(eGR)이 형성하는 것은 예컨대, 불산(HF)을 포함하는 식각 용액을 이용하는 제2 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 제2 등방성 식각 공정의 결과, 예비 절연 패턴들(115a, 115b)로터 절연 패턴들(116a, 116b)이 형성될 수 있고, 보호 절연막(122)이 수직적으로 분리되어 보호 절연 패턴들(122p) 형성될 수 있다. 절연 패턴들(116a, 116b)은 예비 절연 패턴들(115a, 115b)보다 감소된 수직적 두께 및 수평적 두께를 가질 수 있다. 더미 영역(DMR)에서 잔류 희생 패턴들(113r)과 중첩되는 예비 절연 패턴들(115a, 115b)의 일부분들은 제2 등방성 식각 공정 동안 제거되지 않을 수 있으며, 이에 따라, 더미 영역(DMR)에서 절연 패턴들(116a, 116b)의 각각은 서로 다른 두께를 갖는 제1 부분(P1) 및 제2 부분(P2)을 포함하도록 형성될 수 있다.
이 후, 도 4, 도 5a 도 13a, 도 13b, 도 14a, 및 도 14b를 참조하여 설명한 바와 동일, 유사한 공정들이 수행되어 도 21a 내지 도 21d의 반도체 장치의 구현이 완성될 수 있다.
도 24a 및 도 24b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 각각 도 20의 II-II' 선 및 III-III' 선에 대응되는 도면들이다. 설명의 간소화를 위해, 도 4, 도 5a, 도 20 및 도 21a 내지 도 21d를 참조하여 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 24a 및 도 24b를 참조하면, 기둥 구조체(PLS)가 서로 인접한 적층 구조체들(ST)을 관통할 수 있다. 기둥 구조체(PLS)는 서로 인접한 적층 구조체들(ST)을 각각 관통하는 한 쌍의 수직 기둥들(PL) 및 서로 인접한 적층 구조체들(ST) 아래에서 한 쌍의 수직 기둥들(PL)을 연결하는 수평 연결부(HP)를 포함할 수 있다. 한 쌍의 수직 기둥들(PL)은 서로 인접한 적층 구조체들(ST)을 각각 관통하는 수직 홀들(120) 내에 제공될 수 있다. 수평 연결부(HP)는 기판(100) 상부에 형성된 리세스 내에 제공될 수 있다. 수평 연결부(HP)는 기판(100)과 적층 구조체들(ST) 사이에 제공되어 한 쌍의 수직 기둥들(PL)을 연결할 수 있다.
일 예에서, 수평 연결부(HP)는 한 쌍의 수직 기둥들(PL)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 실시예들에서, 한 쌍의 수직 기둥들(PL)과 수평 연결부(HP)는 일체형 파이프 형태를 가질 수 있다. 다시 말해, 한 쌍의 수직 기둥들(PL)과 수평 연결부(HP)는 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 여기서, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 갖는 반도체 물질로 이루어질 수 있다.
서로 인접한 적층 구조체들(ST) 사이의 분리 트렌치(140) 내에는 분리 절연막(142)이 배치될 수 있다. 분리 절연막(142)은 예컨대, 실리콘 산화막을 포함할 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 장치의 개략 블록도이다.
도 25를 참조하면, 실시예들에 따른 반도체 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 컬럼 디코더들, 페이지 버퍼, 및/또는 제어 회로들을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제1 및 제2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 도 2를 참조하여 설명된 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함할 수 있다.
도 26a 및 도 26b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 것으로서, 각각 도 20의 II-II'선 및 III-III'선에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4, 도 5a, 도 5b, 도 18, 도 19a, 도 19b, 도 20 및 도 21a 내지 도 21d를 참조하여 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 20, 도 26a 및 도 26b를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 회로 영역과 셀 어레이 영역(CAR)이 평면적 관점에서 오버랩될 수 있다.
반도체 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
주변 로직 구조체(PS)는, 도 1을 참조하여 설명한 것처럼, 로우 및 컬럼 디코더들, 페이지 버퍼 및/또는 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로들은 반도체 기판(10)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(10)은 n형 불순물이 도핑된 n웰 영역(nw)과 p형 불순물이 도핑된 p웰 영역(pw)을 포함할 수 있다. n웰 영역(nw)과 p웰 영역(pw)에는 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변 콘택 플러그들(CP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변 콘택 플러그들(CP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(CP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변 콘택 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 수평 반도체층(100a), 적층 구조체들(ST), 및 수직 기둥들(PL)을 포함한다.
수평 반도체층(100a)은 주변 회로들을 덮는 하부 매립 절연막(90)의 상면에 형성될 수 있다. 즉, 수평 반도체층(100a)의 하면은 하부 매립 절연막(90)과 접촉할 수 있다. 수평 반도체층(100a)은 제1 방향(D1)에서, 셀 어레이 영역(CAR)과 셀 어레이 영역(CAR) 양측의 콘택 영역들(CTR)을 포함하며, 제1 방향(D1)에 수직한 제2 방향(D2)에서, 셀 어레이 영역(CAR)과 셀 어레이 영역(CAR) 양측의 더미 영역들(DMR)을 포함할 수 있다.
수평 반도체층(100a)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100a)은 제1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100a)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
적층 구조체들(ST)은 수평 반도체층(100a) 상에서 제1 방향(D1)으로 나란히 연장되며, 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 수평 반도체층(100a) 상에 수직적으로 적층된 게이트 전극들(EL)과 이들 사이에 개재된 절연 패턴들(116a, 116b)을 포함한다. 게이트 전극들(EL)은 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 포함할 수 있다. 절연 패턴들(116a, 116b)은 제1 절연 패턴들(116a) 및 제2 절연 패턴들(116b)을 포함하며, 제2 절연 패턴들(116b)은 제1 절연 패턴들(116a)보다 두꺼울 수 있다. 제1 절연 패턴들(116a)의 두께 및 이들 사이의 간격은 도 4 및 도 5a를 참조하여 설명한 바와 동일할 수 있다.
적층 구조체들(ST)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있으며, 콘택 영역(CTR)에서 적층 구조체들(ST)은 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 계단식 구조(stepwise structure)를 가질 수 있다. 또한, 더미 영역(DMR)에서, 적층 구조체들(ST)은 셀 어레이 영역(CAR)으로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 계단식 구조(stepwise structure)를 가질 수 있다.
더미 영역(DMR)에서, 적층 구조체들(ST)은 잔류 희생 패턴들(113r)을 포함할 수 있다. 잔류 희생 패턴들(113r)은 더미 영역(DMR)에서 수직적으로 인접하는 절연 패턴들(116a, 116b) 사이에 배치될 수 있으며, 수평적으로 게이트 전극들(EL)의 일측에 배치될 수 있다. 또한, 더미 영역(DMR)의 절연 패턴들(116a, 116b)의 각각은 수직적으로 서로 인접한 게이트 전극들(EL) 사이의 제1 부분(P1) 및 수직적으로 서로 인접한 잔류 희생 패턴들(113r) 사이에 개재되고 제1 부분(P1)보다 두꺼운 제2 부분(P2)을 포함할 수 있다. 잔류 희생 패턴들(113r)의 두께, 제1 절연 패턴들(116a)의 제2 부분(P2)의 두께 및 이들의 비율은 도 21a 내지 도 21d를 참조하여 설명한 바와 동일할 수 있다.
계단식 구조를 갖는 게이트 전극들(EL)의 단부들을 덮는 상부 매립 절연막(125)이 수평 반도체층(100a) 상에 배치될 수 있다. 또한, 캡핑 절연막(145)이 복수의 적층 구조체들(ST) 및 상부 매립 절연막(125)을 덮을 수 있다. 나아가, 캡핑 절연막(145) 상에 적층 구조체들(ST)을 가로질러 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 셀 어레이 영역(CAR)에서 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 기둥들(PL)와 전기적으로 연결될 수 있다.
수직 기둥들(PL)은 적층 구조체들(ST) 각각을 관통하여 수평 반도체층(100a)과 전기적으로 연결될 수 있다. 수직 기둥들(PL)은 적층 구조체들(ST)을 관통하여 수평 반도체층(100a)에 연결될 수 있다. 일 예로, 수직 기둥들(PL)은 반도체 물질을 포함할 수 있다. 수직 기둥들(PL)의 바닥면들은 수평 반도체층(100a)의 상면과 하면 사이에 위치할 수 있다. 수직 기둥들(PL)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 도전 패드(139)가 위치할 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 기둥들(PL) 사이에 배치될 수 있다. 데이터 저장막(DS)의 구성은 도 4, 도 5a 또는 도 5b를 참조하여 설명한 바와 동일하므로 상세한 설명은 생략한다.
공통 소오스 영역들(CSR)은 각각 서로 인접하는 적층 구조체들(ST) 사이에서 수평 반도체층(100a) 내에 배치될 수 있다. 공통 소오스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100a) 내에 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있다. 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서(SP)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 제1 방향(D1)으로 연장될 수 있으며, 절연 스페이서(SP)는 적층 구조체들(ST)과 공통 소오스 플러그(CSP) 사이에서 제1 방향(D1)으로 연장될 수 있다. 다른 예로, 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수 있다.
픽업 영역들(10p)이 셀 어레이 구조체(CS)에 인접하여 수평 반도체층(100a) 내에 배치될 수 있다. 픽업 영역들(10p)이 적층 구조체들(ST) 각각의 양 말단들에 인접하게 배치될 수 있다. 즉, 픽업 영역들(10p)은 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 픽업 영역들(10p)은 수평 반도체층(100a) 내에 제1 도전형의 불순물을 도핑하여 형성될 수 있다. 픽업 영역들(10p)을 수평 반도체층(100a)과 동일한 도전형을 가질 수 있으며, 픽업 영역들(10p)에서 불순물 농도는 수평 반도체층(100a) 내의 불순물 농도보다 높을 수 있다.
콘택 영역(CTR)에 콘택 플러그들(PLG) 및 연결 라인들(BCL)이 배치될 수 있다. 픽업 콘택 플러그들(PPLG)이 상부 매립 절연막(125)을 관통하여 픽업 영역들(10p)에 접속될 수 있다. 픽업 콘택 플러그들(PPLG)의 상면들은 콘택 플러그들(PLG)의 상면과 실질적으로 공면을 이룰 수 있다. 픽업 콘택 플러그(PPLG)는 웰 도전 라인(PCL) 및 연결 플러그(CPLG)를 통해 주변 로직 구조체(PS)와 연결될 수 있다. 연결 플러그(CPLG)는 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 전기적으로 연결시킬 수 있다. 연결 플러그(CPLG)는 상부 매립 절연막(125) 및 수평 반도체층(100a)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다.

Claims (20)

  1. 기판 상에 수직적으로 적층된 워드 라인들;
    상기 워드 라인들 사이의 절연 패턴들;
    상기 워드 라인들 및 상기 절연 패턴들을 관통하여 상기 기판과 연결되는 수직 기둥; 및
    상기 워드 라인들의 일측에 각각 배치되는 잔류 희생 패턴들을 포함하고,
    상기 절연 패턴들의 각각은 상기 워드 라인들 사이의 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 잔류 희생 패턴들 사이에 개재되는 제2 부분을 포함하되,
    상기 제1 부분의 제1 두께는 상기 제2 부분의 제2 두께보다 작은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 잔류 희생 패턴들은 상기 제2 두께보다 작은 제3 두께를 갖는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제2 두께에 대한 상기 제3 두께의 비는 0.55 내지 0.95인 반도체 장치.
  4. 제 2 항에 있어서,
    수직적으로 서로 인접한 상기 제1 부분들 사이의 간격은 상기 제3 두께보다 큰 반도체 장치.
  5. 제 1 항에 있어서,
    상기 잔류 희생 패턴들의 일 측벽들과 이에 인접한 상기 워드 라인들 사이에 개재되는 고유전막을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 일 측벽들과 대향하는, 상기 잔류 희생 패턴들의 타 측벽들은 수평적으로 서로 이격되어 계단식 구조를 이루는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 워드 라인들과 상기 수직 기둥들 사이 및 상기 절연 패턴들과 상기 수직 기둥들 사이에 개재되어 일체를 이루는 전하 저장막; 및
    상기 전하 저장막과 상기 워드 라인들 사이에 국소적으로 배치되는 제1 블로킹 절연막들을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 블로킹 절연막들의 각각은, 상기 전하 저장막과 마주하는 제1 측벽 및 상기 워드 라인들과 마주하는 제2 측벽을 포함하되,
    상기 제1 측벽은 상기 전하 저장막을 향하여 볼록한 형상을 갖는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 워드 라인들과 상기 제1 블로킹 절연막들 사이에 게재되고, 상기 워드 라인들의 상면 및 하면을 덮는 제2 블로킹 절연막들을 더 포함하되,
    상기 제2 블로킹 절연막들은 상기 제1 블로킹 절연막들보다 유전 상수가 높은 물질을 포함하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 전하 저장막과 상기 절연 패턴들 사이에 국소적으로 배치되는 보호 절연 패턴들을 더 포함하되,
    상기 보호 절연 패턴들의 각각은 수직적으로 인접한 상기 제1 블로킹 절연막들과 접하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 보호 절연 패턴들은 상기 절연 패턴들과 동일한 물질을 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 워드 라인들 상에서, 상기 워드 라인들과 교차하는 방향으로 연장되는 비트 라인들을 더 포함하되,
    상기 수직 기둥은 상기 비트 라인들과 연결되지 않는 반도체 장치.
  13. 기판 상에 희생막들 및 절연막들을 교대로 반복 적층하여 박막 구조체를 형성하는 것;
    상기 박막 구조체를 관통하여 상기 기판을 노출시키는 수직 홀을 형성하는 것;
    상기 수직 홀의 측벽 상에 차례로 배치되는 수직 절연 패턴 및 반도체 패턴을 형성하는 것;
    상기 박막 구조체를 패터닝하여, 상기 수직 홀과 이격되고 상기 기판을 노출하는 분리 트렌치들을 형성하는 것;
    상기 분리 트렌치들에 노출된 상기 희생막들을 제거하여 게이트 영역들을 형성하는 것;
    상기 게이트 영역들에 노출된 상기 수직 절연 패턴의 일부 및 상기 절연막들의 일부를 제거하여 상기 게이트 영역들보다 증가된 수직적 높이를 갖는 확장된 게이트 영역들을 형성하는 것; 및
    상기 확장된 게이트 영역들 내에 게이트 전극들을 형성하는 것을 포함하되,
    상기 절연막들의 제1 두께는 상기 희생막들의 제2 두께보다 큰 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 두께에 대한 상기 제2 두께의 비 0.55 내지 0.95인 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 게이트 영역들을 형성하는 것은 제1 등방성 식각 공정을 수행하는 것을 포함하고,
    상기 확장된 게이트 영역들을 형성하는 것은 제2 등방성 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 등방성 식각 공정은 인산을 포함하는 식각 용액을 이용하고,
    상기 제2 등방성 식각 공정은 불산을 포함하는 식각 용액을 이용하는 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 수직 절연 패턴은 상기 반도체 패턴에 인접한 전하 저장막, 및 상기 전하 저장막과 상기 박막 구조체 사이에 개재되고, 상기 절연막들과 동일한 물질을 포함하는 보호 절연막을 포함하되,
    상기 게이트 영역들은 상기 보호 절연막의 외측벽들을 노출하도록 형성되는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 확장된 게이트 영역들은 상기 게이트 영역들에 노출된 상기 보호 절연막을 관통하여 상기 전하 저장막을 노출하도록 형성되는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 전극들의 형성 전에, 상기 확장된 게이트 영역들에 노출된 상기 전하 저장막의 일부분들을 산화시켜 제1 블로킹 절연막들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 게이트 전극들의 형성 전에, 상기 확장된 게이트 영역들 내에 상기 제1 블로킹 절연막들의 측벽을 덮는 제2 블로킹 절연막들을 형성하는 것을 더 포함하되,
    상기 제2 블로킹 절연막들은 상기 제1 블로킹 절연막들보다 높은 유전 상수를 갖는 물질로 형성되는 반도체 소자의 제조 방법.
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