KR20180024216A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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KR20180024216A
KR20180024216A KR1020160109984A KR20160109984A KR20180024216A KR 20180024216 A KR20180024216 A KR 20180024216A KR 1020160109984 A KR1020160109984 A KR 1020160109984A KR 20160109984 A KR20160109984 A KR 20160109984A KR 20180024216 A KR20180024216 A KR 20180024216A
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Abstract

본 기술은 다수의 적층된 서브 메모리 블록들이 포함된 메모리 블록; 상기 메모리 블록 또는 상기 서브 메모리 블록들 중 선택된 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로들; 및 상기 메모리 블록의 리드 동작시, 상기 서브 메모리 블록들 중 부분 소거 동작(partial erase operation)이 수행된 블록이 없으면 상기 리드 동작에 사용되는 전압들을 설정하고, 상기 서브 메모리 블록들 중 상기 부분 소거 동작이 수행된 블록이 있으면, 상기 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 리드 동작에 사용되는 전압들을 가변하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 부분 소거 동작이 수행된 메모리 블록을 포함한 메모리 장치의 리드 동작에 관한 것이다.
메모리 장치는 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다.
이 중에서, 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 불휘발성 메모리 장치가 많이 사용된다. 불휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다.
플래시 메모리는 셀 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 셀 스트링이 반도체 기판에 수직으로 배열된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 3차원 메모리 장치의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는 다수의 적층된 서브 메모리 블록들이 포함된 메모리 블록; 상기 메모리 블록 또는 상기 서브 메모리 블록들 중 선택된 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로들; 및 상기 메모리 블록의 리드 동작시, 상기 서브 메모리 블록들 중 부분 소거 동작(partial erase operation)이 수행된 블록이 없으면 상기 리드 동작에 사용되는 전압들을 설정하고, 상기 서브 메모리 블록들 중 상기 부분 소거 동작이 수행된 블록이 있으면, 상기 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 리드 동작에 사용되는 전압들을 가변하도록 상기 주변 회로들을 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 비트라인 전압을 설정하는 단계;
선택된 메모리 블록 내에 포함된 적층된 서브 메모리 블록들 중에서 부분 소거된(partial erased) 서브 메모리 블록이 포함되어 있는지를 판단하는 단계; 상기 부분 소거된 서브 메모리 블록이 없으면, 상기 비트라인 전압을 유지시키고, 상기 부분 소거된 서브 메모리 블록이 있으면, 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 비트라인 전압을 유지하거나, 상기 비트라인 전압보다 낮은 레벨을 갖는 비트라인 전압을 설정하는 단계; 및 설정된 상기 비트라인 전압을 사용하여 상기 리드 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 3차원 구조로 적층된 서브 메모리 블록들 중 선택된 서브 메모리 블록들의 리드 동작에 있어서, 제1 비트라인 전압을 설정하는 단계; 상기 서브 메모리 블록들 중, 부분 소거된(partial erased) 블록들이 있는 경우, 상기 부분 소거된 서브 메모리 블록들의 개수와 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 제1 비트라인 전압을 유지하거나, 상기 제1 비트라인 전압보다 단계적으로 낮아지는 제N 비트라인 전압을 재설정하는 단계; 및 상기 제1 또는 제N 비트라인 전압을 사용하여 상기 선택된 서브 메모리 블록들의 리드 동작을 수행하는 단계를 포함한다.
본 기술은 3차원 메모리 장치의 신뢰도를 개선할 수 있으며, 특히, 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 4는 싱글 스택(multi stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 5a는 부분 소거 동작이 수행되지 않은 메모리 블록에 포함된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 5b 및 도 5c는 부분 소거 동작이 수행된 위치에 따른 메모리 셀들의 문턱전압 분포 차이를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 9는 멀티 스택(multi stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 10은 도 9의 셀 스트링이 포함된 메모리 장치의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 11은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 12는 도 11의 셀 스트링이 포함된 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 13은 멀티 스택(multi stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 14는 도 13의 셀 스트링이 포함된 메모리 장치의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 15는 도 2의 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블록도이다.
도 16은 도 2의 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 17은 도 16의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 저장 시스템(1000)은 메모리 시스템(1100) 및 호스트(1200)를 포함할 수 있다. 메모리 시스템(1100)은 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어할 수 있는 메모리 컨트롤러(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1100)과 통신할 수 있다. 또한, 호스트(1200)와 메모리 시스템(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 메모리 시스템(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1110)를 제어할 수 있다.
메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 본 실시예에서는 플래시 메모리로 이루어진 메모리 장치(1110)를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 워드 라인들(WL)과 비트 라인들(BL1~BLI; I는 양의 정수)이 연결될 수 있다. 워드 라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트 라인들(BL1~BLI)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 메모리 블록들(MB1~MBk)이 3차원 구조로 이루어진 경우, 메모리 블록들(MB1~MBk) 각각에는 워드 라인들(WL) 외에도 소스 셀렉트 라인들(source select lines), 드레인 셀렉트 라인들(drain select lines) 및 소스 라인(source line)이 연결될 수 있고, 메모리 블록의 구조에 따라 파이프 라인들(pipe lines)이 추가로 연결될 수 있다. 메모리 블록들(MB1~MBk) 각각은 다수의 서브 메모리 블록들을 포함할 수 있다.
또한, 메모리 블록들(MB1~MBk) 각각은 노말(normal) 메모리 블록과 플래그(flag) 블록을 포함할 수 있으며, 서브 메모리 블록들도 노말 메모리 블록들과 플래그 블록을 포함할 수 있다. 노말 메모리 블록에는 사용자 데이터(user data)가 저장될 수 있는 노말 메모리 셀들이 포함될 수 있다. 플래그 블록에는 메모리 장치와 관련된 데이터가 저장될 수 있는 플래그 셀들(flag cells)이 포함될 수 있다. 예를 들면, 플래그 셀들에는 각 메모리 블록의 부분 소거 동작 수행여부에 대한 데이터와 어느 서브 메모리 블록에서 부분 소거 동작이 수행되었는지에 대한 데이터가 저장될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록에 대한 프로그램, 리드 및 소거 동작들을 수행할 수 있다.
각 동작들에 대하여 간략히 설명하면 다음과 같다.
프로그램 동작은 페이지(page) 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 그룹을 의미한다. 예를 들면, 각각의 메모리 블록들에는 워드 라인들의 개수만큼의 페이지들이 포함될 수 있다. 프로그램 동작은 프로그램 전압을 단계적으로 높이는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다.
소거 동작은 전체 소거 동작 또는 부분(partial) 소거 동작으로 수행될 수 있다. 전체 소거 동작은 선택된 메모리 블록에 포함된 메모리 셀들을 모두 소거하는 동작을 의미하고, 부분 소거 동작은 선택된 메모리 블록에 포함된 메모리 셀들 중에서 일부 메모리 셀들만 소거하는 동작을 의미한다. 예를 들면, 메모리 블록들 각각은 다수의 서브 메모리 블록들로 구분될 수 있으며, 부분 소거 동작은 다수의 서브 메모리 블록들 중에서 선택된 서브 메모리 블록에 대하여 수행될 수 있다.
리드 동작은 선택된 메모리 블록의 부분 소거 동작의 수행 여부와, 부분 소거 동작이 수행된 서브 메모리 블록의 위치에 따라 조절될 수 있다. 예를 들면, 리드 동작에서 선택된 메모리 블록이 부분 소거 동작이 수행된 블록인 경우, 부분 소거 동작이 수행된 서브 메모리 블록의 위치에 따라 리드 동작에 사용되는 전압들이 조절될 수 있다.
주변 회로들(200)은 상술한 프로그램, 소거 및 리드 동작들에 필요한 전압들을 생성하고, 선택된 메모리 블록 또는 서브 메모리 블록에 다양한 전압을 인가하도록 구성될 수 있다. 이를 위해, 주변 회로들(200)은 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
각 회로들을 구체적으로 설명하면 다음과 같다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 검증 전압, 검증 패스 전압, 리드 전압, 리드 패스 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다. 도 2에는 도시되지 않았으나, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 워드 라인들(WL)에 전달할 수 있으며, 워드 라인들(WL)외에도 소스 셀렉트 라인들, 드레인 셀렉트 라인들, 소스 라인 및 파이프 라인들에 동작 전압들(Vop)을 전달할 수 있다.
페이지 버퍼부(230)는 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
리드 동작 시, 페이지 버퍼부(230)는 비트 라인들(BL1~BLI)에 양전압을 인가하여 비트 라인들(BL1~BLI)을 프리차지하고, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들(BL1~BLI)의 전압을 센싱할 수 있다. 비트 라인들(BL1~BLI)의 프리차지 동작 시, 페이지 버퍼부(230)는 비트 라인들(BL1~BLI)에 인가되는 프리차지 전압(비트라인 전압과 동일함)의 레벨을 조절할 수 있다. 프리차지 전압의 레벨은 페이지 버퍼부(230)에 포함된 스위치들(트랜지스터들) 중에서 비트 라인들(BL1~BLI)에 프리차지 전압을 전달하는데 사용되는 일부 스위치들의 턴온(turn on) 전압을 가변하여 조절될 수 있다. 예를 들면, 스위치들의 턴온 전압이 낮아지면 프리차지 전압의 레벨은 낮아질 수 있고, 턴온 전압이 높아지면 프리차지 전압의 레벨도 높아질 수 있다. 즉, 프리차지 전압은 스위치들의 턴온 전압에 비례한다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준전류를 생성하고, 페이지 버퍼부(230)로부터 수신받은 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일되었는지를 판단할 수 있다. 특히, 제어 로직(300)은 소거 동작 시, 선택된 메모리 블록의 부분 소거 동작의 수행 여부를 판단할 수 있다. 또한, 제어 로직(300)은 부분 소거 동작이 수행된 서브 메모리 블록이 존재하는 경우, 리드 대상 서브 메모리 블록의 위치와 부분 소거 동작이 수행된 서브 메모리 블록의 개수에 따라 리드 동작에 사용되는 전압들이 조절될 수 있도록 주변 회로들(200)을 제어할 수 있다. 예를 들면, 제어 로직(300)은 리드 대상 서브 메모리 블록의 위치와 부분 소거 동작이 수행된 서브 메모리 블록의 개수에 따라 리드 동작에 사용되는 비트라인 전압을 조절할 수 있다.
도 3은 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 셀 스트링들(cell strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(source select lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 3에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다.
셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 필라(pillar; PIL)와, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 필라(PIL)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트 라인들(BL)을 포함할 수 있다.
필라(PIL)는 수직 채널막 및 메모리막을 포함할 수 있다. 예를 들면, 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀의 내부 측면을 따라 메모리막이 원통 형태로 형성될 수 있고, 메모리 막의 내부에 원기둥 또는 원통 형태의 수직 채널막이 형성될 수 있다. 수직 채널막이 원통 형태로 형성된 경우, 수직 채널막의 내부에는 수직 절연막이 채워질 수 있다. 수직 채널막은 폴리실리콘막으로 형성될 수 있다. 메모리막은 수직 채널막을 감싸는 원통 형태로 형성될 수 있으며, 터널 절연막, 전하 트랩막 및 블로킹막을 포함할 수 있다. 메모리막 중에서 워드 라인들(WL)에 접하는 부분들이 메모리 셀들이 될 수 있다. 또한, 하나의 셀 스트링(ST)에 하나의 필라(PIL)가 포함된 구조를 싱글 스택(single stack) 구조라 하고, 다수의 필라들이 적층된 구조를 멀티 스택(multi stack) 구조라 한다. 비트 라인들(BL)과 필라(PIL) 사이에 콘택 플러그(CT)가 더 형성될 수 있다.
도 4는 싱글 스택 Single stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 4를 참조하면, 워드 라인들(WL0~WL5)은 소스 셀렉트 라인(SSL)과 비트 라인(BL) 사이에서 적층될 수 있다. 도 4는 본 실시예의 이해를 돕기 위한 도면이므로, 각 라인들(SL, SSL, WL0~WL5, DSL 및 BL)의 개수는 메모리 장치에 따라 다를 수 있다. 제조 공정의 특성상, 필라(PIL)의 폭은 상부에서 하부로 내려갈수록 좁아질 수 있다. 본 실시예에서는 워드 라인들(WL0~WL5)에 연결된 메모리 셀들이 다수의 서브 메모리 블록들(GR1 및 GR2)로 구분될 수 있다. 예를 들면, 하단부터 순차적으로 적층된 순서에 따라 제1 내지 제3 워드 라인들(WL0~WL2)에 포함된 메모리 셀들은 제1 서브 메모리 블록(GR1)으로 정의될 수 있고, 제4 내지 제6 워드 라인들(WL3~WL5)에 연결된 메모리 셀들은 제2 서브 메모리 블록(GR2)으로 정의될 수 있다. 부분 소거 동작이 수행되는 경우, 제1 또는 제2 서브 메모리 블록이 선택적으로 소거될 수도 있다.
셀 스트링에 포함된 메모리 셀들은 동일한 프로그램 동작이 수행되더라도, 메모리 셀들의 위치와 프로그램 순서에 따라 문턱전압에 차이가 발생할 수 있다. 또한, 부분 소거 동작이 수행된 경우, 소거되지 않은 서브 메모리 블록의 메모리 셀들의 문턱전압은 부분 소거 동작이 수행된 서브 메모리 블록의 위치에 따라 다르게 가변될 수 있다. 이러한 문턱전압의 차이는 백 패턴 디펜던시(back pattern dependency)에 의해 발생할 수 있다. 예를 들면, 백패턴 디펜던시에 의해 메모리 셀들의 문턱전압은 낮아질 수 있다.
다양한 경우의 백 패턴 디펜던시에 따른 문턱전압 변화를 설명하면 다음과 같다.
도 5a는 부분 소거 동작이 수행되지 않은 메모리 블록에 포함된 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이고, 도 5b 및 도 5c는 부분 소거 동작이 수행된 위치에 따른 메모리 셀들의 문턱전압 분포 차이를 설명하기 위한 도면들이다.
도 5a 내지 도 5c는 소스 셀렉트 라인(SSL)부터 드레인 셀렉트 라인(DSL) 방향으로 프로그램 동작이 수행되는 경우를 예를 들어 설명한다.
도 5a 및 도 4를 참조하면, 부분 소거 동작이 수행되지 않은 메모리 블록에서, 메모리 셀들의 위치가 하부에서 상부로 올라갈수록 문턱전압은 더 낮다. 예들 들어, 제1 워드 라인(WL0)이 최하단에 위치하고, 제6 워드 라인(WL5)이 최상단에 위치하면, 제6 워드 라인(WL5)에 연결된 메모리 셀들의 문턱전압은 제1 워드 라인(WL0)에 연결된 메모리 셀들의 문턱전압보다 더 낮은 레벨을 갖는다. 가장 높은 문턱전압과 가장 낮은 문턱전압을 고려하여 제1 리드전압(R1)과 제2 리드전압(R2)이 설정될 수 있다. 제1 리드전압(R1)은 제6 워드 라인(WL5)에 연결된 메모리 셀들의 문턱전압보다 낮고, 제2 리드전압(R2)은 제1 워드 라인(WL0)에 연결된 메모리 셀들의 문턱전압보다 높다. 메모리 셀들의 백 패턴 디펜던시를 고려하여 제6 워드 라인(WL5)에 연결된 메모리 셀들의 문턱전압과 제1 리드전압(R1) 사이에는 제1 간격(W1)만큼의 마진(margin)이 있고, 제1 워드 라인(WL0)에 연결된 메모리 셀들의 문턱전압과 제2 리드전압(R2) 사이에는 제2 간격(W2)만큼의 마진이 있을 수 있다.
도 5b는 메모리 블록에서 상단에 위치한 서브 메모리 블록의 부분 소거 동작이 수행된 경우의 백 패턴 디펜던시를 설명하기 위한 도면이다.
도 5b 및 도 4를 참조하여, 제1 및 제2 서브 메모리 블록들(GR1 및 GR2)에 포함된 메모리 셀들 중에서, 제2 서브 메모리 블록(GR2)에 포함된 메모리 셀들의 부분 소거 동작이 수행된 경우를 예를 들어 설명하도록 한다.
제2 서브 메모리 블록(GR2)에 포함된 메모리 셀들의 부분 소거 동작이 수행되면, 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들은 부분 소거된 메모리 셀들의 영향(예컨대, 백 패턴 디펜던시)으로 문턱전압이 낮아질 수 있다. 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들의 문턱전압이 낮아지면 제2 리드전압(R2)과의 간격(W2’)은 증가하기 때문에 제2 리드 전압(R2)에 의한 페일(fail)은 발생하지 않는다. 다만, 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들의 문턱전압은 제1 리드전압(R1)과 가까워질 수 있다. 하지만, 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들의 문턱전압은 제2 서브 메모리 블록(GR2)의 부분 소거 동작이 수행되기 이전부터 제1 리드전압(R1)과의 차이가 충분하기 때문에, 백 패턴 디펜던시에 의해 낮아지더라도 제1 리드전압(R1)보다 낮아지지 않는다.
따라서, 제2 서브 메모리 블록(GR2)의 부분 소거 동작은 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들의 리드 동작에 영향을 주지 않는다.
도 5c는 메모리 블록에서 하단에 위치한 서브 메모리 블록의 부분 소거 동작이 수행된 경우의 백 패턴 디펜던시를 설명하기 위한 도면이다.
도 5c 및 도 4를 참조하여, 제1 및 제2 서브 메모리 블록들(GR1 및 GR2)에 포함된 메모리 셀들 중에서, 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들의 부분 소거 동작이 수행된 경우를 예를 들어 설명하도록 한다.
제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들의 부분 소거 동작이 수행되면, 제2 서브 메모리 블록(GR2)에 포함된 메모리 셀들은 백 패턴 디펜던시로 인해 문턱전압이 낮아질 수 있다. 이로 인해, 제2 서브 메모리 블록(GR2)에 포함된 메모리 셀들의 문턱전압과 제1 리드전압(R1) 간 마진이 감소되며, 일부 메모리 셀들의 문턱전압은 제1 리드전압(R1)보다 낮아져서 리드 페일(read fail; RF)이 발생할 수 있다.
또한, 하나의 메모리 블록 내에 세 개 이상의 서브 메모리 블록들이 포함된 경우, 부분 소거 동작이 수행된 서브 메모리 블록의 개수에 따라 채널의 전류가 변할 수 있으므로, 소거된 서브 메모리 블록의 개수에 따라 비트라인 전압이 조절될 수 있다.
이에 따라, 본 실시예에서는 부분 소거 동작으로 인한 리드 페일을 억제하기 위하여 다음과 같이 리드 동작을 수행할 수 있다.
도 6은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, 선택된 메모리 블록의 리드 동작이 시작되면, 비트라인들을 프리차지하기 위한 비트라인 전압(Vbl)이 설정된다(S61). ‘S61’ 단계에서 설정되는 비트라인 전압(Vbl)은 메모리 장치에서 기본 값으로 설정될 수 있다.
선택된 메모리 블록이 부분 소거 동작이 수행된 블록인지를 판단한다(S62). 메모리 블록의 부분 소거 동작에 대한 정보는 각 메모리 블록의 플래그 셀들에 저장될 수 있다. 예를 들면, 선택된 메모리 블록의 플래그 블록에 포함된 플래그 셀들을 리드하여 선택된 메모리 블록에 부분 소거 동작이 수행되었는지를 판단할 수 있다. 또는, 부분 소거 동작에 대한 정보는 제어 로직 내부의 저장부에 저장될 수도 있다. 이러한 경우에, 제어 로직은 선택된 메모리 블록의 부분 소거 동작 여부를 자체 저장된 데이터에 따라 판단할 수 있고, 판단 결과에 따라 주변 회로들을 제어할 수 있다.
선택된 메모리 블록에서 부분 소거 동작이 수행되지 않은 것으로 판단되면(아니오), ‘S61’ 단계에서 설정된 비트라인 전압(Vbl)이 유지된다(S63). 이어서, 해당 비트라인 전압(Vbl)을 사용한 리드 동작이 수행될 수 있다(S64). 여기서, 비트라인 전압(Vbl)은 리드 동작을 위하여 비트라인들을 프리차지하는 전압을 의미한다.
선택된 메모리 블록에서 부분 소거 동작이 수행된 것으로 판단되면(예), 부분 소거 동작이 수행된 서브 메모리 블록의 프로그램 순서가 다른 서브 메모리 블록들보다 빠른지 판단한다(S65). 도 4를 예를 들면, 프로그램 동작이 제1 워드 라인(WL0)부터 제5 워드 라인(WL6) 방향으로 수행된다고 가정하면, 제1 서브 메모리 블록(GR1)에 포함된 제1 서브 메모리 블록은 제2 서브 메모리 블록(GR2)에 포함된 제2 서브 메모리 블록보다 프로그램 동작 순서가 빠른 블록이 되고, 제2 서브 메모리 블록은 제1 서브 메모리 블록보다 프로그램 동작 순서가 느린 블록이 된다.
부분 소거 동작이 수행된 서브 메모리 블록의 프로그램 동작 순서가 상대적으로 느린 블록으로 판단되면(아니오), ‘S61’ 단계에서 설정된 비트라인 전압(Vbl)이 유지된다(S63).
부분 소거 동작이 수행된 서브 메모리 블록의 프로그램 동작 순서가 상대적으로 빠른 블록으로 판단되면(예), 비트라인 전압(Vbl)이 변경된다(S66). 예를 들면, 비트라인 전압(Vbl)은 ‘S61’ 단계에서 설정된 전압보다 낮은 레벨을 갖는 비트라인 전압(Vbl)으로 변경될 수 있다. 즉, 리드 동작을 위해 선택된 서브 메모리 블록의 프로그램 동작 순서가 부분 소거된 메모리 블록보다 느린 경우, 리드 페일(read fail; RF) 발생을 방지하기 위하여 비트라인 전압(Vbl)이 변경된다. 이를 위해, 선택된 서브 메모리 블록의 리드 동작시 비트라인들을 프리차지하기 위한 비트라인 전압(Vbl)은 기본 전압 레벨로 설정된 전압(예컨대, ‘S61’ 단계에서 설정된 비트라인 전압)보다 낮아질 수 있다. 보다 구체적으로는, ‘S66’ 단계에서, 비트라인 전압(Vbl)은 ‘S61’ 단계에서 설정된 비트라인 전압(Vbl)보다 낮고 0V보다 높은 전압으로 변경될 수 있다.
또한, 상술한 ‘S65’ 단계에서 부분 소거 동작이 수행된 서브 메모리 블록의 개수를 추가로 판단하고, 상기 개수에 따라 ‘S66’ 단계에서 비트라인 전압(Vbl)을 추가로 변경할 수 있다.
상술한 내용을 토대로, 보다 구체적인 실시예를 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 프로그램 동작이 제1 메모리 셀(C0)부터 제6 메모리 셀(C5) 방향으로 수행된다고 가정한다. 제1 및 제2 서브 메모리 블록들(GR1 및 GR2)에 부분 소거 동작이 수행되지 않은 경우, 제1 내지 제6 메모리 셀들(C0~C5)의 리드 동작이 수행될 수 있다. 이때 비트라인들을 프리차지하기 위해 설정된 전압을 제1 비트라인 전압(1Vbl)이라 가정한다.
제2 서브 메모리 블록(GR2)에 부분 소거 동작이 수행된 경우, 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들(C0~C2)의 리드 동작이 수행될 수 있다. 제1 서브 메모리 블록(GR1)에 포함된 메모리 셀들(C0~C2)은 제2 서브 메모리 블록 (GR2)의 부분 소거 동작으로 인한 백 패턴 디펜던시로 인해 문턱전압이 낮아질 수 있으나, 리드 페일(read fail)을 발생할 정도는 아니므로(도 5b 참조) 제1 비트라인 전압(1Vbl)이 그대로 사용될 수 있다.
제1 서브 메모리 블록(GR1)에 부분 소거 동작이 수행된 경우에는, 제2 서브 메모리 블록(GR2)에 포함된 메모리 셀들(C3~C5)의 리드 동작이 수행될 수 있다. 제2 서브 메모리 블록(GR2)에 포함된 메모리 셀들(C3~C5)은 제1 서브 메모리 블록(GR1)의 부분 소거 동작으로 인한 백 패턴 디펜던시로 인해 문턱전압이 낮아질 수 있으며, 이때 리드 페일(read fail)이 발생할 수 있으므로(도 5c 참조) 제1 비트라인 전압(1Vbl)보다 낮은 제2 비트라인 전압(2Vbl)이 사용될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 8을 참조하여, 하나의 메모리 블록에 세 개 이상의 서브 메모리 블록들이 포함된 경우의 리드 동작을 설명하면 다음과 같다.
하나의 셀 스트링에 제1 내지 제n+1 메모리 셀들(C0~Cn)이 포함된 경우, 메모리 셀들(C0~Cn)은 위치에 따라 다수의 서브 메모리 블록들(GR1~GRa; a는 양의 정수)로 구분될 수 있다. 도 8에서도 제1 서브 메모리 블록(GR1)부터 제a 서브 메모리 블록(GRa)의 순서로 프로그램 동작이 수행된다고 가정한다.
리드 대상 서브 메모리 블록
GRa GRa-1 ... GR2 GRa1
소거된서브 메모리블록 개수 (a-1)개 Vbl_a(a-1) Vbl_(a-1)(a-1) ... Vbl_2(a-1) Vbl_1(a-1)
... ... ... ... ... ...
2개 Vbl_a2 Vbl_(a-1)2 ... Vbl_22 Vbl_12
1개 Vbl_a1 Vbl_(a-1)1 ... Vbl_21 Vbl_11
‘표 1’을 참조하면, 리드 대상 서브 메모리 블록과 소거된 서브 메모리 블록의 개수에 따라 비트라인 전압(Vbl)이 조절될 수 있다. 예를 들면, 리드 대상 서브 메모리 블록의 위치가 높을수록 비트라인 전압(Vbl)은 낮게 조절될 수 있다. 또한, 소거된 서브 메모리 블록의 개수가 많아질수록 채널(channel)의 전류가 높아질 수 있으므로 비트라인 전압(Vbl)은 낮게 조절될 수 있다.
예를 들면, 소거된 서브 메모리 블록의 개수가 1개이고 제1 서브 메모리 블록(GR1)이 리드 대상 블록인 경우에는 가장 높은 제11 비트라인 전압(Vbl_11)이 설정될 수 있다. 소거된 서브 메모리 블록의 개수가 1개이고 제a 서브 메모리 블록(GRa)이 리드 대상 블록인 경우에는, 소거된 서브 메모리 블록의 개수가 1개인 상태에서 가장 낮은 제a1 비트라인 전압(Vbl_a1; a는 양의 정수)이 설정될 수 있다. 즉, 제11 비트라인 전압(Vbl_11)에서 제a1 비트라인 전압(Vbl_a1)으로 설정될수록 전압은 점차 낮아질 수 있다.
또한, 소거된 서브 메모리 블록의 개수가 a개이고 제1 서브 메모리 블록(GR1)이 리드 대상 블록인 경우에는, 소거된 서브 메모리 블록의 개수가 a개인 상태에서 가장 높은 제1(a-1) 비트라인 전압(Vbl_1(a-1))이 설정될 수 있다. 소거된 서브 메모리 블록의 개수가 a개이고 제a 서브 메모리 블록(GRa)이 리드 대상 블록인 경우에는, 소거된 서브 메모리 블록의 개수가 a개인 상태에서 가장 낮은 제a(a-1) 비트라인 전압(Vbl_a(a-1))이 설정될 수 있다.
즉, 부분 소거된 서브 메모리 블록의 개수가 많고 리드 대상 메모리 블록의 위치가 높아질수록 비트라인 전압(Vbl)은 낮게 조절될 수 있다.
도 9는 멀티 스택(multi stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면으로써, 하나의 셀 스트링의 단면을 사용하여 설명하도록 한다.
도 9를 참조하면, 멀티 스택 구조는 소스 라인(SL)과 비트 라인(BL) 사이에서 다수의 싱글 스택들(STK1~STKb; b는 양의 정수)이 적층된 구조를 의미한다. 이러한 멀티 스택 구조에서는 적층된 싱글 스택들(STK1~STKb)에 포함된 필라들(pillars)의 폭이 서로 다를 수 있다. 예를 들면, 싱글 스택들(STK1~STKb) 각각 상부의 폭이 넓고 하부로 내려갈수록 폭이 좁아지는 필라들을 포함할 수 있다.
멀티 스택 구조에서는 각각의 싱글 스택들(STK1~STKb)이 하나의 서브 메모리 블록으로 각각 설정될 수 있다. 따라서, 도 8에서 상술한 바와 같이, 서브 메모리 블록의 개수와 리드 대상 서브 메모리 블록의 위치에 따라 비트라인 전압이 조절될 수 있다. 예를 들면, 리드 대상 서브 메모리 블록의 프로그램 동작 순서가 부분 소거된 서브 메모리 블록보다 느리고, 부분 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압은 낮게 설정될 수 있다. 또는, 리드 대상 서브 메모리 블록이 부분 소거된 서브 메모리 블록의 상부에 위치하고, 부분 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압은 낮게 설정될 수 있다.
도 10은 도 9의 셀 스트링이 포함된 메모리 장치의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 10을 참조하면, 멀티 스택에 포함된 싱글 스택들(STK1~STKb) 각각은 다수의 서브 메모리 블록들(GR1_1~GR1_c, GR2_1~GR2_c, ... GRb_1~GRb_c: c는 양의 정수)로 구분될 수 있다. 예를 들면, 제1 싱글 스택(STK1)은 제11 내지 제1c 서브 메모리 블록들(GR1_1~GR1_c)을 포함할 수 있고, 제b 싱글 스택(STKb)은 제b1 내지 제bc 서브 메모리 블록들(GRb_1~GRb_c)을 포함할 수 있다. 리드 대상 서브 메모리 블록의 프로그램 동작 순서가 부분 소거된 서브 메모리 블록보다 느리고, 부분 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압은 낮게 설정될 수 있다.
도 11은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 11을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직(Z 방향)하고, 비트 라인들(BL)과 소스 라인(SL) 사이에서 U 형태로 연장된 셀 스트링들(cell strings)을 포함할 수 있다. 이러한 구조를 P-BiCS(Pipe-Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 셀 스트링은 비트 라인(BL)에 연결된 드레인 필라(D_PIL)와, 소스 라인(SL)에 연결된 소스 필라(S_PIL)와, 드레인 및 소스 필라들(D_PIL 및 S_PIL)을 서로 연결하는 파이프 채널막(P_CH)을 포함할 수 있다. 소스 필라(S_PIL)의 상부는 소스 라인(SL)에 연결되고 소스 필라(S_PIL)의 하부는 파이프 채널막(P_CH)에 연결된다. 드레인 필라(D_PIL)의 상부는 비트 라인(BL)에 연결되고 드레인 필라(D_PIL)의 하부는 파이프 채널막(P_CH)에 연결된다.
파이프 채널막(P_CH)은 파이프 게이트(PG) 내에 형성될 수 있고, 소스 필라(S_PIL) 및 드레인 필라(D_PIL)는 파이프 채널막(P_CH)의 양 단에서 파이프 게이트(PG)에 수직하게 형성될 수 있다. 소스 필라(S_PIL)를 따라 서로 이격되어 적층된 다수의 워드 라인들(WLp~WL0) 및 소스 셀렉트 라인(SSL)이 형성될 수 있고, 드레인 필라(D_PIL)를 따라 서로 이격되어 적층된 다수의 워드 라인들(WLp+1~WLn) 및 드레인 셀렉트 라인(DSL)이 형성될 수 있다.
상술한 3차원 구조로 구현된 메모리 블록 중에서, Ⅱ-Ⅱ’방향의 셀 스트링들을 예를 들어 설명하면 다음과 같다.
도 12는 도 11의 셀 스트링이 포함된 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 프로그램 동작이 소스 셀렉트 라인(SSL)에 인접한 제1 메모리 셀(C0)부터 드레인 셀렉트 라인(DSL)에 인접한 제n메모리 셀(Cn) 방향으로 순차적으로 수행되는 경우를 가정한다. 소스 셀렉트 라인(SSL)에 인접한 메모리 셀들부터 드레인 셀렉트 라인(DSL)에 인접한 메모리 셀들의 순서로 제1 내지 제e 서브 메모리 블록들(GR1~GRe; e는 양의 정수)이 정의될 수 있다. 각 서브 메모리 블록에 포함된 메모리 셀들의 개수는 서로 다를 수 있다. 예를 들면, 제1 서브 메모리 블록(GR1)은 프로그램 동작이 가장 먼저 수행된 블록이 되고, 제e 서브 메모리 블록(GRe)은 프로그램 동작이 가장 나중에 수행된 블록이 될 수 있다.


리드 대상 서브 메모리 블록
GRe GRd+1 GRd GR1
소거된
서브 메모리
블록 개수		 3개 Vbl_43 Vbl_33 Vbl_23 Vbl_13
2개 Vbl_42 Vbl_32 Vbl_22 Vbl_12
1개 Vbl_41 Vbl_31 Vbl_21 Vbl_11
‘표 2’를 참조하면, 리드 대상 서브 메모리 블록과 소거된 서브 메모리 블록의 개수에 따라 비트라인 전압(Vbl)이 조절될 수 있다. 예를 들면, 리드 대상 서브 메모리 블록의 위치가 높고 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압(Vbl)은 낮게 조절될 수 있다.
예를 들면, 소거된 서브 메모리 블록의 개수가 1개이고 제1 서브 메모리 블록(GR1)이 리드 대상 블록인 경우에는, 가장 높은 제11 비트라인 전압(Vbl_11)이 설정될 수 있다. 소거된 서브 메모리 블록의 개수가 1개인 상태에서, 프로그램 동작이 가장 나중에 수행된 제e 서브 메모리 블록(GRe)이 리드 대상 블록인 경우에는, 소거된 서브 메모리 블록의 개수가 1개인 상태에서 가장 낮은 제41 비트라인 전압(Vbl_41)이 설정될 수 있다. 즉, 제11 비트라인 전압(Vbl_11)에서 제41 비트라인 전압(Vbl_a1)으로 설정될수록 비트라인 전압은 점차 낮아질 수 있다.
또한, 소거된 서브 메모리 블록의 개수가 3개이고 제1 서브 메모리 블록(GR1)이 리드 대상 블록인 경우에는, 소거된 서브 메모리 블록의 개수가 3개인 상태에서 가장 높은 제13 비트라인 전압(Vbl_13)이 설정될 수 있다. 소거된 서브 메모리 블록의 개수가 3개이고 제e 서브 메모리 블록(GRe)이 리드 대상 블록인 경우에는, 소거된 서브 메모리 블록의 개수가 3개인 상태에서 가장 낮은 제43 비트라인 전압(Vbl_43)이 설정될 수 있다.
즉, 부분 소거된 서브 메모리 블록의 개수가 많고 리드 대상 메모리 블록의 위치가 높아질수록 비트라인 전압(Vbl)은 낮게 조절될 수 있다.
도 13은 멀티 스택(multi stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 13을 참조하면, 멀티 스택 구조는 다수의 싱글 스택들(STK1~STKb)이 파이프 게이트(PG)와 소스 라인(SL) 및 비트 라인(BL) 사이에서 적층된 구조를 의미한다. 이러한 멀티 스택 구조에서는, 적층된 싱글 스택들(STK1~STKb)에 포함된 필라들(pillars)의 폭이 서로 다를 수 있다.
멀티 스택 구조에서는 각각의 싱글 스택들(STK1~STKb)이 두 개의 서브 메모리 블록들을 포함할 수 있다. 예를 들면, 제1 싱글 스택(STK1)은 비트 라인(BL) 측에 연결된 서브 메모리 블록과 소스 라인(SL) 측에 연결된 서브 메모리 블록을 포함할 수 있다. 나머지 제2 내지 제b 싱글 스택들(STK2~STKb)도 각각 비트 라인(BL)과 소스 라인(SL) 측에 연결된 서브 메모리 블록들을 포함할 수 있다.
따라서, 도 12에서 상술한 바와 같이, 서브 메모리 블록의 개수와 리드 대상 서브 메모리 블록의 위치에 따라 비트라인 전압이 조절될 수 있다. 예를 들면, 리드 대상 서브 메모리 블록의 프로그램 동작 순서가 부분 소거된 서브 메모리 블록보다 느리고, 부분 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압은 낮게 설정될 수 있다. 또는, 리드 대상 서브 메모리 블록이 부분 소거된 서브 메모리 블록의 상부에 위치하고, 부분 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압은 낮게 설정될 수 있다.
도 14는 도 13의 셀 스트링이 포함된 메모리 장치의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 14를 참조하면, 멀티 스택에 포함된 싱글 스택들(STK1~STKb)은 다수의 서브 메모리 블록들(GR1_1~GRi_c)로 구분될 수 있다. 프로그램 동작이 소스 라인(SL)에 인접한 제i_c 서브 메모리 블록(GRi_c)부터 비트 라인(BL)에 인접한 제1_1 서브 메모리 블록(GR1_1)의 순서로 수행된다고 가정한다. 본 실시예에서도, 리드 대상 서브 메모리 블록의 프로그램 동작 순서가 부분 소거된 서브 메모리 블록보다 느리고, 부분 소거된 서브 메모리 블록의 개수가 많아질수록 비트라인 전압은 낮게 설정될 수 있다.
도 15는 도 2의 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블록도이다.
도 15를 참조하면, 메모리 시스템(1100)은 메모리 장치(1110) 및 메모리 컨트롤러(1120)를 포함한다. 이하, 메모리 장치(1110)와 중복되는 설명은 생략된다.
메모리 컨트롤러(1120)는 호스트(Host) 및 메모리 장치(1110)에 연결된다. 메모리 컨트롤러(1120)는 호스트(Host)로부터의 요청에 응답하여 메모리 장치(1110)를 액세스하도록 구성될 수 있다. 예를 들면, 메모리 컨트롤러(1120)는 메모리 장치(1110)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(1120)는 메모리 장치(1110) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성될 수 있다. 메모리 컨트롤러(1120)는 메모리 장치(1110)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
메모리 컨트롤러(1120)는 램(121, Random Access Memory), 프로세싱 유닛(122, processing unit), 호스트 인터페이스(123, host interface), 메모리 인터페이스(124, memory interface) 및 에러 정정 블록(125)을 포함할 수 있다. 램(121)은 프로세싱 유닛(122)의 동작 메모리, 메모리 장치(1110) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(1110) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(122)은 메모리 컨트롤러(1120)의 제반 동작을 제어할 수 있다. 또한 메모리 컨트롤러(1120)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(123)는 호스트(Host) 및 메모리 컨트롤러(1120) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1120)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성될 수 있다.
메모리 인터페이스(124)는 메모리 장치(1110)와 인터페이싱할 수 있다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
에러 정정 블록(125)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리 장치(1110)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성될 수 있다. 프로세싱 유닛(122)은 에러 정정 블록(125)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 메모리 장치(1110)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록(125)은 메모리 컨트롤러(1120)의 구성 요소로서 제공될 수 있다.
다른 예로서, 메모리 시스템(1100)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1110) 또는 메모리 시스템(1100)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1110) 또는 메모리 시스템(1100)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 2의 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 저장 장치(2100) 및 메모리 컨트롤러(2200)를 포함할 수 있다. 저장 장치(2100)는 다수의 메모리 장치들을 포함할 수 있다. 메모리 장치들은 다수의 그룹들로 구분될 수 있다. 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신할 수 있다. 각 메모리 장치는 도 2를 참조하여 설명된 메모리 장치(1110)와 동일하게 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 도 15을 참조하여 설명된 메모리 컨트롤러(1100)와 동일하게 구성될 수 있으며, 다수의 채널들(CH1~CHk)을 통해 저장 장치(2100)의 다수의 메모리 장치들을 제어하도록 구성될 수 있다.
도 17은 도 16의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함할 수 있다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장될 수 있다.
도 17에서, 저장 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 저장 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수도 있다. 이때, 메모리 컨트롤러(2200)는 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1100)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1100, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1100: 메모리 시스템 1110: 메모리 장치
1120: 메모리 컨트롤러 1200: 호스트
GR: 서브 메모리 블록 Vbl: 비트라인 전압

Claims (20)

  1. 다수의 적층된 서브 메모리 블록들이 포함된 메모리 블록;
    상기 메모리 블록 또는 상기 서브 메모리 블록들 중 선택된 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로들; 및
    상기 메모리 블록의 리드 동작시, 상기 서브 메모리 블록들 중 부분 소거 동작(partial erase operation)이 수행된 블록이 없으면 상기 리드 동작에 사용되는 전압들을 설정하고,
    상기 서브 메모리 블록들 중 상기 부분 소거 동작이 수행된 블록이 있으면, 상기 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 리드 동작에 사용되는 전압들을 가변하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 제어 로직은,
    상기 서브 메모리 블록들 중, 상기 부분 소거 동작이 수행된 블록을 제외한 나머지 서브 메모리 블록들의 리드 동작이 수행되도록 상기 주변 회로들을 제어하는 메모리 장치.
  3. 제1항에 있어서, 상기 제어 로직은,
    상기 서브 메모리 블록들 중, 상기 부분 소거 동작이 수행된 블록의 프로그램 동작 순서가 빠를수록, 상기 리드 동작에 사용되는 비트라인 전압들이 단계적으로 낮아지도록 상기 주변 회로들을 제어하는 메모리 장치.
  4. 제3항에 있어서, 상기 제어 로직은,
    상기 리드 동작의 대상이 되는 서브 메모리 블록의 위치가 높을수록, 비트라인들을 프리차지하기 위한 비트라인 전압이 낮아지도록 상기 주변 회로들을 제어하는 메모리 장치.
  5. 제1항에 있어서, 상기 제어 로직은,
    상기 부분 소거 동작이 수행된 서브 메모리 블록의 개수가 증가할수록 상기 리드 동작에 사용되는 비트라인 전압이 낮아지도록 상기 주변 회로들을 제어하는 메모리 장치.
  6. 제1항에 있어서, 상기 주변 회로들은,
    다양한 동작들에 필요한 동작 전압들을 생성하는 전압 생성 회로;
    상기 동작 전압들을 상기 메모리 블록에 전달하는 로우 디코더; 및
    상기 메모리 블록에 연결된 비트라인들에 비트라인 전압을 인가하거나, 상기 메모리 블록에 포함된 메모리 셀들의 데이터를 센싱하는 페이지 버퍼부를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 페이지 버퍼부는 상기 비트라인들에 상기 비트라인 전압을 전달하는 스위치들의 턴온(turn on) 전압을 조절하는 메모리 장치.
  8. 제7항에 있어서,
    상기 턴온 전압은 상기 스위치들의 게이트에 인가되는 전압인 메모리 장치.
  9. 제7항에 있어서,
    상기 비트라인 전압은 상기 턴온(turn on) 전압에 비례하는 메모리 장치.
  10. 제1항에 있어서,
    상기 서브 메모리 블록들은 노말 메모리 블록 및 플래그(flag) 블록을 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 노말 메모리 블록에는 사용자(user) 데이터가 저장되고,
    상기 플래그 블록에는 상기 메모리 장치와 관련된 데이터가 저장되는 메모리 장치.
  12. 제11항에 있어서,
    상기 플래그 블록에는 상기 메모리 블록의 부분 소거 동작 수행여부에 대한 데이터와 어느 서브 메모리 블록에서 부분 소거 동작이 수행되었는지에 대한 데이터가 저장되는 메모리 장치.
  13. 비트라인 전압을 설정하는 단계;
    선택된 메모리 블록 내에 포함된 적층된 서브 메모리 블록들 중에서 부분 소거된(partial erased) 서브 메모리 블록이 포함되어 있는지를 판단하는 단계;
    상기 부분 소거된 서브 메모리 블록이 없으면, 상기 비트라인 전압을 유지시키고,
    상기 부분 소거된 서브 메모리 블록이 있으면, 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 비트라인 전압을 유지하거나, 상기 비트라인 전압보다 낮은 레벨을 갖는 비트라인 전압을 설정하는 단계; 및
    설정된 상기 비트라인 전압을 사용하여 상기 리드 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 선택된 메모리 블록 내에 부분 소거된 서브 메모리 블록이 포함되어 있는지를 판단하는 단계는,
    상기 선택된 메모리 블록에 포함된 플래그 블록에 저장된 데이터에 따라 판단되는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 부분 소거된 서브 메모리 블록이 없으면, 상기 부분 소거된 서브 메모리 블록이 포함되어 있는지를 판단하는 단계 이전에 설정된 상기 비트라인 전압을 사용하여 상기 리드 동작을 수행하는 메모리 장치의 동작 방법.
  16. 제13항에 있어서,
    상기 비트라인 전압은 상기 리드 동작의 대상이 되는 서브 메모리 블록의 위치가 높아질수록 단계적으로 낮아지는 메모리 장치의 동작 방법.
  17. 제13항에 있어서,
    상기 비트라인 전압은 상기 메모리 블록의 리드 동작시, 상기 메모리 블록에 연결된 비트라인들을 프리차지하기 위해 상기 비트라인들에 인가되는 메모리 장치의 동작 방법.
  18. 제13항에 있어서, 상기 비트라인 전압을 설정할 때,
    상기 부분 소거 동작이 수행된 서브 메모리 블록의 개수에 따라 상기 비트라인 전압을 설정하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  19. 3차원 구조로 적층된 서브 메모리 블록들 중 선택된 서브 메모리 블록들의 리드 동작에 있어서,
    제1 비트라인 전압을 설정하는 단계;
    상기 서브 메모리 블록들 중, 부분 소거된(partial erased) 블록들이 있는 경우, 상기 부분 소거된 서브 메모리 블록들의 개수와 리드 동작의 대상이 되는 서브 메모리 블록의 위치에 따라 상기 제1 비트라인 전압을 유지하거나, 상기 제1 비트라인 전압보다 단계적으로 낮아지는 제N 비트라인 전압을 재설정하는 단계; 및
    상기 제1 또는 제N 비트라인 전압을 사용하여 상기 선택된 서브 메모리 블록들의 리드 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 부분 소거된 서브 메모리 블록들의 개수가 증가하고, 상기 리드 동작의 대상이 되는 서브 메모리 블록의 위치가 높을수록 상기 비트라인 전압을 낮추는 메모리 장치의 동작 방법.
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