KR20180077878A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 다수의 메모리 셀들이 포함된 다수의 페이지들; 상기 페이지들 중 선택된 페이지의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및 상기 선택된 페이지의 메인 프로그램 동작을 수행하고, 상기 메인 프로그램 동작이 완료되면 상기 선택된 페이지에 포함된 메모리 셀들 중 문턱전압 유지 특성이 다른 메모리 셀들보다 상대적으로 낮은 메모리 셀들의 보상 프로그램 동작이 수행되도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 반도체 메모리 장치 및 이의 동작 방법을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 프로그램 동작에 관한 것이다.
메모리 장치는 크게 휘발성 메모리 장치(VoLATkle memory device)와 불휘발성 메모리 장치(NonvoLATkle memory device)로 구분될 수 있다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 불휘발성 메모리 장치가 많이 사용된다.
불휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다.
이 중에서, 플래시 메모리 장치는 셀 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 셀 스트링이 반도체 기판에 수직으로 배열된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 메모리 셀들이 포함된 다수의 페이지들; 상기 페이지들 중 선택된 페이지의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및 상기 선택된 페이지의 메인 프로그램 동작을 수행하고, 상기 메인 프로그램 동작이 완료되면 상기 선택된 페이지에 포함된 메모리 셀들 중 문턱전압 유지 특성이 다른 메모리 셀들보다 상대적으로 낮은 메모리 셀들의 보상 프로그램 동작이 수행되도록 상기 주변 회로들을 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 페이지의 메인 프로그램 동작을 수행하는 단계; 및 상기 메인 프로그램 동작이 완료되면, 상기 선택된 페이지에 포함된 메모리 셀들 중 최상위 프로그램 상태로 프로그램된 메모리 셀들에 대한 보상 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 페이지 버퍼들의 제1 래치들에 외부 데이터를 입력하는 단계; 상기 외부 데이터를 상기 페이지 버퍼들의 제2 래치들 및 제3 래치들로 전송하는 단계; 상기 제3 래치들에 전송된 데이터를 사용하여 선택된 페이지의 메인 프로그램 및 검증 동작을 수행하는 단계; 상기 검증 동작이 패스되면, 상기 제2 래치들에 저장된 데이터를 상기 제3 래치들로 재 전송하는 단계; 상기 제3 래치에 재 전송된 데이터를 사용하여 비트 라인들의 전압을 조절하는 단계; 및 상기 선택된 페이지에 연결된 워드 라인에 보상 전압을 인가하는 단계를 포함한다.
본 기술은 반도체 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있으며, 반도체 메모리 장치의 리텐션(retention) 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 6 내지 도 8은 다양한 실시예들에 따른 메모리 셀들의 프로그램 상태들을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시예에 따른 프로그램 동작 시, 워드 라인들과 비트 라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 프로그램 동작 시, 선택된 워드 라인에 인가되는 전압을 설명하기 위한 도면이다.
도 13은 도 10의 보상 프로그램 동작의 실시예를 설명하기 위한 순서도이다.
도 14 및 도 15는 는 본 발명의 실시예에 따른 프로그램 동작 시, 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면들이다.
도 16은 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 반도체 메모리 장치(Semiconductor Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 반도체 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 반도체 메모리 장치(1100) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 반도체 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 반도체 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 반도체 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다.
반도체 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램, 리드 또는 소거 동작을 수행할 수 있다. 예를 들면, 반도체 메모리 장치(1100)는 선택된 페이지(selected page)에 포함된 메모리 셀들을 프로그램할 수 있다. 예를 들면, 반도체 메모리 장치(1100)는 선택된 페이지의 프로그램 검증 동작이 패스되면, 문턱전압이 가장 높게 프로그램된 메모리 셀들의 리텐션(retention) 특성을 개선하기 위한 보상 프로그램 동작을 더 수행할 수 있다. 여기서, 리텐션 특성은 메모리 셀들의 문턱전압이 유지되는 특성을 의미한다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLI; I는 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들(word lines), 드레인 및 소스 셀렉트 라인들(drain and source select lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLI)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 전류 센싱 회로(current sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 특히, 프로그램 동작 시, 제어 로직(300)은 선택된 페이지의 메인 프로그램 동작이 완료된 후, 선택된 페이지의 보상 프로그램 동작이 수행되도록 주변 회로들(200)을 제어할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록들(MB1~MBk)이 서로 유사하게 구성되므로, 이 중 제1 메모리 블록(MB1)을 예를 들어 설명하도록 한다.
제1 메모리 블록(MB1)은 비트 라인들(bit lines; BL)과 소스 라인(source line; SL) 사이에 연결된 다수의 셀 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 셀 스트링들(ST)은 비트 라인들(BL)에 각각 연결되고, 소스 라인(SL)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 어느 하나의 스트링(ST)을 예를 들어 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 비트 라인(BL) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 도 3은 제1 메모리 블록(MB1)의 구성을 이해하기 위한 실시예에 해당되므로, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST) 및 제1 내지 제n 메모리 셀들(F1~Fn)의 개수는 도 3에 도시된 개수에 제한되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 비트라인(BL) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수 있다
서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다.
서로 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 프로그램 및 리드 동작들은 선택된 메모리 블록에서 페이지 단위로 수행될 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 4에 도시된 개수에 한정되지 않으며, 반도체 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다.
메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한 방향(Z 방향)의 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결된 소스 스트링들(ST_S) 및 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 형태를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제2 방향(Y)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
도 6 내지 도 8은 다양한 실시예들에 따른 메모리 셀들의 프로그램 상태들을 설명하기 위한 도면들이다. 도 6은 싱글 레벨 셀(single level cell; SLC)의 프로그램 상태를 나타낸 도면이고, 도 7은 멀티 레벨 셀(multi level cell; MLC)의 프로그램 상태를 나타낸 도면이고, 도 8은 트리플 레벨 셀(triple level cell; TLC)의 프로그램 상태를 나타낸 도면이다.
도 6을 참조하면, 싱글 레벨 셀(SLC)은 메모리 셀들이 소거 상태 또는 하나의 프로그램 상태(P)로 프로그램되는 방식을 의미한다. 예를 들면, 싱글 레벨 셀(SLC) 방식에서, 메모리 셀들은 소거 상태에 대응되는 ‘1’ 데이터 또는 프로그램 상태에 대응되는 ‘0’ 데이터를 가질 수 있다.
도 7을 참조하면, 멀티 레벨 셀(MLC)은 메모리 셀들이 소거 상태 또는 세 개의 프로그램 상태들(P1~P3)로 프로그램되는 방식을 의미한다. 예를 들면, 멀티 레벨 셀(MLC) 방식에서, 메모리 셀들은 소거 상태에 대응되는 ‘11’ 데이터 또는 제1 내지 제3 프로그램 상태들에 각각 대응되는 ‘10’, ‘01’ 또는 ‘00’ 데이터를 가질 수 있다.
도 8을 참조하면, 트리플 레벨 셀(TLC)은 메모리 셀들이 소거 상태 또는 일곱 개의 프로그램 상태들(P1~P7)로 프로그램되는 방식을 의미한다. 예를 들면, 트리플 레벨 셀(TLC) 방식에서, 메모리 셀들은 소거 상태에 대응되는 ‘111’ 데이터 또는 제1 내지 제7 프로그램 상태들에 각각 대응되는 ‘110’, ‘100’, ‘000’, 010’, ‘011’, ‘001’ 또는 ‘101’ 데이터를 가질 수 있다.
비휘발성 메모리 장치에서는 메모리 셀들에 프로그램된 데이터가 오래 유지되어야 하기 때문에, 리텐션(retention) 특성이 좋아야 한다. 하지만, 멀티 레벨 셀(MLC)이나 트리플 레벨 셀(TLC)과 같이, 프로그램된 메모리 셀들의 문턱전압 차이가 클수록 리텐션 특성에도 차이가 발생할 수 있다. 트리플 레벨 셀(TLC)을 예로 들면, 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들의 문턱전압이 가장 높기 때문에, 제1 내지 제6 프로그램 상태들(P1~P6)로 프로그램된 메모리 셀들보다 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들의 문턱전압이 낮아질 가능성이 더 높다. 즉, 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들은 나머지 메모리 셀들보다 상대적으로 리텐션 특성이 취약할 수 있다. 상술한 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC) 외에도 쿼드러플 레벨 셀(quadruple level cell; QLC) 등과 같이 프로그램 상태의 개수가 증가할수록 리텐션 특성은 더욱 취약해 질 수 있다.
리텐션 특성이 취약한 메모리 셀들의 신뢰도를 개선하기 위하여, 본 실시예에서는 메인 프로그램 동작이 완료된 후에 보상 프로그램 동작이 더 수행될 수 있다.
도 9는 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 9를 참조하면, 페이지 버퍼들(도 2의 PB1~PBI)이 서로 유사하게 구성되므로, 이 중에서 제1 페이지 버퍼(PB1)를 예를 들어 설명하도록 한다.
제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)과 데이터 라인(DL) 사이에 연결될 수 있다. 제1 페이지 버퍼(PB1)는 외부로부터 입력된 데이터 또는 메모리 셀들로부터 리드된 데이터를 임시로 저장하기 위한 다수의 래치들(LAT1~LATk; k는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 페이지 버퍼(PB1)는 제1 내지 제k 래치들(LAT1~LATK)을 포함할 수 있다. 제1 내지 제k 래치들(LAT1~LATK)은 서로 유사하게 구성될 수 있다. 예를 들면, 제1 내지 제k 래치들(LAT1~LATK)은 인버터들(inverters)을 포함할 수 있다. 하나의 래치에는 두 개의 인터버들이 서로 직렬로 연결될 수 있다. 제1 래치(LAT1)를 예를 들어 설명하면, 제1 래치(LAT1)는 두 개의 인버터들을 포함할 수 있다. 하나의 인버터의 출력 단자는 다른 하나의 입력 단자에 연결될 수 있다. 즉, 제1 래치(LAT1)에 포함된 두 개의 인버터들은 메인 노드와 반전 노드 사이에서 서로 직렬로 연결될 수 있다. 제1 래치(LAT1)에서는 제1 노드(Q1)가 메인 노드가 될 수 있고, 반전 노드(Q1b)는 나머지 노드가 될 수 있다. 따라서, 제1 내지 제k 래치들(LAT1~LATk) 각각은 메인 노드들(Q1, Q2, … , Qk)에 데이터를 임시로 저장할 수 있다. 예를 들면, 제1 래치(LAT1)의 제1 노드(Q1)에 ‘0’ 데이터가 입력되면, 반전 노드(Q1b)에는 제1 노드(Q1)의 반전 데이터인 ‘1’ 데이터가 입력될 수 있다. 제1 내지 제k 래치들(LAT1~LATK)은 서로 연결될 수 있으며, 데이터를 서로 주고 받을 수 있다. 제1 내지 제k 래치들(LAT1~LATK) 중 일부는 데이터 라인(DL)에 연결될 수 있고, 다른 일부는 제1 비트 라인(BL1)에 연결될 수 있다. 예를 들면, 제1 래치(LAT1)는 데이터 라인(DL)에 연결될 수 있고, 제3 래치(LAT3)는 제1 비트 라인(BL1)에 연결될 수 있다. 제2 래치(LAT2)는 제1 래치(LAT1)에 입력된 데이터가 제3 래치(LAT3)로 전송되기 이전에 제1 래치(LAT1)에 입력된 데이터를 임시로 저장할 수 있다.
프로그램 동작을 예로 들면, 선택된 페이지의 논리 데이터들이 모두 프로그램되면, 다음 페이지의 논리 데이터들이 프로그램될 수 있다. 예를 들면, 트리플 레벨 셀(TLC) 방식의 프로그램 동작의 경우, 하나의 메모리 셀에 세 개의 논리 데이터가 프로그램될 수 있으므로 세 개의 논리 데이터들에 대한 프로그램 동작들이 모두 완료될 때까지 선택된 페이지의 프로그램 동작이 수행될 수 있다. 프로그램 동작시, 선택된 워드 라인에 프로그램 전압이 인가되고 나머지 워드 라인들에는 패스 전압이 인가될 수 있다.
프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 데이터 라인(DL)을 통해 외부로부터 전송된 데이터(0 또는 1)는 제1 래치(LAT1)에 입력될 수 있고, 제1 래치(LAT1)에 입력된 데이터는 제2 래치(LAT2)에 임시 저장된 후, 제3 래치(LAT3)로 전송될 수 있다. 예를 들면, 제1 페이지의 제1 논리 데이터가 제1 래치(LAT1)에 입력되면, 제1 논리 데이터는 제1 내지 제3 래치들(LAT1~LAT3)에 순차적으로 전송될 수 있다. 제1 논리 데이터가 제3 래치(LAT3)에 전송되면, 제1 래치(LAT1)에는 다음 프로그램 동작을 위한 데이터가 입력될 수 있다. 예를 들면, 제1 논리 데이터가 제2 및 제3 래치들(LAT2 및 LAT3)에 입력되면, 제1 페이지의 제2 논리 데이터가 제1 래치(LAT1)에 입력될 수 있다. 제1 논리 데이터의 프로그램 및 검증 동작들이 수행되는 동안, 제2 래치(LAT2)에 입력된 제1 논리 데이터는 유지될 수 있다. 예를 들면, 제1 논리 데이터의 검증 동작 결과, 제1 논리 데이터의 프로그램 동작이 완료된 것으로 판단되면, 제1 래치(LAT1)에 입력된 제2 논리 데이터는 제2 및 제3 래치들(LAT2 및 LAT3)에 순차적으로 전송되고, 제2 논리 데이터에 대한 프로그램 및 검증 동작이 수행될 수 있다. 따라서, 선택된 페이지의 마지막 논리 데이터에 대한 프로그램 동작이 완료되더라도, 선택된 페이지의 마지막 논리 데이터는 제2 래치(LAT2)에 유지될 수 있다.
도 10은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 10을 참조하면, 제어 로직(도 2의 300)에 프로그램 커맨드가 수신되면, 제어 로직(300)은 선택된 페이지의 프로그램 동작을 위하여 프로그램 전압 및 보상 프로그램 전압을 설정할 수 있다(S100). 예를 들면, 프로그램 전압은 메인 프로그램 동작에서 사용되는 전압일 수 있고, 보상 프로그램 전압은 보상 프로그램 동작에서 사용되는 전압일 수 있다. 예를 들면, 메인 프로그램 동작에서 사용되는 프로그램 전압으로, 시작 프로그램 전압과 스텝 전압이 설정될 수 있다. 시작 프로그램 전압은 ISPP 방식의 프로그램 동작에서 선택된 워드 라인에 처음 인가되는 전압일 수 있다. 스텝 전압은 프로그램 루프(program loop)가 수행될 때마다 프로그램 전압의 상승 레벨일 수 있다. 예를 들면, 프로그램 루프가 수행되는 동안, 프로그램 전압은 시작 프로그램 전압부터 스텝 전압 만큼씩 증가할 수 있다. 보상 프로그램 전압은 프로그램 루프들에서 사용된 프로그램 전압들 중 가장 높은 프로그램 전압보다 낮은 양전압(positive voltage)으로 설정될 수 있다.
프로그램 동작에 사용될 전압들이 설정되면(S100), 제어 로직(300)은 선택된 페이지의 메인 프로그램 동작이 수행되도록 주변 회로들(도 2의 200)을 제어할 수 있다(S110). 예를 들면, 메인 프로그램 동작(S110)은 메인 프로그램 단계(S111), 검증 동작을 수행하는 단계(S112) 및 프로그램 전압을 상승하는 단계(S113)를 포함할 수 있다.
메인 프로그램 단계(S111)에서는, 선택된 페이지의 선택된 메모리 셀들의 문턱 전압을 높이기 위하여 선택된 워드 라인에 프로그램 전압이 인가될 수 있다. 검증 동작을 수행하는 단계(S112)에서는, 선택된 페이지의 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단할 수 있다. 선택된 메모리 셀들의 문턱 전압이 목표 전압보다 낮으면 검증 동작은 페일(fail)로 판단될 수 있고, 선택된 메모리 셀들의 문턱전압이 모두 목표 전압 이상이면 검증 동작은 패스(pass)로 판단될 수 있다. 메인 프로그램 단계(S111)와 검증 동작을 수행하는 단계(S112)가 하나의 프로그램 루프를 이룰 수 있다.
검증 동작이 페일로 판단되면, 제어 로직(300)은 프로그램 전압이 스텝 전압만큼 상승하도록 주변 회로들(200)을 제어할 수 있다(S113). 예를 들면, 제어 로직(300)은 선택된 페이지의 선택된 메모리 셀들의 문턱 전압이 목표 전압 이상이 될 때까지 ‘S111’ 내지 ‘S113’ 단계들이 반복되도록 주변 회로들(200)을 제어할 수 있다.
검증 동작이 패스로 판단되면, 제어 로직(300)은 선택된 페이지의 보상 프로그램 동작이 수행되도록 주변 회로(200)를 제어할 수 있다(S120). 예를 들면, 보상 프로그램 동작은 선택된 페이지에 포함된 메모리 셀들 중에서 리텐션(retention) 특성이 다른 메모리 셀들보다 상대적으로 낮은 메모리 셀들의 리텐션 특성을 개선하기 위해 수행될 수 있다. 예를 들면, 보상 프로그램 동작은 선택된 페이지에 포함된 선택된 메모리 셀들 중에서, 가장 높은 상태로 프로그램된 메모리 셀들에 대하여 수행될 수 있다. 이를 위해, 보상 프로그램 동작은 선택된 워드 라인에 보상 프로그램 전압을 인가하여 수행될 수 있다. 보상 프로그램 동작의 대상이 되는 메모리 셀들은 선택된 페이지의 프로그램 동작에서 마지막으로 사용된 외부 데이터에 따라 선택될 수 있다. 예를 들면, 마지막으로 사용된 외부 데이터에 따라 비트 라인들에 프로그램 허용 전압(예컨대, 0V) 또는 프로그램 금지 전압(예컨대, 전원 전압)이 인가될 수 있다.
보상 프로그램 동작은 각 페이지마다 수행될 수 있다. 예를 들면, 각 페이지마다 보상 프로그램 동작의 대상 셀들의 컬럼(column)이 달라질 수 있으므로, 보상 프로그램 동작은 각 페이지의 메인 프로그램 동작이 완료될 때마다 수행될 수 있다.
보상 프로그램 동작을 구체적으로 설명하면 다음과 같다.
도 11은 본 발명의 실시예에 따른 프로그램 동작 시, 워드 라인들과 비트 라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 11을 참조하면, 프로그램 동작 시 페이지 버퍼들에 입력된 외부 데이터에 따라 비트 라인들의 전압이 조절될 수 있다. 예를 들면, 제1 비트 라인(BL1)에 연결된 제1 페이지 버퍼에 ‘0’ 데이터가 입력되면 제1 비트 라인(BL1)에는 프로그램 허용 전압(예컨대, 0V)이 인가될 수 있다. 예를 들면, 제1 비트 라인(BL1)에 연결된 제1 페이지 버퍼에 ‘1’ 데이터가 입력되면 제1 비트 라인(BL1)에는 프로그램 금지 전압(예컨대, 전원 전압)이 인가될 수 있다. 메인 프로그램 동작 및 보상 프로그램 동작을 예를 들어 설명하면, 제1 비트 라인(BL1)이 양전압으로 프리차지된 후, 제1 페이지 버퍼에 입력된 외부 데이터에 따라 제1 비트 라인(BL1)은 프리차지 상태로 유지되거나(‘1’ 데이터), 디스차지(‘0’ 데이터)될 수 있다. 이어서, 워드 라인들(WL)에 패스 전압(Vpass)이 인가된 후, 선택된 워드 라인에 프로그램 전압(Vpgm) 또는 보상 프로그램 전압이 인가될 수 있다.
도 12는 본 발명의 실시예에 따른 프로그램 동작 시, 선택된 워드 라인에 인가되는 전압을 설명하기 위한 도면이다.
도 12 및 도 11을 참조하면, 메인 프로그램 동작(도 10의 S110)에서는 선택된 워드 라인에 프로그램 전압(Vpgm) 또는 검증 전압(Vf)이 인가될 수 있고, 보상 프로그램 동작(도 10의 S120)에서는 선택된 워드 라인에 보상 프로그램 전압(Vpgm_c)이 인가될 수 있다. 메인 프로그램 동작(S110)은 ISPP 방식으로 수행될 수 있으므로 검증 동작이 패스될 때까지 프로그램 전압(Vpgm)은 단계적으로 높아질 수 있다. 보상 프로그램 동작(S120)은 검증 동작 없이 선택된 워드 라인에 보상 프로그램 전압(Vpfm_c)만 인가하여 수행될 수 있다.
도 13은 도 10의 보상 프로그램 동작의 실시예를 설명하기 위한 순서도이다.
도 13을 참조하여 보상 프로그램 동작(도 10의 S120)을 구체적으로 설명하면, 보상 프로그램 동작(S120)은 보상 프로그램 대상 셀 데이터 로딩(loading) 동작(S121) 및 보상 프로그램 전압 인가 동작(S122)을 포함할 수 있다.
보상 프로그램 대상 셀 데이터 로딩 동작(S121)은 선택된 페이지에서 마지막으로 사용된 외부 데이터를 페이지 버퍼들에 다시 로딩하여 수행될 수 있다. 예를 들면, 선택된 페이지는 다수의 논리 데이터들을 사용하여 프로그램될 수 있는데, 트리플 레벨 셀(TLC) 방식의 프로그램 동작을 예로 들면 다음과 같다.
status PV7
LAT1 1
LAT2 0
LAT3 1
트리플 레벨 셀(TLC) 방식의 프로그램 동작에서 메모리 셀들의 상태(status)는 소거 상태와 제1 내지 제7 프로그램 상태들로 구분될 수 있다. 소거 상태는 문턱전압이 가장 낮은 상태를 의미하고, 제1 프로그램 상태는 소거 상태보다 높고 프로그램 상태들 중에서는 가장 낮은 상태를 의미한다. 제1 프로그램 상태부터 제7 프로그램 상태로 갈수록 문턱전압은 높아진다. '표 1'에서 'PV7'은 제7 프로그램 상태를 의미한다.
선택된 페이지의 선택된 메모리 셀들 각각은 외부로부터 입력된 논리 데이터에 따라 소거 상태로 유지되거나, 제1 내지 제7 프로그램 상태들 중 어느 하나의 상태로 프로그램 상태로 프로그램될 수 있다. 이 중에서, 제7 프로그램 상태(PV7)로 프로그램된 메모리 셀들의 문턱전압이 가장 높기 때문에, 리텐션 특성 또한 가장 취약할 수 있다. 이에, 제1 내지 제7 프로그램 상태들의 메인 프로그램 동작이 완료되면, 제7 프로그램 상태(PV7)로 프로그램된 메모리 셀들에만 선택적으로 보상 프로그램 동작이 수행될 수 있다. 예를 들면, 제7 프로그램 상태(PV7)로 프로그램될 메모리 셀들의 메인 프로그램 동작 시, 제7 프로그램 상태(PV7)로 프로그램할 메모리 셀들의 컬럼(column)에 해당되는 페이지 버퍼들에만 ‘0’ 데이터가 입력될 수 있고 나머지 페이지 버퍼들에는 ‘1’ 데이터가 입력될 수 있다. 여기서, 데이터는 페이지 버퍼들에 포함된 다수의 래치들(LAT1~LAT3) 중에서 비트 라인들에 연결된 래치에 입력된 데이터를 의미한다. 제7 프로그램 상태(PV7)로 프로그램할 메모리 셀들의 검증 동작이 패스되면, 해당 메모리 셀들에 연결된 래치들의 데이터가 모두 ‘1’로 바뀌지만, 각 페이지 버퍼들에 포함된 다른 래치들에는 원본 데이터가 유지되어 있다. 예를 들면, 제7 프로그램 상태(PV7)의 메인 프로그램 동작이 완료되면 더 수행될 메인 프로그램 동작이 없으므로, 각 페이지 버퍼들의 래치들에는 제7 프로그램 상태(PV7)의 프로그램 동작을 위한 외부 데이터가 유지된다. 따라서, 보상 프로그램 동작은 각 페이지 버퍼들에 유지된 원본 데이터를 비트 라인들에 연결된 래치들로 전송하고, 비트 라인들에 전송된 데이터에 따라 비트 라인들의 전압을 조절하여 수행될 수 있다.
보상 프로그램 동작시, 선택된 워드 라인에 인가되는 보상 프로그램 전압(Vpgm_c)은 메인 프로그램 동작에서 사용된 프로그램 전압들(Vpgm) 중 가장 높은 전압보다 낮은 양전압이 사용될 수 있다.
도 14 및 도 15는 는 본 발명의 실시예에 따른 프로그램 동작 시, 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면들이다.
도 14를 참조하면, 트리플 레벨 셀(TLC) 방식의 프로그램 동작에서 상술한 바와 같이 보상 프로그램 동작이 수행되면, 제7 프로그램 상태(PV7)로 프로그램된 메모리 셀들의 문턱전압이 높아질 수 있다. 예를 들면, 제7 프로그램 상태(PV7)로 프로그램된 메모리 셀들만 선택적으로 보상 프로그램 동작이 수행되므로, 나머지 제1 내지 제6 프로그램 상태들(PV1~PV6)로 프로그램된 메모리 셀들은 메인 프로그램 동작이 완료될 때의 문턱전압 분포로 유지될 수 있다. 즉, 리텐션(retention) 특성이 취약한 제7 프로그램 상태(PV7)로 프로그램된 메모리 셀들의 문턱전압을 선택적으로 높임으로써, 프로그램 동작이 종료된 이후에 제7 프로그램 상태(PV7)로 프로그램된 메모리 셀들의 문턱전압이 낮아지더라도 리드 전압까지 낮아지는 현상을 방지할 수 있다.
도 15를 참조하면, 멀티 레벨 셀(MLC) 방식의 프로그램 동작에서도 상술한 보상 프로그램 동작이 수행될 수 있다. 멀티 레벨 셀(MLC) 방식의 프로그램 동작에서는 제3 프로그램 상태(PV3)가 가장 높은 상태이므로, 제3 프로그램 상태(PV3)로 프로그램된 메모리 셀들에만 선택적으로 보상 프로그램 동작이 수행될 수 있다. 보상 프로그램 동작으로 인해, 제3 프로그램 상태(PV3)로 프로그램된 메모리 셀들의 문턱전압만 높아질 수 있다.
상술한 보상 프로그램 동작은 멀티 레벨 셀(MLC) 및 트리플 레벨 셀(TLC) 방식의 프로그램 동작들 외에도 쿼드러플 레벨 셀(QLC) 등과 같이, 하나의 메모리 셀에 다수의 논리 데이터가 프로그램되는 동작에 적용될 수 있다.
도 16은 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 반도체 메모리 장치(Semiconductor Memory Device; 1100)와 상기 반도체 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(Memory Controller; 2000)를 포함할 수 있다. 메모리 컨트롤러(2000)는 프로세서(Processor; 3100)의 제어에 따라 반도체 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
반도체 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(2000)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2000) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(3500)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(2000)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(2000)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 17은 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 반도체 메모리 장치(Semiconductor Memory Device; 1100)와 상기 반도체 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 2000)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2000)의 동작을 제어할 수 있다. 실시 예에 따라 반도체 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(2000)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 18은 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 반도체 메모리 장치(Semiconductor Memory Device; 1100)와 상기 반도체 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2000)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2000)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2000)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 반도체 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(2000)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 반도체 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(2000)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 19는 도 2에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 반도체 메모리 장치(Semiconductor Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 2000) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2000)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2000) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 340)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2000)를 통하여 반도체 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 반도체 메모리 장치
1200: 메모리 컨트롤러 E: 소거 상태
PV1~PV7: 프로그램 상태 Vpgm: 프로그램 전압
Vpgm_c: 보상 프로그램 전압

Claims (20)

  1. 다수의 메모리 셀들이 포함된 다수의 페이지들;
    상기 페이지들 중 선택된 페이지의 프로그램 동작을 수행하도록 구성된 주변 회로들; 및
    상기 선택된 페이지의 메인 프로그램 동작을 수행하고, 상기 메인 프로그램 동작이 완료되면 상기 선택된 페이지에 포함된 메모리 셀들 중 문턱전압 유지 특성이 다른 메모리 셀들보다 상대적으로 낮은 메모리 셀들의 보상 프로그램 동작이 수행되도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로들은,
    상기 제어 로직의 제어에 따라, 상기 메인 프로그램 동작 및 상기 보상 프로그램 동작이 데이터를 임시로 저장하는 다수의 래치들을 포함하는 페이지 버퍼들; 및
    상기 제어 로직의 제어에 따라, 상기 메인 프로그램 동작시 단계적으로 상승하는 프로그램 전압들 및 상기 보상 프로그램 동작시 보상 프로그램 전압을 생성하는 전압 생성 회로를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 페이지 버퍼들은,
    외부로부터 입력된 데이터를 저장하는 제1 래치들;
    상기 메인 프로그램 동작이 수행될 때, 상기 외부로부터 입력된 데이터를 유지하는 제2래치들; 및
    상기 메인 프로그램 동작 또는 상기 보상 프로그램 동작시 사용되는 데이터를 임시로 저장하는 제3 래치들을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제3 래치들에 저장된 데이터는 상기 메인 프로그램 동작에서 수행되는 검증 동작의 결과에 따라 가변되고,
    상기 제2 래치들에 저장된 데이터는 상기 메인 프로그램 동작이 완료되면 상기 제3 래치들로 전송되는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 전압 생성 회로는,
    상기 메인 프로그램 동작에 사용된 상기 프로그램 전압들 중 가장 높은 프로그램 전압보다 같거나 낮은 양전압을 갖는 상기 보상 프로그램 전압을 생성하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제어 로직은
    상기 메인 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행되고,
    상기 보상 프로그램 동작은 상기 선택된 페이지에 연결된 워드 라인에 보상 프로그램 전압이 인가되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 로직은 상기 보상 프로그램 동작이 검증 동작 없이 수행되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제어 로직은,
    상기 선택된 페이지의 상기 메인 프로그램 동작이 완료되면, 상기 메인 프로그램 동작시 마지막으로 사용된 데이터를 다시 로딩하고,
    상기 로딩된 데이터에 따라 상기 선택된 페이지에 연결된 비트 라인들의 전압을 조절하고,
    상기 선택된 페이지에 연결된 워드 라인에 보상 전압이 인가되도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  9. 선택된 페이지의 메인 프로그램 동작을 수행하는 단계; 및
    상기 메인 프로그램 동작이 완료되면, 상기 선택된 페이지에 포함된 메모리 셀들 중 최상위 프로그램 상태로 프로그램된 메모리 셀들에 대한 보상 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 메인 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행되는 반도체 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 메인 프로그램 동작은 상기 선택된 페이지에 논리 데이터들이 모두 프로그램될 때까지 프로그램 전압을 단계적으로 높이면서 반복되는 반도체 메모리 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 보상 프로그램 동작은 상기 선택된 페이지에 연결된 워드 라인에 보상 프로그램 전압을 인가하여 수행되는 반도체 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 보상 프로그램 동작은 상기 메인 프로그램 동작에서 사용된 프로그램 전압들 중 가장 높은 전압보다 같거나 낮은 양전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 최상위 프로그램 상태로 프로그램된 메모리 셀들은 상기 메인 프로그램 동작에서 가장 높은 프로그램 상태로 프로그램된 메모리 셀들로 설정되는 반도체 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 메인 프로그램 동작에서 가장 높은 프로그램 상태로 프로그램되는 메모리 셀들은 상기 메인 프로그램 동작에서 마지막으로 사용된 논리 데이터에 따라 선택되는 반도체 메모리 장치의 동작 방법.
  16. 페이지 버퍼들의 제1 래치들에 외부 데이터를 입력하는 단계;
    상기 외부 데이터를 상기 페이지 버퍼들의 제2 래치들 및 제3 래치들로 전송하는 단계;
    상기 제3 래치들에 전송된 데이터를 사용하여 선택된 페이지의 메인 프로그램 및 검증 동작을 수행하는 단계;
    상기 검증 동작이 패스되면, 상기 제2 래치들에 저장된 데이터를 상기 제3 래치들로 재 전송하는 단계;
    상기 제3 래치에 재 전송된 데이터를 사용하여 비트 라인들의 전압을 조절하는 단계; 및
    상기 선택된 페이지에 연결된 워드 라인에 보상 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 외부 데이터를 상기 페이지 버퍼들의 제2 래치들 및 제3 래치들로 전송하는 단계 이후,
    상기 제1 래치들에 다음 페이지에 프로그램될 외부 데이터를 입력하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 제2 래치들에 전송된 데이터는 상기 메인 프로그램 및 검증 동작이 수행되는 동안 유지되는 반도체 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 보상 전압은 상기 메인 프로그램 동작에서 사용된 프로그램 전압들 중 가장 높은 전압보다 같거나 낮은 양전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  20. 제16항에 있어서,
    상기 선택된 페이지에 연결된 워드 라인에 상기 보상 전압을 인가하는 단계 이후,
    다음 페이지에 대하여 상기 단계들을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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