KR20170141733A - 해당 제1, 제2 및 제3 재배선 층들을 갖는, 제1 레벨 다이, 후면을 맞댄 적층 제2 레벨 다이들 및 제3 레벨 다이를 포함한 수직 적층제 시스템 인 패키지 및 그 제조 방법 - Google Patents

해당 제1, 제2 및 제3 재배선 층들을 갖는, 제1 레벨 다이, 후면을 맞댄 적층 제2 레벨 다이들 및 제3 레벨 다이를 포함한 수직 적층제 시스템 인 패키지 및 그 제조 방법 Download PDF

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쿤종 후
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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Abstract

수직으로 적층된 시스템 인 패키지 구조체들이 기술된다. 패키지는 제1 레벨(125) 몰딩(122) 및 팬 아웃 구조체(130), 제3 레벨 (185) 몰딩(182) 및 팬 아웃 구조체(190), 및 제1 레벨과 제3 레벨(125, 185) 사이의 제2 레벨 (155) 몰딩(152) 및 팬 아웃 구조체(160)를 포함한다. 제1 레벨(125) 몰딩(122) 및 팬 아웃 구조체(130)는 제1 레벨 다이(110)를 포함하고, 제2 레벨(155) 몰딩(152) 및 팬 아웃 구조체(160)는 후면을 맞댄 대면 다이들(142) - 각각의 다이(142)의 전면 표면은 재배선 층(130, 160)에 접합됨 - 을 포함하며, 제3 레벨(185) 몰딩(182)은 제3 레벨 다이(172)를 포함한다. 복수의 제1 레벨 몰딩 다이들(110)이 사용될 수 있다. 제1 레벨 다이(110)는 휘발성 메모리 다이일 수 있고, 제2 레벨 다이들(142)은 비휘발성 메모리 다이들일 수 있으며, 제3 레벨 다이(172)는 능동 다이일 수 있다. 수직 적층제 시스템 인 패키지를 형성하는 방법에서, 캐리어 기판이 사용되며, 추후에 제거될 수 있다.

Description

해당 제1, 제2 및 제3 재배선 층들을 갖는, 제1 레벨 다이, 후면을 맞댄 적층 제2 레벨 다이들 및 제3 레벨 다이를 포함한 수직 적층제 시스템 인 패키지 및 그 제조 방법
관련 출원
본 출원은 2015년 4월 23일 자로 출원된 미국 가특허 출원 제62/151,843호의 우선권의 이익을 주장하며, 그 전체 개시 내용은 본 명세서에 참고로 병합된다.
기술분야
본 명세서에 기술되는 실시예들은 반도체 패키징에 관한 것이다. 보다 상세하게는, 실시예들은 수직으로 적층된 시스템 인 패키지(system in package; SiP) 구조체들 및 제조 방법들에 관한 것이다.
모바일 전화들, 개인 휴대 정보 단말기들(PDA들), 디지털 카메라들, 휴대용 플레이어들, 게이밍, 및 다른 모바일 디바이스들과 같은 휴대용 및 모바일 전자 디바이스들에 대한 현재 시장의 수요는 점점 더 작은 공간들에 더 많은 성능 및 특징들을 집적화하는 것을 요구한다. 그 결과, 시스템 인 패키지(SiP) 및 패키지 온 패키지(package on package; PoP)와 같은 다양한 다중 다이 패키징 솔루션들은 상위 다이/컴포넌트 밀도 디바이스들에 대한 수요를 충족시키기 위해 더 보편화되어 왔다.
SiP에 다수의 다이를 배치하는 데는 많은 상이한 가능성들이 있다. 예를 들어, SiP 구조체들에서 다이의 수직 집적화는 2.5D 솔루션들 및 3D 솔루션들로 발전해 왔다. 2.5D 솔루션들에서, 다수의 다이는 관통 비아들뿐만 아니라 팬 아웃 배선(fan out wiring)을 포함하는 인터포저(interposer) 상에 플립 칩 접합될 수 있다. 3D 솔루션들에서, 다수의 다이는 SiP 기판 상의 서로의 상부 상에 적층되며, 오프 칩 와이어 본드들 또는 솔더 범프들로 연결될 수 있다.
일 구현예에서, 메모리 다이 또는 패키지(예컨대, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM))는 로직 다이 또는 패키지(예컨대, 응용 주문형 집적 회로(application-specific integrated circuit; ASIC)) 또는 시스템 온 칩(system on chip; SoC)의 상부 상에 적층된다. 휴대용 및 모바일 전자 디바이스들에 대한 시장이 발전함에 따라 더 큰 메모리 능력이 메모리 다이 또는 패키지에 필요하다.
일 실시예에서, 수직 적층제(stack) SiP는 제1 레벨 몰딩 화합물(level molding compound)에 봉지화된 제1 레벨 다이, 봉지화된 제1 레벨 다이 상의 제1 재배선 층(redistribution layer; RDL), 제1 RDL 상의 한 쌍의 후면을 맞댄 적층 다이(back-to-back stacked die)를 포함하고 제2 레벨 몰딩 화합물에 봉지화된 제2 레벨 다이 적층제, 봉지화된 제2 레벨 다이 적층제 상의 제2 RDL, 제2 RDL 상에 있고 제3 레벨 몰딩 화합물에 봉지화된 제3 레벨 다이 - 제3 레벨 다이의 후면은 제2 RDL을 향해 대면하고 있음 -, 및 봉지화된 제3 레벨 다이 상의 제3 RDL을 포함한다.
실시예들에 따르면, 특정 패키징 방법들의 결과일 수 있는 다이의 특정 배향들은 SiP 내에 달성된다. 일 실시예에서, 제3 RDL은 제3 레벨 다이의, 스터드 범프와 같은 전도성 범프 상에 직접 있다. 일 실시예에서, 제3 RDL은 제3 레벨 다이의 접촉 패드 상에 직접 있다. 제3 레벨 다이는 다이 부착 필름으로 제2 RDL에 부착될 수 있다. 제1 레벨 다이의 전면은 제1 RDL - 제1 RDL은 제1 레벨 다이의 전도성 범프 상에 직접 있음 - 을 향해 대면하고 있을 수 있다. 실시예들에 따르면, 한 쌍의 후면을 맞댄 적층 다이는 제1 RDL에 접합된 첫 번째 제2 레벨 다이, 및 두 번째 제2 레벨 다이 - 두 번째 제2 레벨 다이 상에는 제2 RDL이 있음 -를 포함할 수 있다. 예를 들어, 첫 번째 제2 레벨 다이는 솔더로 제1 RDL에 접합될 수 있으며, 제2 RDL은 두 번째 제2 레벨 다이의 전도성 범프(예컨대, 스터드 범프) 상에 직접 있을 수 있다.
패키지 레벨들은 전도성 필러(pillar)들을 추가적으로 포함할 수 있다. 예를 들어, 복수의 제2 레벨 전도성 필러들은 제1 RDL로부터 제2 RDL로 연장되며, 제2 레벨 몰딩 화합물로 봉지화될 수 있다. 유사하게, 복수의 제3 레벨 전도성 필러들은 제2 RDL로부터 제3 RDL로 연장되며, 제3 레벨 몰딩 화합물로 봉지화될 수 있다. 일 실시예에서, 복수의 전도성 범프들은 제3 레벨 다이로부터 제3 RDL의 대향 측 상에 형성된다. 일 실시예에서, 복수의 제1 레벨 전도성 필러들은 제1 레벨 몰딩 화합물을 통해 연장되며, 제2 패키지는 제1 레벨 몰딩 화합물 상에 위치되고 복수의 제1 레벨 전도성 필러들과 전기적으로 연결되고/되거나, 상기 복수의 제1 레벨 전도성 필러들에 의해 기계적으로 지지된다.
일 실시예에서, 수직 적층제 SiP는 제1 레벨 몰딩 화합물에 봉지화된 제1 레벨 휘발성 메모리 다이, 봉지화된 제1 레벨 휘발성 메모리 다이 상의 제1 RDL, 제1 RDL 상의 한 쌍의 후면을 맞댄 적층 비휘발성 메모리 다이를 포함하고 제2 레벨 몰딩 화합물에 봉지화된 제2 레벨 비휘발성 메모리 다이 적층제, 봉지화된 제2 레벨 비휘발성 메모리 다이 적층제 상의 제2 RDL, 제2 RDL 상에 있고 제3 레벨 몰딩 화합물에 봉지화된 제3 레벨 능동 다이, 봉지화된 제3 레벨 능동 다이 상의 제3 RDL을 포함한다. 수직 적층제 SiP는 제1 레벨 몰딩 화합물에 봉지화된 복수의 제1 레벨 휘발성 메모리 다이를 포함할 수 있다 - 복수의 봉지화된 제1 레벨 휘발성 메모리 다이 상에는 제1 RDL이 있음 -. 일 실시예에서, 제1 레벨 휘발성 메모리 다이는 DRAM 다이이고, 후면을 맞댄 적층 비휘발성 메모리 다이는 NAND 다이이며, 그리고 제3 레벨 능동 다이는 SoC 다이이다.
일 실시예에서, 수직 적층제 SiP를 형성하는 방법은 캐리어 기판 상에 제1 레벨 다이를 제1 레벨 몰딩 화합물로 봉지화하는 단계, 제1 레벨 몰딩 화합물 상에 제1 RDL을 형성하는 단계, 제1 RDL 상에 제2 레벨 다이 적층제를 제2 레벨 몰딩 화합물로 봉지화하는 단계, 제2 레벨 몰딩 화합물 상에 제2 RDL을 형성하는 단계, 제2 RDL 상에 제3 레벨 다이를 제3 레벨 몰딩 화합물로 봉지화하는 단계, 및 제3 레벨 몰딩 화합물 상에 제3 RDL을 형성하는 단계를 포함한다. 예를 들어, 제1 RDL은 제1 레벨 다이 상에 직접 형성될 수 있다. 첫 번째 제2 레벨 다이는 제1 RDL에 접합되며, 두 번째 제2 레벨 다이는 다이 부착 필름으로 첫 번째 제2 레벨 다이에 부착된다.
제조 방법들은 전도성 필러들의 집적화를 추가적으로 포함할 수 있다. 일 실시예에서, 복수의 제2 레벨 전도성 필러들은 제2 레벨 몰딩 화합물로 봉지화되며, 제2 RDL은 제2 레벨 다이 적층제 내의 두 번째 제2 레벨 다이 및 복수의 제2 레벨 전도성 필러들 상에 직접 형성된다. 일 실시예에서, 복수의 제3 레벨 전도성 필러들은 제3 레벨 몰딩 화합물로 봉지화되며, 제3 RDL은 제3 레벨 다이 및 복수의 제3 레벨 전도성 필러들 상에 직접 형성된다.
도 1은 일 실시예에 따른, 캐리어 기판 상에 실장된 복수의 다이의 측단면도이다.
도 2는 일 실시예에 따른, 제1 레벨 몰딩 화합물에 봉지화된 복수의 다이의 측단면도이다.
도 3은 일 실시예에 따른, 제1 레벨 몰딩 화합물 상에 형성된 제1 RDL의 측단면도이다.
도 4는 일 실시예에 따른, 제1 RDL 상에 형성된 전도성 필러들의 측단면도이다.
도 5a는 일 실시예에 따른, 제1 RDL 상에 실장된 다이의 측단면도이다.
도 5b는 일 실시예에 따른, 폴리머 정의 랜딩 패드들로 제1 RDL에 접합된 다이의 확대 측단면도이다.
도 5c는 일 실시예에 따른, UBM 정의 랜딩 패드들로 제1 RDL에 접합된 다이의 확대 측단면도이다.
도 6은 일 실시예에 따른, 제1 RDL 상에 실장된 다이 적층제의 측단면도이다.
도 7은 제1 레벨 몰딩 및 팬 아웃 구조체 상의 제2 레벨 몰딩 및 팬 아웃 구조체의 측단면도이다.
도 8은 일 실시예에 따른, 제2 RDL 및 제2 RDL 상에 형성된 전도성 필러들 상에 실장된 다이의 측단면도이다.
도 9a는 제2 레벨 몰딩 및 팬 아웃 구조체 상의 제3 레벨 몰딩 및 팬 아웃 구조체의 측단면도이다.
도 9b는 일 실시예에 따른, 개별 패키지들의 싱귤레이션 이전에 3 개 층 적층제 구조체의 측단면도이다.
도 10은 일 실시예에 따른, 수직으로 적층된 SiP 구조체의 측단면도이다.
도 11은 일 실시예에 따른, PoP 구조체의 측단면도이다.
도 12는 일 실시예에 따른, 수직으로 적층된 SiP 구조체를 형성하는 방법을 도시하는 프로세스 흐름이다.
실시예들은 수직으로 적층된 SiP 구조체들을 기술한다. 다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그러나, 소정의 실시예들은 이들 특정 세부 사항들 중 하나 이상 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 하기의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들, 기타 등등과 같은 수많은 특정 세부 사항들이 기재된다. 다른 사례들에서, 잘 알려진 반도체 프로세스들 및 제조 기술들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 이로써, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 추가로, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에서 사용되는 바와 같은 용어들 "전면(front)", "후면(back)", "에(to)", "사이에(between)" 및 "상에(on)"는 다른 층들에 대한 한 층의 상대 위치를 지칭할 수 있다. 다른 층 "상에", 또는 다른 층 "에" 또는 "과 접촉하여" 접합된 한 층은 또 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다. 층들 "사이의" 한 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다.
일 양태에서, 실시예들은 수직 적층제 SiP를 기술한다. 일 실시예에서, 수직 적층제 SiP는 제1 레벨 몰딩 화합물에 봉지화된 제1 레벨 다이, 봉지화된 제1 레벨 다이 상의 제1 재배선 층(RDL), 제1 RDL 상의 한 쌍의 후면을 맞댄 적층 다이를 포함하고 제2 레벨 몰딩 화합물에 봉지화된 제2 레벨 다이 적층제, 봉지화된 제2 레벨 다이 적층제 상의 제2 RDL, 제2 RDL 상에 있고 제3 레벨 몰딩 화합물에 봉지화된 제3 레벨 다이, 및 봉지화된 제3 레벨 다이 상의 제3 RDL을 포함한다. 복수의 제2 레벨 전도성 필러들은 제1 RDL을 제2 RDL에 전기적으로 연결시킬 수 있으며, 복수의 제3 레벨 전도성 필러들은 제2 RDL과 제3 RDL을 전기적으로 연결시킬 수 있다. 실시예들에 따르면, 전도성 필러들(예컨대, 제1 레벨, 제2 레벨, 제3 레벨, 기타 등등 중 어느 것)은 기계적 지지를 제공할 수 있다. 예를 들어, 기계적 지지는 컴포넌트들 사이의 전기적 연결과 더불어, 또는 전기적 연결을 제공함 없이 제공될 수 있다. 일부 실시예들에서, 패키지 레벨 내의 전도성 필러들의 일 부분은 전기적 연결 및 기계적 지지를 제공하기 위한 것인 반면, 패키지 레벨 내의 전도성 필러들의 다른 부분은 전기적 연결 없이 기계적 지지를 제공하기 위한 것이다.
일 양태에서, 실시예들은 로직 다이(예컨대, ASIC 또는 SoC)와 함께, 다수의 타입들의 메모리 다이가 집적화되는 수직 적층제 SiP를 기술한다. 일 실시예에서, 수직 적층제 SiP는 휘발성 메모리(예컨대, DRAM, SRAM, 슈도(pseudo) SRAM, 플로팅 바디, 기타 등등), 비휘발성 메모리(예컨대, NAND, NOR, EPROM, EEPROM, MRAM, FRAM, PCM, 기타 등등), 및 로직 다이에 대한 별개의 몰딩 레벨들을 포함한다. 일 실시예에서, 수직 적층제 SiP는 하나 이상의 휘발성 메모리 다이(예컨대, DRAM)를 포함한 제1 레벨 몰딩, 후면을 맞댄 적층 비휘발성 메모리 다이(예컨대, NAND)를 포함한 제2 레벨 몰딩, 및 로직 다이(예컨대, ASIC 또는 SoC)를 포함한 제3 레벨 몰딩을 포함한다.
일 양태에서, 실시예들은 회로 보드에 관한 실제 크기(예컨대, x-y 치수들)를 감소시킬 수 있는 수직 적층제 SiP를 기술했다. 소정의 비휘발성 메모리 다이(예컨대, NAND)가 소정의 휘발성 메모리 다이(예컨대, DRAM)보다 큰 x-y 치수 풋프린트를 가질 수 있음이 관측되었다. 예를 들어, 이는 모바일 디바이스들에 증가된 메모리 용량에 기인할 수 있다. 실시예들에 따르면, 메모리용 비휘발성 메모리 다이는 휘발성 메모리 다이(예컨대, 캐시에 대해 사용됨)보다 큰 x-y 치수들을 가질 수 있다. 실시예들에 따르면, 수직 적층제 SiP 구조체는 나란하게 배치된 다수의 제1 레벨 다이를 포함할 수 있다. 실시예들에 따르면, 수직 적층제 SiP 구조체는 수직 적층제 SiP 내에서 후면을 맞대 적층된, (SiP 내의 다른 다이에 대해) 큰 x-y 치수를 갖는 다수의 제2 레벨 다이를 포함할 수 있다. 추가적으로, 후면을 맞댄 적층 다이의 팬 아웃은 후면을 맞댄 적층 다이의 대향 측들 상의 재배선 층들(RDL들)의 사용으로 달성될 수 있다. 이러한 방식으로, 전체 패키지 높이(z-높이)에 미치는 영향은, 통상적인 인터포저들 및 배선 접합에 대한 것보다 두께가 실질적으로 얇게 제조될 수 있는, RDL을 사용한 팬 아웃으로 완화될 수 있다.
이제, 도 1을 참조하면, 유리 패널, 실리콘 웨이퍼, 금속 패널, 기타 등등과 같은 캐리어 기판(102) 상에 실장된 복수의 제1 레벨 다이(110)의 측단면도가 제공된다. 캐리어 기판(102)은 복수의 제1 레벨 다이(110)를 실장시키는 접착제(예컨대, 폴리머) 또는 테이프 층(104)을 포함할 수 있다. 일 실시예에서, 제1 레벨 다이(110)는 다이 부착 필름 또는 에폭시 접합 재료와 같은 필름(112)으로 캐리어 기판 상에 실장된다. 일 실시예에서, 제1 레벨 다이(110)는 메모리 다이이다. 일 실시예에서, 제1 레벨 다이(110)는 DRAM, SRAM, 슈도 SRAM, 플로팅 바디(floating body), 기타 등등과 같은 휘발성 메모리 다이이다. 특정 실시예에서, 제1 레벨 다이(110)는 DRAM 다이이다.
도 1에 도시된 실시예에서, 제1 레벨 다이(110)는, 범프들(114)(예컨대, 스터드 범프들)을 포함한 능동 측이 위를 대면하고 있도록, 위를 대면하여 캐리어 기판(102) 상에 실장된다. 예를 들어, 스터드 범프들(114)은 구리 스터드 범프들일 수 있다. 범프들(114)은 옵션일 수 있으며, 대신에 제1 레벨 다이(110)에 대해 노출된 접촉 패드들일 수 있다. 실시예들에 따르면, 제1 레벨 전도성 필러들(120)은 옵션으로 캐리어 기판(102) 상에 형성될 수 있다. 옵션의 제1 레벨 전도성 필러들(120)의 재료는 구리, 티타늄, 니켈 금, 및 이들의 조합들 또는 합금들과 같은 금속성 재료를 포함할 수 있지만, 이에 한정되지 않는다. 제1 레벨 전도성 필러들(120)은 적합한 프로세싱 기술을 사용하여 형성될 수 있으며, 다양한 적합한 재료들(예컨대, 구리) 및 층들로 형성될 수 있다. 일 실시예에서, 제1 레벨 전도성 필러들(120)은 필러 구조체 치수들을 정의하기 위해 패턴화된 포토레지스트를 사용하여 전기 도금과 같은 도금 기술에 의해, 그 다음으로, 패턴화된 포토레지스트 층의 제거에 의해 형성된다. 일 실시예에서, 옵션의 제1 레벨 전도성 필러들(120)은 제1 레벨 다이(110)의 실장 이전에 형성된다.
이제, 도 2를 참조하면, 복수의 제1 레벨 다이(110) 및 옵션의 제1 레벨 전도성 필러들(120)은 이어서 캐리어 기판(102) 상에서 제1 레벨 몰딩 화합물(122)에 봉지화된다. 예를 들어, 제1 레벨 몰딩 화합물(122)은 열경화성 가교 수지(예컨대, 에폭시)를 포함할 수 있지만, 전자 패키징에서 알려진 바와 같이 다른 재료들이 사용될 수 있다. 봉지는 트랜스퍼 몰딩, 압축 몰딩, 및 라미네이션과 같은 적합한 기술을 사용하여 달성될 수 있지만, 이에 한정되지 않는다. 제1 레벨 몰딩 화합물(122)로의 봉지 다음에, 옵션으로, 구조체는 추가적으로 그라인딩(예컨대, 화학적 기계 연마) 동작, 에칭 동작으로 프로세싱, 또는 패턴화 및 에칭되어 제1 레벨 다이(110) 범프들(114), 및 옵션으로 제1 레벨 전도성 필러들(120)을 노출시킬 수 있다. 일 실시예에서, 범프들(114) 및 제1 레벨 몰딩 화합물(122)의 상부 표면들(115, 123)(및 옵션으로 제1 레벨 전도성 필러들(120)의 상부 표면들(121))은 그라인딩 또는 에칭 동작 이후에 동일 평면에 있게 된다. 일 실시예에서, 범프들(114)은, 예를 들어, 제1 레벨 몰딩 화합물(122)을 에칭 또는 레이저 드릴링함으로써 노출될 수 있는 제1 레벨 다이(110)의 접촉 패드들로 대체될 수 있다.
이제, 도 3을 참조하면, 제1 재배선 층(RDL)(130)은 제1 레벨 몰딩 화합물(122) 및 범프들(114)(또는 접촉 패드들)의 노출된 표면들(115), 및 옵션으로, 존재할 시에, 제1 레벨 전도성 필러들의 노출된 표면들(121) 상에 형성된다. 제1 RDL(130)은 단일의 재배선 라인(132) 또는 다수의 재배선 라인들(132) 및 유전체 층들(134)을 포함할 수 있다. 제1 RDL(130)은 층별(layer-by-layer) 프로세스에 의해 형성될 수 있으며, 박막 기술을 사용하여 형성될 수 있다. 일 실시예에서, 제1 RDL(130)은 50 μm 미만, 또는 보다 구체적으로 30 μm 미만, 이를테면 대략 20 μm의 전체 두께를 가진다. 일 실시예에서, 제1 RDL(130)은 매립된 재배선 라인들(132)(매립된 트레이스들)을 포함한다. 예를 들어, 재배선 라인들(132)은 우선 시드 층을 형성한 다음, 금속(예컨대, 구리) 패턴을 형성함으로써 생성될 수 있다. 대안적으로, 재배선 라인들(132)은 증착(예컨대, 스퍼터링) 및 에칭에 의해 형성될 수 있다. 재배선 라인들(132)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합들 또는 합금들과 같은 금속성 재료를 포함할 수 있지만, 이에 한정되지 않는다. 재배선 라인들(132)의 금속 패턴은 이어서, 옵션으로 패턴화되는 유전체 층(134)에 매립된다. 유전체 층(들)(134)은 산화물, 또는 폴리머(예컨대, 폴리이미드)와 같은 임의의 적합한 재료일 수 있다.
도시된 실시예에서, 재배선 라인들(132)은 범프들(114)(또는 접촉 패드들)의 상부 표면들(115) 상에 직접 형성된다. 보다 구체적으로, 제1 RDL(130)의 재배선 라인들(132)의 접촉 패드들(135)은 제1 레벨 다이(110)의 범프들(114) 상에 직접 형성된다. 제1 RDL(130), 및 몰딩된 제1 레벨 다이(110)는 함께 제1 레벨 몰딩 및 팬 아웃(135)을 형성할 수 있다.
제1 RDL(130)의 형성 다음에, 복수의 제2 레벨 전도성 필러들(140)은 도 4에 도시된 바와 같이, 제1 RDL(130) 상에 형성될 수 있다. 제2 레벨 전도성 필러들(140)은 옵션의 제1 레벨 전도성 필러들(120)에 관해 상술된 바와 같이 유사하게, 그리고 동일한 재료들로 형성될 수 있다.
이제, 도 5a를 참조하면, 하나 이상의 제2 레벨 다이(142)는 제1 RDL(130) 상에 실장된다. 일 실시예에서, 제2 레벨 다이(142)는 (예컨대, NAND, NOR, EPROM, EEPROM, MRAM, FRAM, PCM, 기타 등등)과 같은 비휘발성 메모리 다이이다. 특정 실시예에서, 제2 레벨 다이(142)는 NAND 다이이다. 일 실시예에서, 제2 레벨 다이(142)는 제1 레벨 다이(110) 어느 것보다 큰 x-y 면적으로 넓다. 도 5a에 도시된 실시예에서, 제2 레벨 다이(142)의 전면은 제1 RDL(130)을 향해 대면하고 있으며, 스터드 범프들, 솔더 범프들, 또는 솔더 팁들을 갖는 스터드 범프들과 같은 전도성 범프들로 제1 RDL(130)의 랜딩 패드들 또는 언더범프 야금(underbump metallurgy; UBM) 패드들에 부착된다. 일 실시예에서, 제2 레벨 다이(142)의 후면 측은 임의의 전도성 접점들(예컨대, 스터드 범프들, 솔더 범프들, 기타 등등)을 포함하지 않는다.
랜딩 패드들 또는 UBM 패드들은 다양한 방식들로 제1 RDL(130)에 형성될 수 있다. 도 5b는, 랜딩 패드 개구들이 유전체 층(134) 내의 개구들에 의해 정의되는 제1 RDL에 접합된 제2 레벨 다이(142)의 확대도이다. 도시된 특정 실시예에서, 제2 레벨 다이(142) 범프들은 솔더 팁들(146)을 갖는 스터드 범프들(144)을 포함한다. 도 5c는 랜딩 패드들이 UBM 패드들(136)에 의해 정의되는 제1 RDL에 접합된 솔더 팁들(146)을 갖는 스터드 범프들(144)을 포함한 제2 레벨 다이(142)의 확대도이다. 도 5a를 이제 다시 참조하면, 제1 RDL(130)에 제2 레벨 다이(142)를 실장한 다음에, 언더필(underfill) 재료(150)는 옵션으로 제2 레벨 다이(142)와 제1 RDL(130) 사이에 도포될 수 있다.
이제, 도 6을 참조하면, 두 번째 제2 레벨 다이(142)는 첫 번째 제2 레벨 다이(142)에 부착된다. 도시된 특정 실시예에서, 두 번째 제2 레벨 다이(142)의 후면 측은 후면을 맞댄 배치로 첫 번째 제2 레벨 다이(142)의 후면 측에 부착된다. 제2 레벨 다이(142)는, 예를 들어, 다이 부착 필름(DAF)(148)을 사용하여 서로 부착될 수 있다. DAF(148)는 접착제 재료일 수 있으며, 옵션으로 열적 전도성일 수 있다. DAF는 옵션으로, 예를 들어, 화학적, 열적 또는 자외선을 통해, 다이 부착 이후에 경화될 수 있다.
일 실시예에서, 첫 번째(예컨대, 도 6에서 상부) 및 두 번째(예컨대, 도 6에서 하부) 제2 레벨 다이(142)는 동일하다. 예를 들어, 각각의 제2 레벨 다이(142)는 동일한 NAND 다이일 수 있다. 일 실시예에서, 적층된 제2 레벨 다이(142)는 스터드 범프들에 대한 변형이 있다는 한가지 점을 제외하고는 동일하다. 예를 들어, 상부 제2 레벨 다이(142)(도 6에 도시된 바와 같음)는 솔더 팁들 없이 스터드 범프들(144)(또는 대안적으로, 스터드 범프들이 존재하지 않는 접촉 패드들)을 포함할 수 있는 반면, 하부 제2 레벨 다이(142)(도 6에 도시된 바와 같음)는 도 5b 및 도 5c에 도시된 바와 같이, 솔더 팁들(146)을 갖는 스터드 범프들(144)을 포함한다.
이제, 도 7을 참조하면, 제2 레벨 다이(142) 적층제 및 제2 레벨 전도성 필러들(140)은 캐리어 기판(102) 상에서 제2 레벨 몰딩 화합물(152)에 봉지화된다. 도 9b를 잠시 참조하면, 제2 레벨 몰딩 화합물(152)은 옵션으로 제1 레벨 몰딩 화합물(122)을 둘러쌀 수 있지만, 이는 필수가 아니다. 제2 레벨 몰딩 화합물(152)은 제1 레벨 몰딩 화합물(122)과 유사하게, 그리고 동일한 재료로 형성될 수 있다. 제2 레벨 몰딩 화합물로의 봉지 다음에, 옵션으로, 구조체는 그라인딩 동작, 에칭 동작으로 프로세싱, 또는 패턴화 및 에칭되어 상부 제2 레벨 다이(142) 범프들(144)(또는 범프들이 존재하지 않는 경우, 접촉 패드들), 및 제2 레벨 전도성 필러들(140)을 노출시킬 수 있다. 일 실시예에서, 범프들(144)의 상부 표면들(145), 제2 레벨 몰딩 화합물(152)의 상부 표면(153), 및 제2 레벨 전도성 필러들(140)의 상부 표면들(141)은 그라인딩 또는 에칭 동작 이후에 동일 평면에 있게 된다.
제2 재배선 층(RDL)(160)은 이어서 제2 레벨 몰딩 화합물(152), 범프들(144)(또는 접촉 패드들)의 노출된 표면들(145), 및 제2 레벨 전도성 필러들(140)의 노출된 표면들(141) 상에 형성된다. 제2 RDL(160)은 단일의 재배선 라인(162) 또는 다수의 재배선 라인들(162) 및 유전체 층들(164)을 포함할 수 있다. 제2 RDL(160)은 층별 프로세스에 의해 형성될 수 있으며, 박막 기술을 사용하여 형성될 수 있다. 일 실시예에서, 제2 RDL(160)은 50 μm 미만, 또는 보다 구체적으로 30 μm 미만, 이를테면 대략 20 μm의 전체 두께를 가진다. 일 실시예에서, 제2 RDL(160)은 매립된 재배선 라인들(162)(매립된 트레이스들)을 포함한다. 예를 들어, 재배선 라인들(162)은 우선 시드 층을 형성한 다음, 금속(예컨대, 구리) 패턴을 형성함으로써 생성될 수 있다. 대안적으로, 재배선 라인들(162)은 증착(예컨대, 스퍼터링) 및 에칭에 의해 형성될 수 있다. 재배선 라인들(162)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합들 또는 합금들과 같은 금속성 재료를 포함할 수 있지만, 이에 한정되지 않는다. 재배선 라인들(162)의 금속 패턴은 이어서, 옵션으로 패턴화되는 유전체 층(164)에 매립된다. 유전체 층(들)(164)은 산화물, 또는 폴리머(예컨대, 폴리이미드)와 같은 임의의 적합한 재료일 수 있다.
도시된 실시예에서, 재배선 라인들(162)은 범프들(144)(또는 범프들이 존재하지 않는 접촉 패드들)의 상부 표면들(145) 상에 직접 형성된다. 보다 구체적으로, 제2 RDL(160)의 재배선 라인들(162)의 접촉 패드들(165)은 상부 제2 레벨 다이(142)의 범프들(144) 상에 직접 형성된다. 제2 RDL(160), 및 몰딩된 제2 레벨 적층 다이(142)는 함께 제2 레벨 몰딩 및 팬 아웃(155)을 형성할 수 있다. 재배선 라인들(162)은 또한 복수의 제2 레벨 전도성 필러들(140)의 표면들(141) 상에 직접 형성될 수 있다.
제2 RDL(160)의 형성 다음에, 복수의 제3 레벨 전도성 필러들(170)은 도 8에 도시된 바와 같이, 제2 RDL(160) 상에 형성될 수 있다. 제3 레벨 전도성 필러들은 옵션의 제1 레벨 전도성 필러들(120)에 관해 상술된 바와 같이 유사하게, 그리고 동일한 재료들로 형성될 수 있다.
여전히, 도 8을 참조하면, 하나 이상의 제3 레벨 다이(172)는 제2 RDL(160) 상에 실장된다. 예를 들어, 하나 이상의 제3 레벨 다이(172)는 제3 레벨 전도성 필러들(170)의 형성 이후에 실장될 수 있다. 일 실시예에서, 제3 레벨 다이(172)는 ASIC 또는 SoC와 같은 로직 다이이다. 특정 실시예에서, 제3 레벨 다이(172)는 SoC 다이이다. 도 8에 도시된 바와 같이, 제3 레벨 다이(172)의 후면은 제2 RDL(160)로 대면하고 있을 수 있다. 그러한 배치에서, 제3 레벨 다이(172)는 상술된 DAF(148)와 유사한 DAF(178)로 제2 RDL(160)에 부착될 수 있다. 제3 레벨 다이(172)는 스터드 범프들(예컨대, 구리 스터드 범프들)과 같은 범프들(174)을 포함할 수 있다. 대안적으로, 제3 레벨 다이(172)는 범프들(174) 대신에 노출된 접촉 패드들을 포함할 수 있다.
이제, 도 9a를 참조하면, 제3 레벨 다이(172) 및 제3 레벨 전도성 필러들(170)은 캐리어 기판(102) 상에서 제3 레벨 몰딩 화합물(182)에 봉지화된다. 도 9b를 잠시 참조하면, 제3 레벨 몰딩 화합물(182)은 옵션으로 제1 및 제2 레벨 몰딩 화합물들(122, 152)을 둘러쌀 수 있지만, 이는 필수가 아니다. 제3 레벨 몰딩 화합물(182)은 제1 및 제2 레벨 몰딩 화합물들(122, 152)과 유사하게, 그리고 동일한 재료로 형성될 수 있다. 제3 레벨 몰딩 화합물로의 봉지 다음에, 옵션으로, 구조체는 그라인딩 동작, 에칭 동작으로 프로세싱, 또는 패턴화 및 에칭되어 제3 레벨 다이(172) 범프들(174)(또는 접촉 패드들), 및 제3 레벨 전도성 필러들(170)을 노출시킬 수 있다. 일 실시예에서, 범프들(174)의 상부 표면들(175), 제3 레벨 몰딩 화합물(182)의 상부 표면(183), 및 제3 레벨 전도성 필러들(170)의 상부 표면들(171)은 그라인딩 또는 에칭 동작 이후에 동일 평면에 있게 된다.
제3 재배선 층(RDL)(190)은 이어서 제3 레벨 몰딩 화합물(182), 범프들(174)(또는 접촉 패드들)의 노출된 표면들(175), 및 제3 레벨 전도성 필러들(170)의 노출된 표면들(171) 상에 형성된다. 제3 RDL(190)은 단일의 재배선 라인(192) 또는 다수의 재배선 라인들(192) 및 유전체 층들(194)을 포함할 수 있다. 제3 RDL(190)은 층별 프로세스에 의해 형성될 수 있으며, 박막 기술을 사용하여 형성될 수 있다. 일 실시예에서, 제3 RDL(190)은 50 μm 미만, 또는 보다 구체적으로 30 μm 미만, 이를테면 대략 20 μm의 전체 두께를 가진다. 일 실시예에서, 제3 RDL(190)은 매립된 재배선 라인들(192)(매립된 트레이스들)을 포함한다. 예를 들어, 재배선 라인들(192)은 우선 시드 층을 형성한 다음, 금속(예컨대, 구리) 패턴을 형성함으로써 생성될 수 있다. 대안적으로, 재배선 라인들(192)은 증착(예컨대, 스퍼터링) 및 에칭에 의해 형성될 수 있다. 재배선 라인들(192)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합들 또는 합금들과 같은 금속성 재료를 포함할 수 있지만, 이에 한정되지 않는다. 재배선 라인들(192)의 금속 패턴은 이어서, 옵션으로 패턴화되는 유전체 층(194)에 매립된다. 유전체 층(들)(194)은 산화물, 또는 폴리머(예컨대, 폴리이미드)와 같은 임의의 적합한 재료일 수 있다.
도시된 실시예에서, 재배선 라인들(192)은 범프들(174)의 상부 표면들(175) 상에 직접 형성된다. 보다 구체적으로, 제3 RDL(190)의 재배선 라인들(192)의 접촉 패드들(195)은 다이(172)의 범프들(174)(또는 접촉 패드들) 상에 직접 형성된다. 제3 RDL(190), 및 몰딩된 제3 레벨 다이(172)는 함께 제3 레벨 몰딩 및 팬 아웃(185)을 형성할 수 있다. 제3 RDL(190)의 형성 다음에, 복수의 전도성 범프들(198)(예컨대, 솔더 범프들, 또는 스터드 범프들)은 제3 RDL(190) 상에 형성될 수 있다.
이제, 도 9b를 참조하면, 개별 패키지들의 싱귤레이션 이전의, 일 실시예에 따른 3 개의 층(또는 3 개의 레벨) 적층제 구조체의 측단면도가 제공되고, 여기서 점선들은 개별 패키지들의 싱귤레이션 선들을 도시한다. 일 실시예에서, 몰딩 화합물들(122, 152)의 에지들은 봉지 동안 사용하기 위한 몰딩 공동을 수용하도록 노치화될 수 있다. 노치화된 면적은 싱귤레이션 동안 순차적으로 다듬어질 수 있다. 도 9b에 도시된 특정 실시예는 예시적이며, 다양한 몰딩 구성들이 가능하다. 동일한 또는 상이한 몰딩 공동들은 상이한 몰딩 레벨들에 대해 사용될 수 있다. 추가적으로, 몰딩 공동들은 동일한 또는 상이한 깊이들(높이), 및 면적을 가질 수 있다. 일 실시예에서, 동일한 몰딩 공동은 모든 몰딩 레벨들에 대해 사용될 수 있다.
도 10은 캐리어 기판 및 패키지 싱귤레이션의 제거 이후에 수직으로 적층된 SiP 구조체의 측단면도이다. 일 실시예에서, 수직으로 적층된 SiP는 제1 레벨 몰딩 화합물(122)에 봉지화된 제1 레벨 다이(110), 봉지화된 제1 레벨 다이(110) 상의 제1 재배선 층(RDL)(130), 제1 RDL(130) 상의 한 쌍의 후면을 맞댄 적층 다이(142)를 포함하고 제2 레벨 몰딩 화합물(152)에 봉지화된 제2 레벨 다이 적층제, 봉지화된 제2 레벨 다이 적층제 상의 제2 RDL(160), 제2 RDL(160) 상에 있고 제3 레벨 몰딩 화합물(182)에 봉지화된 제3 레벨 다이(172), 및 봉지화된 제3 레벨 다이(172) 상의 제3 RDL(190)을 포함한다. 복수의 제2 레벨 전도성 필러들(140)은 제1 RDL(130)을 제2 RDL(160)에 전기적으로 연결시킬 수 있으며, 복수의 제3 레벨 전도성 필러들(170)은 제2 RDL(160)과 제3 RDL(190)을 전기적으로 연결시킬 수 있다. 도시된 바와 같이, 제3 레벨 다이(172)의 후면은 제2 RDL(160)을 향해 대면하고 있다(예컨대, 제2 RDL(160)을 대면한 제3 레벨 다이(172)의 후면 측 상에는 어떠한 전도성 접점들도 없음). 그러한 구성에서, 제3 레벨 다이(172)와 제2 RDL(160) 사이에 어떠한 직접적인 전기적 연결도 없다. 예를 들어, 제3 레벨 다이(172)는 다이 부착 필름(178)으로 제2 RDL에 부착될 수 있다. 제3 RDL(190)은 제3 레벨 다이(172)의 전도성 범프(174)(예컨대, 스터드 범프) 상에 직접 있을 수 있다. 일 실시예에서, 제3 레벨 다이(172)와 제2 RDL(160) 사이의 전기적 경로는 제3 RDL(190) 및 제3 레벨 전도성 필러들(170)을 통해 제2 RDL(160)로 이어진다.
도시된 바와 같이, 제1 레벨 다이(110)의 전면은 제1 RDL을 향해 대면하고 있다. 제1 RDL(130)은 제1 레벨 다이(110)의 전도성 범프(114)(예컨대, 스터드 범프) 상에 직접 있을 수 있다. 복수의 나란한 제1 레벨(110)이 있을 수 있다. 이는 제1 레벨 다이(110)를 수직으로 적층한 것과는 반대로 패키지의 전체 z-높이를 감소시킬 수 있다. 일 실시예에서, 하나 이상의 제1 레벨 다이(110)는 DRAM 다이이다.
한 쌍의 후면을 맞댄 적층 다이(142)는 제1 RDL(130)에 접합된 첫 번째 제2 레벨 다이(142), 및 두 번째 제2 레벨 다이(142)를 포함할 수 있고, 이 경우에 제2 RDL(160)은 두 번째 제2 레벨 다이(142) 상에 있다. 도시된 바와 같이, 첫 번째 제2 레벨 다이(142)는 솔더로 제1 RDL(130)에 접합될 수 있다. 제2 RDL(160)은 두 번째 제2 레벨 다이(142)의 전도성 범프(144)(예컨대, 스터드 범프) 상에 직접 있을 수 있다. 두 번째 제2 레벨 다이(142)는 다이 부착 필름(148)으로 첫 번째 제2 레벨 다이(142)에 부착될 수 있다. 일 실시예에서, 한 쌍의 후면을 맞댄 적층 다이(142)는 NAND 다이와 같은 비휘발성 메모리 다이이다. 실시예들에 따르면, NAND 다이는 이들의 비교적 큰 크기로 인해 나란한 것과는 반대로, 후면을 맞대 적층된다. 이로써, 전체 패키지 크기, x-y 및 z-높이 둘 다는 패키지의 중앙 내에서 후면을 맞댄 적층 구성을 사용하여 감소될 수 있다.
복수의 제2 레벨 전도성 필러들(140)은 제1 RDL(130)로부터 제2 RDL(160)로 연장되며, 제2 레벨 몰딩 화합물(152) 내에 봉지화될 수 있다. 복수의 제3 레벨 전도성 필러들(170)은 제2 RDL(160)로부터 제3 RDL(190)로 연장되며, 제3 레벨 몰딩 화합물(182) 내에 봉지화될 수 있다. 복수의 전도성 범프들(198)은 제3 레벨 다이(172)로부터의 제3 RDL(190)의 대향 측 상에 형성될 수 있다. 일 실시예에서, 제3 레벨 다이(172)는 다이 부착 필름(178)으로 제2 RDL(160)에 부착된다. 일 실시예에서, 하나 이상의 제1 레벨 다이(110)는 휘발성 메모리 다이(예컨대, DRAM)이고, 한 쌍의 후면을 맞댄 적층 다이(142)는 비휘발성 메모리 다이(예컨대, NAND)이며, 제3 레벨 다이는 로직 다이(예컨대, SoC)이다.
여전히, 도 10을 참조하면, 일 실시예에서, 패시베이션 층(200)은 옵션으로 제1 레벨 몰딩 화합물(122) 및 제1 레벨 다이(110) 위에서 형성된다. 예를 들어, 패시베이션 층(200)은 라미네이션에 의해 형성될 수 있다. 일 실시예에서, 패시베이션 층(200)은 캐리어 기판(102)의 제거 이후, 그리고 SiP 구조체들의 싱귤레이션 이전에 형성된다. 다른 실시예에서, 패시베이션 층(200)은, 옵션의 제1 레벨 전도성 필러들(120)의 형성 및/또는 제1 레벨 다이(110)의 부착 이전에 도 1에 도시된 캐리어 기판(102) 상에서 형성될 수 있다. 예를 들어, 패시베이션 층(200)은 접착제(예컨대, 폴리머) 또는 테이프 층(104) 위에서 형성될 수 있다.
도 11은 일 실시예에 따른, PoP 구조체의 측단면도이다. 도 1 및 도 2에 관해 기술된 바와 같이, 제1 레벨 전도성 필러들(120)은 옵션으로 캐리어 기판(102) 상에 형성되며, 제1 레벨 몰딩 화합물(122)로 봉지화된다. 캐리어 기판(102)을 제거할 시에, 제1 레벨 전도성 필러들(120)이 노출될 수 있다. 그라인딩 또는 에칭과 같은 추가적인 프로세싱은 또한 제1 레벨 전도성 필러들을 노출시키기 위해 수행될 수 있다. 도 11에 도시된 바와 같이, 일 실시예에서, 제2 패키지(210)는, PoP 구조체를 형성하기 위해 수직으로 적층된 SiP 구조체의 제1 레벨 몰딩 화합물(122)을 통해 연장된 제1 레벨 전도성 필러들(120)과 전기적으로 연결될 수 있다(예컨대, 전도성 범프들(198)로 접합될 수 있음).
도 12는 일 실시예에 따른, 수직으로 적층된 시스템 인 패키지를 형성하는 방법을 도시한 프로세스 흐름이다. 블록(1210)에서, 제1 레벨 다이는, 예를 들어, 도 2에 관해 유사하게 기술된 바와 같이, 제1 레벨 몰딩 화합물로 캐리어 기판 상에 봉지화된다. 블록(1220)에서, 제1 RDL은, 예를 들어, 도 3에 관해 유사하게 기술된 바와 같이, 제1 레벨 몰딩 화합물 상에 형성된다. 일 실시예에서, 제1 RDL은 제1 레벨 다이 상에 직접 형성된다. 블록(1230)에서, 제2 레벨 다이 적층제는, 예를 들어, 도 4 내지 도 6에 관해 유사하게 기술된 바와 같이, 제2 레벨 몰딩 화합물로 제1 RDL 상에 봉지화된다. 일 실시예에서, 제2 레벨 다이 적층제는 제1 RDL에 첫 번째 제2 레벨 다이를 접합시키며, 첫 번째 제2 레벨 다이에 다이 부착 필름으로 두 번째 제2 레벨 다이를 부착시킴으로써 형성된다. 일 실시예에서, 제1 RDL 상에 형성된 복수의 제2 레벨 전도성 필러들은 제2 레벨 몰딩 화합물로 봉지화된다. 블록(1240)에서, 제2 RDL은, 예를 들어, 도 6에 관해 유사하게 기술된 바와 같이, 제2 레벨 몰딩 화합물 상에 형성된다. 일 실시예에서, 제2 RDL은 제2 레벨 다이 적층제 내의 두 번째 제2 레벨 다이 및 복수의 제2 레벨 전도성 필러들 상에 직접 형성된다. 블록(1250)에서, 제3 레벨 다이는, 예를 들어, 도 9a에 관해 유사하게 기술된 바와 같이, 제3 레벨 몰딩 화합물로 제2 RDL 상에 봉지화된다. 일 실시예에서, 제2 RDL 상에 형성된 복수의 제3 레벨 전도성 필러들은 제3 레벨 몰딩 화합물로 봉지화된다. 블록(1260)에서, 제3 RDL은 제3 레벨 몰딩 화합물 상에 형성된다. 제3 RDL은 제3 레벨 다이 및 복수의 제3 레벨 전도성 필러들 상에 직접 형성될 수 있다. 복수의 전도성 범프들(예컨대, 솔더 볼들)은 제3 RDL 상에 형성될(예컨대, 낙하될) 수 있으며, 캐리어 기판은 이어서 해제될 수 있다. 예를 들어, 이는 도 10에 관해 기술된 것과 유사한, 수직으로 적층된 SiP 구조체를 초래할 수 있다. 제1 레벨 전도성 필러들이 존재하는 경우, 제2 패키지는 도 11에 관해 기술된 것과 유사한 PoP 구조체를 형성하기 위해 수직으로 적층된 SiP 구조체 상에 적층될 수 있다.
실시예들의 다양한 양태들을 이용할 시에, 상기의 실시예들의 조합들 또는 변형들이 적층된 시스템 인 패키지 구조체를 형성하기 위해 가능하다는 것은 기술 분야의 통상의 기술자에게 명백하게 될 것이다. 실시예들이 구조적 특징들 및/또는 방법론적 작동들에 대해 특정 언어로 기술되었지만, 첨부된 청구항들이 기술된 특정 특징들 또는 작동들로 반드시 한정될 필요가 없음이 이해되어야 한다. 개시된 특정 특징들 및 작동들은 그 대신에 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (20)

  1. 수직 적층제(stack) 시스템 인 패키지(SiP)로서,
    제1 레벨 몰딩 화합물(level molding compound)에 봉지화된 제1 레벨 다이;
    상기 봉지화된 제1 레벨 다이 상의 제1 재배선 층(redistribution layer; RDL);
    상기 제1 RDL 상의 한 쌍의 후면을 맞댄 적층 다이(back-to-back stacked die)를 포함하고 제2 레벨 몰딩 화합물에 봉지화된 제2 레벨 다이 적층제;
    상기 봉지화된 제2 레벨 다이 적층제 상의 제2 RDL;
    상기 제2 RDL 상에 있고 제3 레벨 몰딩 화합물에 봉지화된 제3 레벨 다이 - 상기 제3 레벨 다이의 후면은 상기 제2 RDL을 향해 대면하고 있음 -; 및
    상기 봉지화된 제3 레벨 다이 상의 제3 RDL
    을 포함하는, 수직 적층제 SiP.
  2. 제1항에 있어서, 상기 제3 RDL은 상기 제3 레벨 다이의 스터드 범프 상에 직접 있는, 수직 적층제 SiP.
  3. 제1항에 있어서, 상기 제3 RDL은 상기 제3 레벨 다이의 접촉 패드 상에 직접 있는, 수직 적층제 SiP.
  4. 제1항에 있어서, 상기 제3 레벨 다이는 다이 부착 필름으로 상기 제2 RDL에 부착되는, 수직 적층제 SiP.
  5. 제1항에 있어서, 상기 제1 레벨 다이의 전면은 상기 제1 RDL을 향해 대면하고 있으며, 상기 제1 RDL은 상기 제1 레벨 다이의 전도성 범프 상에 직접 있는, 수직 적층제 SiP.
  6. 제1항에 있어서, 상기 한 쌍의 후면을 맞댄 적층 다이는 상기 제1 RDL에 접합된 첫 번째 제2 레벨 다이, 및 두 번째 제2 레벨 다이를 포함하며, 상기 제2 RDL은 상기 두 번째 제2 레벨 다이 상에 있는, 수직 적층제 SiP.
  7. 제6항에 있어서, 상기 첫 번째 제2 레벨 다이는 솔더로 상기 제1 RDL에 접합되는, 수직 적층제 SiP.
  8. 제7항에 있어서, 상기 제2 RDL은 상기 두 번째 제2 레벨 다이의 스터드 범프 상에 직접 있는, 수직 적층제 SiP.
  9. 제6항에 있어서, 상기 제1 RDL로부터 상기 제2 RDL로 연장되는 복수의 제2 레벨 전도성 필러(conductive pillar)들을 추가로 포함하며, 상기 복수의 제2 레벨 전도성 필러들은 상기 제2 레벨 몰딩 화합물로 봉지화되는, 수직 적층제 SiP.
  10. 제9항에 있어서, 상기 제2 RDL로부터 상기 제3 RDL로 연장되는 복수의 제3 레벨 전도성 필러들을 추가로 포함하며, 상기 복수의 제3 레벨 전도성 필러들은 상기 제3 레벨 몰딩 화합물로 봉지화되는, 수직 적층제 SiP.
  11. 제10항에 있어서, 상기 제3 레벨 다이로부터의 상기 제3 RDL의 대향 측 상에 복수의 전도성 범프들을 추가로 포함하는, 수직 적층제 SiP.
  12. 제10항에 있어서,
    상기 제1 레벨 몰딩 화합물을 통해 연장되는 복수의 제1 레벨 전도성 필러들; 및
    상기 제1 레벨 몰딩 화합물 상에 있고 상기 복수의 제1 레벨 전도성 필러들과 전기적으로 연결된 제2 패키지
    를 추가로 포함하는, 수직 적층제 SiP.
  13. 수직 적층제 시스템 인 패키지(SiP)로서,
    제1 레벨 몰딩 화합물에 봉지화된 제1 레벨 휘발성 메모리 다이;
    상기 봉지화된 제1 레벨 휘발성 메모리 다이 상의 제1 재배선 층(RDL);
    상기 제1 RDL 상의 한 쌍의 후면을 맞댄 적층 비휘발성 메모리 다이를 포함하고 제2 레벨 몰딩 화합물에 봉지화된 제2 레벨 비휘발성 메모리 다이 적층제;
    상기 봉지화된 제2 레벨 비휘발성 메모리 다이 적층제 상의 제2 RDL;
    상기 제2 RDL 상에 있고 제3 레벨 몰딩 화합물에 봉지화된 제3 레벨 능동 다이; 및
    상기 봉지화된 제3 레벨 능동 다이 상의 제3 RDL
    을 포함하는, 수직 적층제 SiP.
  14. 제13항에 있어서, 상기 제1 레벨 몰딩 화합물에 봉지화된 복수의 상기 제1 레벨 휘발성 메모리 다이를 추가로 포함하며, 상기 제1 RDL은 상기 복수의 봉지화된 제1 레벨 휘발성 메모리 다이 상에 있는, 수직 적층제 SiP.
  15. 제13항에 있어서,
    상기 제1 레벨 휘발성 메모리 다이는 DRAM 다이이고;
    상기 후면을 맞댄 적층 비휘발성 메모리 다이는 NAND 다이이며;
    상기 제3 레벨 능동 다이는 SoC 다이인, 수직 적층제 SiP.
  16. 수직 적층제 시스템 인 패키지를 형성하는 방법으로서,
    캐리어 기판 상에 제1 레벨 다이를 제1 레벨 몰딩 화합물로 봉지화하는 단계;
    상기 제1 레벨 몰딩 화합물 상에 제1 재배선 층(RDL)을 형성하는 단계;
    상기 제1 RDL 상에 제2 레벨 다이 적층제를 제2 레벨 몰딩 화합물로 봉지화하는 단계;
    상기 제2 레벨 몰딩 화합물 상에 제2 RDL을 형성하는 단계;
    상기 제2 RDL 상에 제3 레벨 다이를 제3 레벨 몰딩 화합물로 봉지화하는 단계; 및
    상기 제3 레벨 몰딩 화합물 상에 제3 RDL을 형성하는 단계
    를 포함하는, 방법.
  17. 제16항에 있어서, 상기 제1 레벨 다이 상에 상기 제1 RDL을 직접 형성하는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서, 상기 제1 RDL에 첫 번째 제2 레벨 다이를 접합하는 단계, 및 상기 첫 번째 제2 레벨 다이에 다이 부착 필름으로 두 번째 제2 레벨 다이를 부착하는 단계를 추가로 포함하는, 방법.
  19. 제18항에 있어서,
    상기 제2 레벨 몰딩 화합물로 복수의 제2 레벨 전도성 필러들을 봉지화하는 단계; 및
    상기 제2 레벨 다이 적층제 내의 상기 두 번째 제2 레벨 다이 및 상기 복수의 제2 레벨 전도성 필러들 상에 상기 제2 RDL을 직접 형성하는 단계
    를 추가로 포함하는, 방법.
  20. 제19항에 있어서,
    상기 제3 레벨 몰딩 화합물로 복수의 제3 레벨 전도성 필러들을 봉지화하는 단계; 및
    상기 제3 레벨 다이 및 상기 복수의 제3 레벨 전도성 필러들 상에 상기 제3 RDL을 직접 형성하는 단계
    를 추가로 포함하는, 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020185331A1 (en) * 2019-03-13 2020-09-17 Advanced Micro Devices, Inc. Fan-out packages with warpage resistance
KR20220064315A (ko) * 2020-11-11 2022-05-18 주식회사 네패스 반도체 패키지 및 이의 제조 방법
KR20220115844A (ko) * 2021-02-12 2022-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 직접 연결을 위한 유전체 관통 비아들 및 그 형성 방법
KR20220133320A (ko) * 2018-04-12 2022-10-04 애플 인크. 스케일러블 시스템을 구현하기 위한 시스템들 및 방법들
US12040313B2 (en) 2019-07-25 2024-07-16 Samsung Electronics Co., Ltd. Semiconductor package and a method for manufacturing the same

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1718665B1 (en) 2004-02-11 2013-04-10 Amylin Pharmaceuticals, LLC Hybrid polypeptides with selectable properties
EP2330125A3 (en) 2005-08-11 2012-12-12 Amylin Pharmaceuticals, Inc. Hybrid polypeptides with selectable properties
EP2330124B1 (en) 2005-08-11 2015-02-25 Amylin Pharmaceuticals, LLC Hybrid polypeptides with selectable properties
MX362028B (es) 2009-02-03 2019-01-04 Amunix Pharmaceuticals Inc Polipeptidos recombinantes extendidos y composiciones que comprenden los mismos.
MX366864B (es) 2012-02-27 2019-07-26 Amunix Operating Inc Composiciones de conjugados de xten y métodos para realizarlas.
SI2900230T1 (sl) 2012-09-27 2019-01-31 The Children's Medical Center Corporation Sestavki za zdravljenje debelosti in postopki njihove uporabe
US20150282367A1 (en) * 2014-03-27 2015-10-01 Hans-Joachim Barth Electronic assembly that includes stacked electronic components
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
CN108292653B (zh) 2015-09-25 2022-11-08 英特尔公司 用来使封装集成电路管芯互连的方法、设备和***
US20170098629A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Stacked fan-out package structure
CN105514071B (zh) * 2016-01-22 2019-01-25 中芯长电半导体（江阴）有限公司 一种扇出型芯片的封装方法及封装结构
US9818729B1 (en) * 2016-06-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method
US9859253B1 (en) * 2016-06-29 2018-01-02 Intel Corporation Integrated circuit package stack
US9825007B1 (en) * 2016-07-13 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US10276548B2 (en) * 2016-09-14 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having dummy connectors and methods of forming same
US9859245B1 (en) 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
US10319698B2 (en) * 2016-11-17 2019-06-11 Intel Corporation Microelectronic device package having alternately stacked die
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
US10373931B2 (en) * 2016-11-29 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method of manufacturing the same
WO2018111249A1 (en) * 2016-12-14 2018-06-21 Intel Corporation Integrated circuit packages with plates
CN106653709A (zh) * 2016-12-30 2017-05-10 三星半导体(中国)研究开发有限公司 封装件及其制造方法
US10181455B2 (en) 2017-01-17 2019-01-15 Apple Inc. 3D thin profile pre-stacking architecture using reconstitution method
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
TWI638439B (zh) * 2017-04-17 2018-10-11 力成科技股份有限公司 半導體封裝結構及其製造方法
KR102275684B1 (ko) 2017-04-18 2021-07-13 삼성전자주식회사 반도체 패키지
KR102351676B1 (ko) 2017-06-07 2022-01-17 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN110709986B (zh) * 2017-06-09 2023-08-08 株式会社村田制作所 电子部件模块
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
CN109103167B (zh) * 2017-06-20 2020-11-03 晟碟半导体（上海）有限公司 用于存储器装置的异构性扇出结构
US10283474B2 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
TWI633635B (zh) * 2017-07-10 2018-08-21 台星科股份有限公司 可提升空間使用率的堆疊式晶片封裝結構及其封裝方法
TWI622143B (zh) * 2017-07-27 2018-04-21 矽品精密工業股份有限公司 電子封裝件及其製法
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10475747B2 (en) * 2017-08-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method for fabricating the same
US20190067145A1 (en) 2017-08-22 2019-02-28 Micron Technology, Inc. Semiconductor device
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
WO2019066986A1 (en) * 2017-09-30 2019-04-04 Intel Corporation STACK OF NON-TSV CHIPS USING PLATED PILLARS / CROSSING MOLD INTERCONNECTION
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
KR102455427B1 (ko) * 2017-12-20 2022-10-17 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US11335665B2 (en) 2017-12-29 2022-05-17 Intel Corporation Microelectronic assemblies
EP3732717A4 (en) 2017-12-29 2021-09-01 Intel Corporation MICROELECTRONIC ARRANGEMENTS WITH COMMUNICATION NETWORKS
DE112017008326T5 (de) 2017-12-29 2020-10-08 Intel Corporation Mikroelektronische Anordnungen
WO2019132970A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
US10475767B2 (en) * 2018-01-04 2019-11-12 Kabushiki Kaisha Toshiba Electronic device
US11315891B2 (en) 2018-03-23 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor packages having a die with an encapsulant
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US10601965B2 (en) * 2018-06-03 2020-03-24 World Richman Manufacturing Corporation Cradle assembly and formation for a mobile communications device
US11469206B2 (en) 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
US10930633B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer design for package integration
US10854552B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10950554B2 (en) * 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with electromagnetic interference shielding layer and methods of forming the same
CN108831861A (zh) * 2018-08-09 2018-11-16 苏州晶方半导体科技股份有限公司 堆叠式芯片封装方法及封装结构
KR102536269B1 (ko) * 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10770433B1 (en) * 2019-02-27 2020-09-08 Apple Inc. High bandwidth die to die interconnect with package area reduction
WO2020210928A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional nand memory devices with multiple functional chips
CN112614831B (zh) * 2019-04-15 2023-08-08 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR20240045345A (ko) 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
CN110720143B (zh) 2019-04-30 2021-01-29 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
KR102653213B1 (ko) 2019-05-13 2024-04-01 삼성전기주식회사 반도체 패키지
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11195816B2 (en) * 2019-07-23 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages comprising a plurality of redistribution structures and methods of forming the same
DE102020106459B4 (de) * 2019-08-30 2023-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Chip-package-struktur mit formungsschicht und verfahren zu deren bildung
DE102020106799A1 (de) * 2019-09-20 2021-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelemente und verfahren zur herstellung
US11856800B2 (en) * 2019-09-20 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with system on chip devices
US11158608B2 (en) 2019-09-25 2021-10-26 Powertech Technology Inc. Semiconductor package including offset stack of semiconductor dies between first and second redistribution structures, and manufacturing method therefor
US20230287040A1 (en) 2019-11-13 2023-09-14 Amunix Pharmaceuticals, Inc. Barcoded xten polypeptides and compositions thereof, and methods for making and using the same
CN111312690A (zh) * 2020-02-14 2020-06-19 华为技术有限公司 ***级封装及其制备方法
KR20210108075A (ko) 2020-02-25 2021-09-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20210110008A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 반도체 패키지
US11264362B2 (en) * 2020-05-28 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11552053B2 (en) 2020-06-25 2023-01-10 Apple Inc. Miniaturization of optical sensor modules through wirebonded ball stacks
US11515261B2 (en) * 2020-09-21 2022-11-29 Apple Inc. Multiple component integration in fanout package with different back side metallization and thicknesses
KR20220058683A (ko) 2020-10-29 2022-05-10 삼성전자주식회사 반도체 패키지
CN112908868A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 存储器三维封装方法及结构
KR20220117032A (ko) 2021-02-16 2022-08-23 삼성전자주식회사 반도체 패키지
TWI760227B (zh) * 2021-05-19 2022-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
US11728248B2 (en) * 2021-07-01 2023-08-15 Deca Technologies Usa, Inc. Fully molded semiconductor structure with through silicon via (TSV) vertical interconnects
WO2023008111A1 (ja) * 2021-07-26 2023-02-02 株式会社村田製作所 インターポーザ
US20230260872A1 (en) * 2022-02-16 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and manufacturing method of the same
CN118098994A (zh) * 2022-11-21 2024-05-28 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2866258B1 (en) 2002-05-31 2019-04-17 Socionext Inc. Semiconductor device and manufacturing method thereof
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US20090160053A1 (en) 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
KR20100107540A (ko) 2009-03-26 2010-10-06 대덕전자 주식회사 다기능 인쇄회로기판의 접속 구조 형성 방법
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8288209B1 (en) 2011-06-03 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of using leadframe bodies to form openings through encapsulant for vertical interconnect of semiconductor die
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9190391B2 (en) 2011-10-26 2015-11-17 Maxim Integrated Products, Inc. Three-dimensional chip-to-wafer integration
US20130260510A1 (en) 2012-04-02 2013-10-03 Infineon Technologies Ag 3-D Integrated Circuits and Methods of Forming Thereof
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US20160013156A1 (en) * 2014-07-14 2016-01-14 Apple Inc. Package-on-package options with multiple layer 3-d stacking
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220133320A (ko) * 2018-04-12 2022-10-04 애플 인크. 스케일러블 시스템을 구현하기 위한 시스템들 및 방법들
WO2020185331A1 (en) * 2019-03-13 2020-09-17 Advanced Micro Devices, Inc. Fan-out packages with warpage resistance
US12040313B2 (en) 2019-07-25 2024-07-16 Samsung Electronics Co., Ltd. Semiconductor package and a method for manufacturing the same
KR20220064315A (ko) * 2020-11-11 2022-05-18 주식회사 네패스 반도체 패키지 및 이의 제조 방법
KR20220115844A (ko) * 2021-02-12 2022-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 직접 연결을 위한 유전체 관통 비아들 및 그 형성 방법

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