CN112908868A - 存储器三维封装方法及结构 - Google Patents

存储器三维封装方法及结构 Download PDF

Info

Publication number
CN112908868A
CN112908868A CN202110061969.XA CN202110061969A CN112908868A CN 112908868 A CN112908868 A CN 112908868A CN 202110061969 A CN202110061969 A CN 202110061969A CN 112908868 A CN112908868 A CN 112908868A
Authority
CN
China
Prior art keywords
memory chip
layer
memory
chip
electroplated copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110061969.XA
Other languages
English (en)
Inventor
崔丽静
曹立强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd, Shanghai Xianfang Semiconductor Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN202110061969.XA priority Critical patent/CN112908868A/zh
Publication of CN112908868A publication Critical patent/CN112908868A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种存储器三维封装方法及结构，包括：在载片上形成第一重新布线层；在所述第一重新布线层上附连第一存储芯片；在所述第一存储芯片上附连第二存储芯片；形成覆盖所述载片、所述第一存储芯片及所述第二存储芯片的塑封层；在所述塑封层上形成第二重新布线层；在所述第二重新布线层上附连第三存储芯片；去掉所述载片，在所述第一重新布线层上附连第四存储芯片。

Description

存储器三维封装方法及结构
技术领域
本发明涉及集成电路封装技术领域，特别涉及一种存储器三维封装方法及结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。传统DRAM(Dynamic Random Access Memory，动态随机存取存储器)封装结构常采用POP(Package on Package，PoP)封装结构或是多芯片三维堆叠打线封装技术，现有的(Package on Package，PoP)由于结构设计不合理，容易出现散热效果差的问题，降低了装置的工作效率和工作性能。多芯片三维堆叠打线封装技术采用多层芯片堆叠，通过焊线实现芯片与SIP基板互联，此封装技术会导致封装面积尺寸较大，封装厚度较厚，与电子封装产品小型化的发展趋势相悖。
发明内容
本发明的目的在于提供一种存储器三维封装方法及结构，以解决现有的存储器封装结构结构设计不适合小型化发展趋势的问题。
为解决上述技术问题，本发明提供一种存储器三维封装方法，包括：
在载片上形成第一重新布线层；
在所述第一重新布线层上附连第一存储芯片；
在所述第一存储芯片上附连第二存储芯片；
形成覆盖所述载片、所述第一存储芯片及所述第二存储芯片的塑封层；
在所述塑封层上形成第二重新布线层；
在所述第二重新布线层上附连第三存储芯片；
去掉所述载片，在所述第一重新布线层上附连第四存储芯片。
可选的，在所述的存储器三维封装方法中，还包括：
在所述第一重新布线层上形成第一电镀铜柱，所述第一电镀铜柱与所述第一重新布线层电连接；
所述第一电镀铜柱能够通过所述第一重新布线层与所述第一存储芯片和第四存储芯片进行电连接；
所述第一电镀铜柱能够通过所述第二重新布线层与所述第二存储芯片和第三存储芯片进行电连接。
可选的，在所述的存储器三维封装方法中，还包括：
在所述第一存储芯片上形成粘胶层，所述第二存储芯片通过粘胶层与所述第一存储芯片粘接在一起；
所述第一存储芯片与所述第二存储芯片背靠背的布置。
可选的，在所述的存储器三维封装方法中，还包括：
在所述第二存储芯片上形成第二电镀铜柱，所述第二电镀铜柱的长度小于所述第一电镀铜柱的长度；
所述第二电镀铜柱为第二存储芯片本体上的焊点，或形成在第二存储芯片本体焊点上的焊柱；
所述第二存储芯片能够通过所述第二电镀铜柱与所述第二重新布线层、所述第三存储芯片、所述第一电镀铜柱、所述第一重新布线层、所述第一存储芯片和所述第四存储芯片中的一个或多个进行电连接。
可选的，在所述的存储器三维封装方法中，还包括：
形成所述塑封层后，对所述塑封层进行减薄，以使所述第一电镀铜柱及所述第二电镀铜柱由所述塑封层中暴露出；
在所述第一电镀铜柱上形成所述第二重新布线层，以使所述第二重新布线层能够与所述第一电镀铜柱电连接；和/或
在所述第二电镀铜柱上形成所述第二重新布线层，以使所述第二重新布线层能够与所述第二电镀铜柱电连接。
可选的，在所述的存储器三维封装方法中，还包括：所述第三存储芯片与所述第二重新布线层电连接，并能够通过所述第二重新布线层与第一电镀铜柱、第二电镀铜柱、第一重新布线层、第一存储芯片、第二存储芯片中的一个或多个电连接；
在第三存储芯片与所述第二重新布线层之间形成第一底填层。
可选的，在所述的存储器三维封装方法中，还包括：所述第四存储芯片与所述第一重新布线层电连接，并能够通过所述第一重新布线层与第一电镀铜柱、第二电镀铜柱、第二重新布线层、第一存储芯片、第二存储芯片中的一个或多个电连接；
在第四存储芯片与所述第一重新布线层之间形成第二底填层。
本发明还提供一种存储器三维封装结构，包括：
第一重新布线层，被配置为正反两面分别附连第一存储芯片和第四存储芯片；
第二重新布线层，被配置为正反两面分别附连第二存储芯片和第三存储芯片；
其中，所述第一存储芯片和所述第二存储芯片附连在一起，并由塑封层包裹形成一个整体结构。
可选的，在所述的存储器三维封装结构中，还包括：
所述第一存储芯片的有源面面向所述第一重新布线层的第一面；
所述第二存储芯片的有源面面向所述第二重新布线层的第一面；
所述第三存储芯片的有源面面向所述第二重新布线层的第二面；
所述第四存储芯片的有源面面向所述第一重新布线层的第二面。
可选的，在所述的存储器三维封装结构中，还包括：
所述第一存储芯片、所述第二存储芯片、所述第三存储芯片及所述第四存储芯片占用的面积相同，且堆叠在不同布线层的同一位置；
所述第一重新布线层的面积大于所述第一存储芯片及所述第四存储芯片占用的面积；
所述第二重新布线层的面积大于所述第二存储芯片及所述第三存储芯片占用的面积。
发明人通过研究发现，在现有的存储器封装结构中，多芯片三维堆叠打线封装技术采用多层芯片堆叠，通过焊线实现芯片与SIP基板互联，此封装技术会导致封装面积尺寸较大，封装厚度较厚，与电子封装产品小型化的发展趋势相悖，或者如图1所示，采用两个芯片封装在一个封装模块中，多个封装模块堆叠，可以通过该封装模块顶端的重新布线层将电性引出，因此，四个存储芯片就需要两个封装模块叠加，且两个封装模块的重新布线层需要更多的布线面积，使得整个封装结构体积大、面积大、散热效果差、且需要两次进行封装模块在制作，工艺复杂。
基于上述洞察，本发明提供了一种存储器三维封装方法及结构，通过在第一重新布线层上依次附连第一存储芯片及第二存储芯片、形成塑封层、形成第二重新布线层、附连第三存储芯片、附连第四存储芯片，形成了第一重新布线层正反两面分别附连第一存储芯片和第四存储芯片，第二重新布线层正反两面分别附连第二存储芯片和第三存储芯片，第一存储芯片和第二存储芯片附连且由塑封层包裹形成一个整体的结构，不仅将所有的存储芯片集成在同一封装模块中，减小的封装体积，且第一重新布线层和第二重新布线层分布在该封装模块的正反两面，分别引出附连其上的两个芯片的电性，不需要较大的布线面积，进一步减小了封装体积和面积；进一步的，第三存储芯片和第四存储芯片暴露在整个封装结构的外侧，散热效果好，无需布置复杂的散热模块，且容易和其他封装体对接，同时整个工艺一次成型，仅需要一次键合和拆键合，工艺简单；存储芯片之间垂直互连，有效缩短了传输路径，提高传输速率。
由于存储芯片之间大多数情况下型号、外观和尺寸相同，因此，第一存储芯片、第二存储芯片、第三存储芯片及第四存储芯片占用的面积相同，本发明通过将四个芯片堆叠在不同布线层的同一位置，将本封装结构的占用面积降至最小。
附图说明
图1是现有的存储器三维封装结构示意图；
图2是本发明一实施例存储器三维封装结构示意图；
图3是本发明一实施例存储器三维封装方法形成第一重新布线层示意图；
图4是本发明一实施例存储器三维封装方法附连第一存储芯片示意图；
图5是本发明一实施例存储器三维封装方法附连第二存储芯片示意图；
图6是本发明一实施例存储器三维封装方法形成塑封层示意图；
图7是本发明一实施例存储器三维封装方法附连第三存储芯片示意图；
图8是本发明一实施例存储器三维封装方法附连第四存储芯片示意图；
图中所示：1-第一存储芯片；2-第二存储芯片；3-第三存储芯片；4-第四存储芯片；5-第一重新布线层；6-第二重新布线层；7-第一电镀铜柱；8-第二电镀铜柱；9-第一底填层；10-第二底填层；11-塑封层；12-粘胶层；13-焊球；14-载片。
具体实施方式
以下结合附图和具体实施例对本发明提出的存储器三维封装方法及结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
另外，除非另行说明，本发明的不同实施例中的特征可以相互组合。例如，可以用第二实施例中的某特征替换第一实施例中相对应或功能相同或相似的特征，所得到的实施例同样落入本申请的公开范围或记载范围。
本发明的核心思想在于提供一种存储器三维封装方法及结构，以解决现有的存储器封装结构结构设计不适合小型化发展趋势的问题。
为实现上述思想，本发明提供了一种存储器三维封装方法及结构，包括：在载片上形成第一重新布线层；在所述第一重新布线层上附连第一存储芯片；在所述第一存储芯片上附连第二存储芯片；形成覆盖所述载片、所述第一存储芯片及所述第二存储芯片的塑封层；在所述塑封层上形成第二重新布线层；在所述第二重新布线层上附连第三存储芯片；去掉所述载片，在所述第一重新布线层上附连第四存储芯片。
本实施例提供一种存储器三维封装方法，包括：如图3～8所示，在载片14上形成第一重新布线层5；在所述第一重新布线层5上附连第一存储芯片1；在所述第一存储芯片1上附连第二存储芯片2；形成覆盖所述载片14、所述第一存储芯片1及所述第二存储芯片2的塑封层11；在所述塑封层11上形成第二重新布线层6；在所述第二重新布线层6上附连第三存储芯片3；去掉所述载片14，在所述第一重新布线层5上附连第四存储芯片4。
在本发明的一个实施例中，在所述的存储器三维封装方法中，如图3所示，还包括：在形成第一重新布线层5之后，附连第一存储芯片之前，在所述第一重新布线层5上形成第一电镀铜柱7，所述第一电镀铜柱7与所述第一重新布线层5电连接；如图4所示，附连第一存储芯片1时，第一存储芯片的有源面面向第一重新布线层，且两者电连接；并进一步的所述第一电镀铜柱7能够通过所述第一重新布线层5与所述第一存储芯片1进行电连接。
在本发明的一个实施例中，在所述的存储器三维封装方法中，如图5所示，还包括：在所述第一存储芯片1上形成粘胶层12，所述第二存储芯片2通过粘胶层12与所述第一存储芯片1粘接在一起；所述第一存储芯片1与所述第二存储芯片2背靠背的布置。
在本发明的一个实施例中，在所述的存储器三维封装方法中，如图5所示，还包括：在所述第二存储芯片2上形成第二电镀铜柱8，所述第二电镀铜柱8的长度小于所述第一电镀铜柱7的长度；所述第二电镀铜柱8为第二存储芯片2本体上的焊点，或形成在第二存储芯片2本体焊点上的焊柱；所述第二存储芯片2能够通过所述第二电镀铜柱8与所述第二重新布线层6、所述第三存储芯片3、所述第一电镀铜柱7、所述第一重新布线层5、所述第一存储芯片1和所述第四存储芯片4中的一个或多个进行电连接。
在本发明的一个实施例中，在所述的存储器三维封装方法中，如图6所示，形成塑封层；还包括：形成所述塑封层11后，对所述塑封层11进行减薄，以使所述第一电镀铜柱7及所述第二电镀铜柱8由所述塑封层11中暴露出；在所述第一电镀铜柱7上形成所述第二重新布线层6，以使所述第二重新布线层6能够与所述第一电镀铜柱7电连接(所述第一电镀铜柱7能够通过所述第二重新布线层6与所述第二存储芯片2电连接)；和/或在所述第二电镀铜柱8上形成所述第二重新布线层6，以使所述第二重新布线层6能够与所述第二电镀铜柱8电连接。
在本发明的一个实施例中，在所述的存储器三维封装方法中，如图7所示，形成第二重新布线层；还包括：所述第三存储芯片3与所述第二重新布线层6电连接，并能够通过所述第二重新布线层6与第一电镀铜柱7、第二电镀铜柱8、第一重新布线层5、第一存储芯片1、第二存储芯片2中的一个或多个电连接；在第三存储芯片3与所述第二重新布线层6之间形成第一底填层9。
在本发明的一个实施例中，在所述的存储器三维封装方法中，如图8所示，去掉载片后附连第四存储芯片；还包括：所述第四存储芯片4与所述第一重新布线层5电连接，并能够通过所述第一重新布线层5与第一电镀铜柱7、第二电镀铜柱8、第二重新布线层6、第一存储芯片1、第二存储芯片2中的一个或多个电连接；在第四存储芯片4与所述第一重新布线层5之间形成第二底填层10。第四存储芯片4能够通过所述第一重新布线层5与所述第一电镀铜柱7进行电连接。之后，还可以在第一重新布线层5和/或第二重新布线层6上形成焊球13。
本实施例还提供一种存储器三维封装结构，如图2所示，包括：第一重新布线层5，被配置为正反两面分别附连第一存储芯片1和第四存储芯片4；第二重新布线层6，被配置为正反两面分别附连第二存储芯片2和第三存储芯片3；其中，所述第一存储芯片1和所述第二存储芯片2附连在一起，并由塑封层11包裹形成一个整体结构。
在本发明的一个实施例中，在所述的存储器三维封装结构中，还包括：所述第一存储芯片1的有源面面向所述第一重新布线层5的第一面；所述第二存储芯片2的有源面面向所述第二重新布线层6的第一面；所述第三存储芯片3的有源面面向所述第二重新布线层6的第二面；所述第四存储芯片4的有源面面向所述第一重新布线层5的第二面。
在本发明的一个实施例中，在所述的存储器三维封装结构中，还包括：所述第一存储芯片1、所述第二存储芯片2、所述第三存储芯片3及所述第四存储芯片4占用的面积相同，且堆叠在不同布线层的同一位置；所述第一重新布线层5的面积大于所述第一存储芯片1及所述第四存储芯片4占用的面积；所述第二重新布线层6的面积大于所述第二存储芯片2及所述第三存储芯片3占用的面积。
综上所述，本发明提供了一种存储器三维封装方法及结构，通过在第一重新布线层5上依次附连第一存储芯片1及第二存储芯片2、形成塑封层11、形成第二重新布线层6、附连第三存储芯片3、附连第四存储芯片4，形成了第一重新布线层5正反两面分别附连第一存储芯片1和第四存储芯片4，第二重新布线层6正反两面分别附连第二存储芯片2和第三存储芯片3，第一存储芯片1和第二存储芯片2附连且由塑封层11包裹形成一个整体的结构，不仅将所有的存储芯片集成在同一封装模块中，减小的封装体积，且第一重新布线层5和第二重新布线层6分布在该封装模块的正反两面，分别引出附连其上的两个芯片的电性，不需要较大的布线面积，进一步减小了封装体积和面积；进一步的，第三存储芯片和第四存储芯片暴露在整个封装结构的外侧，散热效果好，无需布置复杂的散热模块，且容易和其他封装体对接，同时整个工艺一次成型，仅需要一次键合和拆键合，工艺简单；存储芯片之间垂直互连，有效缩短了传输路径，提高传输速率。
由于存储芯片之间大多数情况下型号、外观和尺寸相同，因此，第一存储芯片1、第二存储芯片2、第三存储芯片3及第四存储芯片4占用的面积相同，本发明通过将四个芯片堆叠在不同布线层的同一位置，将本封装结构的占用面积降至最小。
综上，上述实施例对存储器三维封装方法及结构的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的***而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种存储器三维封装方法，其特征在于，包括：
在载片上形成第一重新布线层；
在所述第一重新布线层上附连第一存储芯片；
在所述第一存储芯片上附连第二存储芯片；
形成覆盖所述载片、所述第一存储芯片及所述第二存储芯片的塑封层；
在所述塑封层上形成第二重新布线层；
在所述第二重新布线层上附连第三存储芯片；
去掉所述载片，在所述第一重新布线层上附连第四存储芯片。
2.如权利要求1所述的存储器三维封装方法，其特征在于，还包括：
在所述第一重新布线层上形成第一电镀铜柱，所述第一电镀铜柱与所述第一重新布线层电连接；
所述第一电镀铜柱能够通过所述第一重新布线层与所述第一存储芯片和第四存储芯片进行电连接；
所述第一电镀铜柱能够通过所述第二重新布线层与所述第二存储芯片和第三存储芯片进行电连接。
3.如权利要求1所述的存储器三维封装方法，其特征在于，还包括：
在所述第一存储芯片上形成粘胶层，所述第二存储芯片通过粘胶层与所述第一存储芯片粘接在一起；
所述第一存储芯片与所述第二存储芯片背靠背的布置。
4.如权利要求2所述的存储器三维封装方法，其特征在于，还包括：
在所述第二存储芯片上形成第二电镀铜柱，所述第二电镀铜柱的长度小于所述第一电镀铜柱的长度；
所述第二电镀铜柱为第二存储芯片本体上的焊点，或形成在第二存储芯片本体焊点上的焊柱；
所述第二存储芯片能够通过所述第二电镀铜柱与所述第二重新布线层、所述第三存储芯片、所述第一电镀铜柱、所述第一重新布线层、所述第一存储芯片和所述第四存储芯片中的一个或多个进行电连接。
5.如权利要求4所述的存储器三维封装方法，其特征在于，还包括：
形成所述塑封层后，对所述塑封层进行减薄，以使所述第一电镀铜柱及所述第二电镀铜柱由所述塑封层中暴露出；
在所述第一电镀铜柱上形成所述第二重新布线层，以使所述第二重新布线层能够与所述第一电镀铜柱电连接；和/或
在所述第二电镀铜柱上形成所述第二重新布线层，以使所述第二重新布线层能够与所述第二电镀铜柱电连接。
6.如权利要求4所述的存储器三维封装方法，其特征在于，还包括：所述第三存储芯片与所述第二重新布线层电连接，并能够通过所述第二重新布线层与第一电镀铜柱、第二电镀铜柱、第一重新布线层、第一存储芯片、第二存储芯片中的一个或多个电连接；
在第三存储芯片与所述第二重新布线层之间形成第一底填层。
7.如权利要求4所述的存储器三维封装方法，其特征在于，还包括：所述第四存储芯片与所述第一重新布线层电连接，并能够通过所述第一重新布线层与第一电镀铜柱、第二电镀铜柱、第二重新布线层、第一存储芯片、第二存储芯片中的一个或多个电连接；
在第四存储芯片与所述第一重新布线层之间形成第二底填层。
8.一种存储器三维封装结构，其特征在于，包括：
第一重新布线层，被配置为正反两面分别附连第一存储芯片和第四存储芯片；
第二重新布线层，被配置为正反两面分别附连第二存储芯片和第三存储芯片；
其中，所述第一存储芯片和所述第二存储芯片附连在一起，并由塑封层包裹形成一个整体结构。
9.如权利要求8所述的存储器三维封装结构，其特征在于，还包括：
所述第一存储芯片的有源面面向所述第一重新布线层的第一面；
所述第二存储芯片的有源面面向所述第二重新布线层的第一面；
所述第三存储芯片的有源面面向所述第二重新布线层的第二面；
所述第四存储芯片的有源面面向所述第一重新布线层的第二面。
10.如权利要求8所述的存储器三维封装结构，其特征在于，还包括：
所述第一存储芯片、所述第二存储芯片、所述第三存储芯片及所述第四存储芯片占用的面积相同，且堆叠在不同布线层的同一位置；
所述第一重新布线层的面积大于所述第一存储芯片及所述第四存储芯片占用的面积；
所述第二重新布线层的面积大于所述第二存储芯片及所述第三存储芯片占用的面积。
CN202110061969.XA 2021-01-18 2021-01-18 存储器三维封装方法及结构 Pending CN112908868A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110061969.XA CN112908868A (zh) 2021-01-18 2021-01-18 存储器三维封装方法及结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110061969.XA CN112908868A (zh) 2021-01-18 2021-01-18 存储器三维封装方法及结构

Publications (1)

Publication Number Publication Date
CN112908868A true CN112908868A (zh) 2021-06-04

Family

ID=76114677

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110061969.XA Pending CN112908868A (zh) 2021-01-18 2021-01-18 存储器三维封装方法及结构

Country Status (1)

Country Link
CN (1) CN112908868A (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042587A1 (en) * 2001-08-31 2003-03-06 Tsung-Jen Lee IC packaging and manufacturing methods
US20040145044A1 (en) * 2002-01-23 2004-07-29 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module with embedded semiconductor chip and method of manufacturing
US20090239336A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US20100052187A1 (en) * 2008-09-01 2010-03-04 Woong Sun Lee Stacked semiconductor package and method for fabricating the same
US20120326286A1 (en) * 2011-06-23 2012-12-27 Zigmund Ramirez Camacho Integrated circuit packaging system with wafer level reconfigured multichip packaging system and method of manufacture thereof
TW201539671A (zh) * 2014-03-27 2015-10-16 Intel Ip Corp 包括堆疊電子組件的電子總成
CN106558573A (zh) * 2015-09-23 2017-04-05 联发科技股份有限公司 半导体封装结构及形成该半导体封装结构的方法
US20170229426A1 (en) * 2016-02-05 2017-08-10 Powertech Technology Inc. Fan-out back-to-back chip stacked packages and the method for manufacturing the same
CN107533985A (zh) * 2015-04-23 2018-01-02 苹果公司 包括第一级裸片、背对背堆叠的第二级裸片和第三级裸片以及对应的第一再分配层、第二再分配层和第三再分配层的竖直堆叠***级封装及其制造方法
CN109427759A (zh) * 2017-08-29 2019-03-05 华为技术有限公司 一种芯片封装结构及其制作方法、电子设备
WO2019066986A1 (en) * 2017-09-30 2019-04-04 Intel Corporation STACK OF NON-TSV CHIPS USING PLATED PILLARS / CROSSING MOLD INTERCONNECTION

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042587A1 (en) * 2001-08-31 2003-03-06 Tsung-Jen Lee IC packaging and manufacturing methods
US20040145044A1 (en) * 2002-01-23 2004-07-29 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module with embedded semiconductor chip and method of manufacturing
US20090239336A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US20100052187A1 (en) * 2008-09-01 2010-03-04 Woong Sun Lee Stacked semiconductor package and method for fabricating the same
US20120326286A1 (en) * 2011-06-23 2012-12-27 Zigmund Ramirez Camacho Integrated circuit packaging system with wafer level reconfigured multichip packaging system and method of manufacture thereof
TW201539671A (zh) * 2014-03-27 2015-10-16 Intel Ip Corp 包括堆疊電子組件的電子總成
CN107533985A (zh) * 2015-04-23 2018-01-02 苹果公司 包括第一级裸片、背对背堆叠的第二级裸片和第三级裸片以及对应的第一再分配层、第二再分配层和第三再分配层的竖直堆叠***级封装及其制造方法
CN106558573A (zh) * 2015-09-23 2017-04-05 联发科技股份有限公司 半导体封装结构及形成该半导体封装结构的方法
US20170229426A1 (en) * 2016-02-05 2017-08-10 Powertech Technology Inc. Fan-out back-to-back chip stacked packages and the method for manufacturing the same
CN109427759A (zh) * 2017-08-29 2019-03-05 华为技术有限公司 一种芯片封装结构及其制作方法、电子设备
WO2019066986A1 (en) * 2017-09-30 2019-04-04 Intel Corporation STACK OF NON-TSV CHIPS USING PLATED PILLARS / CROSSING MOLD INTERCONNECTION

Similar Documents

Publication Publication Date Title
US8664780B2 (en) Semiconductor package having plural semiconductor chips and method of forming the same
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
JP3762844B2 (ja) 対向マルチチップ用パッケージ
EP1989739B1 (en) Multiple die integrated circuit package and manufacturing method
US8987896B2 (en) High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
CN103311230B (zh) 芯片堆叠结构及其制造方法
US7355272B2 (en) Semiconductor device with stacked semiconductor chips of the same type
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
TWI599009B (zh) 半導體晶片封裝元件，半導體模組，半導體封裝元件之製造方法及半導體模組之製造方法
JP2005217205A (ja) チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
TWI734271B (zh) 具有縮減記憶體通道長度之雙側安裝式大型mcm封裝
JP2010080752A (ja) 半導体装置の製造方法
US20080237833A1 (en) Multi-chip semiconductor package structure
CN104685624A (zh) 重组晶圆级微电子封装
US20090115045A1 (en) Stacked package module and method for fabricating the same
US9087702B2 (en) Edge coupling of semiconductor dies
US20230230902A1 (en) Semiconductor package structure and manufacturing method thereof
CN112908868A (zh) 存储器三维封装方法及结构
JP2001358285A (ja) 樹脂封止型半導体装置
US8441129B2 (en) Semiconductor device
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
JP2002033443A (ja) 半導体モジュール
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
CN102779802A (zh) 半导体封装结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210604

RJ01 Rejection of invention patent application after publication