KR20170126568A

KR20170126568A - 표시 장치 및 이의 구동 방법

Info

Publication number: KR20170126568A
Application number: KR1020160056680A
Authority: KR
Inventors: 조구희; 강선구; 김원태
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-05-09
Filing date: 2016-05-09
Publication date: 2017-11-20
Also published as: US20170323611A1; KR102564458B1; US10636375B2

Abstract

표시 장치는 영상을 표시하고, 서로 인접하는 제1 및 제2 데이터 라인 그룹들 및 서로 인접하는 제3 및 제4 데이터 라인 그룹들을 포함하는 표시 패널, 및 상기 제2 데이터 라인 그룹에는 상기 제1 데이터 라인 그룹보다 제1 지연 시간만큼 늦게 제1 데이터 전압들을 출력하고, 상기 제4 데이터 라인 그룹에는 상기 제3 데이터 라인 그룹보다 상기 제1 지연 시간과 다른 제2 지연 시간만큼 늦게 제2 데이터 전압들을 출력하는 제1 데이터 구동 회로를 포함하는 데이터 구동부를 포함한다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치 및 이의 구동 방법에 관한 것이다.

일반적으로, 액정 표시 장치는 픽셀 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 상기 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 상기 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

액정 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함한다. 상기 패널 구동부는 상기 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.

상기 게이트 구동부는 복수의 스위칭 소자들을 포함한다. 상기 스위칭 소자들은 클럭 신호 등에 의해 제어되어 상기 게이트 신호를 생성한다. 상기 표시 패널 내의 상대적인 위치에 따라 RC 딜레이에 의해 상기 게이트 신호에 딜레이가 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상시키는 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치는 영상을 표시하고, 서로 인접하는 제1 및 제2 데이터 라인 그룹들 및 서로 인접하는 제3 및 제4 데이터 라인 그룹들을 포함하는 표시 패널, 및 상기 제2 데이터 라인 그룹에는 상기 제1 데이터 라인 그룹보다 제1 지연 시간만큼 늦게 제1 데이터 전압들을 출력하고, 상기 제4 데이터 라인 그룹에는 상기 제3 데이터 라인 그룹보다 상기 제1 지연 시간과 다른 제2 지연 시간만큼 늦게 제2 데이터 전압들을 출력하는 제1 데이터 구동 회로를 포함하는 데이터 구동부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 클럭 신호에 기초하여 복수의 멀티 페이즈 클럭 신호들을 생성하는 멀티 페이즈 클럭 생성부를 더 포함하고, 상기 제1 데이터 구동 회로는 상기 멀티 페이즈 클럭 신호들에 동기하여 상기 제1 및 제2 데이터 전압들을 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 데이터 구동 회로는 상기 제1 및 제2 데이터 전압들을 각각 서로 다른 멀티 페이즈 클럭 신호들에 동기하여 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 멀티 페이즈 클럭 신호들은 서로 제1 단위 시간만큼 차이가 나고, 상기 제1 및 제2 지연 시간들은 상기 제1 단위 시간의 배수일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 데이터 라인 그룹은 상기 제1 데이터 라인 그룹의 제1 측에 위치하고, 상기 제3 데이터 라인 그룹은 상기 제4 데이터 라인 그룹의 상기 제1 측에 위치할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 데이터 라인 그룹은 상기 제1 데이터 라인 그룹의 제1 측에 위치하고, 상기 제3 데이터 라인 그룹은 상기 제4 데이터 라인 그룹의 상기 제1 측의 반대인 제2 측에 위치할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 지연 시간들에 관한 정보를 포함하는 지연 설정 신호를 생성하여 상기 제1 데이터 구동 회로에 출력하는 타이밍 컨트롤러를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 지연 설정 신호를 각 프레임 사이의 수직 블랭크 구간 동안 상기 제1 데이터 구동 회로에 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 지연 설정 신호는 상기 제1 내지 제4 데이터 라인 그룹들 각각에 포함되는 데이터 라인의 개수에 관한 정보를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 데이터 라인 그룹들은 서로 동일한 개수의 데이터 라인들을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 제2 데이터 구동 회로를 더 포함할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예들에 따른 표시 장치의 구동 방법은 제1 데이터 구동 회로에 의해 구동되고, 서로 인접하는 제1 및 제2 데이터 라인 그룹들 및 서로 인접하는 제3 및 제4 데이터 라인 그룹들을 포함하는 표시 패널을 포함하는 표시 장치의 구동 방법에 있어서, 상기 제1 데이터 라인 그룹보다 제1 지연 시간만큼 늦게 상기 제2 데이터 라인 그룹에 제1 데이터 전압들을 출력하는 단계, 상기 제3 데이터 라인 그룹보다 상기 제1 지연 시간과 다른 제2 지연 시간만큼 늦게 상기 제4 데이터 라인 그룹에 제2 데이터 전압들을 출력하는 단계, 및 상기 제1 및 제2 데이터 전압들을 기초로 영상을 표시하는 단계를 포함한다.

본 발명의 일 실시예에 있어서, 클럭 신호에 기초하여 복수의 멀티 페이즈 클럭 신호들을 생성하는 단계를 더 포함하고, 상기 제1 및 제2 데이터 전압들을 출력하는 단계는 상기 멀티 페이즈 클럭 신호들에 동기하여 상기 제1 및 제2 데이터 전압들을 출력하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 지연 시간들에 관한 정보를 포함하는 지연 설정 신호를 생성하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 지연 설정 신호를 각 프레임 사이의 수직 블랭크 구간 동안 출력하는 단계를 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치는 영상을 표시하고, 각각 복수의 데이터 라인 그룹들이 위치하는 복수의 블록들을 포함하는 표시 패널, 및 상기 데이터 라인 그룹들 간에 데이터 전압의 출력 타이밍이 지연되는 정도가 상기 블록들 각각에 대해 서로 다르도록 상기 데이터 전압을 출력하는 데이터 구동 회로를 포함한다.

본 발명의 일 실시예에 있어서, 상기 데이터 전압의 출력 타이밍의 차이에 관한 정보를 포함하는 지연 설정 신호를 생성하여 상기 데이터 구동 회로에 출력하는 타이밍 컨트롤러를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 지연 설정 신호는 상기 블록들 각각에 대해서 상기 데이터 전압의 출력 타이밍이 지연되는 방향에 관한 정보를 포함할 수 있다.

본 발명의 실시예들에 따른 표시 장치 및 이의 구동 방법에 따르면, 멀티 페이즈 클럭을 이용하여 하나의 데이터 구동 집적회로에서 블록별로 서로 다른 지연 시간을 갖는 데이터 전압들을 생성할 수 있다. 이에 따라, 데이터 전압들의 지연 시간을 설정하는 데에 있어 자유도가 증가하여, 게이트 신호의 RC 딜레이를 더욱 정밀하게 보상할 수 있다. 따라서 표시 장치의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널 및 데이터 구동부를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부에서 생성되는 클럭 신호들을 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 컨트롤러에서 생성되는 신호의 패킷을 나타내는 도면이다.
도 6은 도 5의 패킷의 일부를 나타내는 도면이다.
도 7a 내지 7c는 도 6의 패킷에 할당되는 데이터에 따른 구동 모드들을 나타내는 표들이다.
도 8은 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널의 각 블록별 데이터 전압의 지연 시간의 일 예를 나타내는 그래프이다.
도 9는 도 8의 한 블록의 데이터 전압의 지연 시간의 일 예를 나타내는 그래프이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치는 표시 패널(100) 및 구동부를 포함한다. 상기 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

상기 픽셀들 각각은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 표시 패널(100)에 대해서는 도 2를 참조하여 상세히 설명한다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터(RGB)는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호 및 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DAT)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다. 상기 제2 제어 신호(CONT2)는 클럭 신호 및 지연 설정 신호를 더 포함할 수 있다.

상기 제2 제어 신호(CONT2)에 대해서는 도 5 및 6을 참조하여 상세히 설명한다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 상기 데이터 신호(DAT)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DAT)를 상기 데이터 구동부(500)에 출력한다. 상기 데이터 신호(DAT)는 상기 입력 영상 데이터(RGB)와 실질적으로 동일한 영상 데이터일 수도 있고, 상기 입력 영상 데이터(RGB)를 보정하여 발생된 보정 영상 데이터일 수도 있다. 예를 들어, 상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함) 등을 선택적으로 수행하여 상기 데이터 신호(DAT)를 발생할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제3 제어 신호(CONT3)를 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DAT)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DAT)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DAT)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압들로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압들을 상기 데이터 라인들(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

상기 데이터 구동부(500)에 대해서는 도 2 및 3을 참조하여 상세히 설명한다.

도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널 및 데이터 구동부를 나타내는 도면이다.

도 1 및 2를 참조하면, 상기 데이터 구동부(500)는 복수의 데이터 구동 회로들을 포함할 수 있다. 예를 들어, 상기 데이터 구동부(500)는 제1 데이터 구동 회로(501), 제2 데이터 구동 회로(502) 및 제3 데이터 구동 회로(503)를 포함할 수 있다.

상기 표시 패널(100)은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)을 포함한다. 예를 들어, 상기 표시 패널(100)은 제1 내지 제12N 데이터 라인들(DL1 ~ DL12N)을 포함할 수 있다. N은 자연수이다.

상기 제1 내지 제4N 데이터 라인들(DL1 ~ DL4N)은 상기 제1 데이터 구동 회로(501)에 연결되고 상기 제1 데이터 구동 회로(501)에 의해 구동될 수 있다. 상기 제4N+1 내지 제8N 데이터 라인들(DL4N+1 ~ DL8N)은 상기 제2 데이터 구동 회로(502)에 연결되고 상기 제2 데이터 구동 회로(502)에 의해 구동될 수 있다. 상기 제8N+1 내지 제12N 데이터 라인들(DL8N+1 ~ DL12N)은 상기 제3 데이터 구동 회로(503)에 연결되고 상기 제3 데이터 구동 회로(503)에 의해 구동될 수 있다.

상기 표시 패널(100)은 상기 제1 방향(D1)으로 복수의 블록들로 나누어진다. 예를 들어, 상기 표시 패널(100)은 상기 제1 데이터 구동 회로(501)에 의해 구동되는 제1 구동 영역의 제1 블록(BL1_1) 내지 제4 블록(BL1_4), 상기 제2 데이터 구동 회로(502)에 의해 구동되는 제2 구동 영역의 제1 블록(BL2_1) 내지 제4 블록(BL2_4) 및 상기 제3 데이터 구동 회로(503)에 의해 구동되는 제3 구동 영역의 제1 블록(BL3_1) 내지 제4 블록(BL3_4)으로 나누어질 수 있다.

상기 제1 내지 제N 데이터 라인들(DL1 ~ DLN)은 상기 제1 구동 영역의 제1 블록(BL1_1)에 위치할 수 있다. 상기 제N+1 내지 제2N 데이터 라인들(DLN+1 ~ DL2N)은 상기 제1 구동 영역의 제2 블록(BL1_2)에 위치할 수 있다. 상기 제2N+1 내지 제3N 데이터 라인들(DL2N+1 ~ DL3N)은 상기 제1 구동 영역의 제3 블록(BL1_3)에 위치할 수 있다. 상기 제3N+1 내지 제4N 데이터 라인들(DL3N+1 ~ DL4N)은 상기 제1 구동 영역의 제4 블록(BL1_4)에 위치할 수 있다.

상기 제4N+1 내지 제5N 데이터 라인들(DL4N+1 ~ DL5N)은 상기 제2 구동 영역의 제1 블록(BL2_1)에 위치할 수 있다. 상기 제5N+1 내지 제6N 데이터 라인들(DL5N+1 ~ DL6N)은 상기 제2 구동 영역의 제2 블록(BL2_2)에 위치할 수 있다. 상기 제6N+1 내지 제7N 데이터 라인들(DL6N+1 ~ DL7N)은 상기 제2 구동 영역의 제3 블록(BL2_3)에 위치할 수 있다. 상기 제7N+1 내지 제8N 데이터 라인들(DL7N+1 ~ DL8N)은 상기 제2 구동 영역의 제4 블록(BL2_4)에 위치할 수 있다.

상기 제8N+1 내지 제9N 데이터 라인들(DL8N+1 ~ DL9N)은 상기 제3 구동 영역의 제1 블록(BL3_1)에 위치할 수 있다. 상기 제9N+1 내지 제10N 데이터 라인들(DL9N+1 ~ DL10N)은 상기 제3 구동 영역의 제2 블록(BL3_2)에 위치할 수 있다. 상기 제10N+1 내지 제11N 데이터 라인들(DL10N+1 ~ DL11N)은 상기 제3 구동 영역의 제3 블록(BL3_3)에 위치할 수 있다. 상기 제11N+1 내지 제12N 데이터 라인들(DL11N+1 ~ DL12N)은 상기 제3 구동 영역의 제4 블록(BL3_4)에 위치할 수 있다.

도 3은 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부를 나타내는 블록도이다. 도 4는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부에서 생성되는 클럭 신호들을 나타내는 도면이다.

도 1 내지 3을 참조하면, 상기 제1 데이터 구동 회로(510)는 쉬프트 레지스터(512), 래치(513), 디지털-아날로그 컨버터(514) 및 버퍼(515)를 포함한다. 상기 제1 데이터 구동 회로(510)는 멀티 페이즈 클럭 생성부(516)를 더 포함할 수 있다.

상기 제2 제어 신호(CONT2)는 수평 개시 신호(STH), 클럭 신호(CLK), 로드 신호(TP) 및 지연 설정 신호(A)를 포함할 수 있다.

상기 쉬프트 레지스터(512)는 상기 수평 개시 신호(STH) 및 상기 클럭 신호(CLK)를 수신한다. 상기 쉬프트 레지스터(512)는 상기 수평 개시 신호(STH) 및 상기 클럭 신호(CLK)를 기초로 래치 제어 신호들을 생성하여 상기 래치(513)에 출력한다.

상기 래치(513)는 상기 래치 제어 신호들에 기초하여 상기 데이터 신호(DAT)를 저장한다. 상기 래치(513)는 상기 로드 신호(TP) 및 상기 지연 설정 신호(A)에 기초하여 상기 데이터 신호(DAT)를 상기 디지털-아날로그 컨버터(514)에 출력할 수 있다.

상기 지연 설정 신호(A)에 대해서는 도 5 및 6을 참조하여 상세히 설명한다.

상기 디지털-아날로그 컨버터(514)는 상기 래치(513)에서 출력하는 상기 데이터 신호(DAT) 및 상기 감마 기준 전압(VGREF)에 기초하여 데이터 전압들을 생성한다.

상기 멀티 페이즈 클럭 생성부(516)는 상기 클럭 신호(CLK)를 기초로 기준 클럭 신호 및 복수의 멀티 페이즈 클럭 신호들을 생성할 수 있다.

도 3 및 4를 참조하면, 상기 클럭 신호(CLK)는 매 수평 구간(1H)마다 한 번씩 펄스를 가질 수 있다.

상기 멀티 페이즈 클럭 생성부(516)는 상기 클럭 신호(CLK)를 기초로 기준 클럭 신호(RCLK)를 생성할 수 있다. 상기 기준 클럭 신호(RCLK)는 제1 구간(1T)마다 한 번씩 펄스를 가질 수 있다.

상기 멀티 페이즈 클럭 생성부(516)는 상기 클럭 신호(CLK)를 기초로 제1 내지 제10 멀티 페이즈 클럭 신호들(MCLK1 ~ MCLK10)을 생성할 수 있다. 예를 들어, 상기 멀티 페이즈 클럭 생성부(516)는 제1 멀티 페이즈 클럭 신호(MCLK1)를 생성할 수 있다. 상기 제1 멀티 페이즈 클럭 신호(MCLK1)는 상기 제1 구간(1T)마다 한 번씩 펄스를 가지고, 상기 기준 클럭 신호(RCLK)보다 제1 단위 시간(1UI)만큼 지연된 신호일 수 있다. 상기 멀티 페이즈 클럭 생성부(516)는 제2 멀티 페이즈 클럭 신호(MCLK2)를 생성할 수 있다. 상기 제2 멀티 페이즈 클럭 신호(MCLK2)는 상기 제1 구간(1T)마다 한 번씩 펄스를 가지고, 상기 기준 클럭 신호(RCLK)보다 제2 단위 시간(2UI)만큼 지연된 신호일 수 있다. 상기 제2 단위 시간(2UI)는 상기 제1 단위 시간(1UI)의 2 배일 수 있다. 상기 멀티 페이즈 클럭 생성부(516)는 제10 멀티 페이즈 클럭 신호(MCLK10)를 생성할 수 있다. 상기 제10 멀티 페이즈 클럭 신호(MCLK10)는 상기 제1 구간(1T)마다 한 번씩 펄스를 가지고, 상기 기준 클럭 신호(RCLK)보다 상기 제10 단위 시간(10UI)만큼 지연된 신호일 수 있다. 상기 제10 단위 시간(10UI)는 상기 제1 단위 시간(1UI)의 10 배일 수 있다. 이 경우, 상기 제1 구간(1T)은 상기 제1 단위 시간(1UI)의 11 배일 수 있다.

도 1 내지 4를 참조하면, 상기 버퍼(515)는 상기 멀티 페이즈 클럭 신호들(MCLK)을 기초로 상기 데이터 전압들을 상기 제1 내지 제4N 데이터 라인들(DL1 ~ DL4N)에 출력한다.

상기 제2 및 제3 데이터 구동 회로들(520, 530)은 상기 제1 데이터 구동 회로(510)와 실질적으로 동일한 구성을 가질 수 있다.

도 5는 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 컨트롤러에서 생성되는 신호의 패킷을 나타내는 도면이다. 도 6은 도 5의 패킷의 일부를 나타내는 도면이다.

도 1 내지 6을 참조하면, 상기 타이밍 컨트롤러(200)는 상기 제1 데이터 구동 회로(501)에 상기 데이터 신호(DAT) 및 상기 제2 제어 신호(CONT2)를 출력한다. 도 6은 한 프레임(1F) 동안 상기 타이밍 컨트롤러(200)에서 상기 제1 데이터 구동 회로(500)에 출력하는 상기 신호들의 패킷을 나타내는 도면이다.

상기 한 프레임(1F)은 수직 블랭크 구간(VBP) 및 액티브 구간(ADP)로 나누어진다. 상기 타이밍 컨트롤러(200)는 상기 수직 블랭크 구간(VBP) 동안 디지털 감마 데이터(DGD) 및 프레임 설정 데이터(FCD)를 출력한다. 상기 프레임 설정 데이터(FCD)는 상기 지연 설정 신호(A)를 포함할 수 있다.

상기 지연 설정 신호(A)는 상기 표시 패널(100)의 각 블록별 데이터 전압의 출력 지연 시간에 관한 정보를 포함할 수 있다. 예를 들어, 상기 지연 설정 신호(A)는 상기 제1 구동 영역의 제1 내지 제4 블록들(BL1_1 ~ BL1_4)에 대응하는 지연 시간들 각각을 결정하는 각 2 비트의 제1 내지 제4 블록 지연 신호들(B1 ~ B4)를 포함할 수 있다. 상기 지연 설정 신호(A)는 상기 제1 구동 영역의 데이터 전압의 지연 방향을 결정하는 2 비트의 지연 방향 신호(SH)를 포함할 수 있다. 상기 지연 설정 신호(A)는 상기 제1 구동 영역의 지연 시간 계수를 결정하는 2 비트의 지연 계수 신호(M) 및 1 비트의 2차 지연 계수 신호(M2)를 포함할 수 있다. 상기 지연 설정 신호(A)는 상기 제1 구동 영역의 지연되는 단위 데이터 라인의 개수를 결정하는 1 비트의 단위 신호(CH)를 포함할 수 있다.

상기 제1 내지 제4 블록 지연 신호들(B1 ~ B4), 상기 지연 방향 신호(SH), 지연 계수 신호(M), 2차 지연 계수 신호(M2) 및 단위 신호(CH)에 대해서는 도 7a 내지 7c를 참조하여 상세히 설명한다.

상기 타이밍 컨트롤러(200)는 상기 액티브 구간(ADP) 동안 매 수평 구간마다 설정 신호(CONFIG) 및 해당 구간의 데이터 신호(RGB_DAT)를 출력한다.

상기 타이밍 컨트롤러(200)는 상기 제2 및 제3 데이터 구동 회로(502, 503)에도 상기 제1 데이터 구동 회로(501)에 출력하는 신호들과 실질적으로 동일한 형태의 신호들을 출력할 수 있다.

도 7a 내지 7c는 도 6의 패킷에 할당되는 데이터에 따른 구동 모드들을 나타내는 표들이다.

도 7a는 도 6의 지연 방향 신호(SH)의 각 비트에 할당되는 데이터에 따른 제1 구동 영역의 지연 방향을 나타내는 표이다.

도 6 및 7a를 참조하면, 상기 지연 방향 신호(SH)의 첫 번째 비트(SH<1>)에 로우 신호(L), 두 번째 비트(SH<0>)에 로우 신호(L)가 할당되면, 상기 제1 구동 영역은 영역의 중앙 부분으로 갈수록 많이 지연되는 형태(V-SH)의 지연 방향을 갖는다. 상기 지연 방향 신호(SH)의 첫 번째 비트(SH<1>)에 로우 신호(L), 두 번째 비트(SH<0>)에 하이 신호(H)가 할당되면, 상기 제1 구동 영역은 영역의 좌측에서 우측으로 갈수록 많이 지연되는 형태(L-SH)의 지연 방향을 갖는다. 상기 지연 방향 신호(SH)의 첫 번째 비트(SH<1>)에 하이 신호(H), 두 번째 비트(SH<0>)에 로우 신호(L)가 할당되면, 상기 제1 구동 영역은 영역의 우측에서 좌측으로 갈수록 많이 지연되는 형태(R-SH)의 지연 방향을 갖는다. 상기 지연 방향 신호(SH)의 첫 번째 비트(SH<1>)에 하이 신호(H), 두 번째 비트(SH<0>)에 하이 신호(H)가 할당되면, 상기 제1 구동 영역은 아날로그 방식으로 지연(A-SH)된다.

도 7b는 도 6의 제1 내지 제4 블록 지연 신호(B1 ~ B4)의 각 비트에 할당되는 데이터에 따른 각 블록별 지연 시간을 나타내는 표이다.

도 4, 6 및 7b를 참조하면, 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)의 첫 번째 비트(B1<1> ~ B4<1>)에 로우 신호(L), 두 번째 비트(B1<0> ~ B4<0>)에 로우 신호(L)가 할당되면, 상기 제1 내지 제4 블록(BL1_1 ~ BL1_4) 각각의 데이터 라인 그룹 간의 출력 타이밍은 상기 제1 단위 시간(1UI)만큼 지연된다. 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)의 첫 번째 비트(B1<1> ~ B4<1>)에 로우 신호(L), 두 번째 비트(B1<0> ~ B4<0>)에 하이 신호(H)가 할당되면, 상기 제1 내지 제4 블록(BL1_1 ~ BL1_4) 각각의 데이터 라인 그룹 간의 출력 타이밍은 상기 제2 단위 시간(2UI)만큼 지연된다. 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)의 첫 번째 비트(B1<1> ~ B4<1>)에 하이 신호(H), 두 번째 비트(B1<0> ~ B4<0>)에 로우 신호(L)가 할당되면, 상기 제1 내지 제4 블록(BL1_1 ~ BL1_4) 각각의 데이터 라인 그룹 간의 출력 타이밍은 상기 제3 단위 시간(3UI)만큼 지연된다. 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)의 첫 번째 비트(B1<1> ~ B4<1>)에 하이 신호(H), 두 번째 비트(B1<0> ~ B4<0>)에 하이 신호(H)가 할당되면, 상기 제1 내지 제4 블록(BL1_1 ~ BL1_4) 각각의 데이터 라인 그룹 간의 출력 타이밍은 상기 제4 단위 시간(4UI)만큼 지연된다. 상기 데이터 라인 그룹은 복수의 데이터 라인들을 포함할 수 있다.

도 7c는 도 6의 지연 계수 신호(M) 및 2차 지연 계수 신호(M2)의 각 비트에 할당되는 데이터에 따른 지연 시간 계수를 나타내는 표이다.

도 4, 6, 7b 및 7c를 참조하면, 상기 지연 계수 신호(M)의 첫 번째 비트(M<1>)에 로우 신호(L), 두 번째 비트(M<0>)에 로우 신호(L)가 할당되면, 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)에 의한 지연 시간에 1을 곱한다. 상기 지연 계수 신호(M)의 첫 번째 비트(M<1>)에 로우 신호(L), 두 번째 비트(M<0>)에 하이 신호(H)가 할당되면, 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)에 의한 지연 시간에 2를 곱한다. 상기 지연 계수 신호(M)의 첫 번째 비트(M<1>)에 하이 신호(H), 두 번째 비트(M<0>)에 로우 신호(L)가 할당되면, 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)에 의한 지연 시간에 3을 곱한다. 상기 지연 계수 신호(M)의 첫 번째 비트(M<1>)에 하이 신호(H), 두 번째 비트(M<0>)에 하이 신호(H)가 할당되면, 상기 제1 내지 제4 블록 지연 신호(B1 ~ B4)에 의한 지연 시간에 4를 곱한다.

상기 2차 지연 계수 신호(M2)의 첫 번째 비트(M2<0>)에 로우 신호(L)가 할당되면, 상기 지연 계수 신호(M)에 의한 지연 시간에 1을 곱한다. 상기 2차 지연 계수 신호(M2)의 첫 번째 비트(M2<0>)에 하이 신호(H)가 할당되면, 상기 지연 계수 신호(M)에 의한 지연 시간에 2를 곱한다.

이에 따라, 상기 제1 구동 영역의 제1 내지 제4 블록들(BL1_1 ~ BL1_4) 각각은 최소 제1 단위 시간(1UI)부터 최대 제32 단위 시간(32UI)까지의 서로 다른 지연 시간을 가질 수 있다.

도 3, 4, 6, 7b 및 7c를 참조하면, 예를 들어, 상기 제1 구동 영역의 제1 블록(BL1_1)이 상기 제1 단위 시간(1UI)만큼의 지연 시간을 갖도록 하려면, 상기 제1 블록 지연 신호(B1)에 대해서는 LL 신호를, 상기 지연 계수 신호(M)에 대해서는 LL 신호를, 상기 2차 지연 계수 신호(M2)에 대해서는 L 신호를 할당하여야 한다. 이 경우, 상기 제1 구동 영역의 제1 블록(BL1_1)의 제1 데이터 라인 그룹에 대해서는 상기 제1 멀티 페이즈 클럭 신호(MCLK1)를 기초로 데이터 전압들을 출력하고, 상기 제1 구동 영역의 제1 블록(BL1_1)의 제2 데이터 라인 그룹에 대해서는 상기 제2 멀티 페이즈 클럭 신호(MCLK2)를 기초로 데이터 전압들을 출력할 수 있다.

이와는 달리, 상기 제1 구동 영역의 제1 블록(BL1_1)이 상기 제8 단위 시간(8UI)만큼의 지연 시간을 갖도록 하려면, 상기 제1 블록 지연 신호(B1)에 대해서는 HH 신호를, 상기 지연 계수 신호(M)에 대해서는 LH 신호를, 상기 2차 지연 계수 신호(M2)에 대해서는 L 신호를 할당하여야 한다. 이 경우, 상기 제1 구동 영역의 제1 블록(BL1_1)의 제1 데이터 라인 그룹에 대해서는 상기 제1 멀티 페이즈 클럭 신호(MCLK1)를 기초로 데이터 전압들을 출력하고, 상기 제1 구동 영역의 제1 블록(BL1_1)의 제2 데이터 라인 그룹에 대해서는 상기 제9 멀티 페이즈 클럭 신호(MCLK9)를 기초로 데이터 전압들을 출력할 수 있다.

상기 제2 및 제3 구동 영역들의 각 블록들에 출력되는 데이터 전압들의 지연 시간도 이와 실질적으로 동일한 방법으로 제어될 수 있다.

도 8은 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널의 각 블록별 데이터 전압의 지연 시간의 일 예를 나타내는 그래프이다. 도 9는 도 8의 한 블록의 데이터 전압의 지연 시간의 일 예를 나타내는 그래프이다.

도 8을 참조하면, 제1 내지 제3 구동 영역들 내의 각 블록들은 서로 다른 지연 시간 및 지연 방향을 가질 수 있다. 도 6 및 9를 참조하면, 상기 단위 신호(CH)는 동일한 데이터 전압 출력 타이밍을 갖는 데이터 라인들의 개수(K)를 결정할 수 있다. 이하, 도 1 내지 6 및 7a 내지 7c와 중복되는 설명은 생략한다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자기기에 유용하게 이용될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부

Claims

영상을 표시하고, 서로 인접하는 제1 및 제2 데이터 라인 그룹들 및 서로 인접하는 제3 및 제4 데이터 라인 그룹들을 포함하는 표시 패널; 및
상기 제2 데이터 라인 그룹에는 상기 제1 데이터 라인 그룹보다 제1 지연 시간만큼 늦게 제1 데이터 전압들을 출력하고, 상기 제4 데이터 라인 그룹에는 상기 제3 데이터 라인 그룹보다 상기 제1 지연 시간과 다른 제2 지연 시간만큼 늦게 제2 데이터 전압들을 출력하는 제1 데이터 구동 회로를 포함하는 데이터 구동부를 포함하는 표시 장치.
제1항에 있어서,
상기 데이터 구동부는 클럭 신호에 기초하여 복수의 멀티 페이즈 클럭 신호들을 생성하는 멀티 페이즈 클럭 생성부를 더 포함하고,
상기 제1 데이터 구동 회로는 상기 멀티 페이즈 클럭 신호들에 동기하여 상기 제1 및 제2 데이터 전압들을 출력하는 것을 특징으로 하는 표시 장치.
제2항에 있어서,
상기 제1 데이터 구동 회로는 상기 제1 및 제2 데이터 전압들을 각각 서로 다른 멀티 페이즈 클럭 신호들에 동기하여 출력하는 것을 특징으로 하는 표시 장치.
제2항에 있어서,
상기 멀티 페이즈 클럭 신호들은 서로 제1 단위 시간만큼 차이가 나고,
상기 제1 및 제2 지연 시간들은 상기 제1 단위 시간의 배수인 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제2 데이터 라인 그룹은 상기 제1 데이터 라인 그룹의 제1 측에 위치하고, 상기 제3 데이터 라인 그룹은 상기 제4 데이터 라인 그룹의 상기 제1 측에 위치하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제2 데이터 라인 그룹은 상기 제1 데이터 라인 그룹의 제1 측에 위치하고, 상기 제3 데이터 라인 그룹은 상기 제4 데이터 라인 그룹의 상기 제1 측의 반대인 제2 측에 위치하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제1 및 제2 지연 시간들에 관한 정보를 포함하는 지연 설정 신호를 생성하여 상기 제1 데이터 구동 회로에 출력하는 타이밍 컨트롤러를 더 포함하는 것을 특징으로 하는 표시 장치.
제7항에 있어서,
상기 타이밍 컨트롤러는 상기 지연 설정 신호를 각 프레임 사이의 수직 블랭크 구간 동안 상기 제1 데이터 구동 회로에 출력하는 것을 특징으로 하는 표시 장치.
제7항에 있어서,
상기 지연 설정 신호는 상기 제1 내지 제4 데이터 라인 그룹들 각각에 포함되는 데이터 라인의 개수에 관한 정보를 포함하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제1 내지 제4 데이터 라인 그룹들은 서로 동일한 개수의 데이터 라인들을 포함하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 데이터 구동부는 제2 데이터 구동 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
제1 데이터 구동 회로에 의해 구동되고, 서로 인접하는 제1 및 제2 데이터 라인 그룹들 및 서로 인접하는 제3 및 제4 데이터 라인 그룹들을 포함하는 표시 패널을 포함하는 표시 장치의 구동 방법에 있어서,
상기 제1 데이터 라인 그룹보다 제1 지연 시간만큼 늦게 상기 제2 데이터 라인 그룹에 제1 데이터 전압들을 출력하는 단계;
상기 제3 데이터 라인 그룹보다 상기 제1 지연 시간과 다른 제2 지연 시간만큼 늦게 상기 제4 데이터 라인 그룹에 제2 데이터 전압들을 출력하는 단계; 및
상기 제1 및 제2 데이터 전압들을 기초로 영상을 표시하는 단계를 포함하는 표시 장치의 구동 방법.
제12항에 있어서,
클럭 신호에 기초하여 복수의 멀티 페이즈 클럭 신호들을 생성하는 단계를 더 포함하고,
상기 제1 및 제2 데이터 전압들을 출력하는 단계는 상기 멀티 페이즈 클럭 신호들에 동기하여 상기 제1 및 제2 데이터 전압들을 출력하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제13항에 있어서,
상기 멀티 페이즈 클럭 신호들은 서로 제1 단위 시간만큼 차이가 나고,
상기 제1 및 제2 지연 시간들은 상기 제1 단위 시간의 배수인 것을 특징으로 하는 표시 장치의 구동 방법.
제12항에 있어서,
상기 제1 및 제2 지연 시간들에 관한 정보를 포함하는 지연 설정 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제15항에 있어서,
상기 지연 설정 신호를 각 프레임 사이의 수직 블랭크 구간 동안 출력하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
영상을 표시하고, 각각 복수의 데이터 라인 그룹들이 위치하는 복수의 블록들을 포함하는 표시 패널; 및
상기 데이터 라인 그룹들 간에 데이터 전압의 출력 타이밍이 지연되는 정도가 상기 블록들 각각에 대해 서로 다르도록 상기 데이터 전압을 출력하는 데이터 구동 회로를 포함하는 표시 장치.
제17항에 있어서,
상기 데이터 전압의 출력 타이밍의 차이에 관한 정보를 포함하는 지연 설정 신호를 생성하여 상기 데이터 구동 회로에 출력하는 타이밍 컨트롤러를 더 포함하는 것을 특징으로 하는 표시 장치
제18항에 있어서,
상기 지연 설정 신호는 상기 블록들 각각에 대해서 상기 데이터 전압의 출력 타이밍이 지연되는 방향에 관한 정보를 포함하는 것을 특징으로 하는 표시 장치.