JP5095183B2

JP5095183B2 - 液晶表示装置及び駆動方法

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Publication number: JP5095183B2
Application number: JP2006315103A
Authority: JP
Inventors: 在鎬呉; 太星金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-12-05
Filing date: 2006-11-22
Publication date: 2012-12-12
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Description

本発明は液晶表示装置及びその駆動方法に関する。

一般的な液晶表示装置（ｌｉｑｕｉｄｃｒｙｓｔａｌｄｉｓｐｌａｙ、ＬＣＤ）は画素電極及び共通電極が具備された二つの表示板と、その間に入っている誘電率異方性（ｄｉｅｌｅｃｔｒｉｃａｎｉｓｏｔｒｏｐｙ）を有する液晶層とを含む。画素電極は行列状に配列されていて、薄膜トランジスタ（ＴＦＴ）などスイッチング素子に接続されて一行ずつ順次にデータ電圧の印加を受ける。共通電極は表示板の全面にわたって形成されており、共通電圧の印加を受ける。画素電極と共通電極及びその間の液晶層は回路的に見れば液晶キャパシタをなし、液晶キャパシタはこれに接続されたスイッチング素子と共に画素を構成する基本単位となる。

このような液晶表示装置においては、二つの電極に電圧を印加して液晶層に電界を生成し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。このとき、液晶層に一方向の電界が長く印加されることによって発生する劣化現象を防止するために、フレーム毎に、行毎に、または画素毎に共通電圧に対するデータ電圧の極性を反転させる。

液晶表示装置はホールドタイプ（ｈｏｌｄｔｙｐｅ）の表示装置であるため、動画映像を表示する際に物体の輪郭（ｅｄｇｅ）が鮮明でなくぼけるブラリング（ｂｌｕｒｒｉｎｇ）現象が発生する。ブラリング現象を減らすために、所望の正規映像を表示しながらその中間にブラック映像を表示するインパルス駆動方式が開発された。

インパルス駆動のために、正規映像データだけでなくブラック映像データもデータ駆動部に伝送しなければならない。ところが、同時にブラック映像データも伝送しなければならないので、正規映像データのみを伝送することに比べてデータ伝送周波数が高くなる。従って、電力消耗が多くなり、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ）が高くなり、高解像度ではデータ駆動部の動作速度が限界に至ることがある。また、これを処理する信号制御部に二つのクロック周波数が存在するため、各種信号の同期を合せることが難しく、また、これを実現する内部回路が非常に複雑になり、誤動作やエラーの可能性が高くなる。

そこで、本発明が解決しようとする技術的課題は、駆動周波数を高めないながらもブラリング現象を減らせる液晶表示装置及びその駆動方法を提供することにある。

このような技術的課題を達成するための本発明の一実施形態による液晶表示装置は、行列状に配列されている複数の画素と、画素に接続されているデータ線及びゲート線と、外部からの第１映像データと複数の制御信号を処理して送信する信号制御部と、信号制御部に接続されているデータ駆動部とを含み、

信号制御部は、少なくとも二つの画素行の第１映像データを各々含む複数の集合に分けて順次に処理するが、各集合の第１映像データのうち最後の映像データを除いた残りの映像データを遅延させ、データ駆動部は遅延した時間に電荷共有電圧をインパルス電圧として所定の数の画素行に印加してインパルス映像を表示する。

信号制御部は、第１映像データと複数の制御信号のうち第１信号を受信して、各画素行ずつ第２映像データと第２信号を送信する第１メモリと、第２信号を受信して第３信号を送信する変換部と、第２映像データ、第２信号及び第３信号を受信する第２メモリとを含んでもよい。

このとき、第２メモリは、第２信号によって第２映像データを受信すると同時に、第３信号によって複数の第３映像データ集合を送信してもよい。

液晶表示装置は、第１及び第２ゲートオン電圧を生成してゲート線に印加するゲート駆動部をさらに含んでもよく、このゲート駆動部は第１ゲートオン電圧をゲート線に順次に印加した後、第２ゲートオン電圧を遅延した時間に前記ゲート線を除いた複数のゲート線に同時に印加してもよい。

また、前記遅延した時間を第１ブランク期間（ｂｌａｎｋｉｎｔｅｒｖａｌ）とするとき、第３映像データを構成する各集合は第１ブランク期間と第３映像データとの間に位置する第２ブランク期間をさらに含んでもよく、第１ブランク期間は第２ブランク期間より大きいことがある。

このとき、第２映像データを含む各集合は第２映像データの間に位置する第３ブランク期間を含み、前記第２映像データを含む各集合と前記第３映像データを含む各集合の長さが同一でもよい。

電荷共有電圧はデータ線を互いに接続して得られる電圧でもよい。

液晶表示装置は、画素、ゲート線及びデータ線が形成されている液晶表示パネルアッセンブリに共通電圧を印加する共通電圧生成部をさらに含んでもよく、電荷共有電圧は共通電圧と実質的に同一でもよい。

本発明の一実施形態による、行列状に配列されている複数の画素と、画素に接続されているデータ線及びゲート線と、外部からの第１映像データと複数の制御信号を受信し処理して送信する信号制御部と、信号制御部に接続されているデータ駆動部とを含む液晶表示装置の駆動方法は、少なくとも二つの画素行の第１映像データを各々含む複数の集合に分けて順次に処理するが、各集合の第１映像データのうちの最後の映像データを除いた残り映像データを遅延させる第１ステップと、遅延した時間に電荷共有電圧をインパルス電圧として所定の数の画素行に印加してインパルス映像を表示する第２ステップとを含む。

このとき、第１ステップは、第１映像データと複数の制御信号のうちの第１信号を受信して、一つの画素行ずつ第２映像データと第２信号を生成し、第２信号を受信して第３信号を生成し、第２映像データ、第２信号及び第３信号を受信することを含んでもよく、第３信号によって複数の第３映像データ集合を生成することをさらに含んでもよい。

また、液晶表示装置の駆動方法は、第１及び第２ゲートオン電圧を生成して前記ゲート線に印加する第３ステップをさらに含んでもよく、第３ステップは第１ゲートオン電圧をゲート線に順次に印加した後、第２ゲートオン電圧を遅延した時間にゲート線を除いた複数のゲート線に同時に印加することを含んでもよい。

また、遅延した時間を第１ブランク期間とするとき、第３映像データ集合は第１ブランク期間と第３映像データのと間に位置する第２ブランク期間をさらに含んでもよく、第１ブランク期間は第２ブランク期間より大きいことがある。
第２映像データを含む各集合は、第２映像データの間に位置する第３ブランク期間を含み、第２映像データを含む各集合と第３映像データを含む各集合の長さが同一でもよい。

一方、前記電荷共有電圧はデータ線を互いに接続して得てもよい。

液晶表示装置が、画素、ゲート線及びデータ線が形成されている液晶表示パネルアッセンブリに共通電圧を印加する共通電圧生成部をさらに含んでもよく、電荷共有電圧は共通電圧と実質的に同一でもよい。

本発明によれば、映像データＤＡＴを同一時間Ｔｔ内で単に遅延させるだけでインパルス映像を表示し、別途のブラック映像データを伝送しないので、データ伝送周波数が増加しない。これにより、ＥＭＩ増加を最小化することは勿論、高解像度を実現することができる。また、信号制御部６００に一つのクロック信号ＭＣＬＫだけが存在するので、いろいろな信号の同期を合せることが容易である。

添付した図面を参照して、本発明の実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。

図面において、いろいろな層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似の部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるとするとき、これは他の部分の「直上」にある場合だけでなく、その中間に他の部分がある場合も含む。

図１及び図２を参照して、本発明の実施形態による液晶表示装置及びその駆動方法について詳細に説明する。

図１は本発明の一実施形態による液晶表示装置のブロック図であり、図２は本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。

図１を参照すると、本発明の一実施形態による液晶表示装置は、液晶表示パネルアッセンブリ（ｌｉｑｕｉｄｃｒｙｓｔａｌｐａｎｅｌａｓｓｅｍｂｌｙ）３００と、これに接続されたゲート駆動部４００及びデータ駆動部５００と、データ駆動部５００に接続された階調電圧生成部８００と、これらを制御する信号制御部６００とを含む。

液晶表示パネルアッセンブリ３００は、等価回路で見れば、複数の信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍと、これに接続されていてほぼ行列状に配列された複数の画素ＰＸとを含む。図２に示した構造で見ると、液晶表示パネルアッセンブリ３００は、互いに対向する下部及び上部表示板１００、２００と、両者の間に入っている液晶層３とを含む。

信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍは、ゲート信号（「走査信号」とも言う）を伝達する複数のゲート線Ｇ_１−Ｇ_ｎと、データ信号を伝達する複数のデータ線Ｄ_１−Ｄ_ｍとを含む。ゲート線Ｇ_１−Ｇ_ｎはほぼ行方向にのびて互いにほとんど平行し、データ線Ｄ_１−Ｄ_ｍはほぼ列方向にのびて互いにほとんど平行する。

各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、ｎ）ゲート線Ｇ_ｉとｊ番目（ｊ＝１、２、ｍ）データ線Ｄ_ｊに接続された画素ＰＸは、信号線Ｇ_ｉ、Ｄ_ｊに接続されたスイッチング素子Ｑと、これに接続された液晶キャパシタ（ｌｉｑｕｉｄｃｒｙｓｔａｌｃａｐａｃｉｔｏｒ）Ｃｌｃ及びストレージキャパシタ（ｓｔｏｒａｇｅｃａｐａｃｉｔｏｒ）Ｃｓｔとを含む。ストレージキャパシタＣｓｔは必要に応じて省略してもよい。

スイッチング素子Ｑは、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇ_ｉと接続されており、入力端子はデータ線
Ｄ_ｊと接続されており、出力端子は液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔと接続されている。

液晶キャパシタＣｌｃは、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０とを二つの端子とし、二つの電極１９１、２７０の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑと接続され、共通電極２７０は上部表示板２００の全面に形成され、共通電圧Ｖｃｏｍの印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に備えられる場合もあり、このときには二つの電極１９１、２７０のうちの少なくとも一つが線状または棒状に構成されてもよい。

液晶キャパシタＣｌｃの補助的な役割を果たすストレージキャパシタＣｓｔは、下部表示板１００に設けられた別個の信号線（図示せず）と画素電極１９１とが絶縁体を間に置いて重畳（オーバーラップ）してなり、この別個の信号線には共通電圧Ｖｃｏｍなどの所定の電圧が印加される。しかし、ストレージキャパシタＣｓｔは、画素電極１９１が絶縁体を媒介としてすぐ上の前段のゲート線と重畳して形成してもよい。

色表示を実現するためには各画素ＰＸが基本色（ｐｒｉｍａｒｙｃｏｌｏｒ）のうちの一つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に基本色を表示するように（時間分割）して、これら基本色の空間的、時間的合計によって所望の色相が認識されるようにする。基本色の例としては、赤色、緑色、青色など三原色がある。図２は空間分割の一例であって、各画素ＰＸが画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一つを示すカラーフィルタ２３０を備えることを示している。図２とは異なって、カラーフィルタ２３０は下部表示板１００の画素電極１９１上または下に形成してもよい。

液晶表示パネルアッセンブリ３００の外側の面には光を偏光させる少なくとも一つの偏光子（図示せず）が付着している。

再び図１を参照すると、階調電圧生成部８００は、画素ＰＸの透過率に関連する二組の階調電圧集合（または基準階調電圧集合）を生成する。二組のうちの一組は共通電圧Ｖｃｏｍに対して正の値を有し、他の一組は負の値を有する。

ゲート駆動部４００は、液晶表示パネルアッセンブリ３００のゲート線Ｇ_１−Ｇ_ｎと接続され、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆとの組み合わせからなるゲート信号をゲート線Ｇ_１−Ｇ_ｎに印加する。

データ駆動部５００は、液晶表示板組立体３００のデータ線Ｄ_１−Ｄ_ｍに接続されており、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線Ｄ_１−Ｄ_ｍに印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を全て提供することでなく、決められた数の基準階調電圧のみを提供する場合は、データ駆動部５００は基準階調電圧を分圧して全体の階調に対する階調電圧を生成し、この中からデータ信号を選択する。

信号制御部６００は信号変換部６５０を含み、ゲート駆動部４００、データ駆動部５００及び階調電圧生成部８００などを制御する。

このような駆動装置４００、５００、６００、８００各々は、少なくとも一つの集積回路チップの形態で液晶表示板組立体３００上に直接装着するか、またはフレキシブル印刷回路膜（ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔｆｉｌｍ）（図示せず）上に装着されてＴＣＰ（ｔａｐｅｃａｒｒｉｅｒｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に付着するか、または別途の印刷回路基板（ｐｒｉｎｔｅｄｃｉｒｃｕｉｔｂｏａｒｄ）（図示せず）上に装着してもよい。これとは異なって、これら駆動装置４００、５００、６００、８００が信号線Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍ及びスイッチング素子Ｑなどと共に液晶表示板組立体３００に集積してもよい。また、駆動装置４００、５００、６００、８００は単一チップで集積してもよく、この場合、これらのうちの少なくとも一つまたはこれらをなす少なくとも一つの回路素子を単一チップの外側に配置してもよい。

以下、このような液晶表示装置の動作について詳細に説明する。

信号制御部６００は、外部のグラフィック制御部（図示せず）から入力映像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号を受信する。入力映像信号Ｒ、Ｇ、Ｂは、各画素ＰＸの輝度（ｌｕｍｉｎａｎｃｅ）情報を含んでおり、輝度は決められた数、例えば、１０２４（＝２^１０）、２５６（＝２^８）または６４（＝２^６）個の階調（ｇｒａｙ）を有している。入力制御信号の例としては、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、及びデータイネーブル信号ＤＥなどがある。

信号制御部６００は、入力映像信号Ｒ、Ｇ、Ｂと入力制御信号に基づいて入力映像信号Ｒ、Ｇ、Ｂを液晶表示パネルアッセンブリ３００及びデータ駆動部５００の動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送信し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴをデータ駆動部５００に送信する。出力映像信号ＤＡＴはデジタル信号として決められた数の値（または階調）を有する。

ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶ、ゲートオン電圧Ｖｏｎの出力時期を制御する少なくとも一つのゲートクロック信号ＣＰＶ、及びゲートオン電圧Ｖｏｎの持続時間を限定する少なくとも一つの出力イネーブル信号ＯＥとを含む。

データ制御信号ＣＯＮＴ２は、一つの画素行の出力映像信号ＤＡＴの伝送開始を知らせる水平同期開始信号ＳＴＨ、液晶表示板組立体３００にデータ信号の印加を指示するロード信号（ｌｏａｄｓｉｇｎａｌ）ＴＰ、及びデータクロック信号（ＨＣＬＫ）とを含む。データ制御信号ＣＯＮＴ２は、また、共通電圧Ｖｃｏｍに対するデータ信号の電圧極性（以下、「共通電圧に対するデータ信号の電圧極性」を略して「データ信号の極性」という）を反転させる極性信号ＰＯＬをさらに含む。

信号制御部６００からのデータ制御信号ＣＯＮＴ２によって、データ駆動部５００は一つの行の画素ＰＸに対するデジタル映像信号ＤＡＴを受信し、各デジタル映像信号ＤＡＴに対応する階調電圧を選択することによってデジタル映像信号ＤＡＴをアナログデータ信号に変換した後に、これを当該データ線Ｄ_１−Ｄ_ｍに印加する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線Ｇ_１−Ｇ_ｎに印加し、このゲート線Ｇ_１−Ｇ_ｎに接続されたスイッチング素子Ｑをターンオンさせる。そうすると、データ線Ｄ_１−Ｄ_ｍに印加されたデータ信号がターンオンされたスイッチング素子Ｑを通じて当該画素ＰＸに印加される。

画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍとの差は液晶キャパシタＣｌｃの維持電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列を異にし、これによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は、液晶表示板組立体３００に付着された偏光子によって光の透過率の変化として現れる。

１水平周期[「１Ｈ」とも記し、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一である]を単位としてこのような過程を繰り返すことによって、全てのゲート線Ｇ_１−Ｇ_ｎに対し順次にゲートオン電圧Ｖｏｎを印加して全ての画素ＰＸにデータ信号を印加し、１フレーム（ｆｒａｍｅ）の映像を表示する。

１フレームが終了すれば、次のフレームが開始し、各画素ＰＸに印加されるデータ信号の極性が直前フレームでの極性と反対になるようにデータ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（「フレーム反転」）。このとき、１フレーム内でも反転信号ＲＶＳの特性によって、一つのデータ線を通じて流れるデータ信号の極性が変わるか（例：行反転、点反転）、または一つの画素列に印加されるデータ信号の極性が互いに異なるとしてもよい（例：列反転、点反転）。

以下、図３乃至６を参照して、信号変換部６５０及びデータ駆動部５００の構造及び動作についてより詳細に説明する。

図３は本発明の一実施形態による信号変換部６５０のブロック図であり、図４は図１に示した液晶表示装置のデータ駆動部の一例を示すブロック図である。図５は本発明の一実施形態による液晶表示装置の駆動信号を示すタイミング図であり、図６は図５に示した駆動信号のうちのデータ駆動部に印加される制御信号を拡大して示したタイミング図である。

本発明の一実施形態による信号変換部６５０は、入力バッファ６５１と、これに接続されているデータストリーム変換部（ｄａｔａｓｔｒｅａｍｃｈａｎｇｅｒ）６５３とを含み、データストリーム変換部６５３は、データイネーブル信号変換部６５５と、デュアルポートラム（ｄｕａｌｐｏｒｔｒａｍ）を含む。

データ駆動部５００は図４に示すデータ駆動ＩＣ５４０を少なくとも一つ含み、データ駆動ＩＣ５４０は、順次に接続されているシフトレジスタ５４１、ラッチ５４３、デジタル-アナログ変換器５４５、及びバッファ５４７を含む。

本発明の一実施形態による液晶表示装置は、正規映像を第１画素行から下に一つの画素行ずつ順次に表示し、Ｍ個の画素行に正規映像を表示した以降にインパルス映像を所定時間内でｋ番目画素行からＮ個の画素行に同時に表示する。これを１フレームの間に繰り返せば、Ｎ個の画素行の幅を有するインパルス映像帯（ｂａｎｄ）が回転するように見える。以下にこれについて詳細に説明し、Ｍ及びＮが３である場合を一例として説明する。

信号制御部６００の信号変換部６５０は、データイネーブル信号ＤＥと入力映像信号Ｒ、Ｇ、Ｂを処理して、変形されたデータイネーブル信号ＭＤＥ及び映像データＤＡＴを送信する。

入力バッファ６５１は、一つの画素行に対応するデータＲ、Ｇ、Ｂ及びデータイネーブル信号ＤＥを記憶してデータ変換部６５３に送信し、一つの行のデータを記憶するラインメモリ（ｌｉｎｅｍｅｍｏｒｙ）でもよい。

データ変換部６５３のＤＥ変換部６５５は入力バッファ６５１からデータイネーブル信号ＩＤＥを受信し、デュアルポートラム６５７は入力バッファ６５１から映像データＩＤＡＴを受信する。

ＤＥ変換部６５５は、一つの画素行に対応する入力データイネーブル信号ＩＤＥの全体的な長さを分析し、特にブランク区間ＴＯの長さを把握した後にデータイネーブル信号ＩＤＥを変形し、変形されたデータイネーブル信号ＭＤＥをデュアルポートＲＡＭ６５７とデータ駆動ＩＣ５４０に各々出力する。
デュアルポートＲＡＭ６５７は、書込み（ｗｒｉｔｅ）と読出し（ｒｅａｄ）を同時に行うことができるＲＡＭであって、読出し及び書込み動作はデータイネーブル信号ＤＥによって行われる。このとき、書込みは入力データイネーブル信号ＩＤＥによって行われ、読出しは変形されたデータイネーブル信号ＭＤＥによって行われる。

これによって、映像データＤＡＴの一部は、変形されたデータイネーブル信号ＭＤＥにしたがって入力映像データＩＤＡＴに比べて所定時間ほど遅延する。例えば、時間Ｔｔの間に二つの映像データＤ４、Ｄ５は、入力映像データＩＤＡＴのブランク期間ＴＯより遅延したブランク期間ＴＢ１を経た後に出力される。しかし、映像データＤ６については遅延しないため、全体的な時間Ｔｔは、入力データイネーブル信号ＩＤＥと変形されたデータイネーブル信号ＭＤＥにおいて同一である。つまり、所定個数の画素行データを一群（ａｐａｃｋｅｔ）として遅延が行われる場合、その一群の最後のデータは遅延させずに、最後のデータの前のデータを遅延させることにより、ブランク期間ＴＢ１を確保する。

また、前述したように、三個の画素行の映像データＤ４、Ｄ５、Ｄ６とブランク期間を合わせた全時間Ｔｔは、入力データイネーブル信号ＩＤＥと出力データイネーブル信号ＭＤＥにおいて全て同一であるので、ブランク期間ＴＢ１の長さは３ＴＯ−２ＴＢ２と見ることができる。

このように出力された映像データＤＡＴはデータ駆動ＩＣ５４０に入力される。

データ駆動ＩＣ５４０のシフトレジスタ５４１は、水平同期開始信号ＳＴＨの印加を受けると、データクロック信号ＨＣＬＫによって入力された映像データＤＡＴを順次にシフトさせてラッチ５４３に伝達する。データ駆動部５００が複数のデータ駆動ＩＣ５４０を含む場合、シフトレジスタ５４１は、シフトレジスタ５４１が保持している映像データＤＡＴを全てシフトさせた後に、シフトクロック信号ＳＣを隣接するデータ駆動ＩＣのシフトレジスタに送信する。

ラッチ５４３は第１及び第２ラッチ（図示せず）を含む。第１ラッチはシフトレジスタ５４１から映像データＤＡＴを順次に受信して記憶し、第２ラッチはロード信号ＴＰの立ち上がりエッジ（ｒｉｓｉｎｇｅｄｇｅ）で第１ラッチから映像データＤＡＴを同時に受信して記憶し、ロード信号ＴＰの立下りエッジ（ｆａｌｌｉｎｇｅｄｇｅ）でこれをデジタル-アナログ変換器５４５に送信する。

ここで、ロード信号ＴＰのハイ期間Ｔ４は、ブランク期間ＴＢ２と同一である時間Ｔ２と、水平同期開始信号ＳＴＨの立ち上がりエッジとロード信号ＴＰの立下りエッジの間の時間Ｔ３とを含む。このとき、時間Ｔ４は製品の仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）が許す限り最小とすることが望ましい。これは、液晶表示装置がＣＲＴとは異なって電子銃を使用することでないため、前述したブランク期間ＴＢ２とロード信号ＴＰのハイ期間Ｔ４を最小と設定しても差し支えない。但し、映像標準がＣＲＴを基準とするので、これに対する最小限の仕様を合わせればよい。

デジタル-アナログ変換器５４５は、ラッチ５４３からのデジタル映像データＤＡＴをアナログデータ電圧に変換してバッファ５４７に送信する。データ電圧は、極性信号ＰＯＬによって共通電圧Ｖｃｏｍに対して正の値を有するか、または負の値を有する。

バッファ５４７は、デジタル-アナログ変換器５４５からのデータ電圧を出力端子Ｙ_１−Ｙ_ｒを通じて送信する。隣接する出力端子Ｙ_１−Ｙ_ｒを通じて出力されるデータ電圧の極性は互いに異なる。出力端子Ｙ_１−Ｙ_ｒは当該データ線Ｄ_１−Ｄ_ｍに接続される。

このとき、映像データＤＡＴは、ロード信号ＴＰの立下りエッジで第２ラッチ、デジタル‐アナログ変換器５４５及びバッファ５４７を経て、図示したようにデータ線Ｄ_１−Ｄ_ｍに出力される。ここで、映像データＤ０は直前フレームの最後の画素行の映像データであるか、または任意の電圧でもよい。

一方、データ駆動ＩＣ５４０は、ブランク期間ＴＢ１、ＴＢ２内でロード信号ＴＰがハイレベルに変わると、全ての出力端子Ｙ_１−Ｙ_ｒを内部で互いに接続させる。全ての出力端子Ｙ_１−Ｙ_ｒが接続されると、当該データ線に印加されていた正極性及び負極性のデータ線電圧Ｖｄａｔが互いに接続され、全ての出力端子Ｙ_１−Ｙ_ｒには正極性と負極性のデータ線電圧Ｖｄａｔの中間値であるほぼ共通電圧Ｖｃｏｍのレベルを有する電荷共有電圧（ｃｈａｒｇｅｓｈａｒｉｎｇｖｏｌｔａｇｅ）が、図５に示すように、かかるようになる。そして、このような状態でロード信号ＴＰが再びローレベルに変わると、ラッチ５４３に記憶されている映像データＤＡＴをデータ電圧に変換して出力端子Ｙ_１−Ｙ_ｒに送信する。

このとき、特にブランク期間ＴＢ３に生成される電荷共有電圧はインパルス電圧（ｉｍｐｕｌｓｉｖｅｖｏｌｔａｇｅ）として用いられ、このようなインパルス電圧は正規映像データＤＡＴが印加された後、ブランク期間ＴＢ１で複数の画素行に印加される。つまり、１フレーム内で、ゲート駆動部４００は、ゲートオン電圧Ｖｏｎを順次に生成して正規映像データＤＡＴを画素ＰＸに印加する一方、複数のゲートオン電圧Ｖｏｎを同時に生成してインパルス電圧を画素ＰＸに印加する。これについて図７と先の図５及び図６を参照してより詳細に説明する。

図７は本発明の一実施形態によるゲート駆動部４００のタイミング図である。

図７には、前述したゲート制御信号ＣＯＮＴ、つまり、走査開始を指示する走査開始信号ＳＴＶ、ゲートオン電圧Ｖｏｎの出力時期を制御する少なくとも一つのゲートクロック信号ＣＰＶ、及びゲートオン電圧Ｖｏｎの持続時間を限定する少なくとも一つの出力イネーブル信号ＯＥＮ、ＯＥＩ、そしてゲート線Ｇ_１−Ｇ_ｎのうちの第１乃至第６ゲート線Ｇ_１−Ｇ_６が示されており、各部分の突出部はゲートオン電圧Ｖｏｎを示す。

ゲートクロック信号ＣＰＶは、周期が１Ｈである２つと、２Ｈである１つが繰り返され、ゲートオン電圧Ｖｏｎはゲートクロック信号ＣＰＶに合せて生成される。

走査開始信号ＳＴＶは、正規映像データ用信号Ｐ１とインパルスデータ用信号Ｐ２とを合せて全て２つがゲート駆動部４００に入力される。特に、インパルスデータ用Ｐ２信号は３つのゲート線にゲートオン信号Ｖｏｎが一度に出力されるように十分な長さを持たせるようにする。例えば、図７にはインパルスデータ用信号Ｐ２のハイ期間の長さは４Ｈを有し、４つの画素行の映像データを一群として遅延させる場合には５Ｈの長さを有する。

正規映像データ用出力イネーブル信号ＯＥＮとインパルス電圧用出力イネーブル信号ＯＥＩは、各々正規映像データ用ゲートオン電圧Ｖｏｎとインパルス電圧用ゲートオン電圧Ｖｏｎの持続時間を限定する。この時、図７に示すように、２つの信号ＯＥＮ、ＯＥＩがハイであるときには２つのゲートオン電圧Ｖｏｎは各々ローを維持し、反対に２つの信号ＯＥＮ、ＯＥＩがローであるときには２つのゲートオン電圧Ｖｏｎは各々ハイを維持する。

これによって、ゲート駆動部４００においてハイ期間の幅が４Ｈであるゲートオン電圧Ｖｏｎが出力されても、出力イネーブル信号ＯＥＩによってその幅だけ減少したゲートオン電圧Ｖｏｎが出力される。このように生成されたインパルス電圧用ゲートオン電圧Ｖｏｎが図５に示したゲート線Ｇ_ｋ−Ｇ_ｋ＋２に印加されれば、インパルス電圧Ｉが当該画素Ｑに印加される。同様に、図７における第３及び第６ゲート線Ｇ_３、Ｇ_６に印加された正規映像データ用ゲートオン電圧Ｖｏｎも、出力イネーブル信号ＯＥＮによってハイ期間の幅が限定されて出力されたことを示す。

従って、ゲート駆動部４００がｋ番目ゲート線Ｇ_ｋから（ｋ＋２）番目ゲート線Ｇ_ｋ＋２にゲートオン電圧Ｖｏｎを同時に印加してこれらに接続されているスイッチング素子Ｑをターンオンさせれば、電荷共有電圧が当該画素ＰＸに印加されてインパルス映像を表示する。このようなインパルス映像は、液晶表示装置がノーマリーブラック（ｎｏｒｍａｌｌｙｂｌａｃｋ）である場合には横線の黒帯（ｂｌａｃｋｂａｎｄ）として現れる。

まとめれば、信号制御部６００は所定数の画素行の映像データを一群とし、その群の最後のデータを除いた残り映像データを遅延させて十分なブランク区間ＴＢ１を確保し、データ駆動部５００はこのブランク区間ＴＢ１に電荷共有電圧をインパルス電圧として所定数の画素行に印加してインパルス映像を表示する。

以上、本発明の望ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるわけではなく、添付した請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

本発明の一実施形態による液晶表示装置のブロック図である。本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。図１に示した液晶表示装置の信号変換部を示したブロック図である。図１に示した液晶表示装置のデータ駆動部の一例を示したブロック図である。本発明の一実施形態による液晶表示装置の駆動信号を示したタイミング図である。図５に示した駆動信号のうちのデータ駆動部に印加される制御信号を拡大して示したタイミング図である。図５に示したゲート信号とゲート駆動部に入力される制御信号を示したタイミング図である。

符号の説明

３液晶層
１００下部表示板
１９１画素電極
２００上部表示板
２３０カラーフィルタ
２７０共通電極
３００液晶表示パネルアッセンブリ
４００ゲート駆動部
５００データ駆動部
５４０データ駆動ＩＣ
６００信号制御部
６５０信号変換部
６５１入力バッファ
６５３データ変換部
６５５ＤＥ変換部
６５７デュアルポートラム
８００階調電圧生成部
Ｒ、Ｇ、Ｂ入力映像データ
ＤＥデータイネーブル信号
ＩＤＥ入力データイネーブル信号
ＭＤＥ変形データイネーブル信号
ＭＣＬＫメインクロック
Ｈｓｙｎｃ水平同期信号
Ｖｓｙｎｃ垂直同期信号
ＣＯＮＴ１ゲート制御信号
ＣＯＮＴ２データ制御信号
ＤＡＴデジタル映像信号
Ｃｌｃ液晶キャパシタ
Ｃｓｔストレージキャパシタ
Ｑスイッチング素子

Claims

行列状に配列されている複数の画素と、
前記画素に接続されているデータ線及びゲート線と、
外部からの映像データと複数の制御信号とを処理して送信する信号制御部と、
前記信号制御部に接続されて、前記映像データに対応するデータ電圧を前記データ線に出力する複数の出力端子を有する少なくとも一つのデータ駆動ＩＣを含むデータ駆動部と
を含み、
前記信号制御部は、
前記映像データと前記複数の制御信号のうちの第１データイネーブル信号とを受信して、一つの画素行に対応する映像データと一つの画素行に対応するパルスを含む第２データイネーブル信号とを生成して順次出力する第１メモリと、
前記第２データイネーブル信号を受信して変形することにより第３データイネーブル信号を生成して出力する変換部と、
前記一つの画素行に対応する映像データ、前記第２データイネーブル信号及び前記第３データイネーブル信号を受信し、前記第２データイネーブル信号に応じて前記一つの画素行に対応する映像データを順次受信すると同時に、前記第３データイネーブル信号に応じて前記一つの画素行に対応する映像データを少なくともＭ個（Ｍは２以上の整数）含む前記Ｍ個の画素行に対応する映像データをそれぞれ含む複数の映像データ集合に分けて前記データ駆動部に出力する第２メモリと、を含み、
前記第３データイネーブル信号は、前記複数の映像データ集合の各映像データ集合における前記少なくともＭ個の映像データをデータ駆動部に出力するタイミングを制御するパルスを含み、前記各映像データ集合における前記少なくともＭ個の画素行の映像データのうちの最後の映像データを除いた残り映像データのパルスのタイミングが対応する前記第２データイネーブル信号のパルスのタイミングよりも所定時間遅延されており、
前記データ駆動ＩＣの複数の出力端子のうち隣接する出力端子から出力される前記データ電圧の極性は、互いに異なっており、
前記データ駆動部は、所定の映像データ集合における最後の映像データの出力と次の映像データ集合における最初の映像データの出力との間に前記データ駆動ＩＣの全ての出力端子を互いに接続させることにより生成される電荷共有電圧をインパルス電圧としてＮ個（Ｎは１以上の整数）の画素行における各画素に接続されたデータ線に出力することを特徴とする液晶表示装置。
前記映像データを前記データ線に出力する時間を定義する第１ゲートオン電圧及び前記インパルス電圧を前記Ｎ個の画素行における各画素に接続されたデータ線に出力する期間を定義する第２ゲートオン電圧を生成して前記ゲート線に印加するゲート駆動部をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
前記ゲート駆動部は、前記第１ゲートオン電圧を前記ゲート線に順次に印加した後、前記第２ゲートオン電圧を前記所定の映像データ集合における最後の映像データの出力と次の映像データ集合における最初の映像データの出力との間に前記ゲート線を除いた複数のゲート線に同時に印加することを特徴とする請求項２に記載の液晶表示装置。
前記所定の映像データ集合の最後の映像データの出力と次の映像データ集合の最初の映像データの出力との間を第１ブランク期間とするとき、
前記映像データ集合は、前記第１ブランク期間と前記映像データ集合における各映像データの出力間に位置する第２ブランク期間を含むことを特徴とする請求項３に記載の液晶表示装置。
前記第１ブランク期間は前記第２ブランク期間より大きいことを特徴とする請求項４に記載の液晶表示装置。
前記第２メモリに順次に受信される前記少なくともＭ個の画素行に対応する映像データの各前記一つの画素行に対応する映像データの間には第３ブランク期間が位置し、
前記少なくともＭ個の画素行に対応する映像データと前記少なくともＭ個の画素行に対応する映像データの前記各一つの画素行に対応する映像データの間における前記第３ブランク期間との全体の長さは、前記第１ブランク期間と前記第２ブランク期間とを含む一つの前記映像データ集合の長さと同一であることを特徴とする請求項５に記載の液晶表示装置。
行列状に配列されている複数の画素、前記画素に接続されているデータ線及びゲート線と、外部からの映像データと複数の制御信号とを受信し処理して送信する信号制御部と、前記信号制御部に接続されて、前記映像データに対応するデータ電圧を前記データ線に出力する複数の出力端子を有する少なくともひとつのデータ駆動ＩＣを含むデータ駆動部と、を含む液晶表示装置の駆動方法において、
前記映像データと前記複数の制御信号のうちの第１データイネーブル信号とから一つの画素行に対応する映像データと一つの画素行に対応するパルスを含む第２データイネーブル信号とを生成し、
前記第２データイネーブル信号を変形することにより第３データイネーブル信号を生成し、
前記一つの画素行に対応する映像データ、前記第２データイネーブル信号及び前記第３データイネーブル信号を受信し、前記第２データイネーブル信号に応じて前記一つの画素行に対応する映像データを順次受信すると同時に、前記第３データイネーブル信号に応じて前記一つの画素行に対応する映像データを少なくともＭ個（Ｍは２以上の整数）含む前記Ｍ個の画素行に対応する映像データをそれぞれ含む複数の映像データ集合に分けて前記データ駆動部に出力し、
所定の映像データ集合における最後の映像データの出力と次の映像データ集合における最初の映像データの出力との間に前記データ駆動ＩＣの複数の出力端子を互いに接続することにより、前記複数の出力端子のうち隣接する出力端子から出力される極性が互いに異なるデータ電圧から生成した電荷共有電圧をインパルス電圧としてＮ個（Ｎは１以上の整数）の画素行における各画素に接続されたデータ線に出力すること、
を含み、
前記第３データイネーブル信号は、前記複数の映像データ集合の各映像データ集合における前記少なくともＭ個の映像データをデータ駆動部に出力するタイミングを制御するパルスを含み、前記各映像データ集合における前記少なくともＭ個の画素行の映像データのうちの最後の映像データを除いた残り映像データのパルスのタイミングが対応する前記第２データイネーブル信号のパルスのタイミングよりも所定時間遅延されていることを特徴とする液晶表示装置の駆動方法。