KR20170014036A - 반도체 장치 - Google Patents

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KR20170014036A
KR20170014036A KR1020150106401A KR20150106401A KR20170014036A KR 20170014036 A KR20170014036 A KR 20170014036A KR 1020150106401 A KR1020150106401 A KR 1020150106401A KR 20150106401 A KR20150106401 A KR 20150106401A KR 20170014036 A KR20170014036 A KR 20170014036A
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박광철
윤장근
정원봉
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 배치되며, 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 적층 구조물을 관통하여 기판에 수직하게 연장되며 채널 영역들이 배치되는 채널홀들, 및 기판 상에서 적층 구조물의 하부에 위치하며, 채널 영역들이 채널홀들로부터 수평하게 연장된 영역을 포함하는 수평부를 포함한다. 수평부는 각각의 채널홀들을 둘러싸며, 적어도 일부의 채널홀들 사이에서 서로 연결된다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하여 상기 기판에 수직하게 연장되며 채널 영역들이 배치되는 채널홀들, 및 상기 기판 상에서 상기 적층 구조물의 하부에 위치하며, 상기 채널 영역들이 상기 채널홀들로부터 수평하게 연장된 영역을 포함하는 수평부를 포함하고, 상기 수평부는 각각의 채널홀들을 둘러싸며, 적어도 일부의 상기 채널홀들 사이에서 서로 연결될 수 있다.
일 예로, 상기 수평부는 일 방향으로 나란히 배치되는 상기 채널홀들 사이에서 서로 연결될 수 있다.
일 예로, 상기 수평부는 각각의 상기 채널홀들을 둘러싸는 원형의 영역들을 가지며 상기 원형의 영역들 일부에서 서로 연결될 수 있다.
일 예로, 상기 수평부 사이의 공간을 매립하도록 상기 수평부와 수평하게 배치되는 수평 충전층을 더 포함할 수 있다.
일 예로, 상기 수평 충전층은 상기 수평부에 의해 둘러싸인 고립된 영역을 포함할 수 있다.
일 예로, 상기 채널 영역들을 따라 상기 기판에 수직하게 연장되며, 각각의 상기 채널 영역들과 상기 게이트 전극들의 사이에 배치되는 게이트 유전층들을 더 포함하고, 상기 수평부는 상기 게이트 유전층들이 수평하게 연장된 영역들을 포함할 수 있다.
일 예로, 상기 수평부에서, 상기 게이트 유전층들은 상기 채널 영역들의 측면을 덮지 않도록 상기 채널 영역들의 상면 및 하면에만 배치될 수 있다.
일 예로, 상기 채널 영역들의 하면은 상기 게이트 유전층들에 의해 상기 기판과 분리될 수 있다.
일 예로, 상기 수평부는 상기 기판의 상면에 수직한 방향에서 서로 이격되어 배치되는 적어도 2 개의 층들로 이루어질 수 있다.
일 예로, 상기 수평부와 상기 기판의 사이에 배치되는 하부 층간 절연층을 더 포함할 수 있다.
일 예로, 상기 채널홀들은 상기 수평부를 관통하고 상기 기판의 일부를 리세스하도록 연장될 수 있다.
일 예로, 상기 채널홀들 사이에 소정 간격으로 배치되며, 상기 수평부 및 상기 기판 중 적어도 하나와 연결되는 콘택 라인들을 더 포함할 수 있다.
일 예로, 상기 콘택 라인들은 상기 수평부와 전기적으로 연결될 수 있다.
일 예로, 상기 콘택 라인들은, 상하로 배치되며 서로 다른 도전형의 불순물을 각각 포함하는 제1 및 제2 불순물 영역들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하며 상기 기판에 수직하게 연장되는 채널홀들, 상기 기판과 상기 적층 구조물의 사이에서, 각각의 채널홀들을 둘러싸며, 적어도 일부의 상기 채널홀들 사이에서 서로 연결되는 수평부, 및 상기 수평부 사이의 공간을 매립하도록 상기 수평부와 수평하게 배치되는 수평 충전층을 포함할 수 있다.
게이트 전극의 적층 구조물 하부에, 채널홀들 사이에서 서로 연결되는 수평부를 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도이다.
도 4는 도 3의 X-X'를 따라 절단한 단면을 도시하는 단면도이다.
도 5는 도 3 및 도 4에서, 수평부를 포함하는 일부 구성만을 도시하는 부분 절단 사시도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 수평부를 설명하기 위한 단면도들이다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도이다.
도 10은 도 9의 X-X'를 따라 절단한 단면을 도시하는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도이다.
도 12는 도 11의 X-X'를 따라 절단한 단면을 도시하는 단면도이다.
도 13a 및 도 13b는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도들이다.
도 14a 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 24a 내지 도 28b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 29a 내지 도 34b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 35는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 36은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 37은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도이며, 도 4는 도 3의 X-X'를 따라 절단한 단면을 도시하는 단면도이다. 도 5는 도 3 및 도 4에서, 수평부를 포함하는 일부 구성만을 도시하는 부분 절단 사시도이다.
도 3 내지 도 5를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 복수의 채널 영역들(150)이 내부에 배치되는 채널홀들(CH), 기판(101) 상에 배치되며 채널 영역(150)이 수평하게 연장된 영역을 포함하는 수평부(SP), 수평부(SP) 외측의 수평 충전층(170), 및 채널 영역들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다.
또한, 반도체 장치(100)는 게이트 유전층(140), 채널 패드(160), 콘택 라인(180) 및 도전층(190)을 더 포함할 수 있다. 도 3 및 도 4에서는 상부의 배선 구조, 예를 들어 비트 라인(BL1~BLm)(도 2 참조)과 같은 일부 구성 요소들은 생략하고 도시되었다. 또한, 도 3에서는 도 4에 도시된 구성 요소들 중, 층간 절연층(120)과 같은 일부 구성 요소를 제외하고 도시하였다.
반도체 장치(100)에서, 각각의 채널 영역(150)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(150)이 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀(CH) 내에 배치될 수 있다. 채널 영역(150)은 내부의 제1 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(150)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(150)은 도 3에 도시된 채널홀(CH)의 배열을 따라 기판(101)의 상에 행과 열을 이루면서 서로 이격되어 배치되고, x 방향을 따라 서로 쉬프트되도록 배치될 수 있다. 즉, 채널 영역(150)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 다만, 채널 영역(150)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다.
채널 영역(150)은 하면에서 게이트 유전층(140)에 의해 기판(101)과 분리 및 절연될 수 있다. 채널 영역(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-137: 130)이 채널 영역(150) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)은 4개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향에서 일직선 상에 배치되는 인접한 메모리 셀 스트링들은 별도의 배선 구조에 의해 서로 다른 비트 라인(BL1~BLm)에 각각 연결될 수 있다. 예시적인 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)과 동일하거나 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(140)은 채널홀(CH) 내에서 게이트 전극들(130)과 채널 영역(150)의 사이에 배치될 수 있다. 게이트 유전층(140)은 채널 영역(150)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(140)은 채널홀(CH)의 하면을 덮을 수 있다.
게이트 유전층(140)은 채널 영역(150)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 또한, 일부 실시예들에서, 게이트 유전층(140)을 이루는 상기 층들 중 적어도 하나의 층, 예를 들어, 상기 블록킹층은 상기 채널 영역(150)을 따라 수직하게 연장되지 않고, 게이트 전극(130)의 상면 및 하면을 따라 연장될 수도 있다.
상기 터널링층은 F-N 터널링 방식으로 전하를 상기 전하 저장층으로 터널링시킬 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 상기 전하 저장층은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 상기 전하 저장층이 전하 트랩층인 경우, 상기 전하 저장층은 실리콘 질화물로 이루어질 수 있다.
상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
수평부(SP) 및 수평 충전층(170)은 기판(101) 상에서 하부의 층간 절연층들(121, 122) 사이에 배치될 수 있다. 도 5에 도시된 것과 같이, 수평부(SP) 및 수평 충전층(170)은 게이트 전극들(130)을 포함하는 적층 구조물(ST)의 하부에 배치될 수 있다.
수평부(SP)는 채널홀들(CH)과 연결되며, 기판(101)의 상면에 평행한 층으로 배치되어 일부 채널홀들(CH) 사이에서 연결된 구조를 가질 수 있다. 도 3에 도시된 것과 같이, 수평부(SP)는 일 방향으로 나란히 배치되는 채널홀들(CH) 사이에서 서로 연결될 수 있으나, 이에 한정되지는 않는다.
수평부(SP)는 도 3에 도시된 것과 같이, 채널 영역(150)이 배치되는 채널홀들(CH) 각각을 둘러싸는 원형의 형상을 가지며 일부 채널홀들(CH)의 사이에서 서로 연결된 구조를 가질 수 있다. 일 방향으로 인접하는 채널홀들(CH)은 수평부(SP)가 서로 연결된 방향을 따라 제1 거리(D1)만큼 이격되어 배치되고, 수평부(SP)가 서로 연결되지 않은 방향을 따라 제1 거리(D1)보다 큰 제2 거리(D20)만큼 이격되어 배치될 수 있다.
수평부(SP)는 게이트 유전층(140) 및 채널 영역(150)의 일부로 이루어질 수 있다. 즉, 수평부(SP)는 게이트 유전층(140) 및 채널 영역(150)이 채널홀(CH)로부터 수평 방향으로 연장되는 영역들에 의해 이루어질 수 있다. 수평부(SP)에서, 채널 영역(150)의 상면 및 하면에는 게이트 유전층(140)이 배치될 수 있으며, 수평부(SP)의 측면에서는 게이트 유전층(140)이 채널 영역(150)을 덮지 않을 수 있다. 이에 따라, 수평부(SP)의 측면에서 채널 영역(150)은 수평 충전층(170)과 접촉되어 연결될 수 있다.
수평 충전층(170)은 수평부(SP) 사이의 공간을 매립하며, 수평부(SP)와 수평하게 배치될 수 있다. 즉, 도 5에 도시된 것과 같이 수평 충전층(170)은 수평부(SP)와 함께 기판(101)의 상면에 평행한 하나의 층을 형성할 수 있다.
수평 충전층(170)은 서로 인접한 도전층들(190)의 사이에서, 수평부(SP)의 측면을 둘러싸도록 배치될 수 있다. 일 실시예에서, 수평 충전층(170)은 서로 연결되어 하나의 층을 이룰 수 있다. 예를 들어, y 방향을 따라 도시되지 않은 영역에서, 수평 충전층(170)은 하나로 연결될 수 있다.
수평 충전층(170)은 도전성 물질, 예를 들어, 반도체 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
메모리 셀 스트링의 상단에서, 채널 패드(160)가 제1 절연층(162)의 상면을 덮고 채널 영역(150)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(160)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드(160)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 채널 패드(160)는 콘택 플러그 등에 의해 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다.
콘택 라인(180)은 채널 영역들(150)의 사이에서 기판(101) 상에 위치할 수 있다. 도전층(190)은 콘택 라인(180)의 상부에 위치할 수 있으며, 제2 절연층(164)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 도전층(190)은 높은 종횡비로 인하여, 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수도 있다. 콘택 라인(180) 및 도전층(190)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있다. 콘택 라인(180) 및 도전층(190)은, x 방향에서 채널 영역들(150)의 2열 내지 4열마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다.
콘택 라인(180)은 상하로 배치되는 제1 및 제2 불순물 영역들(182, 184)을 포함할 수 있다. 제1 및 제2 불순물 영역들(182, 184)은 서로 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 불순물 영역(182)은 기판(101)과 다른 도전형의 불순물을 포함할 수 있고, 제2 불순물 영역(184)은 기판(101)과 동일한 도전형의 불순물을 기판(101)보다 고농도로 포함할 수 있다. 반도체 장치(100)의 구동 시, 제1 불순물 영역(182) 및 수평 충전층(170)을 통해 채널 영역(150)과 도전층(190)의 사이에서 전자가 이동할 수 있으며, 제2 불순물 영역(184) 및 수평 충전층(170)을 통해 채널 영역(150)과 기판(101) 사이에서 정공이 이동할 수 있다. 이 경우, 제1 및 제2 불순물 영역들(182, 184)은 도시되지 않은 영역에서 서로 다른 배선으로 연결될 수도 있다. 다만, 콘택 라인(180)의 구조 및 기능은 이에 한정되지 않으며, 반도체 장치(100) 내에서도 영역에 따라 다른 구조를 가질 수도 있다. 일 실시예에서, 콘택 라인(180)은 도 2의 공통 소스 라인(CSL)을 이룰 수 있으며, 하나의 불순물 영역으로만 이루어질 수 있다.
콘택 라인(180)은 예를 들어, 반도체 물질로 이루어질 수 있으며, 도전층(190)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 수평부를 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 6a를 참조하면, 채널홀(CH) 및 수평부(SPa)의 게이트 유전층(140), 채널 영역(150), 제1 절연층(162), 및 수평 충전층(170)이 도시된다.
본 실시예의 수평부(SPa)는 도 4의 실시예에서와 달리, 제1 절연층(162)을 더 포함할 수 있다. 즉, 수평부(SPa)는 게이트 유전층(140), 채널 영역(150) 및 채널 영역(150) 사이의 제1 절연층(162)으로 이루어질 수 있다. 이러한 구조는, 수평부(SPa)의 두께가 상대적으로 크거나 채널 영역(150)의 두께가 상대적으로 작은 경우, 채널 영역(150)이 수평부(SPa) 내에서 게이트 유전층(140) 상에 균일하게 증착되어 상부 및 하부의 채널 영역(150)이 분리되어 형성되고, 그 사이에 제1 절연층(162)이 충전됨으로써 형성될 수 있다.
도 6b를 참조하면, 채널홀(CHa) 및 수평부(SP)의 게이트 유전층(140), 채널 영역(150), 제1 절연층(162), 및 수평 충전층(170)이 도시된다.
본 실시예의 채널홀(CHa)은 도 4 및 도 6a의 실시예들에서와 달리, 기판(101)까지 연장되지 않고 최하단의 층간 절연층(121) 상으로만 연장될 수 있다. 이에 따라, 채널홀(CHa)의 하면 및 수평부(SP)의 하면이 공면을 이루면서 수평하게 연장될 수 있다. 일부 실시예들에서, 채널홀(CHa)은 최하단의 층간 절연층(121)의 일부로 연장될 수도 있다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7을 참조하면, 반도체 장치(100a)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(150), 기판(101) 상에 채널 영역(150)과 연결되도록 배치되는 수평부(SPb), 수평부(SPb) 외측의 수평 충전층(170a), 및 채널 영역들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120a) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100a)는 게이트 유전층(140), 채널 패드(160), 콘택 라인(180) 및 도전층(190)을 더 포함할 수 있다.
본 실시예의 수평부(SPb)는 기판(101)의 상면에 수직한 방향으로 이격되어 배치되는 제1 및 제2 수평부들(SPb1, SPb2)을 포함할 수 있다. 이에 따라, 수평 충전층(170a)은 각각 제1 및 제2 수평부들(SPb1, SPb2)의 외측에 배치되는 제1 및 제2 수평 충전층(172, 174)을 포함할 수 있다. 제1 및 제2 수평부들(SPb1, SPb2)의 사이에는 층간 절연층(121b)이 배치될 수 있다. 제1 및 제2 수평부들(SPb1, SPb2)의 사이에서 게이트 유전층(140) 및 채널 영역(150)이 상하로 연결될 수 있다.
본 실시예에서, 채널홀(CHa)은 최하부의 층간 절연층(121a) 상으로만 연장되는 것으로 도시되었으나, 일부 실시예들에서는 도 4의 실시예에서와 같이 기판(101)을 리세스하도록 연장되거나, 기판(101) 상으로 연장될 수도 있을 것이다.
제1 및 제2 수평부들(SPb1, SPb2)은 각각 콘택 라인(180)의 제1 및 제2 불순물 영역(182, 184)과 연결될 수 있다. 이에 의해, 하부의 제1 수평부(SPb1)를 통해서 정공이 이동하고, 상부의 제2 수평부(SPb2)를 통해 전자가 이동할 수 있다. 다만, 콘택 라인(180)의 구조는 이에 한정되지는 않는다.
도 8을 참조하면, 반도체 장치(100b)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(150), 기판(101) 상에 채널 영역(150)과 연결되도록 배치되는 수평부(SPc), 수평부(SPc) 외측의 수평 충전층(170), 및 채널 영역들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120b) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100b)는 게이트 유전층(140), 채널 패드(160), 콘택 라인(180) 및 도전층(190)을 더 포함할 수 있다.
본 실시예의 수평부(SPc)는 도 4의 실시예에서와 달리, 층간 절연층(120b)의 상부가 아니라 기판(101) 상에 기판(101)과 접촉하도록 배치될 수 있다. 즉, 수평부(SPc)의 하부에 층간 절연층(120b)이 배치되지 않을 수 있다.
본 실시예에서, 채널홀(CHb)은 기판(101) 상으로만 연장되는 것으로 도시되었으나, 일부 실시예들에서는 도 4의 실시예에서와 같이 기판(101)을 리세스하도록 연장될 수도 있을 것이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도이며, 도 10은 도 9의 X-X'를 따라 절단한 단면을 도시하는 단면도이다.
도 9 및 도 10을 참조하면, 반도체 장치(100c)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(150a), 기판(101) 상에 채널 영역(150a)과 연결되도록 배치되는 수평부(SPd), 및 채널 영역들(150a)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100c)는 게이트 유전층(140), 채널 패드(160), 콘택 라인(180a) 및 도전층(190)을 더 포함할 수 있다.
본 실시예에서는, 먼저, 도 4의 실시예에서와 달리 채널홀(CH)의 하부에서 채널 영역(150a)이 기판(101)과 직접 연결될 수 있다. 즉, 채널 영역(150a)이 채널홀(CH)의 하면을 이룰 수 있다.
또한, 본 실시예에서는, 도 3 및 도 4에서 수평부(SP)의 외측에 배치되는 수평 충전층(170)이 생략될 수 있다. 따라서, 본 실시예에서는 수평부(SPd)가 콘택 라인(180a) 및 도전층(190)이 형성된 영역까지 연장된 형태를 가지며, 인접하는 콘택 라인들(180a) 및 도전층들(190) 사이에서 서로 연결된 하나의 층을 이룰 수 있다.
또한, 본 실시예에서 콘택 라인(180a)은 하나의 도전형의 불순물만을 포함하는 영역으로 형성될 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 콘택 라인(180a)은 생략될 수도 있으며, 이 경우, 기판(101)의 상부에 불순물 영역이 형성되고, 도전층(190)은 기판(101)의 상기 불순물 영역으로 연장되는 구조를 가질 수도 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도이며, 도 12는 도 11의 X-X'를 따라 절단한 단면을 도시하는 단면도이다.
도 11 및 도 12를 참조하면, 반도체 장치(100d)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(150), 기판(101) 상에 채널 영역(150)과 연결되도록 배치되는 수평부(SPe), 수평부(SPe) 외측의 수평 충전층(170b), 및 채널 영역들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100d)는 게이트 유전층(140), 채널 패드(160), 불순물 영역(103) 및 도전층(190a)을 더 포함할 수 있다.
본 실시예에서는, y 방향을 따라 배열되는 일 열의 채널홀(CHc)이 다른 채널홀(CH)보다 클 수 있다. 일 열의 채널홀(CHc)은 다른 채널홀들(CH)의 크기, 예를 들어 지름(D3)보다 큰 지름(D4)을 가질 수 있다. 또한, 일 열의 채널홀(CHc)은 하부에서 채널 영역(150)이 기판(101)과 직접 연결될 수 있으며, 다른 채널홀(CH)의 하부에서는 게이트 유전층(140)에 의해 채널 영역(150)이 기판(101)과 직접 연결되지 않을 수 있다. 이와 같은 채널홀(CHc)의 배치는 이에 한정되지는 않으며, 일부 실시예들에서, 채널홀(CHc)은 일 열로 배치되지 않고 소정 간격으로 배치될 수도 있다.
또한, 도 11에 도시된 것과 같이, 수평부(SPe)는 채널 영역들(150)을 둘러싸는 원형의 형상을 가지면서 서로 연결되어 하나의 층을 이룰 수 있다. 이에 따라, 수평 충전층(170b)은 인접하는 채널 영역들(150)의 사이에서 수평부(SPe)에 의해 둘러싸여 라운딩된 삼각형 형상의 고립된(isolated) 영역을 이룰 수 있다.
또한, 본 실시예에서 도 4의 콘택 라인(180)은 생략될 수 있으며, 기판(101)의 상부에 불순물 영역(103)이 위치하고, 도전층(190a)은 불순물 영역(103)으로 연장되는 구조를 가질 수 있다. 일 실시예에서, 도전층(190a)은 도 2의 공통 소스 라인(CSL)으로 기능할 수 있으며, 상대적으로 큰 채널홀들(CHc)은 기판(101)과의 콘택으로 기능할 수 있으나, 이에 한정되지는 않는다.
도 13a 및 도 13b는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 평면도들이다.
도 13a를 참조하면, 반도체 장치(100e)에서, 수평부(SPf)는 도 11의 실시예에서와 유사한 형태를 가지나 도 11에서와 달리, 도전층(190)이 배치되는 영역으로의 일 측까지 연장되도록 배치될 수 있다. 이에 따라, 수평 충전층(170c)은 채널 영역들(150)의 사이에서 수평부(SPf)에 의해 둘러싸여 고립된 영역으로만 형성될 수 있다.
도 13b를 참조하면, 반도체 장치(100f)에서, 채널홀(CH)의 배열에 따라, 도 13a의 실시예에서와 수평 충전층(170d)이 상이한 형상을 가질 수 있다. 도시된 것과 같이 채널홀(CH)의 배열이 달라지면서, 수평 충전층(170d)은 인접한 네 개의 채널 영역들(150) 사이에서 라운딩된 사각형 형상의 고립된 영역을 포함할 수 있다. 따라서, 수평 충전층(170d)은 인접한 세 개의 채널 영역들(150) 사이에서 형성되는 도 13a의 실시예에서와 상이한 형상을 갖게 될 수 있다.
일 실시예에서, 수평 충전층(170d)은 도 13a에서와 같이 도전층(190)이 배치되는 영역으로의 일 측까지 연장되도록 배치될 수 있다.
도 14a 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 14a 내지 도 23에서는, 도 3 및 도 4의 반도체 장치(100)의 제조 방법이 설명되며, 이에 대응되는 영역이 도시될 수 있다.
도 14a 내지 도 34b와 같은 이하의 반도체 장치의 제조 방법을 설명하기 위한 평면도들에서, 이해를 돕기 위하여 채널홀(CH)의 주위에 배치되는 제2 희생층들(110), 층간 절연층(120), 게이트 전극들(130) 등의 구성 요소들, 즉 수평부(SP)에 대응되는 영역의 상부의 구성 요소들은 생략하고 도시되었다.
도 14a 및 도 14b를 참조하면, 기판(101) 상에 제1 희생층(105)과 제2 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다. 후속 공정을 통해, 제1 희생층(105)은 수평부(SP) 및 수평 충전층(170)으로 교체되며, 제2 희생층들(110)은 게이트 전극(130)으로 교체될 수 있다.
먼저, 층간 절연층들(120) 및 제1 및 제2 희생층들(105, 110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 제1 및 제2 희생층들(105, 110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 제1 및 제2 희생층들(105, 110)은, 제1 및 제2 희생층들(105, 110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 제1 및 제2 희생층들(105, 110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 및 제2 희생층들(105, 110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 또한, 제1 희생층(105)은 제2 희생층들(110)과 식각 선택성을 갖는 물질로 선택될 수 있다. 예를 들어, 제1 희생층(105)은 다결정 실리콘이고, 제2 희생층들(110)은 실리콘 질화물일 수 있다.
도시된 바와 같이, 예시적인 실시예들에서 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(123, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(124-126)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 제1 및 제2 희생층들(105, 110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 제1 및 제2 희생층들(105, 110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
도 15a 및 도 15b를 참조하면, 수직 방향으로 기판(101)까지 연장되는 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 제1 및 제2 희생층들(105, 110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 서로 다른 종류의 막들을 포함한 적층 구조물을 식각하기 때문에, 채널홀들(CH)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 채널홀들(CH)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 채널홀들(CH)에 의해 기판(101)의 일부가 리세스될 수 있다.
일부 실시예들에서, 채널홀들(CH)은 기판(101)을 리세스하지 않도록 형성될 수 있으며, 이 경우, 채널홀들(CH)은 적어도 제1 희생층(105)이 노출되도록 제1 희생층(105)의 상면 또는 제1 희생층(105)의 내부까지 연장될 수 있다.
도 16a 및 도 16b를 참조하면, 채널홀들(CH)을 통해 제1 희생층(105)의 일부를 제거하여 제1 수평 터널부(LT1)를 형성할 수 있다.
제1 희생층(105)은 예를 들어, GPE(Gas Phase Etch)와 같은 건식 식각 공정에 의해 층간 절연층들(120) 및 제2 희생층들(110)을 잔존하게 하면서 선택적으로 제거될 수 있다. 또한, 공정 시간과 같은 공정 조건을 제어함으로써 채널홀(CH)로부터 소정 길이로 일부만 제거될 수 있다.
본 단계에서 제1 수평 터널부(LT1)가 형성됨으로써, 상부의 층간 절연층(120)과 제2 희생층들(110)의 적층 구조물은 잔존하는 제1 희생층(105)에 의해 지지될 수 있다.
도 17a 및 도 17b를 참조하면, 채널홀들(CH) 내에 게이트 유전층(140), 채널 영역(150), 제1 절연층(162) 및 채널 패드(160)를 형성할 수 있다.
게이트 유전층(140)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(140)은 전부 또는 일부 형성될 수 있으며, 채널홀(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(150)은 채널홀들(CH) 내에서 게이트 유전층(140) 상에 형성될 수 있다.
게이트 유전층(140)은 제1 수평 터널부(LT1)의 내부에도 균일하게 형성될 수 있으며, 채널 영역(150)은 제1 수평 터널부(LT1) 내의 빈 공간을 충전하도록 형성될 수 있다. 또는 채널 영역(150)은 도 6a의 실시예에서와 같이 제1 수평 터널부(LT1)을 충전하지 않고 제1 수평 터널부(LT1)의 내부에 게이트 유전층(140)을 따라 균일하게 형성될 수도 있다.
제1 절연층(162)은 채널홀들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(162)이 아닌 도전성 물질로 채널 영역(150) 사이를 매립할 수도 있다.
채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는 채널 영역(150)과 전기적으로 연결될 수 있으며, 후속 공정에서, 상부의 콘택 플러그 등을 통해 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다.
도 18a 및 도 18b을 참조하면, 제1 및 제2 희생층들(105, 110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제1 개구부(OP1)를 형성하고, 제1 개구부(OP1)를 통해 노출된 잔존하는 제1 희생층(105)을 제거할 수 있다.
제1 개구부(OP1)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(160) 상에 추가로 제2 절연층(166)을 형성하여, 채널 패드(160) 및 그 하부의 채널 영역(150) 등의 손상을 방지할 수 있다.
제1 개구부(OP1)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 제1 및 제2 희생층들(105, 110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제1 개구부(OP1)는 도 18a와 같이 일 방향으로 연장되는 트랜치 형태로 형성될 수 있다. 제1 개구부(OP1)는 채널 영역들(150)의 사이에서 기판(101)을 노출시킬 수 있다.
잔존하는 제1 희생층(105)은 GPE와 같은 식각 공정에 의해 선택적으로 제거될 수 있으며, 그에 따라 제2 수평 터널부(LT2)가 형성될 수 있다. 제2 수평 터널부(LT2)를 통해 게이트 유전층(140)의 측벽들이 노출될 수 있다.
도 19a 및 도 19b을 참조하면, 제2 수평 터널부(LT2)를 통해 노출된 게이트 유전층(140)을 제거할 수 있다.
게이트 유전층(140)은 습식 식각 또는 건식 식각을 통해 제거될 수 있다. 이에 의해 제2 수평 터널부(LT2)가 게이트 유전층(140)의 두께만큼 확장될 수 있다.
본 단계에 의해, 게이트 유전층(140) 및 채널 영역(150)을 포함하는 수평부(SP)가 최종적으로 형성될 수 있다. 본 단계에서, 수평부(SP)에 의해 상부의 층간 절연층(120)과 제2 희생층들(110)의 적층 구조물이 지지될 수 있다.
도 16a 및 도 16b을 참조하여 상술한 단계에서, 잔존하는 제1 희생층(105)의 면적과 수평부(SP)의 면적은 서로 반비례하는 관계를 가질 수 있다. 따라서, 잔존하는 제1 희생층(105)의 면적과 수평부(SP)의 면적을 적절하게 조절함으로써, 도 16a 및 도 16b을 참조하여 상술한 단계와 본 단계 모두에서 상부의 적층 구조물을 안정적으로 지지할 수 있게 된다. 예를 들어, 채널 영역들(150) 사이에서 수평부(SP)가 연결되는 영역에 의해, 본 단계에서 상기 적층 구조물이 안정적으로 지지될 수 있다.
도 20a 및 도 20b을 참조하면, 제2 수평 터널부(LT2)에 수평 충전층(170)을 형성할 수 있다.
수평 충전층(170)은 수평부(SP) 사이의 빈 공간들을 충전하여 수평부(SP)와 함께 기판(101)의 상면에 평행한 하나의 층을 이룰 수 있다.
수평 충전층(170)은 예를 들어, 다결정 실리콘일 수 있으며, 이 경우, 채널 영역(150)과 전기적으로 연결될 수 있다. 따라서, 채널홀(CH)의 하부에서 게이트 유전층(140)을 제거하지 않더라도 채널 영역(150)이 수평 충전층(170)을 통해 후속에서 형성되는 도전층(190) 및/또는 기판(101)과 전기적으로 연결될 수 있다.
도 21을 참조하면, 제2 개구부(OP2)를 형성하고, 제2 개구부(OP2)를 통해 노출된 제2 희생층들(110)을 제거할 수 있다. 제2 개구부(OP2)는 제1 개구부(OP1)와 동일한 위치에 동일하게 형성될 수 있다.
제2 개구부(OP2)를 형성함으로써, 상기 적층 구조물의 측벽에 일부 형성되었을 수 있는 수평 충전층(170) 물질이 제거될 수 있다. 제2 희생층들(110)은 층간 절연층(120) 및 수평 충전층(170)에 대하여 선택적으로 제거될 수 있다.
도 22를 참조하면, 제2 희생층들(110)이 제거된 영역에 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)을 형성한 후, 제2 개구부(OP2) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 도면에 도시하지는 않았으나, 층간 절연층(120)이 제2 개구부(OP2)를 향하여 게이트 전극(130)보다 돌출되도록 게이트 전극(130)이 형성될 수도 있다.
도 23을 참조하면, 제2 개구부(OP2) 내의 기판(101) 상에 콘택 라인(180)을 형성할 수 있다.
콘택 라인(180)은 예를 들어, 다결정 실리콘을 소정 높이로 형성한 후, 서로 다른 도전형의 불순물을 주입함으로써, 제1 및 제2 불순물 영역들(182, 184)을 포함하도록 형성될 수 있다. 일부 실시예들에서, 콘택 라인(180)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수도 있다.
다음으로, 도 4를 함께 참조하면, 제2 개구부(OP2)의 측벽에 제2 절연층(164)을 형성할 수 있다. 제2 절연층(164)은 절연 물질을 형성하고 콘택 라인(180)의 상면이 노출되도록 콘택 라인(180) 상에서 절연 물질을 제거함으로써 스페이서 형태로 제조될 수 있다. 일부 실시예들에서, 제2 절연층(164)은 다층막으로 이루어질 수도 있다.
다음으로, 제2 절연층(164)에 의해 정의되는 영역 내에 도전층(190)을 형성할 수 있다. 도전층(190)의 형성 전에, 제2 절연층(164) 상에 확산 방지층이 더 형성될 수 있다. 상기 확산 방지층은, 예를 들어, TiN, WN과 같은 질화물을 포함할 수 있다.
도 24a 내지 도 28b은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 24a 내지 도 28b에서는, 도 9 및 도 10의 반도체 장치(100c)의 제조 방법이 설명되며, 이에 대응되는 영역이 도시될 수 있다. 이하에서, 도 14a 내지 도 23을 참조하여 상술한 내용과 중복되는 설명은 생략한다.
먼저, 도 14a 내지 도 15b를 참조하여 상술한 것과 같이, 제1 및 제2 희생층들(105, 110)과 층간 절연층(120)의 적층 구조물을 형성하고, 채널홀들(CH)을 형성할 수 있다.
다음으로, 도 24a 및 도 24b를 참조하면, 채널홀들(CH)을 통해 제1 희생층(105)의 일부를 제거하여 제1 수평 터널부(LT1a)를 형성할 수 있다.
특히, 본 실시예에서 제1 수평 터널부(LT1a)는 후속에서 제1 개구부(OP1)가 형성될 영역 내로 연장되도록 형성될 수 있다. 본 단계에서 제1 수평 터널부(LT1a)가 형성됨으로써, 상부의 층간 절연층(120)과 제2 희생층들(110)의 적층 구조물은 잔존하는 제1 희생층(105)에 의해 지지될 수 있다.
도 25a 및 도 25b를 참조하면, 채널홀들(CH) 내에 게이트 유전층(140)을 형성하고, 채널홀들(CH)의 하부에서 게이트 유전층(140)의 일부를 제거할 수 있다.
게이트 유전층(140)은 제1 수평 터널부(LT1a)의 내부에도 균일하게 형성될 수 있다. 게이트 유전층(140)을 형성한 후, 채널홀들(CH)의 하부에 형성된 게이트 유전층(140)을 식각 공정을 이용하여 제거함으로써, 채널홀들(CH)의 하부에서 기판(101)이 노출되도록 할 수 있다.
도 26a 및 도 26b를 참조하면, 채널홀들(CH) 내에 채널 영역(150a), 제1 절연층(162) 및 채널 패드(160)를 형성할 수 있다.
채널 영역(150a)은 채널홀(CH)을 따라 게이트 유전층(140) 상에 형성되며, 제1 수평 터널부(LT1a) 내의 빈 공간을 충전하도록 형성될 수 있다. 또는 채널 영역(150a)은 도 6a의 실시예에서와 같이 제1 수평 터널부(LT1a)을 충전하지 않고 제1 수평 터널부(LT1a)의 내부에서 게이트 유전층(140)을 따라 균일하게 형성될 수도 있다. 이 경우, 제1 수평 터널부(LT1a) 내의 빈 공간은 제1 절연층(162)으로 충전될 수 있다.
상기 단계에서, 채널홀들(CH)의 하부에 기판(101)이 노출된 상태이므로, 채널홀들(CH)의 하부에서 채널 영역(150a)은 기판(101)과 직접 연결될 수 있다.
도 27a 및 도 27b를 참조하면, 제1 개구부(OP1)를 형성함으로써, 제1 수평 터널부(LT1a)의 단부에서 게이트 유전층(140) 및 잔존하는 제1 희생층(105)을 제거할 수 있다.
제1 개구부(OP1)는 제1 수평 터널부(LT1a)의 양단에 형성된 게이트 유전층(140)을 포함하는 영역에 걸쳐 형성될 수 있다. 따라서, 제1 개구부(OP1)를 형성함으로써, 제1 수평 터널부(LT1a)의 양단의 게이트 유전층(140)이 제거될 수 있다.
본 단계에 의해, 제1 수평 터널부(LT1a) 내에 수평부(SPd)가 형성될 수 있으며, 본 실시예의 경우 별도의 수평 충전층(170)(도 4 참조)이 형성되지 않을 수 있다.
도 28a 및 도 28b를 참조하면, 제1 개구부(OP1)의 하부에 콘택 라인(180a)을 형성할 수 있다.
콘택 라인(180a)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, 불순물을 포함할 수 있다.
다음으로, 도 21 및 도 22를 참조하여 상술한 것과 같이, 제2 희생층들(110)을 제거하고, 게이트 전극(130)을 형성할 수 있다.
다음으로, 도 10을 함께 참조하면, 제2 절연층(164)을 형성하고, 제2 절연층(164)에 의해 정의되는 영역 내에 도전층(190)을 형성할 수 있다.
도 29a 내지 도 34b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 29a 내지 도 34b에서는, 도 11 및 도 12의 반도체 장치(100d)의 제조 방법이 설명되며, 이에 대응되는 영역이 도시될 수 있다.
도 29a 및 도 29b를 참조하면, 기판(101) 상에 수평 충전층(170b)과 희생층들(110) 및 층간 절연층들(120)을 교대로 적층할 수 있다. 후속 공정을 통해, 희생층들(110)은 게이트 전극(130)으로 교체될 수 있다.
본 실시예의 경우, 도 14a 및 도 14b의 제1 희생층(105)을 형성하지 않고, 수평 충전층(170b)을 희생층들(110)과 함께 적층할 수 있다. 수평 충전층(170b)은 예를 들어, 실리콘 산화물과 같은 절연성 물질일 수 있으나, 이에 한정되지는 않는다.
도 30a 및 도 30b를 참조하면, 수직 방향으로 기판(101)까지 연장되는 채널홀들(CH, CHc)을 형성할 수 있다.
채널홀들(CH, CHc)은 수평 충전층(170b), 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 일부 실시예들에서, 채널홀들(CH, CHc)에 의해 기판(101)의 일부가 리세스될 수도 있다.
본 실시예에서, 일부 채널홀들(CHc)은 상대적으로 크게 형성될 수 있다.
도 31a 및 도 31b를 참조하면, 채널홀들(CH, CHc)을 통해 수평 충전층(170b)의 일부를 제거하여 제1 수평 터널부(LT1b)를 형성할 수 있다.
제1 수평 터널부(LT1b)는 채널홀들(CH, CHc)의 둘레에 원형으로 형성되어 서로 연결될 수 있다. 이에 의해, 수평 충전층(170b)은 채널홀들(CH, CHc)의 사이에서 고립된 영역으로 잔존할 수 있다.
도 32a 및 도 32b를 참조하면, 채널홀들(CH, CHc) 내에 게이트 유전층(140)을 형성하고, 채널홀들(CHc)의 하부에서 게이트 유전층(140)의 일부를 제거할 수 있다.
게이트 유전층(140)은 제1 수평 터널부(LT1b)의 내부에도 균일하게 형성될 수 있다.
게이트 유전층(140)을 형성한 후, 상대적으로 큰 채널홀들(CHc)의 하부에 형성된 게이트 유전층(140)을 식각 공정을 이용하여 제거함으로써, 채널홀들(CHc)의 하부에서 기판(101)이 노출되도록 할 수 있다. 이러한 구조는, 식각 공정을 수행하는 경우, 상대적으로 큰 채널홀들(CHc) 내로만 식각 가스 등의 식각제가 용이하게 전달되므로 하부의 게이트 유전층(140)이 제거될 수 있는 특징을 이용하여 형성할 수 있다. 다만, 일부 실시예들에서, 상대적으로 작은 채널홀들(CH)의 적어도 일부에서도, 하부의 게이트 유전층(140)이 제거될 수 있다.
도 33a 및 도 33b를 참조하면, 채널홀들(CH, CHc) 내에 채널 영역(150), 제1 절연층(162) 및 채널 패드(160)를 형성할 수 있다.
본 단계에 의해, 제1 수평 터널부(LT1b) 내에 채널 영역(150)이 형성되어, 수평부(SPe)가 형성될 수 있다.
도 34a 및 도 34b를 참조하면, 제1 개구부(OP1)를 형성하고, 제1 개구부(OP1)를 통해 노출된 희생층들(110)을 제거한 후, 희생층들(110)이 제거된 영역에 게이트 전극(130)을 형성할 수 있다.
다음으로, 도 12를 함께 참조하면, 제2 개구부(OP1) 내의 기판(101) 상에 불순물을 주입하여, 소정 깊이로 불순물 영역(103)을 형성할 수 있다. 다음으로, 불순물 영역(103)이 상부에 도전층(190a)을 형성할 수 있다.
도 35는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 35을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(150), 기판(101) 상에 채널 영역(150)과 연결되도록 배치되는 수평부(SP), 수평부(SP) 외측의 수평 충전층(170), 및 채널 영역들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 셀 영역(CELL)은 게이트 유전층(140), 채널 패드(160), 콘택 라인(180) 및 도전층(190)을 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 3 및 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 6a 내지 도 13b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 예시적인 실시예들에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
도 36은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 36을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 13b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 36에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 37은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 37을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 13b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 38을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 13b을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널홀 SP: 수평부
100: 반도체 장치 101: 기판
103: 불순물 영역 105: 제1 희생층
110: 제2 희생층 120: 층간 절연층
130: 게이트 전극 140: 게이트 유전층
150: 채널 영역 160: 채널 패드
162: 제1 절연층 164: 제2 절연층
166: 제3 절연층 170: 수평 충전층
180: 콘택 라인 182: 제1 불순물 영역
184: 제2 불순물 영역 190: 도전층

Claims (10)

  1. 기판 상에 배치되며, 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하여 상기 기판에 수직하게 연장되며 채널 영역들이 배치되는 채널홀들; 및
    상기 기판 상에서 상기 적층 구조물의 하부에 위치하며, 상기 채널 영역들이 상기 채널홀들로부터 수평하게 연장된 영역을 포함하는 수평부를 포함하고,
    상기 수평부는 각각의 채널홀들을 둘러싸며, 적어도 일부의 상기 채널홀들 사이에서 서로 연결되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 수평부는 일 방향으로 나란히 배치되는 상기 채널홀들 사이에서 서로 연결되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 수평부는 각각의 상기 채널홀들을 둘러싸는 원형의 영역들을 가지며 상기 원형의 영역들 일부에서 서로 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 수평부 사이의 공간을 매립하도록 상기 수평부와 수평하게 배치되는 수평 충전층을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 채널 영역들을 따라 상기 기판에 수직하게 연장되며, 각각의 상기 채널 영역들과 상기 게이트 전극들의 사이에 배치되는 게이트 유전층들을 더 포함하고,
    상기 수평부는 상기 게이트 유전층들이 수평하게 연장된 영역들을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 수평부에서, 상기 게이트 유전층들은 상기 채널 영역들의 측면을 덮지 않도록 상기 채널 영역들의 상면 및 하면에만 배치되는 반도체 장치.
  7. 제5 항에 있어서,
    상기 채널 영역들의 하면은 상기 게이트 유전층들에 의해 상기 기판과 분리되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 채널홀들 사이에 소정 간격으로 배치되며, 상기 수평부 및 상기 기판 중 적어도 하나와 연결되는 콘택 라인들을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 콘택 라인들은 상기 수평부와 전기적으로 연결되는 반도체 장치.
  10. 기판 상에 배치되며, 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하며 상기 기판에 수직하게 연장되는 채널홀들;
    상기 기판과 상기 적층 구조물의 사이에서, 각각의 채널홀들을 둘러싸며, 적어도 일부의 상기 채널홀들 사이에서 서로 연결되는 수평부; 및
    상기 수평부 사이의 공간을 매립하도록 상기 수평부와 수평하게 배치되는 수평 충전층을 포함하는 반도체 장치.
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