KR20170042449A

KR20170042449A - Semiconductor devices and manufacturing methods of the same

Info

Publication number: KR20170042449A
Application number: KR1020150153303A
Authority: KR
Inventors: 이동식; 이웅섭; 백석천; 이병진
Original assignee: 삼성전자주식회사
Priority date: 2015-10-08
Filing date: 2015-11-02
Publication date: 2017-04-19
Also published as: KR102427646B1

Abstract

According to an embodiment of the present invention, a semiconductor device comprises: gate electrodes vertically stacked on a substrate; channel holes vertically extending to the substrate to penetrate the gate electrodes and arranged in a channel area; gate pads extended from the gate electrodes in different lengths; and contact plugs connected to the gate pads, wherein at least some of the gate pads have a thinner area than the connected gate electrodes.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHODS OF THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device and a manufacturing method thereof.

반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
BACKGROUND ART Semiconductor devices are required to process a large amount of data while decreasing their volume. Accordingly, it is necessary to increase the degree of integration of the semiconductor elements constituting the semiconductor device. Accordingly, as one of methods for improving the degree of integration of a semiconductor device, a semiconductor device having a vertical transistor structure instead of a conventional planar transistor structure has been proposed.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치를 제공하는 것이다.
SUMMARY OF THE INVENTION One of the technical problems to be solved by the technical idea of the present invention is to provide a semiconductor device with improved integration.

예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 상기 게이트 전극들로부터 서로 다른 길이로 연장되는 게이트 패드들, 및 상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고, 상기 게이트 패드들 중 적어도 일부는, 연결된 상기 게이트 전극보다 두께가 얇은 영역을 가질 수 있다.The semiconductor device according to exemplary embodiments includes gate electrodes vertically stacked on a substrate, channel holes extending perpendicularly to the substrate through the gate electrodes, in which channel regions are arranged, Gate pads extending at different lengths, and contact plugs connected to the gate pads, and at least some of the gate pads may have a thinner area than the connected gate electrodes.

일 예로, 상기 게이트 패드들은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장되어 상기 콘택 플러그들과 연결되는 콘택 영역을 포함하고, 상기 콘택 영역에서의 두께가 상기 게이트 전극의 두께보다 얇을 수 있다.For example, the gate pads may include a contact region extending longer than the gate pad on which the gate pad is disposed, the gate pad being connected to the contact plugs. In the contact region, As shown in FIG.

일 예로, 상기 게이트 패드들은 상기 콘택 영역 전체에서 상기 게이트 전극의 두께보다 얇은 두께를 가질 수 있다.In one example, the gate pads may have a thickness that is less than the thickness of the gate electrode throughout the contact region.

일 예로, 상기 게이트 패드들은 상기 콘택 영역에서 점진적으로 감소하는 두께를 가질 수 있다.In one example, the gate pads may have a gradually decreasing thickness in the contact region.

일 예로, 상기 게이트 패드들은 상기 콘택 영역의 근처에서 두께가 급격히 감소하는 절곡부를 가지며, 상기 절곡부 이외의 영역에서는 수평하게 연장될 수 있다.For example, the gate pads may have a bending portion whose thickness decreases sharply in the vicinity of the contact region, and may extend horizontally in a region other than the bending portion.

일 예로, 각각의 상기 게이트 패드 및 연결된 상기 게이트 전극 사이의 두께의 차이는, 상기 게이트 패드들에서 서로 상이할 수 있다.In one example, the difference in thickness between each of the gate pads and the connected gate electrodes may be different from one another in the gate pads.

일 예로, 상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 증가할 수 있다.In one example, in the gate pads, the difference in thickness may increase from the top surface of the substrate toward the top.

일 예로, 상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 두 개 이상의 상기 게이트 패드들을 포함하는 그룹 단위로 증가할 수 있다.For example, in the gate pads, the difference in thickness may increase in a group unit including two or more of the gate pads while being directed upward from an upper surface of the substrate.

일 예로, 상기 게이트 패드들 상에 배치되는 식각 정지층을 더 포함하고, 상기 콘택 플러그들은 상기 식각 정지층을 관통할 수 있다.In one example, the device further comprises a etch stop layer disposed on the gate pads, the contact plugs penetrating the etch stop layer.

일 예로, 상기 식각 정지층은 상기 게이트 패드들과 접촉하도록 배치될 수 있다.As an example, the etch stop layer may be arranged to contact the gate pads.

예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들로부터 서로 다른 길이로 연장되며 콘택 영역을 갖는 게이트 패드들; 및 상기 콘택 영역에서 상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고, 상기 게이트 패드들 중 적어도 일부는, 상기 콘택 영역에서 두께가 감소할 수 있다.A semiconductor device according to exemplary embodiments includes: gate electrodes vertically stacked on a substrate; gate pads extending from the gate electrodes at different lengths and having contact regions; And contact plugs connected to the gate pads in the contact region, wherein at least some of the gate pads may have a reduced thickness in the contact region.

일 예로, 상기 콘택 영역은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장된 영역을 포함할 수 있다.In one example, the contact region may include a region extended longer than the gate pad on which the gate pad disposed at the bottom is disposed.

일 예로, 상기 게이트 패드들은 상기 콘택 영역에서 두께가 감소하도록 단차부 또는 절곡부를 가질 수 있다.In one example, the gate pads may have a step or bend to reduce the thickness in the contact region.

일 예로, 서로 연결된 상기 게이트 전극과 상기 게이트 패드의 두께의 차이는 약 5 Å 내지 100 Å의 범위일 수 있다.For example, the difference in thickness between the gate electrode and the gate pad, which are connected to each other, may range from about 5 A to 100 A.

일 예로, 상기 게이트 패드들의 두께가 감소하는 정도는 상기 기판으로부터의 거리에 비례 또는 반비례할 수 있다.In one example, the degree to which the thickness of the gate pads is reduced may be proportional or inversely proportional to the distance from the substrate.

예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하는 단계, 적층된 상기 희생층들 및 층간 절연층들 상에 마스크층을 형성하는 단계, 상기 마스크층을 이용하여 상기 희생층들 및 층간 절연층들의 일부를 제거하여 서로 다른 길이로 연장되는 패드 영역을 형성하는 단계, 상기 패드 영역 상에 산화물계 물질로 이루어진 패드 절연층을 형성하는 단계, 상기 희생층들을 제거하는 단계, 및 상기 희생층들이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들을 형성하는 단계를 포함하고, 상기 패드 절연층을 형성하는 단계에서, 상기 패드 영역을 이루는 상기 희생층들의 적어도 일부가 산화되어 산화물층을 형성할 수 있다.A method of manufacturing a semiconductor device according to exemplary embodiments includes alternately laminating sacrificial layers and interlayer insulating layers on a substrate, forming a mask layer on the sacrificial layers and the interlayer insulating layers stacked Removing a portion of the sacrificial layers and interlayer insulating layers using the mask layer to form pad regions extending in different lengths, forming a pad insulating layer of oxide-based material on the pad regions, , Removing the sacrificial layers, and embedding a conductive material in a region from which the sacrificial layers have been removed to form gate electrodes. In the step of forming the pad insulating layer, the sacrificial layer At least a portion of the layers may be oxidized to form an oxide layer.

일 예로, 상기 희생층들은, 상기 패드 절연층을 형성하기 위한 소스 물질에 의해 상면으로부터 일부가 산화될 수 있다.In one example, the sacrificial layers may be partially oxidized from the upper surface by a source material for forming the pad insulating layer.

일 예로, 상기 희생층들을 제거하는 단계에서, 상기 산화물층은 제거되지 않고 잔존할 수 있다.In one example, in the step of removing the sacrificial layers, the oxide layer may remain without being removed.

일 예로, 상기 게이트 전극들은 상기 산화물층의 하부에서 감소된 두께를 가질 수 있다.In one example, the gate electrodes may have a reduced thickness at the bottom of the oxide layer.

일 예로, 상기 산화물층의 두께는 상기 기판의 상면으로부터 멀어질수록 증가할 수 있다.
In one example, the thickness of the oxide layer may increase as the distance from the upper surface of the substrate increases.

게이트 패드들이 두께가 감소된 영역을 포함함으로써, 집적도 향상된 반도체 장치가 제공될 수 있다.By including the regions where the gate pads are reduced in thickness, a semiconductor device with improved integration can be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various and advantageous advantages and effects of the present invention are not limited to the above description, and can be more easily understood in the course of describing a specific embodiment of the present invention.

도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 게이트 패드들을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 본 발명의 일 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11a 내지 도 11d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.1 is a schematic block diagram of a semiconductor device according to exemplary embodiments.
2 is an equivalent circuit diagram of a memory cell array of a semiconductor device according to exemplary embodiments.
3 is a schematic plan view of a semiconductor device according to exemplary embodiments.
4 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
Figures 5A-5C are cross-sectional views illustrating a gate dielectric layer according to exemplary embodiments.
6A to 6C are cross-sectional views illustrating gate pads according to exemplary embodiments.
7 to 9 are schematic cross-sectional views of a semiconductor device according to one embodiment of the present invention.
10A to 10K are major step-by-step drawings schematically showing a method of manufacturing a semiconductor device according to exemplary embodiments.
11A to 11D are major step-by-step drawings schematically showing a method of manufacturing a semiconductor device according to exemplary embodiments.
12 is a schematic perspective view of a semiconductor device according to exemplary embodiments.
13 is a block diagram illustrating a storage device including a semiconductor device according to exemplary embodiments.
14 is a block diagram showing an electronic apparatus including a semiconductor device according to exemplary embodiments.
15 is a schematic diagram showing a system including a semiconductor device according to exemplary embodiments.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.The embodiments of the present invention may be modified into various other forms or various embodiments may be combined, and the scope of the present invention is not limited to the following embodiments. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. As used herein, terms such as " comprise, "" comprise ", or "have ", and the like, specify features, numbers, steps, operations, elements, parts, or combinations thereof described in the specification Steps, operations, elements, parts, or combinations thereof, which do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof. The term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다. Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 전기적으로 특정 기능을 수행하지 않는다.
In this specification, the term ' dummy ' is used for the purpose of designating a configuration that has the same or similar structure and shape as other components, but does not have a substantial function in the present invention, but exists only in a pattern. Thus, the 'dummy' component is not electrically powered or does not perform any electrical function.

도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.1 is a schematic block diagram of a semiconductor device according to exemplary embodiments.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.1, a semiconductor device 10 according to an embodiment of the present invention includes a memory cell array 20, a driving circuit 30, a read / write circuit 40, and a control circuit 50 ).

메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일부 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.The memory cell array 20 may include a plurality of memory cells, and the plurality of memory cells may be arranged along a plurality of rows and columns. A plurality of memory cells included in the memory cell array 20 are connected to a word line WL, a common source line CSL, a string select line SSL, Ground select line GSL or the like and may be connected to the read / write circuit 40 through a bit line BL. In some embodiments, a plurality of memory cells arranged along the same row are connected to the same word line (WL), and a plurality of memory cells arranged along the same column can be connected to the same bit line (BL).

메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.The plurality of memory cells included in the memory cell array 20 may be divided into a plurality of memory blocks. Each memory block includes a plurality of word lines WL, a plurality of string select lines SSL, a plurality of ground select lines GSL, a plurality of bit lines BL and at least one common source line CSL ).

구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.The driving circuit 30 and the read / write circuit 40 can be operated by the control circuit 50. [ In one embodiment, the driving circuit 30 receives address information ADDR from the outside, decodes the received address information ADDR, and outputs the decoded address information ADDR to the word line WL connected to the memory cell array, CSL, a string selection line SSL and a ground selection line GSL. The driving circuit 30 may include a driving circuit for each of the word line WL, the string selection line SSL, and the common source line CSL.

읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.The read / write circuit 40 may select at least some of the bit lines BL connected to the memory cell array 20 in accordance with commands received from the control circuit 50. [ The read / write circuit 40 may read data stored in a memory cell connected to at least a selected bit line BL or write data into a memory cell connected to at least a selected bit line BL. The read / write circuit 40 may include circuitry such as a page buffer, an input / output buffer, a data latch, etc. to perform such operations.

제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.The control circuit 50 can control the operation of the driving circuit 30 and the read / write circuit 40 in response to a control signal CTRL transmitted from the outside. When the data stored in the memory cell array 20 is read, the control circuit 50 controls the operation of the driving circuit 30 so as to supply the voltage for the reading operation to the word line WL storing the data to be read can do. When the voltage for the read operation is supplied to the specific word line WL, the control circuit 50 determines whether the read / write circuit 40 has stored the data stored in the memory cell connected to the word line WL to which the voltage for the read operation is supplied Can be read out.

한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
On the other hand, when writing data to the memory cell array 20, the control circuit 50 can control the operation of the driving circuit 30 to supply a voltage for a writing operation to a word line WL to which data is to be written have. When a voltage for the write operation is supplied to the specific word line WL, the control circuit 50 controls the read / write circuit 40 to write data to the memory cell connected to the word line WL to which the voltage for the write operation is supplied Can be controlled.

도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.2 is an equivalent circuit diagram of a memory cell array of a semiconductor device according to exemplary embodiments.

도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다.2 is an equivalent circuit diagram showing a three-dimensional structure of a memory cell array included in the vertical semiconductor device 100A. 2, the memory cell array according to the present embodiment includes n memory cell elements MC1 through MCn connected in series with each other, a ground selection transistor MN connected in series to both ends of the memory cell elements MC1 through MCn, (G), and a string selection transistor (SST).

서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.N memory cell elements MC1 to MCn connected in series to each other may be connected to word lines WL1 to WLn for selecting at least a part of the memory cell elements MC1 to MCn, respectively.

접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.The gate terminal of the ground selection transistor GST may be connected to the ground selection line GSL and the source terminal may be connected to the common source line CSL. On the other hand, the gate terminal of the string selection transistor SST may be connected to the string selection line SSL, and the source terminal may be connected to the drain terminal of the memory cell element MCn. Although FIG. 2 shows a structure in which the ground selection transistor GST and the string selection transistor SST are connected to n memory cell devices MC1 to MCn connected in series to each other, the plurality of ground selection transistors GST) or a plurality of string selection transistors (SST) may be connected.

스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
The drain terminal of the string selection transistor SST may be connected to the bit lines BL1 to BLm. When a signal is applied to the gate terminal of the string selection transistor SST through the string selection line SSL, n memory cell elements MC1 to MCn, to which signals applied through the bit lines BL1 to BLm are connected in series, The data read or write operation can be executed. Further, by applying a signal to the gate terminal of the gate selection transistor GST whose source terminal is connected to the common source line CSL via the gate selection line GSL, the charges stored in the n memory cell elements MC1 to MCn are An erase operation may be executed to remove all of them.

도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는 이해의 편의를 위하여, 패드 절연층(129)(도 4 참조)과 같은 일부 구성 요소는 생략하고 도시된다.3 is a schematic plan view of a semiconductor device according to exemplary embodiments. 3, some components such as the pad insulating layer 129 (see FIG. 4) are omitted for convenience of understanding.

도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 4는 각각 도 3의 절단선 I-I'에 대응되는 단면을 도시한다.4 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. Fig. 4 shows a cross section corresponding to the cut line I-I 'of Fig. 3, respectively.

도 3 및 도 4를 참조하면, 반도체 장치(100)는 셀 영역(CELL) 및 패드 영역(PAD)을 포함할 수 있다. 패드 영역(PAD)은 x 방향에서 셀 영역(CELL)의 적어도 일 단에 배치될 수 있다. 셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)에 해당할 수 있으며, 패드 영역(PAD)은 도 1의 메모리 셀 어레이(20)와 구동 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다3 and 4, the semiconductor device 100 may include a cell region CELL and a pad region PAD. The pad region PAD may be disposed at least one end of the cell region CELL in the x direction. The cell region CELL may correspond to the memory cell array 20 of FIG. 1 and the pad region PAD may correspond to an area electrically connecting the memory cell array 20 and the driving circuit 30 of FIG. 1 can do

셀 영역(CELL)에서, 반도체 장치(100)는, 기판(101) 상에 수직한 방향으로 서로 이격되어 적층되는 게이트 전극들(131-137: 130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(121-127: 120), 및 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH), 채널홀들(CH)의 상단에 배치되는 채널 패드들(160), 채널 패드들(160) 상에 배치되는 채널 플러그들(175)과 제1 배선 라인들(170)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널홀들(CH) 내의 채널 영역(140) 및 게이트 유전층(150)을 더 포함할 수 있다. 반도체 장치(100)에서, 각각의 채널홀들(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.In the cell region CELL, the semiconductor device 100 includes gate electrodes 131-137: 130 and gate electrodes 130, which are stacked on and separated from each other in the vertical direction on the substrate 101, And channel holes CH and channel holes CH extending in a direction perpendicular to the upper surface of the substrate 101 and having a channel region 140 disposed therein, Channel pads 160 disposed at the top, channel plugs 175 disposed on the channel pads 160, and first wiring lines 170. The semiconductor device 100 may further include a channel region 140 and a gate dielectric layer 150 in the channel holes CH. In the semiconductor device 100, one memory cell string can be configured around each channel hole CH, and a plurality of memory cell strings can be arranged in rows and columns in the x and y directions.

패드 영역(PAD)에서, 반도체 장치(100)는, 게이트 전극들(131-137: 130)로부터 수평하게 연장되는 게이트 패드들(131P-137P: 130P), 게이트 패드들(130P)과 연결되는 콘택 플러그들(180), 콘택 플러그들(180) 상에 배치되는 제2 배선 라인들(190), 및 채널홀들(CH)과 동일한 구조를 갖는 더미 채널홀들(CHD)을 포함할 수 있다.
In the pad region PAD, the semiconductor device 100 includes gate pads 131P-137P: 130P, gate pads 130P extending from the gate electrodes 131-137: 130 horizontally, Plugs 180, second wiring lines 190 disposed on the contact plugs 180, and dummy channel holes CHD having the same structure as the channel holes CH.

기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
The substrate 101 may have a top surface extending in the x and y directions. The substrate 101 may comprise a semiconductor material, such as a Group IV semiconductor, a Group III-V compound semiconductor, or a Group II-VI oxide semiconductor. For example, the Group IV semiconductor may comprise silicon, germanium or silicon-germanium. The substrate 101 may be provided as a bulk wafer or an epitaxial layer.

게이트 전극들(130)이 채널홀들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극들(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 이에 따라, 게이트 전극들(130)의 적층물은, 도 3에 도시된 것과 같이, y 방향으로 트랜치(TH)에 의해 서로 분리되어 배치될 수 있다.The gate electrodes 130 may be disposed apart from the substrate 101 in the vertical direction along the sides of each of the channel holes CH. Referring to FIG. 2, each of the gate electrodes 130 may form the gates of the ground selection transistor GST, the plurality of memory cells MC1 to MCn, and the string selection transistor SST. The gate electrodes 130 may extend to form the word lines WL1 to WLn and may be connected in common in a predetermined unit of adjacent memory cell strings arranged in the x and y directions. Accordingly, the stacked layers of the gate electrodes 130 can be arranged separately from each other by the trenches TH in the y direction, as shown in Fig.

일부 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)은 4개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2ⁿ개(n은 자연수)일 수 있다. In some embodiments, the gate electrodes 132-135 of the memory cells MC1 to MCn may be arranged in four, but the present invention is not limited thereto. Depending on the capacity of the semiconductor device 100, the memory cells MC1 to MCn The number of the gate electrodes 130 may be determined. For example, the number of memory cells in (MC1 ~ MCn) forming the gate electrode 130 may be 2 ⁿ (n is a natural number).

접지 선택 트랜지스터(GST)의 게이트 전극(131)은 x 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 x 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. y 방향에서 일직선 상에 배치되는 채널홀들(CH)은 채널 플러그(175)와 같은 상부 배선 구조의 배치에 따라 서로 다른 제1 배선 라인(170)에 각각 연결될 수 있다. 일부 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)은 y 방향으로 일 열로 배치되는 채널홀들(CH)의 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-135)과 동일하거나 상이한 구조를 가질 수도 있다.The gate electrode 131 of the ground selection transistor GST may extend in the x direction to form the ground selection line GSL. The gate electrodes 136 and 137 of the string selection transistor SST may extend in the x direction to form a string selection line SSL. the channel holes CH arranged in a straight line in the y direction may be connected to different first wiring lines 170 according to the arrangement of the upper wiring structure such as the channel plug 175. [ In some embodiments, the gate electrodes 136 and 137 of the string selection transistor SST are separated from each other between the channel holes CH arranged in a row in the y direction to form different string selection lines SSL . The gate electrodes 136 and 137 of the string selection transistor SST and the gate electrodes 131 of the ground selection transistor GST may be one or more than one and each of the memory cells MC1 to MCn May have the same or different structure as the gate electrodes 132 -

일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
The gate electrodes 130 adjacent to the gate electrodes 130 and 136 of the string selection transistor SST or the gate electrode 131 of the ground selection transistor GST, for example, Gate electrode. For example, the gate electrode 131 of the ground selection transistor GST and the gate electrode 132 adjacent thereto may be a dummy gate electrode.

게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.The gate electrodes 130 may comprise polycrystalline silicon or a metal suicide material. The metal suicide material may be, for example, a silicide material of a metal selected from Co, Ni, Hf, Pt, W and Ti, or a combination thereof. According to an embodiment, the gate electrodes 130 may comprise a metallic material, such as tungsten (W). In addition, although not shown separately, the gate electrodes 130 may further include a diffusion barrier. For example, the diffusion barrier may include tungsten nitride (WN), tantalum nitride (TaN), titanium nitride (TiN ), Or a combination thereof.

서로 인접하는 게이트 전극들(130)의 적층물 사이의 트랜치(TH)에는 공통 소스 라인(CSL)이 배치될 수 있다.
A common source line (CSL) may be disposed in the trenches (TH) between the stacks of the gate electrodes (130) adjacent to each other.

게이트 패드들(130P)은 게이트 전극들(130)이 셀 영역(CELL)으로부터 패드 영역(PAD)으로 수평하게 연장된 영역에 해당할 수 있다. 게이트 패드들(130P)은 서로 다른 길이로 연장되어 계단 형상을 이룰 수 있다. 게이트 패드들(130P)은 하부에 위치한 게이트 패드들(130P)이 상부에 위치한 게이트 패드들(130P)보다 길게 연장되는 콘택 영역을 제공할 수 있다. 상기 콘택 영역에서 게이트 패드들(130P)은 콘택 플러그들(180)에 의해 상부의 제2 배선 라인들(190)과 연결될 수 있으며, 이에 의해 게이트 전극들(130)에 전기적 신호가 인가될 수 있다.The gate pads 130P may correspond to regions where the gate electrodes 130 extend horizontally from the cell region CELL to the pad region PAD. The gate pads 130P may extend in different lengths to form a stepped shape. The gate pads 130P may provide a contact region where the underlying gate pads 130P extend longer than the overlying gate pads 130P. In the contact region, the gate pads 130P can be connected to the upper second wiring lines 190 by the contact plugs 180, whereby an electrical signal can be applied to the gate electrodes 130 .

게이트 패드들(130P)은 게이트 전극들(130)보다 두께가 얇은 영역을 포함할 수 있다. 게이트 패드들(130P)은 게이트 전극들(130)로부터 일정한 두께로 연장되다가 두께가 감소하는 영역을 포함할 수 있다. 예를 들어, 게이트 패드들(130P)은 상기 콘택 영역에서 두께가 감소할 수 있다. 이에 의해, 상기 콘택 영역 전체에서, 게이트 패드들(130P)은 제1 두께(T1)에서 제1 두께(T1)보다 작은 제2 두께(T2)로 두께를 가질 수 있다. 이에 따라, 상기 콘택 영역에서 게이트 패드들(130P)은 두께가 수직하게 감소하는 단차부(CP)를 가질 수 있다. The gate pads 130P may include a thinner region than the gate electrodes 130. [ The gate pads 130P may extend from the gate electrodes 130 to a constant thickness and include a region where the thickness is reduced. For example, the gate pads 130P may have a reduced thickness in the contact region. Thereby, throughout the contact region, the gate pads 130P may have a thickness in a first thickness T1 and a second thickness T2 less than the first thickness T1. Accordingly, the gate pads 130P in the contact region may have a step CP whose thickness is vertically reduced.

제1 두께(T1)와 제2 두께(T2)의 차이는, 약 5 Å 내지 100 Å의 범위, 예를 들어, 약 10 Å 내지 50 Å의 범위일 수 있으며, 제1 두께(T1)의 1 % 내지 35 %의 범위일 수 있다. 본 실시예에서, 게이트 패드들(130P)과 그에 연결된 게이트 전극들(130) 사이의 두께의 차이, 즉, 게이트 패드들(130P)에서의 두께 감소 정도는 서로 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다.The difference between the first thickness T1 and the second thickness T2 may range from about 5 A to 100 A, for example from about 10 A to 50 A, % &Lt; / RTI > to 35%. In this embodiment, the difference in thickness between the gate pads 130P and the gate electrodes 130 connected thereto, i.e., the degree of thickness reduction in the gate pads 130P, may be substantially equal to each other, It does not.

최상부의 게이트 패드(137P)는 패드 영역(PAD)에서 게이트 전극(137)보다 얇은 두께를 가질 수 있으며, 얇은 두께로 연장되는 길이(L1)는 실시예들에서 다양하게 변경될 수 있다.
The uppermost gate pad 137P may have a thickness smaller than that of the gate electrode 137 in the pad region PAD and the length L1 extending in a thin thickness may be variously changed in the embodiments.

층간 절연층들(120)이 게이트 전극들(130)/게이트 패드들(130P)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 패드 영역(PAD)에서, 층간 절연층들(120)도 게이트 패드들(130P)을 따라 서로 다른 길이로 연장될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
Interlayer insulating layers 120 may be arranged between the gate electrodes 130 / gate pads 130P. The interlayer insulating layers 120 may be arranged so as to be spaced apart from each other in the direction perpendicular to the upper surface of the substrate 101 like the gate electrodes 130 and to extend in the x direction. In the pad region PAD, the interlayer insulating layers 120 may also extend along different lengths along the gate pads 130P. The interlayer insulating layers 120 may comprise an insulating material such as silicon oxide or silicon nitride.

채널홀들(CH)은 셀 영역(CELL)에서 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치되고, x 방향에서 서로 쉬프트되도록 배치될 수 있다. 즉, 채널홀들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널홀들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 다만, 채널홀들(CH)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다. The channel holes CH may be arranged so as to be spaced from each other in rows and columns on the substrate 101 in the cell region CELL and to be shifted from each other in the x direction. That is, the channel holes CH may be arranged to form a lattice pattern or may be arranged in a zigzag form in one direction. The channel holes CH may have a sloping side surface that becomes narrower toward the substrate 101 depending on the aspect ratio. However, the arrangement of the channel holes CH may vary according to the embodiment, and is not limited to the illustrated form.

기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀(CH) 내에 배치될 수 있다. 채널홀(CH) 내에서 채널 영역(140)은 내부의 제1 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.A columnar channel region 140 may be disposed in the channel hole CH extending in a direction perpendicular to the upper surface of the substrate 101. [ The channel region 140 in the channel hole CH may be formed in an annular shape surrounding the first insulating layer 162 inside the channel hole CH, It may have a columnar shape such as a prism. The channel region 140 may be connected to the substrate 101 at the bottom. The channel region 140 may comprise a semiconductor material, such as polycrystalline silicon or monocrystalline silicon, and the semiconductor material may be an undoped material or a material comprising a p-type or n-type impurity.

더미 채널홀들(CHD)은 패드 영역(PAD)에서 게이트 패드들(130P)의 단부에 배치될 수 있다. 다만, 더미 채널홀들(CHD)의 배치는 이에 한정되지 않으며, 예를 들어, 콘택 플러그들(180)의 x 방향으로의 양측에 배치되는 등 다양하게 배치될 수 있다. 더미 채널홀들(CHD)도 채널홀들(CH)과 동일한 구조를 가질 수 있다. 다만, 더미 채널홀들(CHD)의 상부에는 채널 플러그(175)와 같은 배선 구조물이 배치되지 않을 수 있다.
Dummy channel holes CHD may be disposed at the end of the gate pads 130P in the pad region PAD. However, the arrangement of the dummy channel holes CHD is not limited thereto. For example, the dummy channel holes CHD may be disposed on both sides of the contact plugs 180 in the x direction. The dummy channel holes CHD may have the same structure as the channel holes CH. However, a wiring structure such as the channel plug 175 may not be disposed on the dummy channel holes CHD.

게이트 유전층(150)은 채널홀(CH) 내에서 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는, 하기에 도 5a 내지 도 5c를 참조하여 더욱 상세히 설명한다.
The gate dielectric layer 150 may be disposed between the gate electrodes 130 and the channel region 140 in the channel hole CH. The gate dielectric layer 150 may extend vertically onto the substrate 101 along the channel region 140. The gate dielectric layer 150 may include a tunneling layer, a charge storage layer, and a blocking layer that are sequentially stacked from the channel region 140. This will be described in more detail below with reference to Figs. 5A to 5C.

채널 영역들(140)의 상부에는 채널 패드들(160)이 배치될 수 있다. 채널 패드들(160)은 제1 절연층(162)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(160)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
Channel pads 160 may be disposed above the channel regions 140. The channel pads 160 may be disposed to cover the top surface of the first insulating layer 162 and to be electrically connected to the channel region 140. The channel pad 160 may comprise, for example, doped polycrystalline silicon.

채널 플러그들(175)이 제2 절연층(166)을 관통하여 채널 패드들(160)과 연결되도록 배치될 수 있다. 채널 플러그들(175)에 의해 채널 패드들(160)은 상부의 제1 배선 라인들(170)과 전기적으로 연결될 수 있다. 제1 배선 라인들(170)은 비트 라인(BL1~BLm)(도 2 참조)일 수 있다. Channel plugs 175 may be disposed to connect with the channel pads 160 through the second insulating layer 166. The channel plugs 175 may electrically connect the channel pads 160 to the upper first wiring lines 170. The first wiring lines 170 may be bit lines BL1 to BLm (see FIG. 2).

제1 배선 라인들(170)은 채널 플러그들(175)의 상부에서 게이트 전극들(130)과 상이한 방향, 예를 들어, y 방향으로 연장될 수 있다.The first wiring lines 170 may extend in a direction different from the gate electrodes 130 in the upper portion of the channel plugs 175, for example, in the y direction.

채널 플러그들(175) 및 제1 배선 라인들(170)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
The channel plugs 175 and the first wiring lines 170 may comprise a conductive material such as a metal such as tungsten (W), aluminum (Al), or copper (Cu)

콘택 플러그들(180)은 제2 절연층(166) 및 패드 절연층(129)을 관통하여 게이트 패드들(130P)과 연결될 수 있다. 게이트 패드들(130P)의 높이가 상이함에 따라, 콘택 플러그들(180)은 서로 다른 길이를 가질 수 있다. 콘택 플러그들(180)은 게이트 패드들(130P)을 일부 리세스하며 연결될 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 콘택 플러그들(180)은 높은 종횡비로 인하여 하부로 갈수록 폭이 감소하는 형상을 가질 수도 있다.The contact plugs 180 may be connected to the gate pads 130P through the second insulating layer 166 and the pad insulating layer 129. [ As the height of the gate pads 130P is different, the contact plugs 180 may have different lengths. The contact plugs 180 may be connected to, but not limited to, some recessed gate pads 130P. In some embodiments, the contact plugs 180 may have a shape that decreases in width downward due to the high aspect ratio.

제2 배선 라인들(190)은 콘택 플러그들(180)의 상부에서 제1 배선 라인들(170)과 동일한 방향, 예를 들어, y 방향으로 연장될 수 있다. 다만, 일부 실시예에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(136, 137)과 연결되는 게이트 패드들(136P, 137P)은 제2 배선 라인들(190)과 다른 방향으로 연장되는 별도의 배선 라인에 연결될 수도 있다.The second wiring lines 190 may extend in the same direction as the first wiring lines 170, for example, in the y direction, above the contact plugs 180. However, in some embodiments, the gate pads 136P and 137P connected to the gate electrodes 136 and 137 of the string selection transistor SST may be separated from the second wiring lines 190 by a separate And may be connected to a wiring line.

콘택 플러그들(180) 및 제2 배선 라인들(190)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
The contact plugs 180 and the second wiring lines 190 may comprise a conductive material such as a metal such as tungsten (W), aluminum (Al), or copper (Cu)

도 5a 내지 도 5c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.5A-5C are cross-sectional views illustrating gate dielectric layers in accordance with exemplary embodiments, illustrating areas corresponding to the 'A' region of FIG.

도 5a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150) 및 채널 영역(140)이 도시된다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다. Referring to FIG. 5A, a gate electrode 132, a gate dielectric layer 150, and a channel region 140 of memory cell strings are shown. The gate dielectric layer 150 may include a tunneling layer 152, a charge storage layer 154, and a blocking layer 156 that are sequentially stacked from the channel region 140.

터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO₂), 실리콘 질화물(Si₃N₄), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.The tunneling layer 152 may tunnel the charge to the charge storage layer 154 in an FN tunneling manner. Tunneling layer 152 may comprise, for example, silicon oxide (SiO _2), silicon nitride (Si ₃ N _4), silicon oxynitride (SiON), or a combination thereof.

전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다. The charge storage layer 154 may be a charge trap layer or a floating gate conductive layer. For example, the charge storage layer 154 may comprise a dielectric material, quantum dots, or nanocrystals. Here, the quantum dots or nanocrystals may be composed of fine particles of a conductor, for example, a metal or a semiconductor. In the exemplary embodiments, if the charge storage layer 154 is a charge trap layer, the charge storage layer 154 may be comprised of silicon nitride.

블록킹층(156)은 실리콘 산화물(SiO₂), 실리콘 질화물(Si₃N₄), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al₂O₃), 탄탈륨 산화물(Ta₂O₃), 티타늄 산화물(TiO₂), 이트륨 산화물(Y₂O₃), 지르코늄 산화물(ZrO₂), 지르코늄 실리콘 산화물(ZrSi_xO_y), 하프늄 산화물(HfO₂), 하프늄 실리콘 산화물(HfSi_xO_y), 란탄 산화물(La₂O₃), 란탄 알루미늄 산화물(LaAl_xO_y), 란탄 하프늄 산화물(LaHf_xO_y), 하프늄 알루미늄 산화물(HfAl_xO_y), 및 프라세오디뮴 산화물(Pr₂O₃) 중 어느 하나일 수 있다.
Blocking layer 156 may comprise silicon oxide (SiO _2), silicon nitride (Si ₃ N _4), silicon oxynitride (SiON), a high dielectric constant (high-k) dielectric materials, or combinations thereof. Wherein the high dielectric constant dielectric material is selected from the group consisting of aluminum oxide (Al ₂ O ₃ ), tantalum oxide (Ta ₂ O ₃ ), titanium oxide (TiO ₂ ), yttrium oxide (Y ₂ O ₃ ), zirconium oxide (ZrO ₂ ) oxide (ZrSi _x O _y), hafnium oxide (HfO _2), hafnium silicon oxide (HfSi _x O _y), lanthanum oxide (La ₂ O _3), lanthanum aluminum oxide (LaAl _x O _y), a lanthanum hafnium oxide (LaHf _x O _y ), hafnium aluminum oxide (HfAl _x O _y ), and praseodymium oxide (Pr ₂ O ₃ ).

도 5b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널 영역(140)이 도시된다. 게이트 유전층(150a)은 채널 영역(140)으로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.Referring to FIG. 5B, a gate electrode 132, a gate dielectric layer 150a, and a channel region 140 of memory cell strings are shown. The gate dielectric layer 150a may have a structure in which the tunneling layer 152, the charge storage layer 154, and the blocking layer 156a are sequentially stacked from the channel region 140. [ The relative thicknesses of the layers constituting the gate dielectric layer 150a are not limited to those shown in the drawings and can be variously changed.

특히, 본 실시예의 게이트 유전층(150a)은 도 5a의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
5A, the tunneling layer 152 and the charge storage layer 154 are arranged to extend vertically along the channel region 140, but the blocking layer (not shown) 156a may be arranged to surround the gate electrode layer 132. [

도 5c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널 영역(140)이 도시된다. 게이트 유전층(150b)은 채널 영역(140)으로부터 순차적으로 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다. Referring to FIG. 5C, a gate electrode 132, a gate dielectric layer 150b, and a channel region 140 of memory cell strings are shown. The gate dielectric layer 150b may have a structure in which a tunneling layer 152b, a charge storage layer 154b, and a blocking layer 156b are sequentially stacked from the channel region 140. [

특히, 본 실시예의 게이트 유전층(150b)은 도 5a 및 도 5b의 실시예들에서와 달리, 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 블록킹층(156b)의 일부는 채널 영역(140)을 따라 수직하게 연장되도록 배치되고, 일부는 게이트 전극층(132)을 둘러싸도록 배치될 수도 있다.
In particular, the gate dielectric layer 150b of this embodiment differs from the embodiments of Figures 5a and 5b in that the tunneling layer 152b, the charge storage layer 154b, and the blocking layer 156b both comprise the gate electrode layer 132 As shown in FIG. In some embodiments, a portion of the blocking layer 156b may be disposed to extend vertically along the channel region 140, and some may be disposed to surround the gate electrode layer 132. [

도 6a 내지 도 6c는 예시적인 실시예들에 따른 게이트 패드들을 설명하기 위한 단면도들로서 도 4의 'B' 영역에 대응되는 영역이 도시된다.6A through 6C are cross-sectional views illustrating gate pads according to exemplary embodiments, and regions corresponding to the 'B' region of FIG. 4 are shown.

도 6a를 참조하면, 게이트 패드(133Pa) 및 콘택 플러그(180)가 도시된다. 게이트 패드(133Pa)는 게이트 전극(133)과 연결되어 연장되는 연결 영역(PA) 및 상부의 게이트 패드(134Pa)보다 길게 연장되어 콘택 플러그(180)과 연결되는 콘택 영역(PB)을 포함한다. Referring to FIG. 6A, a gate pad 133Pa and a contact plug 180 are shown. The gate pad 133Pa includes a connection region PA connected to and extended from the gate electrode 133 and a contact region PB extending longer than the gate pad 134Pa and connected to the contact plug 180. [

본 실시예의 게이트 패드(133Pa)는, 도 4의 실시예에서와 달리, 콘택 영역(PB)에서 두께가 점진적으로 감소할 수 있다. 따라서, 게이트 전극(133) 및 게이트 패드(133Pa)의 연결 영역(PA)에서의 두께를 제1 두께(T1)라고 할 때, 연결 영역(PA)과 인접한 콘택 영역(PB)에서는 제1 두께(T1)보다 작은 제3 두께(T3)를 가지며, 콘택 영역(PB)의 말단에 가까운 영역에서는 제3 두께(T3)보다 작은 제4 두께(T4)를 가질 수 있다.
The gate pad 133Pa of this embodiment can be gradually reduced in thickness in the contact region PB, unlike in the embodiment of Fig. Therefore, when the thickness of the connection region PA of the gate electrode 133 and the gate pad 133Pa is assumed to be the first thickness T1, the contact region PA adjacent to the connection region PA has a first thickness T1 and a fourth thickness T4 that is less than the third thickness T3 in the region near the end of the contact region PB.

도 6b를 참조하면, 게이트 패드(133Pb)는, 도 4의 실시예에서와 달리, 연장 영역(PA)과 인접한 콘택 영역(PB)에서 급격하게 두께가 감소하는 절곡부(curved portion)(CPa)를 가질 수 있다. 절곡부(CPa)에 의해, 게이트 패드(133Pb)는 절곡부(CPa)가 형성된 영역에서 제1 두께(T1)에서 제2 두께(T2)로 두께가 감소하고, 그 외의 영역에서는 제2 두께(T2)로 연장되어 평탄한 상면을 가질 수 있다. 다만, 절곡부(CPa)의 길이(L2)는 실시예들에서 다양하게 변경될 수 있다.
6B, the gate pad 133Pb has a curved portion CPa which rapidly decreases in thickness in the contact region PB adjacent to the extended region PA, unlike in the embodiment of FIG. 4, Lt; / RTI > The thickness of the gate pad 133Pb is reduced from the first thickness T1 to the second thickness T2 in the region where the bent portion CPa is formed by the bent portion CPa, T2 to have a flat top surface. However, the length L2 of the bent portion CPa may be variously changed in the embodiments.

도 6c를 참조하면, 게이트 패드(133Pc)는, 도 4 및 도 6b의 실시예들에서와 달리, 콘택 영역(PB)과 인접한 연장 영역(PA)에 리세스 형태의 절곡부(CPb)를 가질 수 있다. 절곡부(CPb)의 위치, 리세스된 형태 및 깊이 등은 실시예들에서 다양하게 변경될 수 있다. 절곡부(CPb)에 의해, 게이트 패드(133Pc)는 절곡부(CPb)가 형성된 영역에서 제1 두께(T1)에서 제2 두께(T2)로 두께가 감소하고, 그 외의 영역에서는 제2 두께(T2)로 연장되어 평탄한 상면을 가질 수 있다.
Referring to FIG. 6C, the gate pad 133Pc has a recessed portion CPb in the extended region PA adjacent to the contact region PB, unlike in the embodiments of FIGS. 4 and 6B . The position of the bent portion CPb, the recessed shape and depth, and the like can be variously changed in the embodiments. The thickness of the gate pad 133Pc is reduced from the first thickness T1 to the second thickness T2 in the region where the bent portion CPb is formed by the bent portion CPb, T2 to have a flat top surface.

도 7 내지 도 9는 본 발명의 일 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 7 to 9 are schematic cross-sectional views of a semiconductor device according to one embodiment of the present invention.

도 7을 참조하면, 반도체 장치(100a)는, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130Pd), 및 게이트 패드들(130Pd)과 연결되는 콘택 플러그들(180)을 포함할 수 있다.7, the semiconductor device 100a includes gate electrodes 130, interlayer insulating layers 120, channel holes CH, gate pads extending horizontally from the gate electrodes 130 130Pd, and contact plugs 180 connected to the gate pads 130Pd.

게이트 패드들(130Pd)은 게이트 전극들(130)로부터 일정한 두께로 연장되다가 두께가 감소하는 영역을 포함할 수 있다. 예를 들어, 게이트 패드들(130Pd)은 콘택 플러그들(180)과 연결되도록 상부에 배치된 게이트 패드들(130Pd)보다 길게 연장되는 콘택 영역을 가질 수 있으며, 상기 콘택 영역에서 두께가 감소할 수 있다.The gate pads 130Pd may extend from the gate electrodes 130 to a constant thickness and may include a region where the thickness is reduced. For example, the gate pads 130Pd may have a contact area that is longer than the gate pads 130Pd disposed above to be connected to the contact plugs 180, have.

게이트 패드들(130Pd)은, 도 4의 실시예에서와 달리, 기판(101)의 상면으로부터의 멀어질수록 두께 감소의 정도가 증가할 수 있다. 즉, 상대적으로 상부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도가 하부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도보다 클 수 있다. 따라서, 게이트 전극들(130)의 두께가 서로 실질적으로 동일한 경우, 최상부에 배치되는 게이트 패드(137Pd)는 상기 콘택 영역에서 제5 두께(T5)를 가지고, 최하부에 배치되는 게이트 패드(131Pd)는 상기 콘택 영역에서 제5 두께(T5)보다 큰 제6 두께(T6)를 가질 수 있다. 제6 두께(T6)는 게이트 패드(131Pd)와 연결된 게이트 전극(131)의 두께와 동일하거나 이보다 작을 수 있다.The gate pads 130Pd may increase in the degree of thickness reduction as the distance from the upper surface of the substrate 101 is different from that in the embodiment of Fig. That is, the thickness reduction degree of the gate pads 130Pd disposed at the upper portion may be greater than the thickness reduction of the gate pads 130Pd disposed at the lower portion. Therefore, when the thicknesses of the gate electrodes 130 are substantially equal to each other, the gate pad 137Pd disposed at the uppermost portion has the fifth thickness T5 in the contact region, and the gate pad 131Pd disposed at the lowermost portion And may have a sixth thickness T6 greater than the fifth thickness T5 in the contact region. The sixth thickness T6 may be equal to or less than the thickness of the gate electrode 131 connected to the gate pad 131Pd.

다만, 본 발명은 이에 한정되는 것은 아니며, 일부 실시예들에서는, 본 실시예의 두께 감소 경향과 반대로, 기판(101)의 상면으로부터의 멀어질수록 게이트 패드들(130Pd)의 두께 감소의 정도가 감소할 수도 있다. 즉, 상대적으로 하부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도가 상부에 배치되는 게이트 패드들(130Pd)에서의 두께 감소 정도보다 클 수 있다. 이러한 게이트 패드들(130Pd) 사이의 두께 감소의 경향성은 제조 공정 시의 형성 순서 등에 따라 결정될 수 있으며, 이에 따라 기판(101)으로부터의 거리에 비례하거나 반비례할 수 있다.
However, the present invention is not limited to this. In some embodiments, as the distance from the upper surface of the substrate 101 increases, the degree of decrease in the thickness of the gate pads 130Pd decreases You may. That is, the degree of reduction in the thickness of the gate pads 130Pd disposed at the lower portion may be greater than the degree of thickness reduction at the gate pads 130Pd disposed at the upper portion. The tendency of the thickness reduction between the gate pads 130Pd may be determined according to the formation order in the manufacturing process, and may be proportional or inversely proportional to the distance from the substrate 101. [

도 8을 참조하면, 반도체 장치(100b)는, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130Pe), 및 게이트 패드들(130Pe)과 연결되는 콘택 플러그들(180)을 포함할 수 있다.8, the semiconductor device 100b includes gate electrodes 130, interlayer insulating layers 120, channel holes CH, gate pads extending horizontally from the gate electrodes 130 130Pe, and contact plugs 180 connected to the gate pads 130Pe.

게이트 패드들(130Pe)은 게이트 전극들(130)로부터 일정한 두께로 연장되다가 두께가 감소하는 영역을 포함할 수 있다. 예를 들어, 게이트 패드들(130Pe)은 콘택 플러그들(180)과 연결되도록 상부에 배치된 게이트 패드들(130Pe)보다 길게 연장되는 콘택 영역을 가질 수 있으며, 상기 콘택 영역에서 두께가 감소할 수 있다.The gate pads 130Pe may extend from the gate electrodes 130 to a constant thickness and include a region where the thickness is reduced. For example, the gate pads 130Pe may have a contact area that is longer than the gate pads 130Pe disposed above to be connected to the contact plugs 180, have.

게이트 패드들(130Pe)은 상하로 배치되는 제1 및 제2 그룹(ST1, ST2)으로 구분될 수 있다. 제1 그룹(ST1)은 하부의 게이트 패드들(131Pe, 132Pe, 133Pe)을 포함하고, 제2 그룹(ST2)은 상부의 게이트 패드들(134Pe, 135Pe, 136Pe, 137Pe)을 포함할 수 있다.The gate pads 130Pe may be divided into first and second groups ST1 and ST2 arranged in the vertical direction. The first group ST1 may include lower gate pads 131Pe, 132Pe and 133Pe and the second group ST2 may include upper gate pads 134Pe, 135Pe, 136Pe and 137Pe.

게이트 패드들(130Pe)은, 제1 및 제2 그룹(ST1, ST2)에서 두께 감소의 정도가 다를 수 있다. 예를 들어, 제1 그룹(ST1)에서의 두께 감소 정도보다 제2 그룹(ST2)에서의 두께 감소 정도가 클 수 있다. 따라서, 게이트 전극들(130)의 두께가 서로 실질적으로 동일한 경우, 제2 그룹(ST2)에서는 상기 콘택 영역에서 제7 두께(T7)를 가지고, 제1 그룹(ST1)에서는 상기 콘택 영역에서 제7 두께(T7)보다 큰 제8 두께(T8)를 가질 수 있다. 일부 실시예들에서, 게이트 전극들(130)의 두께가 서로 상이한 경우, 제1 및 제2 그룹(ST1, ST2) 각각에서 두께 감소의 정도만 동일할 수도 있다. The gate pads 130Pe may have different degrees of thickness reduction in the first and second groups ST1 and ST2. For example, the thickness reduction degree in the second group ST2 may be larger than the thickness reduction degree in the first group ST1. Therefore, when the thicknesses of the gate electrodes 130 are substantially equal to each other, the seventh thickness T7 in the contact region in the second group ST2, and the seventh thickness T7 in the contact region in the first group ST1, And may have an eighth thickness T8 greater than the thickness T7. In some embodiments, if the thicknesses of the gate electrodes 130 are different from each other, only the degree of thickness reduction in each of the first and second groups ST1 and ST2 may be the same.

다만, 실시예들에서, 제1 및 제2 그룹(ST1, ST2)과 같은 그룹의 구분은 다양하게 변경될 수 있다. 예를 들어, 그룹의 개수 및 하나의 그룹에 포함되는 게이트 패드들(130Pe)의 개수가 다양하게 변경될 수 있다. 또한, 일부 실시예들에서는, 본 실시예의 두께 감소 경향과 반대로, 상부에 배치되는 그룹에서 두께 감소의 정도가 적을 수 있다. 이러한 그룹에 따른 게이트 패드들(130Pd) 사이의 두께 감소 정도의 차이는 제조 공정 시의 형성 순서 및 방법 등에 따라 결정될 수 있다.
However, in the embodiments, the division of groups such as the first and second groups ST1 and ST2 may be variously changed. For example, the number of groups and the number of gate pads 130Pe included in one group can be variously changed. Also, in some embodiments, as opposed to the thickness reduction tendency of the present embodiment, the degree of thickness reduction in the group disposed at the top may be small. The difference in the degree of thickness reduction between the gate pads 130Pd according to such a group can be determined according to the forming order and the method in the manufacturing process.

도 9를 참조하면, 반도체 장치(100c)는, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130P), 게이트 패드들(130P)과 연결되는 콘택 플러그들(180), 및 게이트 패드들(130P) 상의 식각 정지층(107)을 포함할 수 있다.9, the semiconductor device 100c includes gate electrodes 130, interlayer insulating layers 120, channel holes CH, gate pads extending horizontally from the gate electrodes 130 130P, contact plugs 180 connected to the gate pads 130P, and an etch stop layer 107 on the gate pads 130P.

식각 정지층(107)은 게이트 패드들(130P)이 이루는 계단 형상의 단차들 상에 배치될 수 있다. 식각 정지층(107)은 특히 게이트 패드들(130P)이 콘택 플러그들(180)과 연결되는 영역 상에 배치될 수 있다. 이에 따라, 콘택 플러그들(180)은 식각 정지층(107)을 관통하여 게이트 패드들(130P)과 연결될 수 있다.The etch stop layer 107 may be disposed on stepped steps formed by the gate pads 130P. The etch stop layer 107 may be disposed on an area where the gate pads 130P are connected to the contact plugs 180, in particular. Accordingly, the contact plugs 180 can be connected to the gate pads 130P through the etch stop layer 107. [

식각 정지층(107)은 콘택 플러그들(180)을 형성하기 위한 홀들을 형성할 때, 서로 다른 깊이를 갖는 홀들이 안정적으로 형성될 수 있도록, 식각 정지 역할을 할 수 있다. 따라서, 식각 정지층(107)은 패드 절연층(129) 및 게이트 패드들(130P)과 식각 선택성이 다르도록 서로 다른 물질로 이루어질 수 있다. 예를 들어, 패드 절연층(129)이 실리콘 산화물로 이루어지고 게이트 패드들(130P)이 금속 물질로 이루어진 경우, 식각 정지층(107)은 실리콘 질화물 또는 실리콘 탄화물을 포함할 수 있다.The etch stop layer 107 may serve as an etch stop so that holes having different depths can be stably formed when forming the holes for forming the contact plugs 180. [ Accordingly, the etch stop layer 107 may be made of different materials so that the etch stop layer 107 and the gate pads 130P are different in etch selectivity. For example, if the pad insulation layer 129 is made of silicon oxide and the gate pads 130P are made of a metal material, the etch stop layer 107 may comprise silicon nitride or silicon carbide.

일부 실시예들에서, 식각 정지층(107)은 게이트 패드들(130P)과 직접 접촉되지 않고, 소정 높이로 이격되어 패드 절연층(129) 내에 배치될 수도 있다. 이 경우, 식각 정지층(107)은 다결정 실리콘과 같은 도전성 물질로 이루어질 수도 있다.
In some embodiments, the etch stop layer 107 may not be in direct contact with the gate pads 130P, but may be disposed within the pad insulating layer 129 at a predetermined height spacing. In this case, the etch stop layer 107 may be made of a conductive material such as polycrystalline silicon.

도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 10a 내지 도 10k에서는, 도 3 및 도 4의 반도체 장치(100)의 제조 방법이 설명된다.10A to 10K are major step-by-step drawings schematically showing a method of manufacturing a semiconductor device according to exemplary embodiments. 10A to 10K, a manufacturing method of the semiconductor device 100 of FIGS. 3 and 4 is described.

도 10a를 참조하면, 기판(101) 상에 희생층들(111-117: 110) 및 층간 절연층들(121-128: 120)을 교대로 적층할 수 있다. 후속 공정을 통해, 희생층들(110)은 게이트 전극(130)으로 교체될 수 있다.Referring to FIG. 10A, sacrificial layers 111-117: 110 and interlayer insulating layers 121-128: 120 may be alternately stacked on a substrate 101. FIG. Through a subsequent process, the sacrificial layers 110 can be replaced with a gate electrode 130. [

먼저, 층간 절연층(121)을 형성하고, 희생층들(110) 및 층간 절연층들(120)을 도시된 것과 같이 기판(101) 상에 서로 교대로 적층할 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층들(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.First, an interlayer insulating layer 121 may be formed, and the sacrificial layers 110 and the interlayer insulating layers 120 may be alternately stacked on the substrate 101 as shown in the figure. The sacrificial layers 110 may be formed of a material that can be etched with etch selectivity to the interlayer dielectric layers 120. That is, the sacrificial layers 110 may be formed of a material that can be etched while minimizing the etching of the interlayer dielectric layers 120 during the process of etching the sacrificial layers 110. This etch selectivity or etch selectivity ratio can be quantitatively expressed through the ratio of the etch rate of the sacrificial layers 110 to the etch rate of the interlayer dielectric layer 120. For example, the interlayer insulating layer 120 may be made of at least one of silicon oxide and silicon nitride, and the sacrificial layers 110 may be an interlayer insulating layer 120 selected from silicon, silicon oxide, silicon carbide, and silicon nitride, And other materials.

일부 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(128)은 상대적으로 두껍게 형성될 수 있다. 또한, 일부 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 126)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-125)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
In some embodiments, the thickness of the interlayer dielectric layers 120 may not all be the same. For example, the lowermost interlayer insulating layer 121 may be formed to be relatively thin, and the uppermost interlayer insulating layer 128 may be formed to be relatively thick. Further, in some embodiments, the interlayer dielectric layers 122, 126 disposed between the ground selection transistor GST and the string selection transistor SST and the memory cells MC1 - MCn of FIG. 2 are connected to the memory cells MC1 to MCn) of the interlayer insulating layers 123-125. The thicknesses of the interlayer insulating layers 120 and the sacrificial layers 110 may be variously changed from those shown in the drawings and the number of the films constituting the interlayer insulating layers 120 and the sacrificial layers 110 may vary .

도 10b를 참조하면, 적층된 층간 절연층들(120) 및 희생층들(110) 상에 하드 마스크층(HM) 및 제1 포토 마스크층(PM1)을 형성하고, 이를 이용하여 층간 절연층들(120) 및 희생층들(110)의 일부를 제거할 수 있다.Referring to FIG. 10B, a hard mask layer HM and a first photomask layer PM1 are formed on the interlayer insulating layers 120 and the sacrificial layers 110, The sacrificial layer 120 and a part of the sacrificial layers 110 can be removed.

패드 영역(PAD)에 도 4와 같이 계단 형상의 게이트 패드들(130P)을 형성하기 위하여, 희생층들(110)을 일부 제거하는 공정이 시작될 수 있다. 먼저, 하드 마스크층(HM)은 셀 영역(CELL)을 보호하기 위하여 셀 영역(CELL)에서 층간 절연층들(120) 및 희생층들(110) 상에 형성될 수 있다. 하드 마스크층(HM)은 층간 절연층(120)과 상이한 물질을 포함할 수 있으며, 다중층으로 형성될 수도 있다.In order to form the stepped gate pads 130P in the pad region PAD as shown in FIG. 4, a process of partially removing the sacrificial layers 110 may be started. First, the hard mask layer HM may be formed on the interlayer insulating layers 120 and the sacrificial layers 110 in the cell region CELL to protect the cell region CELL. The hard mask layer HM may include a material different from the interlayer insulating layer 120, and may be formed of multiple layers.

다음으로, 최상부의 제7 희생층(117)을 절단하기 위한 제1 포토 마스크층(PM1)을 형성할 수 있다. 제1 포토 마스크층(PM1)은 제7 희생층(117)의 목적하는 길이, 즉 목적하는 게이트 패드(137P)(도 4 참조)의 길이에 맞추어 형성될 수 있다. 제1 포토 마스크층(PM1)에 의해 노출된 층간 절연층들(120) 및 희생층들(110)의 일부는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
Next, the first photomask layer PM1 for cutting the uppermost seventh sacrificial layer 117 can be formed. The first photomask layer PM1 may be formed to match the desired length of the seventh sacrificial layer 117, that is, the length of the desired gate pad 137P (see FIG. 4). A part of the interlayer insulating layers 120 and the sacrificial layers 110 exposed by the first photomask layer PM1 may be removed by dry etching or wet etching.

도 10c를 참조하면, 제1 포토 마스크층(PM1)을 제거한 후 제2 포토 마스크층(PM2)을 형성하고, 이를 이용하여 층간 절연층들(120) 및 희생층들(110)의 일부를 제거할 수 있다.Referring to FIG. 10C, after removing the first photomask layer PM1, a second photomask layer PM2 is formed, and a part of the interlayer insulating layers 120 and the sacrificial layers 110 are removed can do.

먼저, 제1 포토 마스크층(PM1)을 애싱(ashing) 및 스트립(strip) 공정으로 제거할 수 있다. 스트립 공정 시에 노출되는 층간 절연층들(127, 128)은 일부가 함께 제거될 수 있다. 예를 들어, 층간 절연층들(120)이 실리콘 산화물로 이루어지고, 스트립 공정 시에 불산(HF)을 이용하는 경우, 최상부의 층간 절연층(128)의 두께는 제9 두께(T9)(도 10b 참조)에서 그보다 얇은 제10 두께(T10)로 감소할 수 있다.First, the first photomask layer PM1 may be removed by an ashing and a strip process. The interlayer insulating layers 127 and 128 exposed during the stripping process can be removed together at a portion. For example, in the case where the interlayer insulating layers 120 are made of silicon oxide and the hydrofluoric acid (HF) is used in the stripping process, the thickness of the uppermost interlayer insulating layer 128 is ninth thickness T9 To a tenth thickness (T10) that is thinner than the thickness of the first layer (T10).

다음으로, 제6 희생층(116)을 절단하기 위한 제2 포토 마스크층(PM2)을 형성할 수 있다. 제2 포토 마스크층(PM2)에 의해 노출된 층간 절연층들(120) 및 희생층들(110)의 일부는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
Next, a second photomask layer (PM2) for cutting the sixth sacrificial layer (116) may be formed. A part of the interlayer insulating layers 120 and the sacrificial layers 110 exposed by the second photomask layer PM2 may be removed by dry etching or wet etching.

도 10d를 참조하면, 희생층들(110)이 서로 다른 길이로 연장되도록 모두 절단할 수 있다.Referring to FIG. 10D, all of the sacrificial layers 110 may be cut to extend to different lengths.

도 10b 및 도 10c를 참조하여 상술한 것과 같이, 포토 마스크층들(PM1, PM2)의 형성, 층간 절연층들(120) 및 희생층들(110)의 일부 제거, 및 포토 마스크층들(PM1, PM2)의 제거 공정을 반복하여 수행함으로써, 계단 형상을 이루도록 희생층들(110)을 모두 절단할 수 있다.Formation of the photomask layers PM1 and PM2, removal of the interlayer insulating layers 120 and part of the sacrificial layers 110, and removal of the photomask layers PM1 and PM2, as described above with reference to FIGS. 10B and 10C, And PM2 may be repeatedly performed to cut all of the sacrificial layers 110 in a stepped shape.

이와 같은 반복되는 공정 중에, 도 10c를 참조하여 상술한 것과 같이, 층간 마스크층들(120)은 포토 마스크층들(PM1, PM2)의 제거 시에 일부가 함께 제거될 수 있다. 따라서, 층간 절연층들(120)은 노출 영역(PC)에서 두께가 감소할 수 있으며, 상대적으로 스트립 공정에 많이 노출되는 상부의 층간 절연층들(120)은 하부보다 더 얇은 두께를 가질 수 있다. 다만, 이와 같은 층간 절연층들(120)의 두께 감소는 실시예들에서 다양하게 나타날 수 있으며, 예를 들어, 일부 층간 절연층들(120)은 노출 영역(PC)에서 모두 제거되어 잔존하지 않을 수도 있다. 이 경우, 하부의 희생층들(110)이 노출될 수도 있다.During such a repeated process, as described above with reference to FIG. 10C, the interlayer mask layers 120 can be partially removed at the time of removal of the photomask layers PM1 and PM2. Accordingly, the interlayer insulating layers 120 may have a reduced thickness in the exposed region PC, and the upper interlayer insulating layers 120, which are relatively exposed to the stripping process, may have a thickness thinner than the lower portion . However, the reduction in the thickness of the interlayer insulating layers 120 may vary in the embodiments. For example, some of the interlayer insulating layers 120 may be removed from the exposed region PC, It is possible. In this case, the lower sacrificial layers 110 may be exposed.

본 실시예에서는, 희생층들(110)을 상부에서부터 하부의 순서로 절단하는 방법을 설명하였으나, 이에 한정되지는 않으며, 반대로 하부에서부터 상부의 순서로 절단하는 것도 가능하다. 이 경우, 노출 영역(PC)에서, 하부의 층간 절연층들(120)이 상부보다 얇은 두께를 가질 수 있다.
In this embodiment, a method of cutting the sacrificial layers 110 in order from the upper part to the lower part has been described. However, the present invention is not limited thereto, and it is also possible to cut the sacrificial layers 110 in the order from the bottom to the top. In this case, in the exposed region PC, the lower interlayer insulating layers 120 may have a thickness thinner than the upper portion.

도 10e를 참조하면, 제1 및 제2 패드 절연층(129A, 129B)을 형성할 수 있다.Referring to FIG. 10E, the first and second pad insulating layers 129A and 129B may be formed.

제2 패드 절연층(129B)은 산화물계 물질로 이루어질 수 있으며, 예를 들어, HDP(High Density Plasma)막일 수 있으나, 이에 한정되지는 않는다. 노출 영역(PC)에서, 상대적으로 얇은 층간 절연층들(120)의 하부에 배치된 희생층들(110)은, 제2 패드 절연층(129B)의 형성 시 인가되는 산소 소스에 의해 일부 산화될 수 있으며, 이에 의해 제1 패드 절연층들(129A)이 형성될 수 있다. 즉, 노출 영역(PC)에서, 희생층들(110)의 상부에 배치된 층간 절연층들(120)의 두께가 감소되어, 희생층들(110)을 보호하지 못함에 따라 희생층들(110)이 상면으로부터 소정 깊이로 적어도 일부가 산화될 수 있다. The second pad insulating layer 129B may be made of an oxide-based material and may be, for example, an HDP (High Density Plasma) film, but is not limited thereto. In the exposed region PC, the sacrificial layers 110 disposed under the relatively thin interlayer insulating layers 120 are partially oxidized by the oxygen source applied in forming the second pad insulating layer 129B Whereby the first pad insulating layers 129A can be formed. That is, in the exposed region PC, the thickness of the interlayer insulating layers 120 disposed on top of the sacrificial layers 110 is reduced, and the sacrificial layers 110 ) May be oxidized at least partly from the upper surface to a predetermined depth.

도 10e에서, 제1 패드 절연층들(129A)은, 희생층들(110)이 산화되어 형성된 산화물층, 및 노출 영역(PC)에서 희생층들(110)의 상부에 잔존하는 층간 절연층들(120)이 합쳐진 하나의 층으로 도시하였다. 다만, 일부 실시예들에서 상기 두 층들은 서로 구별 가능할 수도 있다.10E, the first pad insulating layers 129A are formed by stacking oxide layers formed by oxidizing the sacrificial layers 110 and interlayer insulating layers remaining on the sacrificial layers 110 in the exposed region PC (120). &Lt; / RTI > However, in some embodiments, the two layers may be distinguishable from one another.

노출 영역(PC)에 잔존하는 층간 절연층들(120)의 두께가 산화를 방지하기 어려운 정도로 얇은 경우, 본 실시예에서와 같이, 산화되는 희생층들(110)의 두께는 상부의 층간 절연층들(120)의 잔존 두께와 상관없이 서로 실질적으로 동일하거나 유사할 수 있다. 다만, 도 7과 같은 일부 실시예들에서는, 잔존하는 층간 절연층들(120)의 두께에 따라 희생층들(110)이 산화되어 형성된 산화물층의 두께가 달라질 수 있다. 예를 들어, 하부에 잔존하는 층간 절연층들(120)의 두께가 상대적으로 두꺼운 경우, 상기 산화물층은 상부에서 상대적으로 두껍게 형성될 수 있다. 도 6a 내지 도 6c를 참조하여 상술한 것과 같은 실시예들도, 본 단계에서 상기 산화물층의 형상에 따라 결정될 수 있다.
When the thickness of the interlayer insulating layers 120 remaining in the exposed region PC is thin enough to prevent oxidation, the thickness of the sacrificial layers 110 to be oxidized, as in the present embodiment, May be substantially the same or similar to each other regardless of the thickness of the remaining portions 120 of the substrate. 7, depending on the thickness of the remaining interlayer insulating layers 120, the thickness of the oxide layer formed by oxidizing the sacrificial layers 110 may be varied. For example, when the thickness of the interlayer insulating layers 120 remaining at the bottom is relatively thick, the oxide layer may be formed relatively thick at the top. Embodiments such as those described above with reference to Figs. 6A to 6C can also be determined according to the shape of the oxide layer in this step.

일부 실시예들에서, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이용하지 않고, 층간 절연층들(120)과 게이트 전극들(130)/게이트 패드들(130P)(도 4 참조)을 처음부터 적층하여 반도체 장치를 제조할 수 있다. 이 경우, 희생층들(110)의 절단 공정 대신, 게이트 패드들(130P)의 절단 공정이 수행될 수 있다.In some embodiments, interlayer dielectric layers 120 and gate electrodes 130 / gate pads 130P (not shown) may be formed without using a stack of sacrificial layers 110 and interlayer dielectric layers 120 4) can be laminated from the beginning to manufacture a semiconductor device. In this case, the cutting process of the gate pads 130P may be performed instead of the cutting process of the sacrificial layers 110. [

이 경우에도, 본 단계에서 제2 패드 절연층(129B)을 형성할 때, 노출 영역(PC)에서 게이트 패드들(130P)이 일부 산화되어 산화물층을 형성하게 되므로, 도 4와 같은 구조를 갖도록 형성될 수 있다.
Also in this case, when forming the second pad insulating layer 129B in this step, since the gate pads 130P are partially oxidized in the exposed region PC to form an oxide layer, .

도 10f를 참조하면, 제3 패드 절연층(129C)을 형성함으로써, 패드 영역(PAD)을 덮는 패드 절연층(129)을 형성할 수 있다.Referring to FIG. 10F, the pad insulating layer 129 covering the pad region PAD can be formed by forming the third pad insulating layer 129C.

먼저, 제3 패드 절연층(129C)의 일부를 형성한 후, 평탄화 공정을 수행하여 하드 마스크층(HM)을 노출시킬 수 있다. 제3 패드 절연층(129C)은 예를 들어, TEOS(Tetra-Ethyl-Ortho-Silicate)막일 수 있다. First, after forming a part of the third pad insulating layer 129C, a planarization process may be performed to expose the hard mask layer HM. The third pad insulating layer 129C may be, for example, a TEOS (Tetra-Ethyl-Ortho-Silicate) film.

다음으로, 하드 마스크층(HM)을 선택적으로 제거한 후 상부에 추가적으로 절연 물질을 증착함으로써, 제3 패드 절연층(129C)을 형성할 수 있다. 다만, 제3 패드 절연층(129C)의 형성 방법 및 공정 순서는 다양할 수 있다. 이에 의해 최종적으로, 제1 내지 제3 패드 절연층들(129A, 129B, 129C)을 포함하는 패드 절연층(129)이 형성될 수 있다. 패드 절연층(129)을 이루는 제1 내지 제3 패드 절연층들(129A, 129B, 129C)은 동일한 물질로 이루어질 수 있으며, 이에 따라, 그 경계가 서로 구분되지 않을 수 있다. 따라서, 이하에서는 이를 하나의 층으로 도시하였다.
Next, the third pad insulating layer 129C may be formed by selectively removing the hard mask layer HM and further depositing an insulating material thereon. However, the method of forming the third pad insulating layer 129C and the process sequence may vary. As a result, the pad insulating layer 129 including the first through third pad insulating layers 129A, 129B, and 129C may be formed. The first to third pad insulating layers 129A, 129B and 129C constituting the pad insulating layer 129 may be made of the same material, and thus their boundaries may not be distinguished from each other. In the following, this is shown as one layer.

도 10g를 참조하면, 채널홀들(CH) 및 더미 채널홀들(CHD)(도 3 참조)을 형성할 수 있다.Referring to FIG. 10G, channel holes CH and dummy channel holes CHD (see FIG. 3) can be formed.

먼저, 채널홀들(CH)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 서로 다른 종류의 막들을 포함한 적층 구조물을 식각하기 때문에, 채널홀들(CH)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 일부 실시예들에서, 채널홀들(CH)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 일부 실시예들에서, 채널홀들(CH)에 의해 기판(101)의 일부가 리세스될 수 있다. First, the channel holes CH may be formed by anisotropically etching the sacrificial layers 110 and the interlayer insulating layers 120. The sidewalls of the channel holes CH may not be perpendicular to the upper surface of the substrate 101 because the multilayer structure including different kinds of films is etched. For example, in some embodiments, the width of the channel holes CH may be reduced toward the upper surface of the substrate 101. [ In some embodiments, a portion of the substrate 101 may be recessed by the channel holes CH.

다음으로, 채널홀들(CH) 내에, 게이트 유전층(150), 채널 영역(140), 제1 절연층(162) 및 채널 패드들(160)을 형성할 수 있다. 패드 영역(PAD)의 더미 채널홀들(CHD)도 채널홀들(CH)과 동일한 구조로 형성될 수 있다.Next, a gate dielectric layer 150, a channel region 140, a first insulating layer 162, and channel pads 160 may be formed in the channel holes CH. The dummy channel holes CHD of the pad region PAD may be formed in the same structure as the channel holes CH.

게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부 형성될 수 있으며, 채널홀(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널홀들(CH) 내에서 게이트 유전층(150) 상에 형성될 수 있다.The gate dielectric layer 150 may be formed to have a uniform thickness using Atomic Layer Deposition (ALD) or Chemical Vapor Deposition (CVD). In this step, all or a part of the gate dielectric layer 150 may be formed, and a portion extending perpendicularly to the substrate 101 along the channel hole CH may be formed in this step. A channel region 140 may be formed on the gate dielectric layer 150 in the channel holes CH.

제1 절연층(162)은 채널홀들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(162)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
The first insulating layer 162 is formed to fill the channel holes CH and may be an insulating material. However, in some embodiments, the channel regions 140 may be filled with a conductive material other than the first insulating layer 162. The channel pad 160 may be made of a conductive material. The channel pad 160 may be made of polycrystalline silicon, for example.

도 10h를 참조하면, 희생층들(110)과 층간 절연층들(120)의 적층 구조물을 도시되지 않은 방향에서 분리하는 트랜치(TH)(도 3 참조)를 형성하고, 트랜치(TH)를 통해 노출된 희생층들(110)을 제거할 수 있다.Referring to FIG. 10H, a trench TH (see FIG. 3) for separating the stacked structure of the sacrificial layers 110 and the interlayer insulating layers 120 in a direction not shown is formed, The exposed sacrificial layers 110 can be removed.

희생층들(110)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거되어 터널부(TP)를 형성할 수 있다. 희생층들(110)을 제거하기 전에, 채널홀들(CH)을 보호하기 위하여 채널 패드들(160)의 상부에 제2 절연층(166)을 더 형성할 수 있다.The sacrificial layers 110 may be selectively removed with respect to the interlayer dielectric layers 120 to form tunnel portions TP, for example, using wet etching. Before the sacrificial layers 110 are removed, a second insulating layer 166 may be further formed on the channel pads 160 to protect the channel holes CH.

본 단계에서, 산화되어 제1 패드 절연층(129A)(도 10f 참조)의 일부를 이루는 희생층들(110)의 일부는 제거되지 않을 수 있다. 따라서, 터널부(TP)는 말단부에서 폭이 감소하는 형상을 가질 수 있다.
In this step, a part of the sacrificial layers 110 which are oxidized and form a part of the first pad insulating layer 129A (see FIG. 10F) may not be removed. Therefore, the tunnel portion TP may have a shape whose width decreases at the distal end portion.

도 10i를 참조하면, 희생층들(110)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130) 및 게이트 패드들(130P)을 형성할 수 있다.Referring to FIG. 10I, the gate electrodes 130 and the gate pads 130P may be formed by burying a conductive material in a region where the sacrificial layers 110 are removed.

게이트 전극들(130) 및 게이트 패드들(130P)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극들(130) 및 게이트 패드들(130P)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 터널부들(TP) 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극들(130) 및 게이트 패드들(130P)을 형성할 수 있다.Gate electrodes 130 and gate pads 130P may comprise a metal, polycrystalline silicon or metal suicide material. The metal suicide material may be, for example, a silicide material of a metal selected from Co, Ni, Hf, Pt, W and Ti, or a combination thereof. In the case where the gate electrodes 130 and the gate pads 130P are made of a metal silicide material, a silicon layer is buried in the tunnel portions TP and then a separate metal layer is formed to perform a silicidation process, (130) and gate pads (130P).

도면에 도시하지는 않았으나, 게이트 전극들(130) 및 게이트 패드들(130P)을 형성한 후 트랜치(TH)(도 3 참조) 내에 형성된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 다음으로, 트랜치(TH) 내에 공통 소스 라인(CSL)(도 2 참조)을 형성할 수 있다.
The gate electrodes 130 and the gate pads 130P are formed and then the material of the gate electrodes 130 formed in the trench TH (see FIG. 3) is removed through an additional process . Next, a common source line CSL (see FIG. 2) may be formed in the trench TH.

도 10j를 참조하면, 패드 절연층(129)의 일부를 제거하여 콘택 홀들(H)을 형성할 수 있다.Referring to FIG. 10J, a part of the pad insulating layer 129 may be removed to form the contact holes H. FIG.

콘택 홀들(H)은 콘택 플러그들(180)(도 4 참조)이 형성될 영역을 오픈하는 별도의 마스크 패턴을 형성한 후 이를 이용하여 형성할 수 있다. 콘택 홀들(H)은 게이트 패드들(130P)이 노출되도록 형성될 수 있으며, 게이트 패드들(130P)이 소정 깊이로 리세스되도록 형성될 수도 있다.
The contact holes H may be formed by forming a separate mask pattern that opens an area where the contact plugs 180 (see FIG. 4) are to be formed. The contact holes H may be formed such that the gate pads 130P are exposed, and the gate pads 130P may be recessed to a predetermined depth.

도 10k를 참조하면, 콘택 플러그들(180)을 형성할 수 있다.Referring to FIG. 10K, contact plugs 180 may be formed.

먼저, 콘택 홀들(H) 내에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다.First, the contact plugs 180 may be formed by filling a conductive material in the contact holes H.

다음으로, 도 4를 함께 참조하면, 콘택 플러그들(180) 상에 제2 배선 라인들(190)을 형성할 수 있다. 셀 영역(CELL)에서는 채널 패드들(160) 상에 채널 플러그들(175)을 형성한 후, 상부에 제1 배선 라인들(170)을 형성할 수 있다. 실시예들에서, 제1 및 제2 배선 라인들(170, 180)의 배치는 도시된 것에 한정되지 않으며, 예를 들어, 서로 다른 높이에 배치될 수도 있다.
Next, referring to FIG. 4, second wiring lines 190 may be formed on the contact plugs 180. In the cell region CELL, the channel plugs 175 may be formed on the channel pads 160, and then the first wiring lines 170 may be formed on the channel pads 160. In the embodiments, the arrangement of the first and second wiring lines 170 and 180 is not limited to that shown, but may be arranged at different heights, for example.

도 11a 내지 도 11d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 11a 내지 도 11d에서는, 도 8의 반도체 장치(100b)의 제조 방법이 설명된다. 이하에서, 도 10a 내지 도 10k를 참조하여 상술한 내용과 중복되는 설명은 생략한다.11A to 11D are major step-by-step drawings schematically showing a method of manufacturing a semiconductor device according to exemplary embodiments. 11A to 11D, a manufacturing method of the semiconductor device 100b of FIG. 8 is described. Hereinafter, a description overlapping with those described above with reference to Figs. 10A to 10K will be omitted.

먼저, 도 10a를 참조하여 상술한 것과 같이, 희생층들(110) 및 층간 절연층(120)의 적층 구조물을 형성할 수 있다.First, as described above with reference to FIG. 10A, a stacked structure of the sacrificial layers 110 and the interlayer insulating layer 120 can be formed.

다음으로, 도 11a를 참조하면, 적층된 층간 절연층들(120) 및 희생층들(110) 상에 하드 마스크층(HM) 및 제1 포토 마스크층(PM1')을 형성하고, 이를 이용하여 층간 절연층들(120) 및 희생층들(110)의 일부를 제거할 수 있다.Next, referring to FIG. 11A, a hard mask layer HM and a first photomask layer PM1 'are formed on the interlayer insulating layers 120 and the sacrificial layers 110, The interlayer insulating layers 120 and a part of the sacrificial layers 110 can be removed.

먼저, 도 8의 제2 그룹(ST2)의 게이트 패드들(130Pe)에 해당하는 위치에서 희생층들(110)을 절단하는 공정을 수행할 수 있다. 따라서, 제1 포토 마스크층(PM1')은, 제2 그룹(ST2)의 게이트 패드들(130Pe) 중 최하단의 게이트 패드(134Pe)(도 8 참조)의 길이에 맞추어 형성될 수 있다. 제1 포토 마스크층(PM1')에 의해 노출된 영역은 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
First, the sacrificial layers 110 may be cut at a position corresponding to the gate pads 130Pe of the second group ST2 of FIG. Accordingly, the first photomask layer PM1 'may be formed to match the length of the lowermost gate pad 134Pe (see FIG. 8) among the gate pads 130Pe of the second group ST2. The region exposed by the first photomask layer PM1 'may be removed by dry etching or wet etching.

도 11b를 참조하면, 제1 포토 마스크층(PM1')을 트리밍(trimming)하여 트리밍 마스크층(PM1a)을 형성할 수 있다.Referring to FIG. 11B, the trimming mask layer PM1a can be formed by trimming the first photomask layer PM1 '.

상기 트리밍 공정은 건식 식각법 또는 습식 식각법을 이용하여, 제1 포토 마스크층(PM1')의 크기를 축소시키는 공정이다. 이에 의해, 일단이 게이트 패드(135Pe)(도 8 참조)의 길이에 대응되도록 축소된 면적을 커버하는 제1 트리밍 마스크층(PM1a)이 형성될 수 있다. 상기 트리밍 공정에 의해 제1 포토 마스크층(PM1')의 높이도 낮아질 수 있다.
The trimming process is a process of reducing the size of the first photomask layer PM1 'by using a dry etching method or a wet etching method. Thereby, a first trimming mask layer PM1a covering an area reduced in one end corresponding to the length of the gate pad 135Pe (see FIG. 8) can be formed. The height of the first photomask layer PM1 'may also be lowered by the trimming process.

도 11c를 참조하면, 도 8의 제2 그룹(ST2)의 게이트 패드들(130Pe)로 교체되는 제4 내지 제7 희생층들(114-117)을 모두 절단할 수 있다.Referring to FIG. 11C, all of the fourth to seventh sacrificial layers 114-117 which are replaced with the gate pads 130Pe of the second group ST2 of FIG. 8 can be cut.

도 11b를 참조하여 상술한 트리밍 공정을 반복하여 제4 내지 제7 희생층들(114-117)을 서로 다른 길이로 절단한 후, 트리밍 마스크층(PM1a)을 제거할 수 있다.The trimming process described above with reference to FIG. 11B may be repeated to cut the fourth to seventh sacrificial layers 114-117 to different lengths, and then the trimming mask layer PM1a may be removed.

트리밍 마스크층(PM1a)의 제거 시, 노출된 층간 마스크층들(120)은 일부가 함께 제거될 수 있다. 따라서, 제4 내지 제7 희생층들(114-117)의 상부에서 노출된 층간 절연층들(120)은 두께가 동일한 정도로 감소할 수 있다.
Upon removal of the trimming mask layer PM1a, the exposed interlayer mask layers 120 may be partially removed together. Thus, the exposed interlayer insulating layers 120 on the tops of the fourth to seventh sacrificial layers 114-117 can be reduced to the same degree of thickness.

도 11d를 참조하면, 도 8의 제1 그룹(ST1)의 게이트 패드들(130Pe)에 해당하는 위치에서 희생층들(110)을 절단하기 위하여, 제2 포토 마스크층(PM2')을 형성할 수 있다.Referring to FIG. 11D, a second photomask layer PM2 'is formed to cut the sacrificial layers 110 at positions corresponding to the gate pads 130Pe of the first group ST1 of FIG. 8 .

제2 포토 마스크층(PM2')은, 제1 그룹(ST1)의 게이트 패드들(130Pe) 중 최하단의 게이트 패드(131Pe)(도 8 참조)의 길이에 맞추어 형성될 수 있다. 제21 포토 마스크층(PM2')에 의해 노출된 층간 절연층들(120) 및 희생층들(110)은 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.The second photomask layer PM2 'may be formed to match the length of the lowermost gate pad 131Pe (see FIG. 8) of the gate pads 130Pe of the first group ST1. The interlayer insulating layers 120 and the sacrificial layers 110 exposed by the twenty-first photomask layer PM2 'may be removed by dry etching or wet etching.

다음으로, 도 11b 및 도 11c를 참조하여 상술한 것과 같이 트리밍 공정 및 식각 공정을 반복하여 수행함으로써, 희생층들(110)을 모두 절단할 수 있다. 이와 같이, 트리밍 공정을 이용하여 포토 마스크층의 형성 및 제거 공정의 횟수를 감소시킬 수 있다. 다만, 포토 마스크층의 제거 시, 노출된 층간 절연층(120)의 일부가 함께 제거되므로, 하나의 포토 마스크층으로 절단되는 희생층들(110) 상의 층간 절연층들(120)은 서로 동일한 두께만큼 두께가 감소될 수 있다. 따라서, 해당하는 영역에 형성되는 게이트 패드들(130Pe)은, 도 8과 같이, 이와 같은 그룹들(ST1, ST2)의 단위로 콘택 영역에서 서로 다른 두께를 갖도록 형성될 수 있다.Next, by performing the trimming process and the etching process repeatedly as described above with reference to FIGS. 11B and 11C, all of the sacrificial layers 110 can be cut. As described above, the number of times of forming and removing the photomask layer can be reduced by using the trimming process. However, since the part of the exposed interlayer insulating layer 120 is removed together when the photomask layer is removed, the interlayer insulating layers 120 on the sacrificial layers 110 cut into one photomask layer have the same thickness Thickness can be reduced. Accordingly, the gate pads 130Pe formed in the corresponding regions may be formed to have different thicknesses in the contact region in units of the groups ST1 and ST2 as shown in FIG.

다음으로, 도 10e 내지 도 10k를 참조하여 상술한 공정이 수행되어, 도 8의 반도체 장치(100b)가 최종적으로 제조될 수 있다.
Next, the process described above with reference to Figs. 10E to 10K is performed, so that the semiconductor device 100b of Fig. 8 can be finally manufactured.

도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.12 is a schematic perspective view of a semiconductor device according to exemplary embodiments.

도 12를 참조하면, 반도체 장치(200)는 셀 영역(CELL), 패드 영역(PAD) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다. Referring to FIG. 12, the semiconductor device 200 may include a cell region CELL, a pad region PAD, and a peripheral circuit region PERI.

주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 주변 회로 영역(PERI)은 셀 영역(CELL) 및 패드 영역(PAD)의 하단에 배치될 수 있다. 일부 실시예들에서, 주변 회로 영역(PERI)은 셀 영역(CELL) 및 패드 영역(PAD)의 상단에 배치되거나 적어도 일 측에 배치될 수도 있다.
The peripheral circuit region PERI may correspond to an area where the driving circuit 30 of the memory cell array 20 of Fig. 1 is disposed. The peripheral circuit region PERI may be disposed at the lower end of the cell region CELL and the pad region PAD. In some embodiments, the peripheral circuit region PERI may be disposed at the top or at least one side of the cell region CELL and the pad region PAD.

셀 영역(CELL)은 및 패드 영역(PAD)은, 게이트 전극들(130), 층간 절연층들(120), 채널홀들(CH), 게이트 전극들(130)로부터 수평하게 연장되는 게이트 패드들(130P), 및 게이트 패드들(130P)과 연결되는 콘택 플러그들(180)을 포함할 수 있다.The cell region CELL and the pad region PAD are electrically connected to gate electrodes 130, interlayer insulating layers 120, channel holes CH, gate electrodes 130, A contact plug 130P, and contact plugs 180 connected to the gate pads 130P.

본 실시예에서, 셀 영역(CELL) 및 패드 영역(PAD)은 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL) 및 패드 영역(PAD)은 예를 들어, 도 6a 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
In this embodiment, the cell region CELL and the pad region PAD are shown to have the same structure as the embodiment of FIG. 4, but are not limited thereto. The cell region CELL and the pad region PAD may comprise a semiconductor device according to various embodiments of the present invention, for example, as described above with reference to Figs. 6A-9.

주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 제1 및 제2 콘택 플러그들(250, 275) 및 제1 및 제2 배선 라인들(260, 270)을 포함할 수 있다.The peripheral circuit region PERI includes a base substrate 201, circuit elements 230 disposed on the base substrate 201, first and second contact plugs 250 and 275, Lines 260 and 270, respectively.

기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.The base substrate 201 may have an upper surface extending in the x direction and the y direction. In the base substrate 201, an active region can be defined by forming an element isolation layer 210. A doped region 205 containing an impurity may be disposed in a portion of the active region. Base substrate 201 may comprise a semiconductor material, such as a Group IV semiconductor, a Group III-V compound semiconductor, or a Group II-VI oxide semiconductor.

회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.The circuit element 230 may include a horizontal transistor. Each circuit element 230 may include a circuit gate insulating layer 232, a spacer layer 234, and a circuit gate electrode 235. A doped region 205 may be disposed in the base substrate 201 on both sides of the circuit gate electrode 235 to serve as a source region or a drain region of the circuit element 230. [

주변 영역 절연층(240)은 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.The peripheral region insulating layer 240 may be disposed on the circuit element 230 on the base substrate 201.

제1 콘택 플러그들(250)은 주변 영역 절연층(240)을 관통하여 도핑 영역(205) 또는 회로 게이트 전극(235)에 연결될 수 있다. 제2 콘택 플러그들(275)은 제1 및 제2 배선 라인들(260, 270)의 사이에 배치될 수 있다. 제1 및 제2 콘택 플러그들(250, 275) 및 제1 및 제2 배선 라인들(260, 270)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다.
The first contact plugs 250 may be connected to the doped region 205 or the circuit gate electrode 235 through the peripheral region insulating layer 240. The second contact plugs 275 may be disposed between the first and second wiring lines 260 and 270. An electrical signal can be applied to the circuit element 230 by the first and second contact plugs 250 and 275 and the first and second wiring lines 260 and 270.

반도체 장치(200)는 패드 영역(PAD)과 주변 회로 영역(PERI)을 서로 연결하는 연결 배선 구조들(280, 290)을 더 포함할 수 있다.The semiconductor device 200 may further include connection wiring structures 280 and 290 connecting the pad region PAD and the peripheral circuit region PERI to each other.

연결 배선 구조들(280, 290)은, 예를 들어, 셀 영역(CELL)의 게이트 전극들(130), 채널 영역(140) 등과 연결되어 패드 영역(PAD)으로 연장된 제1 및 제2 배선 라인들(170, 190)을 주변 회로 영역(PERI)의 회로 소자(230)에 연결하도록 배치될 수 있다.
The connection wiring structures 280 and 290 are connected to the gate electrodes 130 and the channel region 140 of the cell region CELL and are connected to the first and second wirings May be arranged to connect the lines 170 and 190 to the circuit elements 230 of the peripheral circuit area PERI.

주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL) 및 패드 영역(PAD)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL) 및 패드 영역(PAD)이 제조될 수 있다. 기판(101)은 기저 기판(201)보다 작게 형성될 수 있으나, 이에 한정되지는 않는다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
After the peripheral circuit region PERI is fabricated first, the cell region CELL and the substrate region 101 of the pad region PAD are formed thereon to form the cell region CELL and the pad region PAD . The substrate 101 may be formed to be smaller than the base substrate 201, but is not limited thereto. The substrate 101 may be formed of polycrystalline silicon, or may be formed of amorphous silicon and then monocrystallized.

도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다. 13 is a block diagram illustrating a storage device including a semiconductor device according to exemplary embodiments.

도 13을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.13, the storage device 1000 according to the present embodiment includes a controller 1010 that communicates with a host (HOST), and memories 1020-1, 1020-2, and 1020-3 that store data . Each memory 1020-1, 1020-2, and 1020-3 may include a semiconductor device according to various embodiments of the present invention as described above with reference to Figures 3-9.

컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.A host (HOST) that communicates with the controller 1010 can be any of a variety of electronic devices on which the storage device 1000 is mounted, such as a smart phone, a digital camera, a desktop, a laptop, a media player, The controller 1010 receives data write or read requests transmitted from the host HOST and stores data in the memories 1020-1, 1020-2, and 1020-3, or memories 1020-1, 1020-2, Gt; CMD < / RTI >

도 13에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
13, one or more memories 1020-1, 1020-2, and 1020-3 may be connected to the controller 1010 in parallel in the storage device 1000. [ By connecting a plurality of memories 1020-1, 1020-2, and 1020-3 in parallel to the controller 1010, a storage device 1000 having a large capacity such as a solid state drive (SSD) can be implemented.

도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다. 14 is a block diagram showing an electronic apparatus including a semiconductor device according to exemplary embodiments.

도 14를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다. 14, the electronic device 2000 according to the present embodiment may include a communication unit 2010, an input unit 2020, an output unit 2030, a memory 2040, and a processor 2050.

통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. The communication unit 2010 may include a wired / wireless communication module, and may include a wireless Internet module, a short distance communication module, a GPS module, a mobile communication module, and the like. The wired / wireless communication module included in the communication unit 2010 may be connected to an external communication network according to various communication standard standards to transmit and receive data.

입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.The input unit 2020 may include a mechanical switch, a touch screen, a voice recognition module, and the like, provided by a user to control the operation of the electronic device 2000. In addition, the input unit 2020 may include a mouse or a finger mouse device that operates by a track ball, a laser pointer method, or the like, and may further include various sensor modules through which a user can input data.

출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.The output unit 2030 outputs information processed in the electronic device 2000 in the form of voice or image and the memory 2040 can store a program or data for processing and controlling the processor 2050 . The processor 2050 may transfer instructions to the memory 2040 according to the required operation to store or retrieve data.

메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.The memory 2040 may be embedded in the electronic device 2000 or may communicate with the processor 2050 via a separate interface. When communicating with the processor 2050 through a separate interface, the processor 2050 can store or retrieve data to or from the memory 2040 through various interface standards such as SD, SDHC, SDXC, MICRO SD, USB, .

프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
The processor 2050 controls the operation of each part included in the electronic device 2000. The processor 2050 may perform control and processing related to voice communication, video communication, data communication, and the like, or may perform control and processing for multimedia reproduction and management. In addition, the processor 2050 may process the input from the user through the input unit 2020 and output the result through the output unit 2030. [ In addition, the processor 2050 can store the data necessary for controlling the operation of the electronic device 2000 in the memory 2040 or fetch the data from the memory 2040 as described above. At least one of the processor 2050 and the memory 2040 may include a semiconductor device according to various embodiments of the present invention as described above with reference to Figures 3-9.

도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.15 is a schematic diagram showing a system including a semiconductor device according to exemplary embodiments.

도 15를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 15, the system 3000 may include a controller 3100, an input / output device 3200, a memory 3300, and an interface 3400. System 3000 may be a mobile system or a system that transmits or receives information. The mobile system may be a PDA, a portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player, or a memory card .

제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. The controller 3100 can execute a program and control the system 3000. [ The controller 3100 may be, for example, a microprocessor, a digital signal processor, a microcontroller, or the like.

입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. The input / output device 3200 may be used to input or output data of the system 3000. The system 3000 may be connected to an external device, such as a personal computer or network, using the input / output device 3200 to exchange data with the external device. The input / output device 3200 may be, for example, a keypad, a keyboard, or a display.

메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다. The memory 3300 may store code and / or data for operation of the controller 3100, and / or may store data processed by the controller 3100. The memory 3300 may include a semiconductor device according to any of the embodiments of the present invention.

인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.The interface 3400 may be a data transmission path between the system 3000 and another external device. Controller 3100, input / output device 3200, memory 3300 and interface 3400 can communicate with each other via bus 3500. [

제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
At least one of the controller 3100 or the memory 3300 may comprise a semiconductor device according to various embodiments of the present invention as described above with reference to Figures 3-9.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

CH: 채널홀 100: 반도체 장치
101: 기판 107: 식각 정지층
110: 희생층 120: 층간 절연층
129: 패드 절연층 130: 게이트 전극
130P: 게이트 패드 140: 채널 영역
150: 게이트 유전층 160: 채널 패드
162: 제1 절연층 166: 제2 절연층
170: 제1 배선 라인 175: 채널 플러그
180: 콘택 플러그 190: 제2 배선 라인 CH: channel hole 100: semiconductor device
101: substrate 107: etch stop layer
110: sacrificial layer 120: interlayer insulating layer
129: pad insulating layer 130: gate electrode
130P: gate pad 140: channel region
150: gate dielectric layer 160: channel pad
162: first insulating layer 166: second insulating layer
170: first wiring line 175: channel plug
180: contact plug 190: second wiring line

Claims

기판 상에 수직하게 적층되는 게이트 전극들;
상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들;
상기 게이트 전극들로부터 서로 다른 길이로 연장되는 게이트 패드들; 및
상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고,
상기 게이트 패드들 중 적어도 일부는, 연결된 상기 게이트 전극보다 두께가 얇은 영역을 갖는 반도체 장치.
Gate electrodes vertically stacked on the substrate;
Channel holes extending through the gate electrodes and extending perpendicularly to the substrate, the channel holes being arranged in a channel region;
Gate pads extending at different lengths from the gate electrodes; And
And contact plugs connected to the gate pads,
Wherein at least a part of the gate pads have a thinner region than the connected gate electrode.

제1 항에 있어서,
상기 게이트 패드들은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장되어 상기 콘택 플러그들과 연결되는 콘택 영역을 포함하고,
상기 콘택 영역에서의 두께가 상기 게이트 전극의 두께보다 얇은 반도체 장치.
The method according to claim 1,
Wherein the gate pads include a contact region extending from the gate pad disposed at a lower portion of the gate pad and connected to the contact plugs,
Wherein a thickness of the contact region is thinner than a thickness of the gate electrode.

제2 항에 있어서,
상기 게이트 패드들은 상기 콘택 영역 전체에서 상기 게이트 전극의 두께보다 얇은 두께를 갖는 반도체 장치.
3. The method of claim 2,
Wherein the gate pads have a thickness thinner than a thickness of the gate electrode over the entire contact region.

제2 항에 있어서,
상기 게이트 패드들은 상기 콘택 영역에서 점진적으로 감소하는 두께를 갖는 반도체 장치.
3. The method of claim 2,
Wherein the gate pads have a thickness that gradually decreases in the contact region.

제2 항에 있어서,
상기 게이트 패드들은 상기 콘택 영역의 근처에서 두께가 급격히 감소하는 절곡부를 가지며, 상기 절곡부 이외의 영역에서는 수평하게 연장되는 반도체 장치.
3. The method of claim 2,
Wherein the gate pads have a bending portion whose thickness is drastically reduced in the vicinity of the contact region and extend horizontally in a region other than the bending portion.

제1 항에 있어서,
각각의 상기 게이트 패드 및 연결된 상기 게이트 전극 사이의 두께의 차이는, 상기 게이트 패드들에서 서로 상이한 반도체 장치.
The method according to claim 1,
Wherein a difference in thickness between each of said gate pads and said connected gate electrode is different from each other in said gate pads.

제6 항에 있어서,
상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 증가하는 반도체 장치.
The method according to claim 6,
Wherein in the gate pads, the difference in thickness increases from the top surface of the substrate toward the top.

제6 항에 있어서,
상기 게이트 패드들에서, 상기 두께의 차이는 상기 기판의 상면으로부터 상부로 향하면서 두 개 이상의 상기 게이트 패드들을 포함하는 그룹 단위로 증가하는 반도체 장치.
The method according to claim 6,
Wherein in the gate pads, the difference in thickness increases from a top surface of the substrate to a top surface and increases in units of groups including two or more of the gate pads.

제1 항에 있어서,
상기 게이트 패드들 상에 배치되는 식각 정지층을 더 포함하고, 상기 콘택 플러그들은 상기 식각 정지층을 관통하는 반도체 장치.
The method according to claim 1,
Further comprising an etch stop layer disposed on the gate pads, the contact plugs penetrating the etch stop layer.

제9 항에 있어서,
상기 식각 정지층은 상기 게이트 패드들과 접촉하도록 배치되는 반도체 장치.
10. The method of claim 9,
Wherein the etch stop layer is disposed in contact with the gate pads.

기판 상에 수직하게 적층되는 게이트 전극들;
상기 게이트 전극들로부터 서로 다른 길이로 연장되며 콘택 영역을 갖는 게이트 패드들; 및
상기 콘택 영역에서 상기 게이트 패드들과 연결되는 콘택 플러그들을 포함하고,
상기 게이트 패드들 중 적어도 일부는, 상기 콘택 영역에서 두께가 감소하는 반도체 장치.
Gate electrodes vertically stacked on the substrate;
Gate pads extending from the gate electrodes at different lengths and having contact regions; And
And contact plugs connected to the gate pads in the contact region,
Wherein at least some of the gate pads are reduced in thickness in the contact region.

제11 항에 있어서,
상기 콘택 영역은, 하부에 배치되는 상기 게이트 패드가 상부에 배치되는 상기 게이트 패드보다 길게 연장된 영역을 포함하는 반도체 장치.
12. The method of claim 11,
Wherein the contact region includes a region extending longer than the gate pad on which the gate pad disposed at the lower portion is disposed.

제11 항에 있어서,
상기 게이트 패드들은 상기 콘택 영역에서 두께가 감소하도록 단차부 또는 절곡부를 갖는 반도체 장치.
12. The method of claim 11,
Wherein the gate pads have stepped portions or bent portions to reduce the thickness in the contact region.

제11 항에 있어서,
서로 연결된 상기 게이트 전극과 상기 게이트 패드의 두께의 차이는 약 5 Å 내지 100 Å의 범위인 반도체 장치.
12. The method of claim 11,
Wherein a difference in thickness between the gate electrode and the gate pad connected to each other is in a range of about 5 A to 100 A.

제11 항에 있어서,
상기 게이트 패드들의 두께가 감소하는 정도는 상기 기판으로부터의 거리에 비례 또는 반비례하는 반도체 장치.
12. The method of claim 11,
Wherein a degree of decrease in the thickness of the gate pads is proportional or inversely proportional to a distance from the substrate.

기판 상에 희생층들 및 층간 절연층들을 교대로 적층하는 단계;
적층된 상기 희생층들 및 층간 절연층들 상에 마스크층을 형성하는 단계;
상기 마스크층을 이용하여 상기 희생층들 및 층간 절연층들의 일부를 제거하여 서로 다른 길이로 연장되는 패드 영역을 형성하는 단계;
상기 패드 영역 상에 산화물계 물질로 이루어진 패드 절연층을 형성하는 단계;
상기 희생층들을 제거하는 단계; 및
상기 희생층들이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들을 형성하는 단계를 포함하고,
상기 패드 절연층을 형성하는 단계에서, 상기 패드 영역을 이루는 상기 희생층들의 적어도 일부가 산화되어 산화물층을 형성하는 반도체 장치의 제조 방법.
Alternately laminating sacrificial layers and interlayer dielectric layers on a substrate;
Forming a mask layer on the stacked sacrificial layers and interlayer insulating layers;
Removing a portion of the sacrificial layers and interlayer insulating layers using the mask layer to form pad regions extending in different lengths;
Forming a pad insulation layer made of an oxide based material on the pad region;
Removing the sacrificial layers; And
And burying a conductive material in a region where the sacrificial layers are removed to form gate electrodes,
Wherein at least a portion of the sacrificial layers forming the pad region is oxidized to form an oxide layer in the step of forming the pad insulating layer.

제16 항에 있어서,
상기 희생층들은, 상기 패드 절연층을 형성하기 위한 소스 물질에 의해 상면으로부터 일부가 산화되는 반도체 장치의 제조 방법.
17. The method of claim 16,
Wherein the sacrificial layers are partially oxidized from the upper surface by a source material for forming the pad insulating layer.

제16 항에 있어서,
상기 희생층들을 제거하는 단계에서, 상기 산화물층은 제거되지 않고 잔존하는 반도체 장치의 제조 방법.
17. The method of claim 16,
Wherein in the step of removing the sacrificial layers, the oxide layer remains without being removed.

제18 항에 있어서,
상기 게이트 전극들은 상기 산화물층의 하부에서 감소된 두께를 갖는 반도체 장치의 제조 방법.
19. The method of claim 18,
Wherein the gate electrodes have a reduced thickness at the bottom of the oxide layer.

제16 항에 있어서,
상기 산화물층의 두께는 상기 기판의 상면으로부터 멀어질수록 증가하는 반도체 장치의 제조 방법.17. The method of claim 16,
Wherein the thickness of the oxide layer increases as the distance from the top surface of the substrate increases.