KR102238257B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 산화된 표면층을 갖는 금속층을 포함하는 기판을 열처리 챔버 내에 장착하는 단계, 열처리 챔버 내에 수소 라디칼을 생성하는 단계, 및 수소 라디칼을 이용해 금속층의 산화된 표면층을 환원하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 장비 등에 사용되는 반도체 소자는 고집적도 및 고성능이 요구되고 있다. 집적도가 증가함에 따라 반도체 소자의 디자인 룰이 점점 미세화되고 있으며, 그로 인해 반도체 소자 내의 배선 또는 게이트 전극과 같은 도전성 패턴들의 저항 감소가 중요하게 되었다.
본 발명의 예시적인 실시예에서 해결하고자 하는 과제는 반도체 소자의 게이트 전극의 산화를 방지함으로써, 게이트 전극의 저항 증가를 억제하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법은, 산화된 표면층을 갖는 금속층을 포함하는 기판을 열처리 챔버 내에 장착하는 단계, 상기 열처리 챔버 내에 수소 라디칼을 생성하는 단계, 및 상기 수소 라디칼을 이용해 상기 금속층의 산화된 표면층을 환원하는 단계를 포함할 수 있다.
일 예로, 상기 수소 라디칼을 생성하는 단계는 상기 챔버 내에 수소 가스 및 산소 가스를 공급하는 단계를 포함할 수 있다.
일 예로, 상기 수소 가스와 상기 산소 가스는 2:3의 유량비로 공급할 수 있다.
일 예로, 상기 챔버 내의 온도는 400 ℃ 내지 700 ℃ 사이의 범위일 수 있다.
일 예로, 상기 챔버 내의 압력은 1 torr 내지 20 torr 사이의 범위일 수 있다.
일 예로, 상기 금속층은 텅스텐을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 산화된 표면층을 갖는 적어도 하나의 게이트 전극을 포함하는 게이트 구조물들을 형성하는 단계, 상기 게이트 구조물들을 덮는 산화막을 형성하는 단계, 및 상기 게이트 구조물을 열처리하는 단계를 포함하고, 상기 게이트 구조물을 열처리하는 단계는 산화된 표면층을 갖는 게이트 전극을 포함하는 기판을 열처리 챔버 내에 장착하는 단계, 상기 열처리 챔버 내에 수소 라디칼을 생성하는 단계, 상기 수소 라디칼을 이용해 상기 게이트 전극의 산화된 표면층을 환원하는 단계를 포함할 수 있다.
일 예로, 상기 게이트 구조물들은 상기 기판과 상기 게이트 전극 사이에 순차적으로 적층된 터널링 유전층, 전하 저장층 및 블록킹 유전층을 더 포함하고, 상기 게이트 전극은 다결정 실리콘층 및 금속층을 포함할 수 있다.
일 예로, 상기 게이트 전극의 산화된 표면층을 환원하는 단계는 금속 산화물을 금속으로 환원하는 단계일 수 있다.
일 예로, 상기 게이트 구조물들은 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 층간 절연층들을 포함할 수 있다.
일 예로, 상기 게이트 구조물들은 상기 복수의 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널들 및 상기 채널과 게이트 전극 사이에 게이트 유전층을 더 포함할 수 있다.
일 예로, 상기 게이트 유전층은 순차적으로 배치된 터널링 유전층, 전하 저장층 및 블록킹 유전층을 포함할 수 있다.
일 예로, 상기 수소 라디칼을 생성하는 단계는, 상기 챔버 내에 수소 가스 및 산소 가스를 2:3의 유량비로 공급하는 단계를 포함할 수 있다.
일 예로, 상기 챔버 내의 온도는 400 ℃ 내지 700 ℃ 사이의 범위일 수 있다.
일 예로, 상기 챔버 내의 압력은 1 torr 내지 20 torr 사이의 범위일 수 있다.
반도체 소자의 게이트 전극으로 이용되는 금속층의 산화된 표면층을 수소 라디칼을 이용한 열처리를 통해 금속으로 환원시킴으로써, 게이트 전극의 면저항을 감소시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 더욱 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 2 내지 도 4는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 6은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 일부 구조를 나타내는 개략적인 사시도이다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예에 따른 게이트 유전층을 설명하기 위해 도 7의 'A' 영역을 확대한 단면도들이다.
도 9 내지 도 16은 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 17은 본 발명의 예시적인 실시예에 따른 열처리 시간에 따른 텅스텐 산화층의 환원을 나타내는 XPS 분석 결과들이다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치의 하나의 메모리 셀 스트링을 나타내는 개략적인 단면도이다.
도 20 내지 도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 2 내지 도 4는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 6은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 일부 구조를 나타내는 개략적인 사시도이다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예에 따른 게이트 유전층을 설명하기 위해 도 7의 'A' 영역을 확대한 단면도들이다.
도 9 내지 도 16은 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 17은 본 발명의 예시적인 실시예에 따른 열처리 시간에 따른 텅스텐 산화층의 환원을 나타내는 XPS 분석 결과들이다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치의 하나의 메모리 셀 스트링을 나타내는 개략적인 단면도이다.
도 20 내지 도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다. 도 2 내지 도 4는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 금속층(11), 금속층의 산화된 표면층(11a) 및 산화막층(21)은 예를 들어 별도의 기판 상에 형성될 수 있다. 금속층(11)은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등 을 포함할 수 있다. 산화막층(21)은 실리콘 산화막, 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(TetraEthyl OrthoSilicate), BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 어느 하나일 수 있다.
본 실시예에서, 금속층(11)은 텅스텐(W)을 포함하고, 산화막층(21)을 실리콘 산화막을 포함할 수 있다.
금속층(11) 및 산화막층(21)은 원자층 증착(Atomic Layer Deposition, ALD) 공정이나 화학기상증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 형성될 수 있다.
금속층의 산화된 표면층(11a)은 금속층(11)의 상면에 산화층(21)을 형성하는 과정에서 형성될 수 있다. 실시예에 따라, 별도의 산화공정에 의해 금속층의 산화된 표면층(11a)의 일부가 형성되고 후속의 산화막층(21) 형성 과정에서 추가로 산화되면서 산화된 표면층(11a)의 나머지 일부가 형성될 수 있다.
도 1, 도 3 및 도 4를 참조하면, 수소 라디칼(H*)을 이용하여 열처리함으로써 금속층의 산화된 표면층(11a)를 금속층(11)으로 환원할 수 있다.
구체적으로, 도 2를 참조하여 설명한 금속층(11), 금속층의 산화된 표면층(11a) 및 산화층(21)이 형성된 기판을 열처리 챔버 내에 장착(도 1의 S1)한 후 열처리 챔버 내의 압력 및 온도가 소정의 압력 및 온도로 조절될 수 있다. 상기 압력은 1 torr 내지 20 torr 범위에서 변화될 수 있고, 상기 온도는 400 ℃ 내지 700 ℃ 범위에서 변화될 수 있다. 예를 들어, 열처리 챔버 내의 압력 및 온도는 각각 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃일 수 있다. 열처리 챔버 내의 압력 조절을 위해 불활성 가스들이 공급될 수 있다. 예를 들어, 불활성 가스들은 아르곤(Ar) 가스 또는 질소(N2) 가스일 수 있다.
소정의 압력 및 온도로 조절된 열처리 챔버 내로 수소 가스와 산소 가스를 공급하여 강한 환원력을 가지는 수소 라디칼(H*)을 생성할 수 있다(도 1의 S2). 실시예에 따라, 수소 가스와 산소 가스는 동시에 공급될 수 있고 수소 가스가 먼저 공급된 후 산소 가스가 뒤이어 공급될 수 있다. 열처리 챔버 내로 공급되는 수소 가스와 산소 가스의 유량비는 열처리 챔버 내의 압력 및 온도에 따라 적절히 조절될 수 있다. 예를 들어, 압력 및 온도가 각각 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃로 조절된 열처리 챔버 내로 공급되는 수소 가스와 산소 가스의 유량비는 2:3일 수 있다. 구체적으로, 상기 소정의 압력 범위내에서 400 sccm의 수소 가스와 600 sccm의 산소 가스가 열처리 챔버 내로 공급될 수 있다.
생성된 수소 라디칼(H*)은 금속층의 산화된 표면층(11a)의 산소와 반응하여 수증기(H2O)로 변환되어 열처리 챔버 외부로 배출될 수 있고, 이로 인해 금속층의 산화된 표면층(11a)이 금속층(11)으로 환원될 수 있다(도 1의 S3).
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 5를 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 장치(100)는 메모리 셀 어레이(200), 구동 회로(300), 읽기/쓰기(read/write) 회로(400) 및 제어 회로(500)를 포함할 수 있다.
메모리 셀 어레이(200)는 메모리 셀들을 포함할 수 있으며, 메모리 셀들은 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(200)에 포함되는 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(300)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(400)와 연결될 수 있다. 예시적인 실시예에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(200)에 포함되는 메모리 셀들은 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 워드 라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL), 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(300)와 읽기/쓰기 회로(400)는 제어 회로(500)에 의해 동작될 수 있다. 예시적인 실시예에 있어서, 구동 회로(300)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이(200)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(300)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(400)는 제어 회로(500)로부터 수신하는 명령에 따라 메모리 셀 어레이(200)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(400)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 써 넣을 수 있다. 읽기/쓰기 회로(400)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(500)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(300) 및 읽기/쓰기 회로(400)의 동작을 제어할 수 있다. 메모리 셀 어레이(200)에 저장된 데이터를 읽어오는 경우, 제어 회로(500)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(300)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(500)는 읽기/쓰기 회로(400)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(200)에 데이터를 쓰는 경우, 제어 회로(500)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(300)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(500)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(400)를 제어할 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다. 본 발명의 예시적인 실시예에 따른 반도체 장치는 수직 구조의 비휘발성 메모리 장치일 수 있다.
도 6을 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 6에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 두 개 이상의 접지 선택 트랜지스터들(GST) 또는 두 개 이상의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 일부 구조를 나타내는 개략적인 사시도이다.
도 7을 참조하면, 반도체 장치(200A)는, 기판(101), 기판(101) 상에 교대로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 게이트 구조물들 및 기판(101) 상면에 수직한 방향으로 층간 절연층들(120) 및 게이트 전극들(130)을 관통하는 채널들(150)을 포함할 수 있다. 또한, 반도체 장치(200A)는 채널들(150)의 하부에서 기판(101) 상에 배치된 에피택시얼층(140), 채널들(150)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(160), 소스 영역(105) 상에 배치되는 공통 소스 라인(107) 및 채널들(150) 상부의 드레인 패드(190)를 더 포함할 수 있다.
반도체 장치(200A)에서, 각각의 채널들(150)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널들(150)이 기판(101)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널들(150)은 내부의 제1 절연층(182)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라 제1 절연층(182)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널들(150)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널들(150)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널들(150)의 배치는 실시예들에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 제2 절연층(106)을 사이에 두고 인접하는 채널들(150)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널들(150)은 하면에서 에피택시얼층(140)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널들(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
에피택시얼층(140)은 채널들(150) 하부에서 기판(101) 상에 배치될 수 있다. 에피택시얼층(140)은 적어도 하나의 게이트 전극들(130)의 측면에 배치될 수 있다. 예시적인 실시예에서, 에피택시얼층(140)은 두 개의 게이트 전극들(130)의 측면에 배치될 수도 있다. 에피택시얼층(140)에 의해 채널들(150)의 종횡비가 증가하여도 채널들(150)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다.
에피택시얼층(140)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 층일 수 있다. 에피택시얼층(140)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(101)이 단결정 실리콘(Si)인 경우, 에피택시얼층(140)도 단결정 실리콘일 수 있다. 다만, 예시적인 실시예에서, 기판(101)이 단결정 실리콘(Si)인 경우라도 에피택시얼층(140)의 적어도 일부는 복수의 결정립들(grains)을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
에피택시얼층(140)과 인접한 게이트 전극(131)의 사이에는 에피 절연층(165)이 배치될 수 있다. 에피 절연층(165)은 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다. 에피 절연층(165)은 에피택시얼층(140)의 일부를 열산화시켜 형성된 산화막일 수 있다. 예를 들어, 에피 절연층(165)은 실리콘(Si) 에피택시얼층(140)을 열산화시켜 형성된 실리콘 산화막(SiO2)일 수 있다.
복수의 게이트 전극들(131-138: 130)이 채널들(150) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 6을 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극들(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2r개(r은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예들에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W), 알루미늄(Al), 구리(Cu) 등 을 포함할 수도 있다. 또한, 확산 방지층(diffusion barrier)이 게이트 전극들(130)은 둘러싸도록 배치될 수 있으며, 확산 방지층은 예컨대, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(160)이 게이트 전극들(130)과 채널들(150)의 사이에 배치될 수 있다. 도 7에는 구체적으로 도시되지 않았으나, 게이트 유전층(160)은 채널들(150)로부터 순차적으로 적층된 터널링 유전층, 전하 저장층, 및 블록킹 유전층을 포함할 수 있으며, 이에 대해서는 하기에 도 8a 내지 도 8c를 참조하여 더욱 상세히 설명한다.
상기 터널링 유전층은 F-N 터널링 방식으로 전하가 상기 전하 저장층을 터널링할 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 전도층일 수 있다. 예컨대, 상기 전하 저장층은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예에 있어서, 상기 전하 저장층이 전하 트랩층인 경우, 전하 저장층은 실리콘 질화물로 이루어질 수 있다.
상기 블록킹 유전층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 셀 스트링의 상단에서, 드레인 패드(190)가 제1 절연층(182)의 상면을 덮고 채널들(150)과 전기적으로 연결되도록 배치될 수 있다. 드레인 패드(190)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 드레인 패드(190)는 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다. 도면으로 도시되지 않았으나, 드레인 패드(190)는 드레인 패드(190) 상에 형성되는 비트 라인(BL)과 전기적으로 연결될 수 있다. 비트 라인(BL)은 x 방향으로 배열된 드레인 패드들(190)을 연결하며 연장될 수 있으며, 드레인 패드(190)와 비트 라인(BL)의 사이에는 도전성의 콘택 플러그가 더 배치될 수도 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)(도 6 참조)의 소스 영역(105)이 배치될 수 있다. 소스 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(105)은 x 방향으로 채널들(150) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(105) 상에는 공통 소스 라인(107)이 소스 영역(105)을 따라 y 방향으로 연장되도록 배치될 수 있다. 공통 소스 라인(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있다. 공통 소스 라인(107)은 제2 절연층(106)에 의해 게이트 전극들(130)과 전기적으로 분리될 수 있다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 7의 'A' 영역에 대응되는 영역이 도시된 것이다.
도 8a를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 게이트 유전층(160), 채널들(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160)은 채널들(150)로부터 순차적으로 적층된 터널링 유전층(162), 전하 저장층(164), 및 블록킹 유전층(166)이 적층된 구조를 가질 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(160)은 터널링 유전층(162), 전하 저장층(164) 및 블록킹 유전층(166)이 모두 채널들(150)을 따라 수직하게 연장되도록 배치될 수 있다.
터널링 유전층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트 도전막인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 다결정 실리콘을 증착하여 전하 저장층(164)을 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 또는 이들의 조합을 포함할 수 있다.
블록킹 유전층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란타넘 산화물(La2O3), 란타넘 알루미늄 산화물(LaAlxOy), 란타넘 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 또는 이들으 조합을 포함할 수 있다.
도 8b를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160a), 채널들(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160a)은 채널들(150)로부터 순차적으로 적층된 터널링 유전층(162), 전하 저장층(164), 및 블록킹 유전층(166a1, 166a2)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(160a)은 도 8a의 실시예에서와 달리, 블록킹 유전층(166a1, 166a2)이 두 개의 층을 포함하며, 제1 블록킹 유전층(166a1)은 채널들(150)과 같이 수직으로 연장되고, 제2 블록킹 유전층(166a2)은 게이트 전극층(133)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹 유전층(166a1)은 상대적으로 저유전율층이고, 제2 블록킹 유전층(166a2)은 고유전율층일 수 있다. 이 경우, 제1 블록킹 유전층(166a1)이 제2 블록킹 유전층(166a2)의 측면에 배치됨으로써, 에너지 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 반도체 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
예시적인 실시예에서, 제1 블록킹 유전층(166a1)은 생략된 형태로, 하나의 블록킹 유전층이 게이트 전극층(133)을 둘러싸도록 배치될 수도 있다.
도 8c를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160b), 채널들(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160b)은 채널들(150)로부터 순차적으로 적층된 터널링 유전층(162b), 전하 저장층(164b), 및 블록킹 유전층(166b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(160b)은 도 8a 및 도 8b의 실시예에서와 달리, 터널링 유전층(162b), 전하 저장층(164b), 및 블록킹 유전층(166b)이 모두 게이트 전극층(133) 및 확산 방지층(170)을 둘러싸도록 배치될 수 있다.
도 9 내지 도 16은 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 9를 참조하면, 기판(101) 상에 희생층들(111-116: 110) 및 층간 절연층들(120)이 교대로 적층될 수 있다. 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다.
층간 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정 중에 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 층간 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 예시적인 실시예에서 상기 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 또한, 도 6의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(140) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(140) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
예시적인 실시예에서, 도 7의 게이트 전극(131)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 공통 소스 라인(107)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
도 10을 참조하면, 희생층들(110) 및 층간 절연층들(120)을 관통하는 홀(hole) 형태의 제1 개구부들(OP1)을 형성할 수 있다.
제1 개구부들(OP1)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 제1 개구부들(OP1)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상면에 가까울수록 감소될 수 있다.
리세스 영역(R)의 깊이(D1)는 제1 개구부들(OP1)의 폭 및 종횡비 등에 따라 선택될 수 있다. 예를 들어, 리세스 영역(R)의 깊이(D1)는 제 기판(101)의 상면에서의 개구부(OP1)의 폭(W1)의 약 0.3배 내지 약 1.0배일 수 있으나, 이에 한정되지 않는다.
도 11을 참조하면, 제1 개구부들(OP1) 하부의 리세스 영역(R) 내에 에피택시얼층(140)을 형성할 수 있다.
에피택시얼층(140)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택시얼층(140)은 리세스 영역(R)을 채우고 기판(101) 상으로 연장될 수 있다. 에피택시얼층(140)의 상면은 기판(101)에 인접한 희생막(111)의 상면보다 높고, 그 상부의 희생막(112)의 하부면보다는 낮게 형성될 수 있다.
에피택시얼층(140)의 상면은 도시된 것과 같이 평평하게 형성될 수 있다. 다만, 성장 조건 등에 따라, 에피택시얼층(140)의 상면은 경사진 상면을 가질 수 있다.
이어서, 제1 개구부들(OP1) 내에 게이트 유전층(160)을 형성할 수 있다.
게이트 유전층(160)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(160)은 전부 또는 일부만 형성될 수 있으며, 도 8a 내지 도 8c를 참조하여 상술한 실시예들과 같이, 채널들(150)을 따라 기판(101)에 수직하게 연장되는 부분을 형성할 수 있다.
이어서, 제1 개구부들(OP1) 내에서 게이트 유전층(160)의 일부를 제거하여 에피택시얼층(144)의 상면의 일부가 노출되도록 한 후, 노출된 에피택시얼층(140) 및 게이트 유전층(160) 상에 채널들(150)을 형성할 수 있다. 게이트 유전층(160)을 일부 제거할 때, 에피택시얼층(140)이 일부 제거되어 에피택시얼층(140)의 상부에 리세스가 형성될 수도 있다. 채널들(150)은 에피택시얼층(140)의 상면에서 에피택시얼층(140)과 접촉되어 연결될 수 있다.
이어서, 제1 개구부들(OP1)을 매립하는 제1 절연층(182) 및 제1 절연층(182) 상의 드레인 패드(190)를 형성할 수 있다. 제1 절연층(182)은 절연 물질일 수 있다. 다만, 다른 예시적인 실시예에서는, 제1 절연층(182)이 아닌 도전성 물질로 채널들(150) 사이를 매립할 수도 있다.
다음으로, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)는 사진 식각 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 y 방향(도 7 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 예시적인 실시예에서, 제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(129) 및 드레인 패드(190) 상에 추가로 절연층을 형성하여, 드레인 패드(190) 및 그 하부의 채널들(150) 등의 손상을 방지할 수 있다. 제2 개구부(OP2)는 채널들(150)의 사이에서 기판(101)을 노출시킬 수 있다.
도 12를 참조하면, 제2 개구부(OP2)를 통해 노출된 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 정의되는 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160) 및 에피택시얼층(140)의 일부 측면들이 노출될 수 있다.
다음으로, 측면 개구부들(LP)을 통해 노출된 에피택시얼층(140) 상에 에피 절연층들(165)이 형성될 수 있다. 에피 절연층들(165)은 예를 들어, 열산화(thermal oxidation) 공정에 의해 형성될 수 있으며, 이 경우, 에피 절연층들(165)은 에피택시얼층(140)의 일부가 산화되어 형성된 산화막일 수 있다. 에피 절연층(169)의 두께 및 형상은 도시된 것에 한정되지 않는다.
본 단계에서 열산화 공정을 수행하는 경우, 측면 개구부들(LP)을 통해 노출된 게이트 유전층(160)의 경우 희생층들을 식각하는 도중에 받은 손상이 큐어링(curing)될 수 있다.
도 13을 참조하면, 게이트 전극들(130)을 측면 개구부들(LP) 내에 형성할 수 있다.
게이트 전극들(130)은 금속 물질을 포함할 수 있다. 본 실시예에서 게이트 전극들(130)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등 을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있다. 먼저, 확산 방지층이 제2 개구부(OP2) 및 측면 개구부들(LP)에 의해 노출되는 층간 절연층(120), 게이트 유전층(160), 에피 절연층(165) 및 기판(101)의 상면을 균일하게 덮도록 형성될 수 있다. 다음으로, 금속 물질이 측면 개구부들(LP)을 매립하도록 형성될 수 있다.
다음으로, 측면 개구부들(LP) 내에만 게이트 전극들(130)이 배치되도록, 추가적인 사진 식각 공정을 통한 마스크 형성 공정 및 식각 공정에 의해 제2 개구부(OP2) 내에 형성된 게이트 전극들(130)을 이루는 물질을 제거함으로써 제3 개구부(OP3)를 형성할 수 있다. 제3 개구부(OP3)는 y 방향(도 7 참조)을 따라 연장되는 트랜치 형상일 수 있다.
그 결과, 기판(101) 상에 교대로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 게이트 구조물들이 형성될 수 있다. 상기 게이트 구조물들 사이에 형성된 제3 개구부(OP3)의 측면을 통해 게이트 전극들(130)이 노출될 수 있다. 상기 게이트 구조물들은 기판(101) 상면에 수직한 방향으로 층간 절연층들(120) 및 게이트 전극들(130)을 관통하는 채널들(150)을 포함할 수 있다. 또한, 상기 게이트 구조물들은 채널들(150)의 하부에서 기판(101) 상에 배치된 에피택시얼층들(140) 및 채널들(150)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층들(160)을 포함할 수 있다. 게이트 유전층들(160)은 채널들(150)로부터 순차적으로 배치된 터널링 유전층(162), 전하 저장층(164), 및 블록킹 유전층(166)을 포함하는 구조를 가질 수 있다.
도 14를 참조하면, 게이트 구조물들 사이의 제3 개구부(OP3)에 의해 노출된 기판(101)에 소스 영역(105)을 형성하고, 제3 개구부(OP3)의 측면을 덮는 제2 절연층(106)을 형성할 수 있다.
먼저, 제3 개구부(OP3)에 의해 노출된 기판(101) 내에 상기 게이트 구조물들을 마스크로 이용하여 불순물을 이온 주입함으로써 소스 영역(105)이 형성될 수 있다. 예시적인 실시예에서, 소스 영역(105)은 제2 절연층(106)을 형성한 후 형성될 수도 있으며, 고농도 영역 및 그 양 단에 배치되는 저농도 도핑 영역을 포함하도록 구성될 수도 있다.
다음으로, 제2 절연층(106)이 상기 게이트 구조물들을 균일한 두께로 덮도록 형성될 수 있다. 즉, 제2 절연층(106)이 상기 게이트 구조물들 사이의 제3 개구부(OP3)의 내부를 균일한 두께로 덮도록 형성될 수 있다. 제2 절연층(106)은 예를 들어, 실리콘 산화막, 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(TetraEthyl OrthoSilicate), BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 어느 하나일 수 있다.일 수 있다. 제2 절연층(106)은 원자층 증착(ALD) 공정 또는 화학기상증착(CVD) 공정 등을 사용하여 형성될 수 있다. 제2 절연층(106)을 형성하는 과정에서 제2 절연층(106)과 접한 게이트 전극들(130)의 표면에 산화층들이 형성될 수 있다. 도 14의 하부에서 확대된 도면은 일부 게이트 전극들의 산화된 표면층들(133a, 134a)을 예시적으로 도시한 것이다.
이러한 산화된 표면층의 형성은 게이트 전극들(130)의 면저항(sheet resistance) 값을 증가시킬 수 있고, 면저항 값의 증가는 RC 지연(RC delay)을 증가시킬 수 있으므로 반도체 장치의 성능 저하를 일으킬 수 있다.
다음으로, 이방성 식각 공정을 이용하여 제2 절연층(106)의 일부를 제거함으로써 소스 영역(105)의 일부가 노출되도록 할 수 있다. 그 결과, 게이트 구조물들의 측면, 즉 제3 개구부(OP3)의 측면을 덮는 제2 절연층(106)이 형성될 수 있다. 상기 이방성 식각 공정은 예를 들어 반응성 이온 식각법(Reactive Ion Etch, RIE)을 이용할 수 있다.
도 15를 참조하면, 수소 라디칼(H*)을 이용한 열처리 공정을 수행함으로써 게이트 전극들(130)의 산화된 표면층들을 게이트 전극들(130)로 환원할 수 있다.
구체적으로, 도 14를 참조하여 설명한 층간 절연층들(120) 및 게이트 전극들(130)이 교대로 적층된 게이트 구조물들 및 상기 게이트 구조물들의 측면을 덮고 있는 제2 절연층(106)이 형성되어 있는 기판(101)을 열처리 챔버 내에 장착(도 1의 S1)한 후 열처리 챔버 내의 압력 및 온도가 소정의 압력 및 온도로 조절될 수 있다. 상기 압력은 1 torr 내지 20 torr 범위에서 변화될 수 있고, 상기 온도는 400 ℃ 내지 700 ℃ 범위에서 변화될 수 있다. 예를 들어, 열처리 챔버 내의 압력 및 온도는 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃일 수 있다. 열처리 챔버 내의 압력 조절을 위해 불활성 가스들이 공급될 수 있다. 예를 들어, 불활성 가스들은 아르곤(Ar) 가스, 질소(N2) 가스 또는 이들의 조합일 수 있다.
소정의 압력 및 온도로 조절된 열처리 챔버 내로 수소 가스와 산소 가스를 공급하여 강한 환원력을 가지는 수소 라디칼(H*)을 생성할 수 있다(도1의 S2). 경우에 따라, 수소 가스와 산소 가스는 동시에 공급될 수 있고 수소 가스가 먼저 공급된 후 산소 가스가 뒤이어 공급될 수 있다. 열처리 챔버 내로 공급되는 수소 가스와 산소 가스의 유량비는 열처리 챔버 내의 압력 및 온도에 따라 적절히 조절될 수 있다. 예를 들어, 압력 및 온도가 각각 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃로 조절된 열처리 챔버 내로 공급되는 수소 가스와 산소 가스의 유량비는 2:3일 수 있다. 구체적으로, 400 sccm의 수소 가스와 600 sccm의 산소 가스가 열처리 챔버 내로 공급될 수 있다.
생성된 수소 라디칼(H*)은 제3 개구부(OP3) 내로 유입되어 게이트 전극들(130)의 산화된 표면층의 산소와 반응하여 수증기(H2O)로 변환되어 열처리 챔버 외부로 배출될 수 있고, 이로 인해 게이트 전극들(130)의 산화된 표면층이 게이트 전극들(130)으로 환원될 수 있다(도 1의 S3). 도 15의 하단에 확대된 도면은 이러한 과정을 설명하기 위해 일부 게이트 전극들(133, 134)의 산화된 표면층들(133a, 134a)이 예시적으로 도시된 것이다.
앞서 설명한 바와 달리, 제2 절연층(106)이 상기 게이트 구조물들을 균일한 두께로 덮도록 형성된 직후에 수소 라디칼을 이용한 열처리 공정이 수행될 수 있다.
도 16을 참조하면, 게이트 전극들(130)의 산화된 표면층들을 게이트 전극으로 환원시킨 후, 노출된 소스 영역(105) 상에서 제2 절연층(106)에 의해 복수의 게이트 전극들(103)과 전기적으로 절연된 공통 소스 라인(107)을 형성할 수 있다.
공통 소스 라인(107)을 형성하는 공정은 도전성을 가지는 물질로 측면에 제2 절연층(106)이 형성된 제3 개구부들(OP3)을 채우는 공정, 그리고 최상부의 층간 절연층(129) 및 드레인 패드들(190)의 상면이 드러나도록 하는 화학적 기계적 연마 공정을 포함할 수 있다.
상기 도전성을 가지는 물질은, 예를 들어, 금속 물질, 금속 질화물, 및 금속 실리사이드 물질을 포함할 수 있다. 본 실시예에서 공통 소스 라인(107)은 텅스텐을 포함할 수 있다.
이후에, 도면으로 도시되지 않았으나, 공통 소스 라인(107), 드레인 패드들(190), 및 최상부의 층간 절연층(129)를 덮는 절연층을 형성할 수 있다. 상기 절연층 내에 각각의 드레인 패드(190)과 접하도록 도전성 콘택 플러그를 형성할 수 있다. 상기 절연층 상에 비트 라인들(BL)이 형성할 수 있다. 드레인 패드(190)은 상기 도전성 콘택 플러그를 통해 상기 절연층 상에 형성되는 비트 라인(BL)과 전기적으로 연결될 수 있다.
도 17은 본 발명의 예시적인 실시예에 따른 열처리 시간에 따른 텅스텐 산화층의 환원을 나타내는 XPS 분석 결과들이다. 도 17에 도시된 곡선 (a)는 텅스텐의 상면에 산화막 300 Å이 형성한 후 XPS 분석 데이터이고, 곡선 (b)는 산화막 300 Å이 형성된 텅스텐을 수소 라디칼을 이용해 6.7 torr 및 600 ℃에서 30초 동안 열처리한 후 XPS 분석 데이터이다. 곡선 (c)는 산화막 300 Å이 형성된 텅스텐을 수소 라디칼을 이용해 6.7 torr 및 600 ℃에서 60초 동안 열처리한 후 XPS 분석 데이터이고, 곡선 (d)는 산화막 300 Å이 형성된 텅스텐을 수소 라디칼을 이용해 6.7 torr 및 600 ℃에서 5분 동안 열처리한 후 XPS 분석 데이터이다.
도 17을 참조하면, 곡선 (a)로부터 텅스텐의 상면에 산화막을 형성하고 난 후에는 텅스텐 산화물(WO3)이 형성되었음을 알 수 있다. 즉, 곡선 (a)에서는 텅스텐 산화물(WO3)으로부터 유래된 결합 에너지가 약 36 eV 및 약 38 eV인 피크들(peaks)이 뚜렷이 관찰되었다. 곡선 (b)에서 곡선 (d)로부터 6.7 torr 및 600 ℃에서 열처리시간이 증가함에 따라 텅스텐 산화물(WO3)이 점점 텅스텐(W), 알루미늄(Al), 구리(Cu) 등으로 환원되고 있음을 알 수 있다. 즉, 열처리 시간이 30초에서 5분으로 늘어남에 따라 결합 에너지가 약 36 eV 및 약 38 eV인 피크들이 점점 약해지는 것이 관찰되었다. 6.7 torr 및 600 ℃에서 5분 동안 열처리된 경우(곡선 (d)의 경우)는 텅스텐(W), 알루미늄(Al), 구리(Cu) 등 로부터 유래된 결합에너지가 약 31.5 eV 및 약 34 eV인 피크들만 관찰되었다.
한편, 이와 같이 표면에 형성된 텅스텐 산화물(WO3)가 텅스텐으로 환원되면서 텅스텐을 포함하는 게이트 전극의 면저항이 약 16 ohm/sqr.에서 약 12 ohm/sqr.로 감소함이 관찰되었다. 이와 같은 게이트 전극의 면저항이 감소함에 따라 RC 지연(RC delay) 특성도 개선될 수 있다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다. 본 발명의 예시적인 실시예에 따른 반도체 장치는 평면형 비휘발성 메모리 장치일 수 있다.
도 18을 참조하면, 메모리 셀 어레이는 메모리 셀 블록들로 구성될 수 있고, 각각의 메모리 셀 블록은 페이지들로 구성될 수 있다. 각각의 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀 소자들(MC1~MCn)로 구성될 수 있다. 한편, 각각의 메모리 셀 블록은 메모리 셀 스트링들로 구성될 수 있다. 각각의 메모리 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 워드 라인들(WL1~WLn)에 연결되는 메모리 셀 소자들(MC1~MCn), 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 하나의 비트 라인(BL)과 공통 소스 라인(CSL)사이에서 메모리 셀 소자들(MC1~MCn)이 직렬로 연결되도록 구성될 수 있다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치의 하나의 메모리 셀 스트링을 나타내는 개략적인 단면도이다.
도 19를 참조하면, 반도체 장치(200B)는 비트 라인 콘택(BC)를 통해 비트 라인(BL)에 연결되는 스트링 선택 트랜지스터, 공통 소스 라인(CSL)에 연결되는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 배치되는 메모리 셀들을 포함할 수 있다. 메모리 셀들의 게이트 전극은 일 방향으로 나란히 연장되어 워드 라인들(WL1~WLn)을 형성할 수 있다. 접지 선택 트랜지스터 및 스트링 선택 트랜지스터의 게이트 전극들은 워드 라인들(WL1~WLn)과 나란한 방향으로 연장되어 각각 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 이룰 수 있다. 각각의 메모리 셀은 기판(210) 상에 형성된 터널링 유전층(214), 전하 저장층(218), 블로킹 유전층(220) 및 게이트 전극을 포함하는 제1 형의 게이트 구조물을 포함할 수 있다. 상기 게이트 전극은 제1 전도층(222) 및 제2 전도층(226)을 포함할 수 있다.
스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터와 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터는 기판(210) 상에 형성된 터널링 유전층(214), 전하 저장층(218), 일부 영역이 제거된 블로킹 유전층(220) 및 상기 게이트 전극을 포함하는 제2 형의 게이트 구조물을 포함할 수 있고, 블로킹 유전층(220)은 일부 영역이 제거되어 상기 게이트 전극과 전하 저장층(218)이 전기적으로 연결될 수 있다. 전하 저장층(218)은 전하 트랩층 또는 플로팅 게이트 전도층으로 제공될 수 있다.
상기 제1 전도층(222)은 고농도로 도핑된 다결정 실리콘층일 수 있고, 상기 제2 전도층(226)은 금속층일 수 있다. 본 실시예에서 금속층은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등을 포함할 수 있다. 게이트 구조물들의 측면에 버퍼 산화막(231) 및 스페이서(235)가 배치될 수 있다. 상기 게이트 구조물들 사이의 기판 내에 불순물로 도핑된 영역(212)이 배치될 수 있다. 또한, 비트 라인 콘택(BC)와 공통 소스 라인(CSL)이 형성되는 기판 내에도 불순물로 도핑된 영역(212)이 배치될 수 있다.
도 20 내지 도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 20을 참조하면, 기판(210) 상에 터널링 유전층(214), 전하 저장층(218), 블록킹 유전층(220)을 순차적으로 형성할 수 있다. 다음으로 후속에 블록킹 유전층(220) 상에 형성되는 제1 전도층(222)이 전하 저장층(218)과 전기적으로 연결되도록 하기 위해 블록킹 유전층(220)의 일부 영역을 제거할 수 있다. 전하 저장층(218)은 실시예에 따라, 전하 트랩층 또는 플로팅 게이트 전도층으로 제공될 수 있다. 본 실시예에서는 전하 저장층(218)은 플로팅 게이트 전도층으로 제공되며, 예를 들어, 인(P), 비소(As)등과 같은 n형 불순물이 고농도로 도핑된 다결정 실리콘층으로 형성될 수 있다.
도 21을 참조하면, 블록킹 유전층(220) 상에 순차적으로 제1 전도층(222), 제2 전도층(226), 및 하드 마스크층(228)을 형성할 수 있다. 제1 전도층(222)는 예를 들어, 인(P), 비소(As)등과 같은 n형 불순물이 고농도로 도핑된 다결정 실리콘층일 수 있고, 제2 전도층(226)은 금속층일 수 있다. 제2 전도층(226)은 확산 방지층을 더 포함할 수 있다. 본 실시예에서 제2 전도층(226)은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등 을 포함할 수 있다.
도 22를 참조하면, 사진 식각 공정을 통해 하드 마스크층(228)을 패터닝한 다음, 패터닝된 하드 마스크층(228)을 식각 마스크로 사용하여 제2 전도층(226), 제1 전도층(222), 블록킹 유전층(220), 및 전하 저장층(218)을 순차적으로 이방성 식각함으로써 게이트 구조물을 형성할 수 있다. 이 때, 터널링 유전층(214)는 식각 정지층으로서 역할을 하며, 후속의 이온 주입 공정에서 버퍼층으로서 역할을 할 수 있다. 상기 게이트 구조물들 사이의 기판(210) 내에 불순물 영역들(212)을 형성할 수 있다. 불순물 영역들(212)은 상기 게이트 구조물들을 마스크로 사용하여 이온 주입 공정을 수행함으로써 형성될 수 있다.
도 23을 참조하면, 상기 게이트 구조물들을 덮는 버퍼 산화막(231)을 형성할 수 있다. 상기 게이트 구조물들 사이의 기판 상에도 버퍼 산화막(231)을 형성할 수 있다. 버퍼 산화막(231)은 예를 들어, 실리콘 산화막, 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(TetraEthyl OrthoSilicate), BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 어느 하나일 수 있다. 버퍼 산화막(231)을 형성하는 과정에서 제2 전도층(226)의 표면에 산화층들(226a)이 형성될 수 있다. 본 실시예에서 제2 전도층(226)의 표면에 형성된 산화층(226a)은 텅스텐 산화물(WO3)일 수 있다.
이와 달리, 상기 게이트 구조물들을 형성하기 위한 식각 공정으로 인해 상기 게이트 구조물들에 포함된 터널링 유전층(214), 전하 저장층(218), 제1 전도층(222), 및 제2 전도층(226)에 식각 데미지가 발생할 수 있다. 이와 같은 식각 데미지를 큐어링(curing)하기 위한 리옥시데이션(reoxidation) 공정을 수행에 의해 제2 전도층(226)의 표면에 산화층(226a)의 일부가 형성될 수 있다. 이후 버퍼 산화막(281)을 형성하는 과정에서 제2 전도층(226)의 표면에 산화층(226a)의 나머지가 형성될 수 있다.
상기 게이트 구조물에 포함된 제1 전도층(222) 및 제2 전도층(226)은 게이트 전극으로 제공될 수 있다. 이러한 산화된 표면층의 형성은 상기 게이트 전극의 면저항 값을 증가시킬 수 있고, 면저항 값의 증가는 RC delay를 증가시킬 수 있으므로 반도체 장치의 성능 저하를 일으킬 수 있다. 본 실시예에서 제1 전도층(222)는 n형 불순물이 고농도로 도핑된 다결정 실리콘층일 수 있고, 제2 전도층(226)은 텅스텐을 포함하는 금속층일 수 있다. 저항값이 더 낮은 제2 전도층(226)이 산화되면 상기 게이트 전극의 면 저항값의 증가가 더욱 커질 수 있다. 또한, 전도성을 가지는 텅스텐 산화물(WO3)은 침상(needle-like) 형태의 휘스커(whisker)로 성장하여 주변의 게이트 전극들이 서로 단락될 수 있다. 그러므로 제2 전도층(226)의 산화된 표면층(226a)을 환원시키는 공정이 수행될 필요성이 있다.
도 24를 참조하면, 수소 라디칼(H*)을 이용한 열처리 공정을 수행함으로써 제2 전도층들(226)의 산화된 표면층(226a)들을 제2 전도층들(226)로 환원할 수 있다.
구체적으로, 도 23을 참조하여 설명한 버퍼 산화막(231)을 형성하는 공정이 완료된 후, 상기 게이트 구조물들을 덮고 있는 버퍼 산화막(231)이 형성되어 있는 기판(101)을 열처리 챔버 내에 장착(도 1의 S1)한 후 열처리 챔버 내의 압력 및 온도가 소정의 압력 및 온도로 조절될 수 있다. 상기 압력은 1 torr 내지 20 torr 범위에서 변화될 수 있고, 상기 온도는 400 ℃ 내지 700 ℃ 범위에서 변화될 수 있다. 예를 들어, 열처리 챔버 내의 압력 및 온도는 각각 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃일 수 있다. 열처리 챔버 내의 압력 조절을 위해 불활성 가스들이 공급될 수 있다. 예를 들어, 불활성 가스들은 아르곤(Ar) 가스 또는 질소(N2) 가스일 수 있다.
소정의 압력 및 온도로 조절된 열처리 챔버 내로 수소 가스와 산소 가스를 공급하여 강한 환원력을 가지는 수소 라디칼(H*)을 생성할 수 있다(도1의 S2). 경우에 따라, 수소 가스와 산소 가스는 동시에 공급될 수 있고 수소 가스가 먼저 공급된 후 산소 가스가 뒤이어 공급될 수 있다. 열처리 챔버 내로 공급되는 수소 가스와 산소 가스의 유량비는 열처리 챔버 내의 압력 및 온도에 따라 적절히 조절될 수 있다. 예를 들어, 압력 및 온도가 각각 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃로 조절된 열처리 챔버 내로 공급되는 수소 가스와 산소 가스의 유량비는 2:3일 수 있다. 구체적으로, 400 sccm의 수소 가스와 600 sccm의 산소 가스가 열처리 챔버 내로 공급될 수 있다.
생성된 수소 라디칼(H*)은 상기 게이트 구조물들 사이로 유입되어 제2 전도층들(226)의 산화된 표면층(226a)의 산소와 반응하여 수증기(H2O)로 변환되어 열처리 챔버 외부로 배출될 수 있고, 이로 인해 제2 전도층들(226)의 산화된 표면층(226a)이 제2 전도층들(226)으로 환원될 수 있다(도 1의 S3).
본 실시예에서 제2 전도층(226)은 텅스텐(W)일 수 있고, 제2 전도층(226)의 산화된 표면층(226a)은 텅스텐 산화물(WO3)일 수 있다. 예를 들어, 압력 및 온도가 약 5.0 torr 내지 8.0 torr 및 약 550 ℃ 내지 650 ℃로 조절된 열처리 챔버 내에서 수소 라디칼을 이용한 열처리를 수행함으로써 텅스텐 산화물을 텅스텐으로 환원시킬수 있다.
도 25를 참조하면, 상기 게이트 구조물들의 측면에 스페이서(235)를 형성할 수 있다. 구체적으로, 스페이서 절연막을 버퍼 산화막(231) 상에 형성한 다음, 이방성 식각 공정을 이용해 스페이서(235)를 형성할 수 있다. 스페이서 절연막은 버퍼 산화막(231)과 식각 선택성을 갖는 물질일 수 있다. 예를 들어, 버퍼 산화막(231)은 실리콘 산화물이고, 스페이서 절연막은 실리콘 질화물일 수 있다.
이후에, 도면으로 도시되지 않았으나, 공통 소스 라인(CSL)을 형성하는 공정, 비트 라인 콘택(BC) 및 비트 라인(BL)을 형성하는 공정을 더 수행하여 전기적으로 연결된 메모리 셀 스트링을 완성할 수 있다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 26을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 26에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 27을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 개략도이다.
도 28을 참조하면, 전자 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 전자 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 전자 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 소스 영역
106: 제2 절연층 107: 공통 소스 라인
110: 희생층 120: 층간 절연층
130: 게이트 전극 140: 에피택시얼층
150: 채널 160: 게이트 유전층
162: 터널링 유전층 164: 전하 저장층
166: 블록킹 유전층 182: 제1 절연층
190: 드레인 패드
106: 제2 절연층 107: 공통 소스 라인
110: 희생층 120: 층간 절연층
130: 게이트 전극 140: 에피택시얼층
150: 채널 160: 게이트 유전층
162: 터널링 유전층 164: 전하 저장층
166: 블록킹 유전층 182: 제1 절연층
190: 드레인 패드
Claims (10)
- 산화된 표면층을 갖는 금속층을 포함하는 기판을 열처리 챔버 내에 장착하는 단계;
상기 열처리 챔버 내에 수소 라디칼을 생성하는 단계; 및
상기 수소 라디칼을 이용해 상기 금속층의 산화된 표면층을 환원하는 단계;
를 포함하는 반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 수소 라디칼을 생성하는 단계는, 상기 챔버 내에 수소 가스 및 산소 가스를 2:3의 유량비로 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 챔버 내의 온도는 400℃ 내지 700℃ 인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 챔버 내의 압력은 1torr 내지 20torr인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 상에 산화된 표면을 갖는 적어도 하나의 게이트 전극을 포함하는 게이트 구조물들을 형성하는 단계;
상기 게이트 구조물들을 덮는 산화막을 형성하는 단계; 및
상기 게이트 구조물을 열처리하는 단계;를 포함하고,
상기 게이트 구조물을 열처리하는 단계는
산화된 표면층을 갖는 게이트 전극을 포함하는 기판을 열처리 챔버 내에 장착하는 단계;
상기 열처리 챔버 내에 수소 라디칼을 생성하는 단계;
상기 수소 라디칼을 이용해 상기 게이트 전극의 산화된 표면층을 환원하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5 항에 있어서,
상기 게이트 구조물들은 상기 기판과 상기 게이트 전극 사이에 순차적으로 적층된 터널링 유전층, 전하 저장층 및 블록킹 유전층을 더 포함하고, 상기 게이트 전극은 금속층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6 항에 있어서,
상기 게이트 전극의 산화된 표면층을 환원하는 단계는 금속 산화물을 금속으로 환원하는 단계인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5 항에 있어서,
상기 게이트 구조물들은 복수의 게이트 전극들 및 상기 복수의 게이트 전극들과 교대로 적층되는 층간 절연층들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제8 항에 있어서,
상기 게이트 구조물들은 상기 복수의 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널들 및 상기 채널과 게이트 전극 사이에 게이트 유전층을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5 항에 있어서,
상기 수소 라디칼을 생성하는 단계는, 상기 챔버 내에 수소 가스 및 산소 가스를 2:3의 유량비로 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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