KR20190023893A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 워드라인들과 연결된 메모리 셀 어레이; 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 주변 회로가 상승 구간이 서로 상이한 제1 패스 전압 및 제2 패스 전압을 생성하도록 제어하기 위한 전압 생성 제어 신호들을 생성하기 위한 전압 생성 제어 회로; 및 상기 제1 패스 전압을 상기 복수의 워드라인들 중 선택된 워드라인과 인접한 제1 워드라인들에 인가하고, 상기 제2 패스 전압을 상기 제1 워드라인들 및 상기 선택된 워드라인을 제외한 제2 워드라인들에 인가하도록 상기 주변 회로를 제어하기 위한 어드레스 디코더 제어 신호들을 생성하기 위한 어드레스 디코더 제어 회로를 포한한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 동작 시 비선택된 워드라인들에 인가되는 전압을 조절하여 프로그램 디스터브 현상을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 워드라인들과 연결된 메모리 셀 어레이; 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 주변 회로가 상승 구간이 서로 상이한 제1 패스 전압 및 제2 패스 전압을 생성하도록 제어하기 위한 전압 생성 제어 신호들을 생성하기 위한 전압 생성 제어 회로; 및 상기 제1 패스 전압을 상기 복수의 워드라인들 중 선택된 워드라인과 인접한 제1 워드라인들에 인가하고, 상기 제2 패스 전압을 상기 제1 워드라인들 및 상기 선택된 워드라인을 제외한 제2 워드라인들에 인가하도록 상기 주변 회로를 제어하기 위한 어드레스 디코더 제어 신호들을 생성하기 위한 어드레스 디코더 제어 회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 워드라인들과 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 프로그램 동작 시 프로그램 전압 및 제1 및 제2 패스 전압을 출력하기 위한 전압 생성 회로; 상기 전압 생성 회로에서 출력된 상기 프로그램 전압, 상기 제1 및 제2 패스 전압을 상기 복수의 워드라인들에 선택적으로 인가하기 위한 어드레스 디코더; 및 상기 프로그램 동작 시 상기 복수의 워드라인들 중 선택된 워드라인에는 상기 프로그램 전압을 인가하고, 상기 선택된 워드라인과 인접한 제1 워드라인들에는 상기 제1패스 전압을 인가하고, 상기 복수의 워드라인들 중 상기 선택된 워드라인 및 상기 제1 워드라인들을 제외한 제2 워드라인들에는 상기 제2 패스 전압을 인가하도록 상기 전압 생성 회로 및 상기 어드레스 디코더를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 제1 패스 전압 및 상기 제2 패스 전압 각각이 제1 레벨에서 제2 레벨로 상승하되, 서로 상이한 상승 기울기를 갖도록 상기 전압 생성 회로를 제어한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 선택된 메모리 셀에 제1 프로그램 전압 및 제2 프로그램 전압으로 구성된 프로그램 전압을 인가하는 단계; 및 상기 선택된 메모리 셀과 인접한 메모리 셀들에 제1 패스 전압을 인가하고, 나머지 비선택된 메모리 셀들에 제2 패스 전압을 인가하는 단계를 포함하며, 상기 제1 패스 전압 및 상기 제2 패스 전압은 제1 레벨에서 제2 레벨로 상승하는 상승 구간을 각각 가지며, 상기 제1 패스 전압의 상기 상승 구간과 상기 제2 패스 전압의 상기 상승 구간은 서로 상이하다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작 시 선택된 워드라인에 인접한 워드라인들 및 비선택된 워드라인들에 인가되는 패스 전압을 조절하여 프로그램 디스터브 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 5는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 7은 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 8 및 도 9는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 및 전압 생성 회로(150)를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 프로그램 동작, 소거 동작, 리드 동작 등과 같은 제반 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 실시 예로서, 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다.
메모리 셀 어레이(110)의 상세 구성은 후술하도록 한다.
어드레스 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals1, AD_signals2, AD_signals3)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 프로그램 동작 시 수신된 어드레스(ADDR) 및 제어 신호들(AD_signals1)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 제1 프로그램 전압(Vpgm1) 및 제2 프로그램 전압(Vpgm2)을 인가하고, 어드레스(ADDR) 및 제어 신호들(AD_signals2)에 응답하여 비선택된 워드라인들 중 선택된 워드라인과 인접한 워드라인들에는 제1 패스 전압(Vpass1)을 인가하고, 어드레스(ADDR) 및 제어 신호들(AD_signals3)에 응답하여 나머지 비 선택된 워드라인들에는 제2 패스 전압(Vpass2)을 인가한다.
또한 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 및 소거 동작을 포함하는 다양한 제반 동작 시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 프로그램할 데이터에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절할 수 있다. 예를 들어 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 대응하는 메모리 셀이 프로그램 금지 셀일 경우 프로그램 금지 전압(예를 들어 전원 전압)을 대응하는 비트라인에 인가하고, 대응하는 메모리 셀이 프로그램 셀일 경우 프로그램하려는 데이터에 대응하는 프로그램 상태에 따라 프로그램 허용 전압의 전위 레벨을 조절하여 대응하는 비트라인에 인가한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 프로그램 동작, 리드 동작, 소거 동작을 포함하는 다양한 제반 동작을 제어하도록 구성된다. 즉, 제어 로직(140)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(150)를 제어하기 위한 복수의 제어 신호들(AD_signals1, AD_signals2, AD_signals3, PB_signals, VG_signals1, VG_signals2, VG_signals3)을 출력한다.
제어 로직(140)은 프로그램 동작 시 선택된 메모리 블럭의 복수의 워드라인들(WLs) 중 선택된 워드라인에 제1 프로그램 전압(Vpgm1) 및 제2 프로그램 전압(Vpgm2)이 순차적으로 인가되도록 전압 생성 회로(150) 및 어드레스 디코더(120)를 제어한다.
제어 로직(140)은 프로그램 동작 시 복수의 워드라인들(WLs) 중 선택된 워드라인과 인접한 워드라인들에 제1 패스 전압(Vpass1)이 인가되고, 나머지 비 선택된 워드라인들에는 제2 패스 전압(Vpass2)이 인가되도록 전압 생성 회로(150) 및 어드레스 디코더(120)를 제어한다. 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2) 각각은 제1 레벨에서 제2 레벨로 상승하는 라이징 구간을 갖으며, 제1 패스 전압(Vpass1)의 라이징 구간과 제2 패스 전압(Vpass2)의 라이징 구간은 서로 상이할 수 있다.
또한 제어 로직(140)은 비선택된 워드라인들에 인가되는 제2 패스 전압(Vpass2)이 제1 레벨에서 제2 레벨로 상승할 때 스텝 전압 만큼씩 점진적으로 상승되도록 전압 생성 회로(150)를 제어한다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals1, VG_signals2, VG_signals3)에 응답하여 동작한다.
예를 들어 전압 생성 회로(150)는 프로그램 동작 시 제어 신호들(VG_signals1)에 응답하여 선택된 워드라인에 인가하기 위한 제1 및 제2 프로그램 전압(Vpgm1 및 Vpgm2)을 생성하고, 제어 신호들(VG_signals2)에 응답하여 선택된 워드라인과 인접한 워드라인들에 인가하기 위한 제1 패스 전압(Vpass1)을 생성하고, 제어 신호들(VG_signals3)에 응답하여 인접한 워드라인들을 제외한 나머지 비선택된 워드라인들에 인가하기 위한 제2 패스 전압(Vpass2)을 생성한다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에서는 복수의 메모리 블럭들(BLK1~BLKz)이 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되는 것으로 도시되었으나, 도 3에서는 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)이 대표적으로 도시된다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 복수의 비트라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK2)은 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)은 복수의 들(ST1 내지 STm)을 포함하며, 복수의 들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)은 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 4를 참조하면, 제어 로직(140)은 프로그램 카운터 회로(141), 롬(142), 전압 생성 제어 회로(143), 어드레스 디코더 제어 회로(144), 및 페이지 버퍼 제어 회로(145)를 포함하여 구성될 수 있다.
프로그램 카운터 회로(141)는 반도체 메모리 장치의 제반 동작 시 일정한 주기로 카운팅되는 카운팅 신호(count)를 생성하여 출력한다.
롬(142)에는 반도체 메모리 장치의 다양한 동작들(프로그램 동작, 리드 동작, 소거 동작 등)을 수행하기 위한 알고리즘이 저장될 수 있다. 롬(142)은 반도체 메모리 장치와 연결된 호스트(Host)로부터 입력되는 커맨드(CMD) 및 카운팅 신호(count)에 응답하여 복수의 내부 제어 신호들(int_CS1 내지 int_CS3)를 출력한다.
전압 생성 제어 회로(143)는 내부 제어 신호(int_CS1)에 응답하여 복수의 제어 신호들(VG_signals1, VG_signals2, VG_signals3)을 출력한다. 전압 생성 제어 회로(143)는 선택 워드라인 전압 제어 회로(143A), 인접 워드라인 전압 제어 회로(143B), 비선택 워드라인 전압 제어 회로(143C)를 포함하여 구성될 수 있다.
선택 워드라인 전압 제어 회로(143A)는 내부 제어 신호(int_CS1)에 응답하여 제어 신호들(VG_signals1)을 생성하여 출력한다. 제어 신호들(VG_signals1)은 프로그램 동작 시 선택된 워드라인에 인가하기 위한 동작 전압(예를 들어 제1 프로그램 전압 및 제2 프로그램 전압)을 생성하도록 전압 생성 회로(도 1의 150)를 제어하기 위한 신호이다.
인접 워드라인 전압 제어 회로(143B)는 내부 제어 신호(int_CS1)에 응답하여 제어 신호들(VG_signals2)을 생성하여 출력한다. 제어 신호들(VG_signals2)은 프로그램 동작 시 선택된 워드라인에 인접한 워드라인들에 인가하기 위한 동작 전압(예를 들어 제1 패스 전압)을 생성하도록 전압 생성 회로(도 1의 150)를 제어하기 위한 신호이다.
비선택 워드라인 전압 제어 회로(143C)는 내부 제어 신호(int_CS1)에 응답하여 제어 신호들(VG_signals3)을 생성하여 출력한다. 제어 신호들(VG_signals3)은 프로그램 동작 시 선택된 워드라인과 인접한 워드라인들을 제외한 나머지 비선택된 워드라인들에 인가하기 위한 동작 전압(예를 들어 제2 패스 전압)을 생성하도록 전압 생성 회로(도 1의 150)를 제어하기 위한 신호이다. 제어 신호들(VG_signals3)은 인접한 워드라인들에 인가되는 제1 패스 전압의 라이징 구간과 나머지 비선택된 워드라인들에 인가되는 제2 패스 전압의 라이징 구간이 서로 상이하도록 전압 생성 회로(도 1의 150)를 제어하거나, 제2 패스 전압이 제1 레벨에서 제2 레벨로 상승할 때 제1 레벨에서 스텝 전압 만큼씩 점진적으로 상승하여 제2 레벨이 되도록 전압 생성 회로(도 1의 150)를 제어할 수 있다.
어드레스 디코더 제어 회로(144)는 내부 제어 신호(int_CS2) 및 어드레스 신호(ADDR)에 응답하여 어드레스 디코더(도 1의 120)를 제어하기 위한 제어 신호들(AD_signals1, AD_signals2, AD_signals3)을 생성하여 출력한다.
어드레스 디코더 제어 회로(144)는 선택 워드라인 스위칭 제어 회로(144A), 인접 워드라인 스위칭 제어 회로(144B), 및 비선택 워드라인 스위칭 제어 회로(144C)를 포함하여 구성될 수 있다. 선택 워드라인 스위칭 제어 회로(144A)는 내부 제어 신호(int_CS2) 및 어드레스 신호(ADDR)에 응답하여 도 1의 어드레스 디코더(120)가 선택된 워드라인에 제1 및 제2 프로그램 전압을 인가하도록 제어하기 위한 제어 신호들(AD_signals1)을 생성하여 출력한다. 인접 워드라인 스위칭 제어 회로(144B)는 내부 제어 신호(int_CS2) 및 어드레스 신호(ADDR)에 응답하여 도 1의 어드레스 디코더(120)가 선택된 워드라인과 인접한 워드라인들에 제1 패스전압을 인가하도록 제어하기 위한 제어 신호들(AD_signals2)을 생성하여 출력한다. 선택 워드라인 스위칭 제어 회로(144C)는 내부 제어 신호(int_CS2) 및 어드레스 신호(ADDR)에 응답하여 도 1의 어드레스 디코더(120)가 나머지 비 선택된 워드라인들에 제2 패스전압을 인가하도록 제어하기 위한 제어 신호들(AD_signals3)을 생성하여 출력한다.
페이지 버퍼 제어 회로(145)는 내부 제어 신호(int_CS3)에 응답하여 읽기 및 쓰기 회로(도 1의 130)를 제어하기 위한 제어 신호들(PB_signals)을 생성하여 출력한다.
도 5는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 6을 참조하여 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
외부로부터 프로그램 명령에 대한 커맨드(CMD)가 입력되면(S510), 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 외부에서 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 제어한다.
이 후, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals1, VG_signals2, VG_signals3)에 응답하여 제1 프로그램 전압(Vpgm1), 제1 패스 전압(Vpass1), 및 제2 패스 전압(Vpass2)을 생성한다. 이때, 제1 프로그램 전압(Vpgm1)은 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)의 제1 레벨과 같은 전위 레벨을 가질 수 있다.
어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals1, AD_signals2. AD_signals3) 및 어드레스(ADDR)에 응답하여 전압 생성 회로(150)에서 생성된 제1 프로그램 전압(Vpgm1)을 선택된 메모리 블럭(예를 들어 BLK1)의 선택된 워드라인(예를 들어 WLk)에 인가하고, 제1 패스 전압(Vpass1)을 인접한 워드라인들(예를 들어(WLk-1, WLk+1)에 인가하고, 제2 패스 전압(Vpass2)을 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가한다(S520).
이 후, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals1)에 응답하여 제1 프로그램 전압(Vpgm1)의 전위 레벨을 상승시켜 제2 프로그램 전압(Vpgm2)으로 출력한다. 어드레스 디코더(120)는 제2 프로그램 전압(Vpgm2)을 선택된 워드라인(WLk)에 인가한다(S530).
또한 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals2)에 응답하여 선택된 워드라인(WLk)과 인접한 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)의 전위 레벨을 제1 레벨에서 제2 레벨로 상승시켜 출력한다. 어드레스 디코더(120)는 제2 레벨을 갖는 제1 패스 전압(Vpass1)을 인접한 워드라인들(WLk-1, WLk+1)에 인가한다(S540). 본 발명의 실시 예에서는 선택된 워드라인과 인접한 워드라인들을 선택된 워드라인 양측 방향에 각각 배치된 두 개의 워드라인들로 설명하였으나, 이에 한정되지 않고 선택된 워드라인의 양측 방향에 적어도 하나 이상의 워드라인들을 인접 워드라인들로 정의할 수 있다.
인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)이 제1 레벨에서 제2 레벨로 상승하고 일정 시간 후, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals3)에 응답하여 인접 워드라인들(WLk-1, WLk+1)을 제외한 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)의 전위 레벨을 제1 레벨에서 제2 레벨로 상승시켜 출력한다. 어드레스 디코더(120)는 제2 레벨을 갖는 제2 패스 전압(Vpass2)을 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가한다(S550). 즉, 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)은 인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)보다 늦은 타이밍에 제1 레벨에서 제2 레벨로 상승되어 인가된다. 본 발명의 실시 예에서는 제1 패스 전압(Vpass1)의 라이징 구간이 제2 패스 전압(Vpass2)의 라이징 구간보다 빠른 것으로 설명되었으나, 이에 한정되지 아니하고 제2 패스 전압(Vpass2)의 라이징 구간이 제1 패스 전압(Vpass1)의 라이징 구간보다 빠르게 설정할 수 있다.
이 후, 선택된 워드라인(WLk), 인접한 워드라인들(WLk-1, WLk+1) 및 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)의 전위 레벨을 디스차지하여 프로그램 동작을 종료한다.
상술한 본원 발명의 실시 예에 따르면, 선택된 워드라인과 인접한 워드라인들에 인가되는 제1 패스 전압과 나머지 비 선택된 워드라인들에 인가되는 제2 패스 전압 각각을 제1 레벨에서 제2 레벨로 상승시켜 인가한다. 이로 인하여 이로 인하여 선택된 워드라인과 연결된 선택된 메모리 셀의 채널 부스팅 레벨이 상승하게 되고 선택된 메모리 셀의 프로그램이 용이해 진다.
또한, 제1 패스 전압과 제2 패스 전압의 라이징 구간을 서로 상이하게 설정함으로써, 프로그램 동작을 수행하지 않는 프로그램 금지 모드의 셀 스트링의 채널 부스팅 레벨이 상승하게 된다. 이로 인하여 프로그램 금지 모드의 셀 스트링에서 누설 전류에 의해 채널 부스팅 레벨이 하강하는 것을 억제하여 프로그램 디스터브 현상이 개선된다.
도 7은 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 4, 도 7 및 도 8을 참조하여 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
외부로부터 프로그램 명령에 대한 커맨드(CMD)가 입력되면(S710), 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 외부에서 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 제어한다.
이 후, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals1, VG_signals2, VG_signals3)에 응답하여 제1 프로그램 전압(Vpgm1), 제1 패스 전압(Vpass1), 및 제2 패스 전압(Vpass2)을 생성한다. 이때, 제1 프로그램 전압(Vpgm1)은 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)의 제1 레벨과 같은 전위 레벨을 가질 수 있다.
어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals1, AD_signals2. AD_signals3) 및 어드레스(ADDR)에 응답하여 전압 생성 회로(150)에서 생성된 제1 프로그램 전압(Vpgm1)을 선택된 메모리 블럭(예를 들어 BLK1)의 선택된 워드라인(예를 들어 WLk)에 인가하고, 제1 패스 전압(Vpass1)을 선택된 워드라인과 인접한 워드라인들(WLk-1, WLk+1)에 인가하고, 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 제2 패스 전압(Vpass2)을 인가한다(S720).
이 후, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals1)에 응답하여 제1 프로그램 전압(Vpgm1)의 전위 레벨을 상승시켜 제2 프로그램 전압(Vpgm2)으로 출력한다. 어드레스 디코더(120)는 제2 프로그램 전압(Vpgm2)을 선택된 워드라인(WLk)에 인가한다(S730).
이 후, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals2)에 응답하여 선택된 워드라인(WLk)과 인접한 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)의 전위 레벨을 제1 레벨에서 제2 레벨로 상승시켜 출력한다. 어드레스 디코더(120)는 제2 레벨을 갖는 제1 패스 전압(Vpass2)을 인접한 워드라인들(WLk-1, WLk+1)에 인가한다(S740). 본 발명의 실시 예에서는 선택된 워드라인과 인접한 워드라인들을 선택된 워드라인 양측 방향에 각각 배치된 두 개의 워드라인들로 설명하였으나, 이에 한정되지 않고 선택된 워드라인의 양측 방향에 적어도 하나 이상의 워드라인들을 인접 워드라인들로 정의할 수 있다.
인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)이 제1 레벨에서 제2 레벨로 상승할 때, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals3)에 응답하여 인접 워드라인들(WLk-1, WLk+1)을 제외한 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)의 전위 레벨을 제1 레벨에서 제2 레벨로 상승시키되, 스텝 전압만큼씩 점진적으로 상승시켜(A) 출력한다. 어드레스 디코더(120)는 제2 레벨을 갖는 제2 패스 전압(Vpass2)을 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가한다(S750). 이때, 인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)의 상승 기울기보다 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)의 상승 기울기가 작다. 이로 인하여 인접 워드라인들(WLk-1, WLk+1)의 전위 레벨이 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)의 전위 레벨보다 빠르게 제2 레벨로 상승하게 된다. 즉, 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)은 인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)보다 늦은 타이밍에 제2 레벨의 플랫 구간에 도달하게된다.
이 후, 선택된 워드라인(WLk), 인접한 워드라인들(WLk-1, WLk+1) 및 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)의 전위 레벨을 디스차지하여 프로그램 동작을 종료한다.
상술한 본원 발명의 실시 예에 따르면, 선택된 워드라인과 인접한 워드라인들에 제1 레벨의 제1 패스 전압을 인가한 후 제1 패스 전압의 전위 레벨을 제2 레벨로 상승시켜 인가함으로써, 선택된 워드라인과 연결된 선택된 메모리 셀의 채널 부스팅 레벨이 상승하게 된다. 이로 인하여 선택된 메모리 셀의 프로그램이 용이해 진다.
또한, 인접 워드라인들에 인가되는 제1 패스 전압을 제1 레벨에서 제2 레벨로 상승시킬 때, 비선택된 나머지 워드라인들에 인가되는 제2 패스 전압을 제1 레벨에서 제2 레벨로 상승시키되, 상승 기울기를 조절하여 인접 워드라인들보다 나머지 비선택된 워드라인들의 전위 레벨이 늦게 제2 레벨에 도달하도록 한다. 이로 인하여 선택된 메모리 셀의 채널 부스팅 레벨이 상승하고 일정 시간 후에 프로그램 동작을 수행하지 않는 프로그램 금지 모드의 셀 스트링의 채널 부스팅 레벨이 상승하게 된다. 따라서 프로그램 금지 모드의 셀 스트링에서 누설 전류에 의해 채널 부스팅 레벨이 하강하는 것을 억제하여 프로그램 디스터브 현상이 개선된다.
도 9는 본 발명의 제2 실시 예에서 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)의 전위 레벨을 제1 레벨에서 제2 레벨로 상승시키되, 선형적으로 상승시켜 인가하는 실시 예를 설명하기 위한 동작 전압들의 파형도이다.
도 9를 참조하면, 인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)의 상승 기울기보다 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)의 상승 기울기가 작다. 이로 인하여 인접 워드라인들(WLk-1, WLk+1)의 전위 레벨이 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)의 전위 레벨보다 빠르게 제2 레벨로 상승하게 된다. 즉, 나머지 비선택된 워드라인들(WL0~WLk-2, WLk+2~WLn)에 인가되는 제2 패스 전압(Vpass2)은 인접 워드라인들(WLk-1, WLk+1)에 인가되는 제1 패스 전압(Vpass1)보다 늦은 타이밍에 제2 레벨의 플랫 구간에 도달하게된다. 또한 제2 패스 전압(Vpass2)이 상승하는 구간 동안 지속적으로 채널의 전위 레벨을 회복시킬 수 있다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 11에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 12에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 12에서, 도 11을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 10 및 도 11을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로

Claims (22)

  1. 복수의 워드라인들과 연결된 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 주변 회로가 상승 구간이 서로 상이한 제1 패스 전압 및 제2 패스 전압을 생성하도록 제어하기 위한 전압 생성 제어 신호들을 생성하기 위한 전압 생성 제어 회로; 및
    상기 제1 패스 전압을 상기 복수의 워드라인들 중 선택된 워드라인과 인접한 제1 워드라인들에 인가하고, 상기 제2 패스 전압을 상기 제1 워드라인들 및 상기 선택된 워드라인을 제외한 제2 워드라인들에 인가하도록 상기 주변 회로를 제어하기 위한 어드레스 디코더 제어 신호들을 생성하기 위한 어드레스 디코더 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 패스 전압 및 상기 제2 패스 전압은 상기 상승 구간에서 전위 레벨이 제1 레벨에서 제2 레벨로 상승하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프로그램 전압은 제1 프로그램 전압과 상기 제1 프로그램 전압보다 전위 레벨이 높은 제2 프로그램 전압을 포함하며,
    상기 주변 회로는 상기 제1 프로그램 전압과 상기 제2 프로그램 전압을 상기 선택된 워드라인에 연속적으로 인가하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 프로그램 전압은 상기 제1 패스 전압 및 상기 제2 패스 전압의 상기 제1 레벨과 전위 레벨이 같은 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주변 회로는 상기 프로그램 전압, 상기 제1 및 제2 패스 전압을 생성하기 위한 전압 생성 회로; 및
    상기 프로그램 전압, 상기 제1 및 제2 패스 전압을 상기 복수의 워드라인들에 선택적으로 인가하기 위한 어드레스 디코더를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 제반 동작에 대한 알고리즘을 포함하며, 외부에서 입력되는 커맨드에 응답하여 복수의 내부 제어 신호들을 출력하기 롬을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전압 생성 제어 회로는 상기 복수의 내부 제어 신호들에 응답하여 상기 선택된 워드라인에 인가되는 상기 프로그램 전압의 전위 레벨을 조절하도록 상기 전압 생성 회로를 제어하는 제1 제어 신호를 생성하기 위한 선택 워드라인 전압 조절 회로;
    상기 복수의 내부 제어 신호들에 응답하여 상기 제1 워드라인들에 인가되는 상기 제1 패스 전압의 전위 레벨을 조절하도록 상기 전압 생성 회로를 제어하는 제2 제어 신호를 생성하기 위한 인접 워드라인 전압 조절 회로; 및
    상기 복수의 내부 제어 신호들에 응답하여 상기 제2 워드라인들에 인가되는 상기 제2 패스 전압의 전위 레벨을 조절하도록 상기 전압 생성 회로를 제어하는 제3 제어 신호를 생성하기 위한 비선택 워드라인 전압 조절 회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 비선택 워드라인 전압 조절 회로는 상기 제1 워드라인들에 상기 제2 레벨을 갖는 상기 제1 패스 전압이 인가되고 일정 시간 후 상기 제2 워드라인들에 상기 제2 레벨을 갖는 상기 제2 패스 전압이 인가되도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
  9. 복수의 워드라인들과 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 동작 시 프로그램 전압 및 제1 및 제2 패스 전압을 출력하기 위한 전압 생성 회로;
    상기 전압 생성 회로에서 출력된 상기 프로그램 전압, 상기 제1 및 제2 패스 전압을 상기 복수의 워드라인들에 선택적으로 인가하기 위한 어드레스 디코더; 및
    상기 프로그램 동작 시 상기 복수의 워드라인들 중 선택된 워드라인에는 상기 프로그램 전압을 인가하고, 상기 선택된 워드라인과 인접한 제1 워드라인들에는 상기 제1패스 전압을 인가하고, 상기 복수의 워드라인들 중 상기 선택된 워드라인 및 상기 제1 워드라인들을 제외한 제2 워드라인들에는 상기 제2 패스 전압을 인가하도록 상기 전압 생성 회로 및 상기 어드레스 디코더를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 제1 패스 전압 및 상기 제2 패스 전압 각각이 제1 레벨에서 제2 레벨로 상승하되, 서로 상이한 상승 기울기를 갖도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제2 패스 전압은 상기 제1 레벨에서 스텝 전압 만큼씩 점진적으로 상승시켜 상기 제2 레벨로 출력되도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제어 로직은 상기 제2 패스 전압은 상기 제1 레벨에서 선형적으로 상승시켜 상기 제2 레벨로 출력되도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 프로그램 전압은 제1 프로그램 전압과 상기 제1 프로그램 전압보다 전위 레벨이 높은 제2 프로그램 전압을 포함하며,
    상기 어드레스 디코더는 상기 제1 프로그램 전압과 상기 제2 프로그램 전압을 상기 선택된 워드라인에 연속적으로 인가하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제1 프로그램 전압은 상기 제1 레벨을 갖는 상기 제2 패스 전압과 전위 레벨이 같은 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 워드라인들에 인가되는 상기 제1 레벨을 갖는 상기 제1 패스 전압을 제1 기울기로 상승시켜 상기 제2 레벨을 갖는 상기 제1 패스 전압으로 생성하고, 상기 제2 워드라인들에 인가되는 상기 제1 레벨을 갖는 상기 제2 패스 전압을 제2 기울기로 상승시켜 상기 제2 레벨을 갖는 상기 제2 패스 전압으로 생성하되, 상기 제1 기울기가 상기 제2 기울기보다 크도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 제어 로직은 상기 제2 워드라인들에 인가되는 상기 제2 패스 전압은 상기 제1 워드라인들에 인가되는 상기 제1 패스 전압보다 상기 제2 레벨의 플랫 구간에 도달하는 타이밍이 늦도록 상기 전압 생성 회로를 제어하는 반도체 메모리 장치.
  16. 선택된 메모리 셀에 제1 프로그램 전압 및 제2 프로그램 전압으로 구성된 프로그램 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀과 인접한 메모리 셀들에 제1 패스 전압을 인가하고, 나머지 비선택된 메모리 셀들에 제2 패스 전압을 인가하는 단계를 포함하며,
    상기 제1 패스 전압 및 상기 제2 패스 전압은 제1 레벨에서 제2 레벨로 상승하는 상승 구간을 각각 가지며, 상기 제1 패스 전압의 상기 상승 구간과 상기 제2 패스 전압의 상기 상승 구간은 서로 상이한 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제1 패스 전압의 상기 상승 구간은 상기 제2 패스 전압의 상기 상승 구간보다 빠른 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 제1 패스 전압은 상기 상승 구간에서의 제1 기울기를 가지며, 상기 제2 패스 전압은 상기 상승 구간에서의 제2 기울기를 갖는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제1 기울기는 상기 제2 기울기보다 큰 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 제2 패스 전압은 상기 제1 레벨에서 상기 제2 레벨로 상승할 때 스텝 전압만큼씩 점진적으로 상승하는 반도체 메모리 장치의 동작 방법.
  21. 제 18 항에 있어서,
    상기 제2 패스 전압은 상기 제1 레벨에서 상기 제2 레벨로 상승할 때 선형적으로 상승하는 반도체 메모리 장치의 동작 방법.
  22. 제 16 항에 있어서,
    상기 제1 패스 전압은 상기 제2 패스 전압보다 상기 제2 레벨의 플랫 구간에 먼저 도달하는 반도체 메모리 장치의 동작 방법.
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