KR20170011644A

KR20170011644A - 반도체 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR20170011644A
Application number: KR1020150104583A
Authority: KR
Inventors: 정성욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-07-23
Filing date: 2015-07-23
Publication date: 2017-02-02
Also published as: US9552883B1; US20170025178A1

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 기술에 따른 향상된 프로그램 속도 및 신뢰성를 갖는 반도체 메모리 장치는 복수의 워드 라인들에 연결된 복수의 메모리 셀들 및 상기 워드 라인에 제1 프로그램 펄스를 인가하고, 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 검증을 수행하고, 상기 검증이 페일된 경우, 상기 제1 프로그램 펄스의 전압에 스탭 전압을 더한 값으로 결정된 제2 프로그램 펄스를 상기 워드라인에 인가하는 주변회로를 포함하되, 상기 검증이 패스될 때까지 상기 검증을 수행하는 단계 및 상기 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계는 반복되며, 상기 스탭 전압은 상기 제2 프로그램 펄스 전압을 결정할 때마다 선형적으로 감소할 수 있다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 향상된 프로그램 속도 및 신뢰성를 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.

본 발명의 실시 예로서, 워드라인에 연결된 복수의 메모리 셀들을 프로그램 하기 위한 반도체 메모리 장치의 동작방법은, 상기 워드 라인에 제1 프로그램 펄스를 인가하는 단계, 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 검증을 수행하는 단계, 상기 검증이 페일된 경우, 상기 제1 프로그램 펄스의 전압에 스탭 전압을 더한 값으로 결정된 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계를 포함하되, 상기 검증이 패스될 때까지 상기 검증을 수행하는 단계 및 상기 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계는 반복되며, 상기 스탭 전압은 상기 제2 프로그램 펄스 전압을 결정할 때마다 선형적으로 감소할 수 있다.

실시 예로서, 반도체 메모리 장치는, 복수의 워드 라인들에 연결된 복수의 메모리 셀들 및 상기 워드 라인에 제1 프로그램 펄스를 인가하고, 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 검증을 수행하고, 상기 검증이 페일된 경우, 상기 제1 프로그램 펄스의 전압에 스탭 전압을 더한 값으로 결정된 제2 프로그램 펄스를 상기 워드라인에 인가하는 주변회로;를 포함하되, 상기 검증이 패스될 때까지 상기 검증을 수행하는 단계 및 상기 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계는 반복되며, 상기 스탭 전압은 상기 제2 프로그램 펄스 전압을 결정할 때마다 선형적으로 감소할 수 있다.

본 발명의 실시 예에 따르면, 향상된 프로그램 속도 및 신뢰성를 갖는 반도체 메모리 장치 및 그것의 동작방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 펄스 전압을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 나타낸 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 6은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8은 도 7를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.

도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(50)는 메모리 셀 어레이(100) 및 주변 회로(110, peripheral circuit)를 포함한다.

메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.

메모리 셀 어레이(100)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 여기서 복수의 블록들은 메인 블록(main block)과 기타 블록(extra block)으로 구분될 수 있고, 기타 블록에는 메모리 셀들의 동작에 관한 다양한 설정정보들이 저장되어 있을 수 있다. 기타 블록의 실시 예로서 캠(CAM) 영역이 포함될 수 있다. 캠 영역에는 리드 전압, 프로그램 펄스 전압, 각종 오프셋 정보 등 반도체 메모리 장치의 전반적인 동작에 필요한 설정 정보들을 포함하고 있다.

도 2를 참조하면, 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 2에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.

제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.

드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 1의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(160)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(140)에 의해 제어된다.

다시 도 1을 참조하면, 주변 회로(110)는 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 그리고 제어 로직(160)을 포함한다.

어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다.

어드레스 디코더(120)는 제어 로직(160)을 통해 어드레스(ADDR)를 수신한다. 반도체 메모리 장치(50)의 프로그램은 워드 라인 단위로 수행된다. 프로그램 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다. 프로그램 동작 시에, 어드레스 디코더(120)는 선택된 워드 라인에 프로그램 펄스를 인가하고 비선택된 워드 라인들에 프로그램 펄스보다 낮은 패스 펄스를 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(120)는 선택된 워드 라인에 검증전압을 인가하고 비선택된 워드 라인들에 검증전압보다 높은 검증 패스 전압을 인가할 것이다.

실시 예로서, 어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.

전압 발생기(130)는 반도체 메모리 장치(50)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(160)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(130)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(130)에서 생성된 내부 전원 전압은 반도체 메모리 장치(50)의 동작 전압으로서 사용된다.

실시 예로서, 전압 발생기(130)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(130)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(160)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 전압들은 어드레스 디코더(120)에 의해 워드 라인들에 인가된다. 프로그램 동작 시에, 전압 발생기(130)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 프로그램 검증 동작 시에, 전압 발생기(130)는 검증전압 및 검증전압보다 높은 검증 패스 전압을 생성할 것이다.

읽기 및 쓰기 회로(140)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(160)의 제어에 응답하여 동작한다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(150)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(150) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.

실시 예로서, 읽기 및 쓰기 회로(140)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(150)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.

제어 로직(160)은 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 데이터 입출력 회로(150)에 연결된다. 제어 로직(160)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(160)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 데이터 입출력 회로(150)를 제어하도록 구성된다. 제어 로직(160)은 어드레스(ADDR)를 어드레스 디코더(120)에 전달한다.

본 발명의 실시 예에 따르면, 주변 회로(110)는 프로그램을 지시하는 커맨드(CMD, 이하 프로그램 커맨드)가 수신될 때, 선택된 메모리 셀들에 대해 프로그램 동작을 수행할 수 있다. 프로그램 동작 시 선택된 워드라인에 프로그램 전압(펄스)이 인가될 수 있다. 실시 예로서, 처음 인가되는 프로그램 시작 전압의 레벨은 메모리 셀 어레이(100)의 캠 영역에 저장된 값에 따라 결정될 수 있다. 프로그램 전압이 인가된 후 선택된 메모리 셀들에 대한 검증 동작이 수행된다. 프로그램 전압의 인가와 검증 동작이 정해진 횟수에 도달할 때까지 반복적으로 수행됨에도 불구하고, 검증이 페일하면 상태 페일 상태 페일 신호(SF)가 컨트롤러로 출력된다.

검증이 패스되면 주변 회로(110)는 선택된 워드라인에 더미 펄스를 인가하고, 컨트롤러로 상태 패스 신호(SP)를 출력한다.

보다 구체적으로, 검증 동작 시 선택된 메모리 셀들로부터 읽어진 페이지 데이터는 제 1 내지 m 페이지 버퍼들(PB1~PBm)에 임시 저장될 것이다. 제 1 내지 m 페이지 버퍼들(PB1~PBm)은 제어 로직(160)의 제어에 응답하여, 검증 결과를 제어 로직(160)으로 전달할 수 있다.

제어 로직(160)은 검증 결과에 따라 인가될 프로그램 펄스 전압을 변경할 수 있다.

검증이 페일하면, 제어 로직(160)은 프로그램 펄스 전압을 재설정할 수 있다. 제어 로직(160)은 인가될 프로그램 펄스 전압을 이전에 인가된 프로그램 펄스 전압보다 스탭 전압만큼 증가되도록 설정할 수 있다. 여기서 스탭 전압은 프로그램 펄스 전압이 재설정 될 때마다 선형적으로 감소한다.

검증이 패스하면, 제어 로직(160)은 검증 패스 후 인가되는 프로그램 펄스인 더미 펄스를 인가하기 위해서 더미 펄스의 전압을 결정할 수 있다. 더미 펄스 전압은 검증이 패스한 경우 가장 나중에 인가된 프로그램 펄스 전압보다 기 설정된 기준 값만큼 증가된 값일 수 있다.

또한, 제어 로직(160)은 검증이 성공한 경우, 더미 펄스 전압을 선택된 워드라인에 인가할 때, 데이터 입출력 회로(150)를 제어하여 선택된 메모리 셀들에 연결된 비트라인들에 프로그램 허용 전압보다 높고, 프로그램 금지 전압보다 낮은 프로그램 제어 전압을 인가할 수 있다.

제어 로직(160)은 전압 발생기(130) 및 어드레스 디코더(120)를 제어하여 선택된 워드라인에 더미 펄스를 인가하고, 상태 패스 신호(SP) 를 반도체 메모리 장치(50)를 제어하는 컨트롤러로 출력할 수 있다.

도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 펄스 전압을 설명하기 위한 도면이다.

프로그램 동작은, 프로그램 동작은, 펄스의 인가와 검증 전압을 이용한 리드 동작을 반복하면서 수행된다. 여기서, 선택된 메모리 셀들의 프로그램 검증 동작시, 각각의 프로그램 루프 마다 2개의 검증전압을 이용하는 이중 검증 동작(DOUBLE VERIFY OPERATION)이 이용될 수 있다. 이중 검증 동작은 선택된 메모리 셀들이 프로그램 된 상태에서 목표 검증전압인 제2 검증전압과 목표 검증전압보다 낮은 제1 검증전압을 이용하여 메모리 셀들의 문턱전압을 2번 검출하고, 그 검출 결과에 따라 문턱전압이 제1 검증전압보다 낮은 제1 메모리 셀들과, 문턱전압이 제1 검증전압보다 높고 제2 검증전압보다 낮은 제2 메모리 셀들과, 문턱전압이 제2 검증전압보다 높은 제3 메모리 셀들로 구분한다. 이중 검증 동작에서 문턱전압이 제2 검증전압보다 낮은 제1 및 제2 메모리 셀들은 이전 프로그램 동작에서 사용된 프로그램 전압보다 더 높은 프로그램 전압을 이용하여 다시 프로그램 하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISSP) 방식을 이용하여 프로그램 동작을 반복 수행할 수 있다.

증가형 스텝 펄스 프로그램 방식은 반복되는 프로그램 동작마다 일정한 스탭 전압만큼 증가된 펄스를 인가하는 것이다. 플래시 메모리의 경우 동작 성능의 개선을 위하여 짧은 시간에 프로그램이 이루어 지도록 프로그램 시간(tPROG)의 감소가 요구되고 있으며, 특히 하나의 메모리 셀에 3비트를 기록하는 트리플 레벨 셀(triple level cell, TLC)의 구현을 위해서는 프로그램 상태 마다 문턱 전압의 분포를 개선할 필요가 있다. 통상적으로 프로그램 시간을 줄이면 문턱 전압 분포가 나빠지고, 문턱 전압 분포가 개선되면 프로그램 시간이 늘어난다.

본 실시 예는 프로그램 시간과 문턱 전압 분포를 개선하기 위해 프로그램 펄스를 인가할 때 이전 펄스의 전압 레벨보다 스탭 전압만큼 증가한 펄스 전압을 인가하되, 스탭 전압은 프로그램 펄스를 인가할 때마다 점차적으로 감소하는 프로그램 방법을 제안한다.

구체적으로 도 3은 선택된 메모리 셀들을 제1 프로그램 상태(PV1)로 프로그램 하기 위해 인가하는 프로그램 펄스의 전압을 나타낸 것이다.

선택된 워드라인에 맨 처음 인가되는 제1 프로그램 펄스(1)의 레벨은 프로그램 시작 전압(Vstart)일 수 있다. 그 후, 제1 프로그램 상태(PV1)에 대한 검증 전압(Vpv1)을 이용하여 메모리 셀들의 문턱 전압들을 검증한다. 여기서 검증 전압(Vpv1)의 레벨은 목표 프로그램 상태의 문턱 전압 분포의 최소값 보다 작은 값일 수 있다. 선택된 메모리 셀들의 문턱 전압들이 검증 전압에 도달하지 못한 경우에는 선택된 워드라인에 두 번째 프로그램 펄스가 인가된다.

두 번째로 인가되는 제2 프로그램 펄스(2)의 레벨은 제1 프로그램 펄스(1)인 프로그램 시작 전압(Vstart)보다 제1 스탭 전압(Vstep1)만큼 증가한 제1 프로그램 전압(V1)일 수 있다. 여기서 제1 스탭 전압은 목표 프로그램 상태의 문턱 전압 분포의 최대값과 최소값의 차이보다 큰 값일 수 있다.

제2 프로그램 펄스(2)의 인가 후, 메모리 셀들에 대한 검증 동작이 수행된다. 메모리 셀들의 문턱 전압들이 검증 전압에 도달하지 못한 경우, 선택된 워드라인에 세 번째 프로그램 펄스(3)가 인가된다.

세 번째로 인가되는 제3 프로그램 펄스(3)의 레벨은 제2 프로그램 펄스(2)인 제1 프로그램 전압(V1)보다 제2 스탭 전압(Vstep2)만큼 증가한 제2 프로그램 전압(V2)일 수 있다. 여기서 제2 스탭 전압의 레벨은 제1 스탭 전압보다 작은 값일 수 있다. 본 발명의 실시 예에서는 프로그램 동작이 진행될수록 펄스 전압의 레벨은 증가하지만, 그 증가하는 폭은 감소한다. 즉, 매 프로그램 동작시 스탭 전압의 레벨이 감소할 수 있다.

네 번째로 인가되는 제4 프로그램 펄스(4)의 레벨은 제3 프로그램 펄스(3)인 제2 프로그램 전압(V2)보다 제3 스탭 전압(Vstep3)만큼 증가한 제3 프로그램 전압(V3)일 수 있다. 여기서 제3 스탭 전압(Vstep3)의 레벨은 제2 스탭 전압(Vstep2)보다 낮은 값일 수 있다. 또한 제2 스탭 전압(Vstep2)과 제1 스탭 전압(Vstep1)의 레벨 차이는 제3 스탭 전압(Vstep3)과 제2 스탭 전압(Vstep2)의 레벨 차이와 같을 수 있다. 즉, 프로그램 펄스가 인가될 때마다 스탭 전압의 레벨은 선형적으로 감소할 수 있다. 이러한 방법에 따라 인가되는 프로그램 펄스의 전압 레벨을 계산한 결과는 다음의 [수학식 1]과 같다.

여기서 n은 인가되는 프로그램 펄스의 순서를 나타내고, Vstart는 프로그램 시작전압, k는 임의의 상수를 나타낸다. k가 0이면, 프로그램 펄스 입력시 동일한 레벨의 전압이 입력되고, k가 커질수록 입력되는 프로그램 펄스의 레벨은 작아진다. k값은 메모리 셀들의 특성에 따라 달라질 수 있다.

상기 [수학식 1]에 의한 프로그램 펄스 전압의 계산은 프로그램 검증이 성공할 때까지 유지될 수 있다.

도 3에서, 다섯 번째로 인가되는 제5 프로그램 펄스(5)의 레벨은 제4 프로그램 펄스(4)인 제3 프로그램 전압(V3)보다 제4 스탭 전압(Vstep4)만큼 증가한 제4 프로그램 전압(V4)일 수 있다. 여기서 제4 스탭 전압(Vstep4)의 레벨은 제3 스탭 전압보다 작은 값일 수 있다. 제5 프로그램 펄스(5)가 인가되고 나서, 수행된 검증 동작에서 메모리 셀들의 문턱 전압이 검증 전압을 초과하였다고 가정한다.

검증이 성공하면, 반도체 메모리 장치는 더미 펄스를 인가할 수 있다. 검증 전압(Vp1)보다 메모리 셀들의 문턱 전압들이 더 높은 경우, 메모리 셀들의 문턱 전압들은 검증 전압과 목표 프로그램 상태의 문턱 전압 분포의 최소값 사이의 값들일 수 있다. 따라서, 마지막 프로그램 펄스인 더미 펄스를 한번 인가함으로써, 메모리 셀들이 목표 프로그램 상태로 프로그램 되는 것을 예상할 수 있다. 여기서 더미 펄스의 전압은 제5 프로그램 펄스의 레벨인 제4 프로그램 전압보다 기 설정된 값만큼 더 증가한 값을 가질 수 있다. 이를 수학식으로 나타낸 것은 다음의 [수학식 2]와 같다.

상기 [수학식 2]는 더미 펄스의 전압(Vdummy)을 나타낸다. 여기서 Vp는 검증이 성공한 경우 가장 최후에 인가된 프로그램 펄스의 전압 레벨을 나타내고, Vref는 기 설정된 기준 값일 수 있다. 즉, 도 3에서, 더미 펄스인 제6 프로그램 펄스(6)의 레벨은 제5 프로그램 펄스(5)인 제4 프로그램 전압(V4)보다 제5 스탭 전압(Vstep5)만큼 증가한 제5 프로그램 전압(V5)일 수 있다. 여기서 제5 스탭 전압(Vstep5)의 레벨은 목표 프로그램 상태의 문턱 전압 분포의 중간 값과 검증 전압과의 차이일 수 있다.

더미 펄스인 제6 프로그램 펄스(6)가 인가되고 나면, 선택된 메모리 셀들에 대한 프로그램 동작이 완료된다.

다양한 실시 예로서, 더미 펄스가 인가된 후 추가적으로 검증 동작이 수행될 수 있다.

즉, 검증 동작을 검증 전압(Vp1)을 이용한 메인 검증 동작과 서브 검증 전압(Vp1')을 이용한 서브 검증 동작으로 나누고, 메인 검증 동작이 패스되어 더미 펄스가 인가된 후에, 확실한 프로그램 상태를 보장하기 위해 서브 검증 동작을 수행할 수 있다. 검증 전압(Vp1)은 서브 검증 전압(Vp1') 보다 낮고, 서브 검증 동작은 목표 프로그램 상태의 문턱 전압 분포의 중간 값 또는 최소값 중 어느 하나일 수 있다.

다양한 실시 예로서, 검증이 패스된 후 선택된 워드라인에 더미 펄스가 인가될 때, 선택된 메모리 셀들에 연결된 비트라인들에 프로그램 제어 전압이 인가될 수 있다. 즉, 검증의 패스 전에는 선택된 메모리 셀들에 연결된 비트 라인들에 프로그램 허용 전압(0V)이 인가되나, 검증 동작이 패스되면, 선택된 메모리 셀들과 연결되는 비트라인들에 0V보다 높고 전원전압(Vcc)보다 낮은 프로그램 제어 전압이 인가될 수 있다. 여기서 전원전압(Vcc)는 프로그램 금지 전압(program inhibit voltage)일 수 있다. 이에 따라, 메모리 셀들의 문턱전압들이 의도치 않게 높은 레벨로 상승하는 것을 방지할 수 있다. 선택된 메모리 셀들의 문턱전압들은 좁은 범위 내에 분포될 것이다. 여기서 선택된 메모리 셀들의 비트라인들에 인가되는 프로그램 제어 전압은 전원전압의 1/2 전압(Vcc/2)일 수 있다. 프로그램 동작이 완료되면 선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지 전압(Vcc)이 인가될 수 있다.

도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 나타낸 순서도이다.

도 4에 따르면, 반도체 메모리 장치는, 401단계에서, 프로그램 펄스를 선택된 워드라인에 인가한다. 맨 처음 인가되는 프로그램 펄스의 레벨은 프로그램 시작 전압이고, 프로그램 시작 전압은 메모리 셀 어레이의 캠 영역에 저장된 값에 따라 결정될 수 있다.

403 단계에서, 반도체 메모리 장치는 선택된 메모리 셀들에 대한 검증 동작을 수행한다. 구체적으로 검증 동작은 선택된 워드라인에 검증 전압을 인가하여 메모리 셀들을 리드하여, 메모리 셀들의 문턱전압들이 검증전압을 초과하는지 판단하는 방식으로 수행된다. 메모리 셀들의 문턱 전압들이 검증 전압을 초과하는 경우 검증을 패스한 것으로 판단할 수 있고, 메모리 셀들 중 정해진 개수의 메모리 셀들의 문턱 전압들이 검증 전압을 초과하지 않는 경우 검증이 페일한 것으로 판단할 수 있다.

405단계에서, 검증이 페일된 경우, 반도체 메모리 장치는 프로그램 펄스의 전압 레벨을 변경한다. 예를 들면, 제어 로직(160, 도 2 참조)은 변경된 프로그램 펄스를 생성하도록 전압 발생기(130)를 설정할 수 있다. 여기서 프로그램 펄스 전압은 전술한 [수학식 1]에 따라 결정될 수 있다. 구체적으로, 본 발명의 실시 예에서는 프로그램 펄스 전압이 인가될 때마다 스탭 전압만큼 증가된 전압으로 프로그램 펄스를 인가하되, 스탭 전압은 프로그램 펄스가 인가될 때마다 감소하는 방식을 사용한다. 다양한 실시 예에서, 스탭 전압은 프로그램 펄스가 인가될 때마다 선형적으로 감소할 수 있다.

407 단계에서 검증이 패스한 경우, 반도체 메모리 장치는 검증 패스 후 인가되는 더미 펄스의 전압을 결정할 수 있다. 즉, 검증 전압보다 메모리 셀들의 문턱 전압들이 더 높은 경우, 메모리 셀들의 문턱 전압들은 검증 전압과 목표 프로그램 상태의 문턱 전압 분포의 최소값 사이의 값들일 수 있다. 따라서, 더미 펄스를 한번 인가함으로써, 메모리 셀들이 목표 프로그램 상태로 프로그램 되는 것을 예상할 수 있다. 여기서 더미 펄스 전압 레벨은 전술한 [수학식 2]에 따라 결정될 수 있다. 즉, 더미 펄스 전압 레벨은 검증이 패스한 경우 최후에 인가된 프로그램 펄스 전압보다 기 설정된 기준 값만큼 더 높은 값일 수 있다. 여기서 기준 값은 목표 프로그램 상태의 문턱 전압 분포의 중간 값과 검증 전압과의 차이일 수 있다.

409 단계에서, 반도체 메모리 장치는 결정된 더미 펄스 전압을 선택된 워드라인에 인가하여 프로그램 동작을 완료할 수 있다. 프로그램 동작이 완료하면, 선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지 전압(Vcc)이 인가될 수 있다.

다양한 실시 예에서, 반도체 메모리 장치는 검증 동작이 패스되어 더미 펄스가 인가될 때, 선택된 메모리 셀들과 연결되는 비트라인들에 0V보다 높고 전원전압(Vcc)보다 낮은 프로그램 제어 전압을 인가할 수 있다. 비트 라인들에 프로그램 제어 전압이 인가되면 메모리 셀들의 문턱전압들이 의도치 않게 증가하는 것을 방지할 수 있다. 이로써, 선택된 메모리 셀들의 문턱전압이 좁은 범위 내에 분포되도록 선택된 메모리 셀들을 프로그램 할 수 있다. 여기서 선택된 메모리 셀들의 비트라인들에 인가되는 프로그램 제어 전압은 전원전압의 1/2 전압(Vcc/2)일 수 있다.

다양한 실시 예에서, 도면에는 미도시 되었지만, 반도체 메모리 장치는 403 단계의 검증 동작 이외에 추가적인 검증 동작을 409단계 이후에 더 수행할 수 있다. 즉, 반도체 메모리 장치는 둘 이상의 검증 전압을 이용하여 프로그램 상태를 검증할 수 있다.

즉 검증 동작을 검증 전압을 이용한 메인 검증 동작과 서브 검증 전압을 이용한 서브 검증 동작으로 나누고, 메인 검증 동작이 패스되어 더미 펄스가 인가된 후에, 확실한 프로그램 상태를 보장하기 위해 서브 검증 동작을 수행할 수 있다. 검증 전압은 서브 검증 전압보다 낮고, 서브 검증 동작은 목표 프로그램 상태의 문턱 전압 분포의 중간 값 또는 최소값 중 어느 하나일 수 있다.

도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법에 따라 프로그램 된 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.

프로그램 전, 선택된 메모리 셀들은 소거 상태(ERASE, Er)에 해당하는 문턱전압을 갖는다. 예를 들면, 소거 상태에 해당하는 문턱 전압의 범위는 접지(GROUND) 전압보다 낮을 수 있다. 반도체 메모리 장치의 선택된 메모리 셀들은 프로그램 할 데이터에 따라서, 복수의 프로그램 상태(PROGRAM STATE)들 중 어느 하나의 상태를 갖도록 프로그램 될 수 있다. 구체적으로, 선택된 메모리 셀들은 제1 내지 7 프로그램 상태(PV1 내지 PV7) 중 어느 한 상태의 문턱전압을 갖도록 프로그램 될 수 있다.

도 5의 (a), (b) 및 (c) 각각은 소거 상태 및 제1 내지 제7 프로그램 상태로 프로그램 된 메모리 셀들의 문턱전압 분포를 나타낸 도면이다.

도 5의 (a)는 증가형 스탭 펄스 프로그램 방식에서, 프로그램 펄스 전압이 인가될 때마다 동일한 스탭 전압 레벨만큼 증가된 프로그램 펄스 전압을 인가하여 프로그램한 메모리 셀들의 문턱 전압 분포이다. 예를 들면, 도 5 (a)의 실시 예에서, 스탭 전압의 의 레벨은 0.4V로 설정될 수 있다.

도 5의 (b)는 증가형 스탭 펄스 프로그램 방식에서, 메모리 셀들의 문턱전압들이 검증 전압을 초과할 때까지 스탭 전압의 레벨을 선형적으로 감소시켜 프로그램 동작을 수행한 메모리 셀들의 문턱 전압 분포를 나타낸다. 예를 들면, 도 5 (b)의 실시 예에서, 스탭 전압의 레벨은 프로그램 상태들(PV1~PV7)이 각각 검증 전압들(Vp1~Vp7)을 초과하기 전까지 0.6V에서 매 프로그램 펄스 마다 0.02V씩 감소할 것이다. 도 5 (b)의 실시 예에서각 프로그램 상태가 해당 검증 전압들(Vp1~Vp7)을 초과하면, 더미 펄스를 인가되고 프로그램 동작이 완료될 수 있다. 메모리 셀들의 문턱전압들이 검증 전압을 초과할 때까지의 스탭 전압은 (b)의 경우가 (a)의 경우보다 높으므로, 제1 내지 제4 프로그램 상태의 경우 (a)의 경우보다 분포가 나빠짐을 볼 수 있다. 그러나 스탭 전압이 0.4V 이내로 줄어드는 제5 내지 제7 프로그램 상태의 문턱 전압 분포는 개선됨을 알 수 있다.

도 5의 (c)의 실시 예는 (b)의 실시 예의 경우와 동일한 증가형 스탭 펄스 프로그램 방식을 적용하되, 선택된 워드 라인에 더미 펄스가 인가될 때 메모리 셀들에 연결된 비트 라인들에 프로그램 제어 전압을 인가하여 프로그램을 수행한 결과를 나타낸다.

즉, 도 5의 (c)의 실시 예에서는 메모리 셀들에 더미 펄스가 인가될 때 비트 라인에 인가되는 전압을 제어하여 선택된 메모리 셀들의 문턱 전압들이 의도치않게 상승하는 것이 방지된다. 따라서, 제1 내지 제7 프로그램 상태들(PV1~PV7)

본 발명의 실시 예에 따르면, 프로그램 시간이 감소하고 메모리 셀들의 문턱 전압 분포도 개선될 수 있다.

도 6은 도 1의 반도체 메모리 장치(50)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.

도 6을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(50) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(50)는 도 1를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(50)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(50)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(50)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(50) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(50)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.

램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(50) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(50) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.

프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터(DATA, 도 1 참조)로서 반도체 메모리 장치(50)에 제공되어 메모리 셀 어레이(100, 도 1 참조)에 프로그램된다.

프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(50)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(50)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.

실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(50)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(50)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

컨트롤러(1200) 및 반도체 메모리 장치(50)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(50)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(50)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(50)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(50) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(50) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 7은 도 6의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.

도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 7에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(50) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 6을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 7에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 8은 도 7을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.

도 8을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 8에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 8에서, 도 7을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

50: 반도체 메모리 장치
100: 메모리 셀 어레이
110: 주변 회로
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 데이터 입출력 회로
160: 제어 로직

Claims

워드라인에 연결된 복수의 메모리 셀들을 프로그램 하기 위한 반도체 메모리 장치의 동작방법에 있어서,
상기 워드 라인에 제1 프로그램 펄스를 인가하는 단계;
검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 검증을 수행하는 단계;
상기 검증이 페일된 경우, 상기 제1 프로그램 펄스의 전압에 스탭 전압을 더한 값으로 결정된 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계;를 포함하되,
상기 검증이 패스될 때까지 상기 검증을 수행하는 단계 및 상기 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계는 반복되며,
상기 스탭 전압은 상기 제2 프로그램 펄스 전압을 결정할 때마다 선형적으로 감소하는 반도체 메모리 장치의 동작 방법.
제 1항에 있어서, 상기 스탭 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 최대값과 최소값의 차이보다 큰 값인 반도체 메모리 장치의 동작 방법.
제 1항에 있어서, 상기 검증 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 최소값 보다 작은 값인 반도체 메모리 장치의 동작 방법.
제 1항에 있어서, 상기 복수의 메모리 셀들에 대한 검증을 수행하는 단계는,
상기 복수의 메모리 셀들의 문턱전압들이 상기 검증 전압을 초과하는 경우 검증이 패스된 것으로 판단하고, 상기 검증 전압을 초과하지 않는 경우 검증이 페일된 것으로 판단하는 반도체 메모리 장치의 동작 방법.
제1항에 있어서,
상기 검증이 패스된 경우, 상기 복수의 메모리 셀들에 연결된 비트라인들에 접지 전압보다 높고 전원 전압보다 낮은 레벨의 프로그램 제어 전압을 인가하는 단계;를 더 포함하는 반도체 메모리 장치의 동작 방법.
제 1항에 있어서,
상기 검증에 성공한 경우, 상기 워드 라인에 인가할 더미 펄스 전압을 결정하는 단계; 및
결정된 상기 더미 펄스를 상기 워드라인에 인가하는 단계;를 더 포함하는 반도체 메모리 장치의 동작 방법.
제 6항에 있어서, 상기 더미 펄스 전압을 결정하는 단계는,
상기 검증이 패스될 때까지, 상기 워드 라인에 제 1 내지 제 n(n은 1보다 큰 자연수) 프로그램 펄스들이 인가되고, 상기 더미 펄스의 전압을 상기 제 n 프로그램 펄스보다 기 설정된 기준 전압의 레벨을 더한 값으로 결정하는 반도체 메모리 장치의 동작 방법.
제 7항에 있어서, 상기 기준 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 중간 값과 상기 제1 검증 전압과의 차이 값인 반도체 메모리 장치의 동작 방법.
제 6항에 있어서
서브 검증 전압을 이용하여 상기 복수의 메모리 셀들의 검증을 수행하는 단계;를 더 포함하는 반도체 메모리 장치의 동작 방법.
제 9항에 있어서, 상기 서브 검증 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 중간 값 또는 최소값 중 어느 하나인 반도체 메모리 장치의 동작 방법.
복수의 워드 라인들에 연결된 복수의 메모리 셀들; 및
상기 워드 라인에 제1 프로그램 펄스를 인가하고, 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 검증을 수행하고, 상기 검증이 페일된 경우, 상기 제1 프로그램 펄스의 전압에 스탭 전압을 더한 값으로 결정된 제2 프로그램 펄스를 상기 워드라인에 인가하는 주변회로;를 포함하되,
상기 검증이 패스될 때까지 상기 검증을 수행하는 단계 및 상기 제2 프로그램 펄스를 상기 워드라인에 인가하는 단계는 반복되며, 상기 스탭 전압은 상기 제2 프로그램 펄스 전압을 결정할 때마다 선형적으로 감소하는 반도체 메모리 장치.
제 11항에 있어서, 상기 스탭 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 최대값과 최소값의 차이보다 큰 값인 반도체 메모리 장치.
제 11항에 있어서, 상기 검증 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 최소값 보다 작은 값인 반도체 메모리 장치.
제 11항에 있어서, 상기 주변회로는,
상기 복수의 메모리 셀들의 문턱전압들이 상기 검증 전압을 초과하는 경우 검증이 패스된 것으로 판단하고, 상기 검증 전압을 초과하지 않는 경우 검증이 페일된 것으로 판단하는 반도체 메모리 장치.
제 11항에 있어서, 상기 주변회로는,
상기 검증이 패스된 경우, 상기 복수의 메모리 셀들에 연결된 비트라인들에 접지 전압보다 높고 전원 전압보다 낮은 레벨의 프로그램 제어 전압을 인가하는 반도체 메모리 장치.
제 11항에 있어서, 상기 주변회로는,
상기 검증에 성공한 경우, 상기 워드 라인에 인가할 더미 펄스 전압을 결정하고, 결정된 상기 더미 펄스를 상기 워드라인에 인가하는 반도체 메모리 장치.
제 16항에 있어서, 상기 주변회로는,
상기 검증이 패스될 때까지, 상기 워드 라인에 제 1 내지 제 n(n은 1보다 큰 자연수) 프로그램 펄스들이 인가되고, 상기 더미 펄스의 전압을 상기 제 n 프로그램 펄스보다 기 설정된 기준 전압의 레벨을 더한 값으로 결정하는 반도체 메모리 장치.
제 17항에 있어서, 상기 기준 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 중간 값과 상기 제1 검증 전압과의 차이 값인 반도체 메모리 장치.
제 16항에 있어서, 상기 주변회로는,
서브 검증 전압을 이용하여 상기 복수의 메모리 셀들의 검증을 수행하는 반도체 메모리 장치.
제 19항에 있어서, 상기 서브 검증 전압은,
상기 복수의 메모리 셀들의 목표 프로그램 상태의 문턱 전압 분포의 중간 값 또는 최소값 중 어느 하나인 반도체 메모리 장치.