KR20160075064A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로, 및 상기 검증 동작시 싱글 센싱 동작 또는 멀티 센싱 동작을 선택적으로 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 반도체 메모리 장치의 동작 속도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명은 프로그램 검증 시간을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로, 및 상기 검증 동작시 싱글 센싱 동작 또는 멀티 센싱 동작을 선택적으로 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계와, 상기 프로그램 펄스 인가 횟수 또는 검증 동작 수행 횟수에 따라 후속 검증 동작의 센싱 방식을 싱글 센싱 동작 또는 멀티 센싱 동작으로 선택하는 단계, 및 상기 후속 검증 동작의 센싱 방식 선택 단계에서 상기 멀티 센싱 동작으로 선택된 경우 제1 센싱 동작 및 제2 센싱 동작을 연속적으로 수행하고, 상기 싱글 센싱 동작으로 선택된 경우 상기 제2 센싱 동작을 수행하여 검증 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계와, 후속 진행될 검증 동작이 소거 셀과 프로그램 셀을 구분하기 위한 검증 동작일 경우 멀티 센싱 동작을 수행하도록 판단하는 검증 동작 판단 단계와, 상기 검증 동작 판단 단계에서 상기 검증 동작이 상기 소거 셀과 프로그램 셀을 구분하기 위한 검증 동작이 아니라고 판단될 경우 상기 프로그램 펄스 인가 횟수 또는 검증 동작 수행 횟수에 따라 후속 검증 동작의 센싱 방식을 싱글 센싱 동작 또는 상기 멀티 센싱 동작으로 선택하는 단계, 및 상기 검증 동작 판단 단계 또는 상기 후속 검증 동작의 센싱 방식 선택 단계에서 상기 멀티 센싱 동작으로 선택된 경우 제1 센싱 동작 및 제2 센싱 동작을 연속적으로 수행하고, 상기 후속 검증 동작의 센싱 방식 선택 단계에서 상기 싱글 센싱 동작으로 선택된 경우 상기 제2 센싱 동작을 수행하여 검증 동작을 수행하는 단계를 포함한다.
본 발명에 따르면 프로그램 펄스 인가 횟수 또는 검증 전압 인가 횟수에 따라 싱글 센싱 동작 또는 멀티 센싱 동작을 선택적으로 수행함으로써 프로그램 검증 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 제어 로직을 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 펄스 및 검증 전압의 파형도이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 프로그램 동작 중 프로그램 전압 인가 동작시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 프로그램 펄스(Vpgm)를 선택된 워드라인에 인가하고, 프로그램 동작 중 검증 동작시 선택된 워드라인에 검증 전압(Vverify)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들을 구동하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작 및 프로그램 검증 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 복수의 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBn)은 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 감지하여 센싱 데이터로 래치한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(130)는 프로그램될 데이터(DATA)를 수신하여 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다. 프로그램 동작은 프로그램 펄스 인가 동작과 프로그램 검증 동작이 교차적으로 수행된다. 이때 프로그램 펄스 인가 동작은 선택된 메모리 셀에 프로그램 전압을 인가하여 선택된 메모리 셀의 문턱 전압을 상승시키고, 프로그램 검증 동작은 선택된 메모리 셀에 검증 전압을 인가하여 메모리 셀들의 문턱 전압을 센싱하여 타겟 문턱 전압 이상으로 프로그램완료되었는지를 확인한다.
읽기 및 쓰기 회로(130)는 프로그램 검증 동작시 싱글 센싱 동작 또는 멀티 센싱 동작을 선택적으로 수행할 수 있다. 프로그램 동작 중 초기 프로그램 동작에서의 프로그램 검증 동작은 소거 셀들의 수가 상대적으로 많아 소스 바운싱 현상에 의해 셀의 문턱 전압이 실제 문턱 전압보다 높게 센싱될 수 있으므로 멀티 센싱 동작을 수행하여 센싱 동작의 정확도를 개선한다. 또한 프로그램 동작 중 초기 프로그램 동작을 제외한 나머지 프로그램 동작에서는 소거 셀들의 수가 감소하므로 싱글 센싱 동작을 수행하여 프로그램 검증 시간을 감소시킬 수 있다. 이때 초기 프로그램 동작은 설정된 횟수만큼의 프로그램 펄스 인가 동작 및 설정된 횟수만큼의 프로그램 검증 동작을 포함한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호(VG_control)에 응답하여 프로그램 동작 중 프로그램 전압 인가 동작시 프로그램 전압(Vpgm)을 생성하고, 검증 동작 시 검증 전압(Vverify)을 생성한다. 검증 전압(Vverify)은 프리 검증 전압 및 타겟 검증 전압으로 구분되며, 프리 검증 전압은 타겟 검증 전압보다 전위 레벨이 낮다.
도 2는 본 발명의 실시 예에 따른 제어 로직(140)을 나타내는 블록도이다.
도 2를 참조하며느 제어 로직(140)은 제어 신호 생성부(141), 카운터(142), 비교부(143) 및 판단부(144)를 포함한다.
제어 신호 생성부(141)는 제어 신호(CTRL)에 응답하여 프로그램 펄스 인가 동작을 위한 페이지 버퍼 제어 신호들(PB_signals) 및 전압 생성부 제어 신호들(VG_signals)을 생성하여 출력한다.
카운터(142)는 프로그램 펄스 인가 동작 또는 검증 동작의 반복된 횟수를 카운트하여 이를 출력한다. 예를 들어 프로그램 펄스 인가 횟수 또는 검증 전압 인가 횟수를 카운트하여 카운트 신호를 출력한다.
비교부(143)는 카운터(142)에서 출력된 카운트 신호와 설정 횟수에 대응하는 설정 비트를 비교하여 프로그램 펄스 인가 횟수 또는 검증 전압 인가 횟수가 설정된 횟수보다 적거나 같은지 또는 큰지에 대한 비교 신호를 출력한다.
판단부(144)는 비교부(143)에서 출력된 비교 신호에 따라 싱글 센싱 동작 또는 멀티 센싱 동작을 선택한다. 예를 프로그램 펄스 인가 횟수 또는 검증 전압 인가 횟수가 설정된 횟수보다 적거나 같을 경우 이를 프로그램 동작의 초기 단계라고 판단하여 멀티 센싱 동작을 수행하도록 제어 신호 생성부(141)를 제어하고, 프로그램 펄스 인가 횟수 또는 검증 전압 인가 횟수가 설정된 횟수보다 클 경우 이를 프로그램 동작의 초기 단계 이후라고 판단하여 싱글 센싱 동작을 수행하도록 제어 신호 생성부(141)를 제어한다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 비트라인 센싱 회로(131), 클램프 회로(132), 전류 판단 회로(133), 내부 노드 디스차지 회로(134), 및 래치 회로(135)를 포함한다.
비트라인 센싱 회로(131)는 비트 인(Bit line)과 내부 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 비트 라인(Bit line)과 내부 노드(CSO)를 전기적으로 연결하여 비트 라인(Bit line)의 전위에 따라 내부 노드(CSO)의 전위를 제어한다.
클램프 회로(132)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 연결되며, 비트라인 센싱 회로(131)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)보다 일정 전위(αV)만큼 높은 설정 전압(PB_SENSE+αV), 프리차지 신호(SA_PRECH) 및 센싱 신호(SA_SENSE)에 응답하여 내부 노드(CSO)에 전류를 공급한다.
클램프 회로(132)는 다수의 트랜지스터(M1, M3, M4)를 포함한다. 트랜지스터(M1)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 연결되며, 설정 전압(PB_SENSE+αV)에 응답하여 턴온 또는 턴오프된다. 트랜지스터(M4 및 M3)는 전원 전압 단자(Vcore)와 내부 노드(CSO) 사이에 직렬 연결되며, 트랜지스터(M4)는 프리차지 신호(SA_PRECH)에 응답하여 턴온 또는 턴오프되고 트랜지스터(M3)는 센싱 신호(SA_SENSE)에 응답하여 턴온 또는 턴오프된다.
전류 판단 회로(133)는 전원 전압 단자(Vcore)와 래치 회로(135) 사이에 연결되며, 스트로브 신호(STB_N)에 응답하여 클램프 회로(132)의 트랜지스터(M3) 및 트랜지스터(M4) 사이의 센싱 노드(SEN)의 전위에 대응하는 전류량을 래치 회로(135)로 공급한다.
전류 판단 회로(133)는 전원 전압 단자(Vcore)와 래치 회로(135) 사이에 직렬 연결된 트랜지스터(M5) 및 트랜지스터(M6)를 포함한다. 트랜지스터(M5)는 스트로브 신호(STB_N)에 응답하여 턴온 또는 턴오프된다. 트랜지스터(M6)는 센싱 노드(SEN)의 전위의 전위에 따라 전원 전압 단자(Vcore)에서 공급되는 전류량을 조절하여 래치 회로(135)로 공급한다.
내부 노드 디스차지 회로(134)는 내부 노드(CSO)와 접지 전원(Vss) 사이에 연결되며, 디스차지 신호(SA_DISCH)에 응답하여 내부 노드(CSO)를 로우 레벨로 디스차지한다. 내부 노드 디스차지 회로(134)는 내부 노드(CSO)와 접지 전원(Vss) 사이에 연결된 트랜지스터(M7)를 포함하여 구성되며, 트랜지스터(M7)는 디스차지 신호(SA_DISCH)에 응답하여 턴온 또는 턴오프된다.
래치 회로(135)는 전류 판단 회로(133)와 연결되며, 전류 판단 회로(133)로 부터 공급되는 전류량에 따라 데이터를 저장한다. 래치 회로(135)는 제1 노드(Q)와 제2 노드(Qb) 사이에 역방향 병렬 연결된 인버터(IV1) 및 인버터(IV2)를 포함한다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 펄스 및 검증 전압의 파형도이다.
도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 펄스 인가(S310)
프로그램 동작 중 프로그램 전압 인가 동작시 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 다수의 메모리 블럭(BLK1 내지 BLKz) 중 하나의 메모리 블럭을 선택하고, 선택된 메모리 블럭 중 선택된 워드라인에 프로그램 펄스(PGM Pulse)를 인가한다.
2) 싱글 센싱 동작 또는 멀티 센싱 동작 판단(S320)
상기 프로그램 펄스 인가 단계(S310)가 완료된 후, 제어 로직은 검증 동작시 싱글 센싱 동작을 수행할지 또는 멀티 센싱 동작을 수행할지를 판단한다. 예를 들어 제어 로직은 프로그램 펄스가 설정 횟수보다 적게 인가되었거나 하나의 프로그램 상태에 대한 검증 동작이 설정 횟수보다 적게 수행되었을 경우 멀티 센싱 동작으로 판단하고, 프로그램 펄스가 설정 횟수 이상으로 인가되었거나, 하나의 프로그램 상태에 대한 검증 동작이 설정 횟수 이상 수행될 경우 싱글 센싱 동작으로 판단한다.
3) 제1 센싱 동작(S330)
상기 싱글 센싱 동작 또는 멀티 센싱 동작 판단 단계(S320)에서 멀티 센싱 동작으로 판단되었을 경우 제1 센싱 동작을 수행한다.
제1 센싱 동작은 타겟 검증 전압(예를 들어 PV1)보다 낮은 프리 검증 전압(예를 들어 PV1*)을 선택된 워드라인에 인가한 후, 페이지 버퍼를 이용하여 메모리 셀의 프로그램 상태를 센싱한다.
페이지 버퍼의 센싱 동작은 아래와 같다.
센싱 신호(SA_SENSE) 및 프리차지 신호(SA_PRECH)가 하이 레벨로 인가되어 트랜지스터(M4) 및 트랜지스터(M5)가 턴온된다. 이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 전원 전압(Vcore) 레벨로 프리차지된다. 이때 페이지 버퍼 센싱 신호(PB_SENSE)가 하이 레벨로 인가되어 비트라인(Bit line)과 내부 노드(CSO)가 전기적으로 연결된다.
일정 시간 후 프리차지 신호(SA_PRECH)가 하이 레벨에서 로우 레벨로 천이하여 내부 노드(CSO))에 인가되는 전원 전압(Vcore)이 차단된다. 이때 대상 메모리 셀의 문턱 전압이 프리 검증 전압보다 낮을 경우 대상 메모리 셀은 턴온되어 내부 노드(CSO)의 전위는 비트라인(Bit line)을 통한 디스차지 전류 패스로 인해 로우 레벨로 디스차지된다.
이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 로우 레벨로 디스차지되고, 로우 레벨의 센싱 노드(SEN)에 의해 트랜지스터(M6)는 턴온된다.
이 후, 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되어 트랜지스터(M5)가 턴온되면, 래치 회로(135)의 제1 노드(Q)에 전원 전압(Vcore)이 공ㄱ급되어 제1 노드(Q)가 하이 레벨이 된다. 이로 인하여 래치 회로(135)에 소거 셀에 대응하는 데이터가 래치된다.
반면, 대상 메모리 셀의 문턱 전압이 프리 검증 전압보다 높을 경우 대상 메모리 셀은 턴오프되어 내부 노드(CSO)의 전위는 프리차지 레벨을 유지하게 된다.
이로 인하여 내부 노드(CSO) 및 센싱 노드(SEN)는 프리차지 레벨을 유지하게 되고, 이 후, 스트로브 신호(STB_N)가 일정 시간 동안 로우 레벨로 인가되어 트랜지스터(M5)가 턴온되더라도, 프리차지 레벨을 갖는 센싱 노드(SEN)에 의해 트랜지스터(M6)는 턴오프된다. 따라서 래치 회로(135)의 제1 노드(Q)는 초기 상태인 로우 레벨을 유지하여 프로그램 셀에 대응하는 데이터가 래치 회로(135)에 래치된다.
상술한 페이지 버퍼의 제1 센싱 동작을 이용하여 제1 검증 동작을 수행한다. 이때 제1 검증 동작은 문턱 전압이 0V보다 낮은 소거 셀들을 판단하기 위한 프리 검증 동작으로 정의할 수 있다.
4) 제2 센싱 동작(S340)
제1 센싱 동작(S330)이 완료되거나, 상기 싱글 센싱 동작 또는 멀티 센싱 동작 판단 단계(S320)에서 싱글 센싱 동작으로 판단된 경우 제2 센싱 동작을 수행한다.
제2 센싱 동작은 프리 검증 전압(예를 들어 PV1*)보다 높은 타겟 검증 전압(예를 들어 PV1)을 선택된 워드라인에 인가한 후, 페이지 버퍼를 이용하여 메모리 셀의 프로그램 상태를 센싱한다.
프로그램 펄스 인가 횟수 또는 검증 동작의 횟수가 설정된 횟수보다 적을 경우 이를 프로그램 동작의 초기로 판단한다. 프로그램 동작의 초기에는 메모리 셀들의 문턱 전압이 타겟 문턱 전압 이상으로 프로그램된 메모리 셀들의 수가 상대적으로 적으므로 센싱 동작시 소거 셀로 판단되어 공통 소스 라인을 통해 전류 패스가 많이 생성되어 센싱 동작의 오류가 발생할 수 있다. 이때 센싱 동작의 정확성을 개선하기 위하여 제1 센싱 동작을 통해 일부 소거 셀들을 판단하고 나머지 셀들에 대해서 제2 센싱 동작을 수행한다.
그러나 프로그램 펄스 인가 횟수 또는 검증 동작의 횟수가 설정된 횟수 이상으로 수행된 경우 메모리 셀들의 문턱 전압이 타겟 문턱 전압 이상으로 프로그램된 메모리 셀들의 수가 상대적으로 증가하게 된다. 따라서 공통 소스 라인을 통한 전류 패스의 수가 감소하게 되어 센싱 동작의 정확성이 높아진다. 이때에는 상술한 바와 같이 제1 센싱 동작을 스킵하고 제2 센싱 동작을 수행함으로써, 검증 동작의 시간을 단축할 수 있다.
5) 검증 결과 판단(S350)
제2 센싱 동작(S340) 결과 센싱된 데이터를 이용하여 프로그램 검증 동작을 수행하여 프로그램 동작의 패스 또는 페일을 판단한다.
6) 프로그램 펄스 재설정(S360)
상기 검증 결과 판단(S350) 결과, 프로그램 동작 페일로 판단된 경우, 프로그램 펄스를 스텝 전압(△V)만큼 상승시킨 새로운 프로그램 펄스를 설정한 후 상기 프로그램 펄스 인가 단계(S310)부터 재수행한다.
7) 마지막 검증 동작 확인(S370)
상기 검증 결과 판단(S350) 결과, 프로그램 동작 패스로 판단된 경우, 현재 프로그램 검증 동작이 마지막 프로그램 상태에 대한 검증 동작인지를 판단한다. 이때 마지막 프로그램 상태는 멀티 레벨 셀 또는 트리플 레벨 셀의 프로그램 상태 중 가장 높은 프로그램 상태에 대응하는 검증 동작일 수 있다.
8) 검증 전압 재설정(S380)
상술한 현재 검증 동작이 마지막 검증 동작인지 확인하는 단계(S370)의 확인 결과 현재 검증 동작이 마지막 검증 동작이 아니라고 판단된 경우, 검증 전압을 재설정한다. 예를 들어 현재 검증 동작이 제1 프로그램 상태(PV1에 대응)일 경우 검증 전압을 PV2로 설정한 후, 상기 싱글 센싱 동작 또는 멀티 센싱 동작 판단 단계(S320)부터 재수행한다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 3, 도 5 및 도 6을 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 펄스 인가(S510)
프로그램 동작 중 프로그램 전압 인가 동작시 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 다수의 메모리 블럭(BLK1 내지 BLKz) 중 하나의 메모리 블럭을 선택하고, 선택된 메모리 블럭 중 선택된 워드라인에 프로그램 펄스(PGM Pulse)를 인가한다.
2) 제1 검증 동작인지 판단(S520)
현재 진행하여야 할 검증 동작이 제1 검증 동작인지 판단한다. 제1 검증 동작은 메모리 셀들이 제1 프로그램 상태(PV1에 대응) 보다 높은 문턱 전압을 갖는지 또는 제1 프로그램 상태(PV1에 대응) 보다 낮은 문턱 전압을 갖는지를 판단하기 위한 검증 동작일 수 있다.
제1 검증 동작은 프로그램 동작시 초기에 수행되는 검증 동작이므로 후술하는 싱글 센싱 동작 또는 멀티 센싱 동작 판단(S530)단계를 스킵하고, 바로 멀티 센싱 동작을 수행할 수 있다. 이로 인하여 동작 시간을 개선할 수 있다.
3) 싱글 센싱 동작 또는 멀티 센싱 동작 판단(S530)
상기 제1 검증 동작인지 판단 단계(S520)에서 현재 수행될 검증 동작이 제1 검증 동작을 수행하는 단계가 아니라고 판단될 경우, 제어 로직은 검증 동작시 싱글 센싱 동작을 수행할지 또는 멀티 센싱 동작을 수행할지를 판단한다. 예를 들어 제어 로직은 프로그램 펄스가 설정 횟수보다 적게 인가되었거나 하나의 프로그램 상태에 대한 검증 동작이 설정 횟수보다 적게 수행되었을 경우 멀티 센싱 동작으로 판단하고, 프로그램 펄스가 설정 횟수 이상으로 인가되었거나, 하나의 프로그램 상태에 대한 검증 동작이 설정 횟수 이상 수행될 경우 싱글 센싱 동작으로 판단한다.
3) 제1 센싱 동작(S540)
상기 제1 검증 동작인지 판단 단계(S520)에서 현재 수행될 검증 동작이 제1 검증 동작이라고 판단될 경우 및 상기 싱글 센싱 동작 또는 멀티 센싱 동작 판단 단계(S530)에서 멀티 센싱 동작으로 판단되었을 경우 제1 센싱 동작을 수행한다.
제1 센싱 동작은 타겟 검증 전압(예를 들어 PV2)보다 낮은 프리 검증 전압(예를 들어 PV2*)을 선택된 워드라인에 인가한 후, 페이지 버퍼를 이용하여 메모리 셀의 프로그램 상태를 센싱한다.
페이지 버퍼의 센싱 동작은 본 발명의 이전 실시 예에서 설명한 바와 동일하다.
5) 제2 센싱 동작(S550)
제1 센싱 동작(S540)이 완료되거나, 상기 싱글 센싱 동작 또는 멀티 센싱 동작 판단 단계(S530)에서 싱글 센싱 동작으로 판단된 경우 제2 센싱 동작을 수행한다.
제2 센싱 동작은 프리 검증 전압(예를 들어 PV2*)보다 높은 타겟 검증 전압(예를 들어 PV2)을 선택된 워드라인에 인가한 후, 페이지 버퍼를 이용하여 메모리 셀의 프로그램 상태를 센싱한다.
프로그램 펄스 인가 횟수 또는 검증 동작의 횟수가 설정된 횟수보다 적을 경우 이를 프로그램 동작의 초기로 판단한다. 프로그램 동작의 초기에는 메모리 셀들의 문턱 전압이 타겟 문턱 전압 이상으로 프로그램된 메모리 셀들의 수가 상대적으로 적으므로 센싱 동작시 소거 셀로 판단되어 공통 소스 라인을 통해 전류 패스가 많이 생성되어 센싱 동작의 오류가 발생할 수 있다. 이때 센싱 동작의 정확성을 개선하기 위하여 제1 센싱 동작을 통해 일부 소거 셀들을 판단하고 나머지 셀들에 대해서 제2 센싱 동작을 수행한다.
그러나 프로그램 펄스 인가 횟수 또는 검증 동작의 횟수가 설정된 횟수 이상으로 수행된 경우 메모리 셀들의 문턱 전압이 타겟 문턱 전압 이상으로 프로그램된 메모리 셀들의 수가 상대적으로 증가하게 된다. 따라서 공통 소스 라인을 통한 전류 패스의 수가 감소하게 되어 센싱 동작의 정확성이 높아진다. 이때에는 상술한 바와 같이 제1 센싱 동작을 스킵하고 제2 센싱 동작을 수행함으로써, 검증 동작의 시간을 단축할 수 있다.
6) 검증 결과 판단(S560)
제2 센싱 동작(S550) 결과 센싱된 데이터를 이용하여 프로그램 검증 동작을 수행하여 프로그램 동작의 패스 또는 페일을 판단한다.
7) 프로그램 펄스 재설정(S570)
상기 검증 결과 판단(S560) 결과, 프로그램 동작 페일로 판단된 경우, 프로그램 펄스를 스텝 전압(△V)만큼 상승시킨 새로운 프로그램 펄스를 설정한 후 상기 프로그램 펄스 인가 단계(S520)부터 재수행한다.
8) 마지막 검증 동작 확인(S580)
상기 검증 결과 판단(S560) 결과, 프로그램 동작 패스로 판단된 경우, 현재 프로그램 검증 동작이 마지막 프로그램 상태에 대한 검증 동작인지를 판단한다. 이때 마지막 프로그램 상태는 멀티 레벨 셀 또는 트리플 레벨 셀의 프로그램 상태 중 가장 높은 프로그램 상태에 대응하는 검증 동작일 수 있다.
9) 검증 전압 재설정(S590)
상술한 현재 검증 동작이 마지막 검증 동작인지 확인하는 단계(S580)의 확인 결과 현재 검증 동작이 마지막 검증 동작이 아니라고 판단된 경우, 검증 전압을 재설정한다. 예를 들어 현재 검증 동작이 제1 프로그램 상태(PV1에 대응)일 경우 검증 전압을 PV2로 설정한 후, 상기 싱글 센싱 동작 또는 멀티 센싱 동작 판단 단계(S530)부터 재수행한다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 소자를 포함하도록 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
131: 비트라인 센싱 회로
132: 클램프 회로
133: 전류 판단 회로
134: 내부 노드 디스차지 회로
135: 래치 회로

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로; 및
    상기 검증 동작시 싱글 센싱 동작 또는 멀티 센싱 동작을 선택적으로 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 펄스 인가 동작 및 상기 검증 동작 시 상기 주변 회로를 제어하기 위한 제어 신호들을 출력하기 위한 제어 신호 생성부;
    상기 프로그램 펄스 인가 동작 또는 상기 검증 동작의 반복된 횟수를 카운트하여 카운트 신호를 출력하기 위한 카운터;
    상기 카운트 신호와 설정 횟수에 대응하는 설정 비트를 비교하여, 상기 프로그램 펄스 인가 횟수 또는 상기 검증 전압 인가 횟수가 설정된 횟수보다 적거나 같은지 또는 큰지에 대한 비교 신호를 출력하는 비교부; 및
    상기 비교 신호에 따라 멀티 센싱 동작 또는 싱글 센싱 동작을 결정하여 상기 제어 신호 생성부를 제어하는 판단부를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로는 상기 프로그램 펄스 인가 동작시 프로그램 펄스를 생성하고, 상기 검증 동작시 프리 검증 전압 또는 타겟 검증 전압을 생성하는 전압 생성부;
    상기 프로그램 펄스 인가 동작시 어드레스 신호에 따라 상기 메모리 셀 어레이 중 선택된 메모리 셀에 상기 프로그램 펄스를 인가하고, 상기 검증 동작시 상기 어드레스에 따라 상기 선택된 메모리 셀에 프리 검증 전압 또는 타겟 검증 전압을 인가하기 위한 어드레스 디코더; 및
    상기 싱글 센싱 동작 또는 멀티 센싱 동작을 수행하여 상기 선택된 메모리 셀의 프로그램 상태를 검증하기 위한 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 싱글 센싱 동작은 상기 타겟 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 읽기 및 쓰기 회로를 이용하여 상기 선택된 메모리 셀의 프로그램 상태를 검증하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 멀티 센싱 동작은 상기 프리 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 읽기 및 쓰기 회로를 이용하여 상기 선택된 메모리 셀의 프로그램 상태를 1차 검증하고, 상기 타겟 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 읽기 및 쓰기 회로를 이용하여 상기 선택된 메모리 셀의 프로그램 상태를 2차 검증하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 프리 검증 전압은 상기 타겟 검증 전압보다 낮은 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직는 상기 검증 동작이 소거 셀과 프로그램 셀을 구분하기 위한 프로그램 검증 동작일 경우 상기 싱글 센싱 동작을 수행하여 상기 검증 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 로직는 상기 검증 동작 결과 페일로 판단될 경우 프로그램 펄스를 스텝 전압만큼 상승시켜 재설정한 후 상기 프로그램 펄스 인가 동작을 수행하도록 상기 주변 회로를 제어하고,
    상기 검증 동작 결과 패스로 판단된 경우, 다른 프로그램 상태에 대한 검증 동작을 수행하기 위하여 상기 프리 검증 전압 및 상기 타겟 검증 전압을 새롭게 설정하여 상기 검증 동작을 재수행하는 반도체 메모리 장치.
  9. 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계;
    상기 프로그램 펄스 인가 횟수 또는 검증 동작 수행 횟수에 따라 후속 검증 동작의 센싱 방식을 싱글 센싱 동작 또는 멀티 센싱 동작으로 선택하는 단계; 및
    상기 후속 검증 동작의 센싱 방식 선택 단계에서 상기 멀티 센싱 동작으로 선택된 경우 제1 센싱 동작 및 제2 센싱 동작을 연속적으로 수행하고, 상기 싱글 센싱 동작으로 선택된 경우 상기 제2 센싱 동작을 수행하여 검증 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 후속 검증 동작의 센싱 방식 선택 단계는 상기 프로그램 펄스 인가 횟수 또는 상기 검증 동작 수행 횟수가 설정된 횟수보다 적을 경우 상기 멀티 센싱 동작을 선택하고, 상기 프로그램 펄스 인가 횟수 또는 상기 검증 동작 수행 횟수가 상기 설정된 횟수보다 크거나 같을 경우 상기 싱글 센싱 동작을 선택하는 반도체 메모리 장치의 동작 방법.
  11. 제 9 항에 있어서,
    상기 제1 센싱 동작은 타겟 검증 전압보다 낮은 프리 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 선택된 메모리 셀과 연결된 비트라인의 전류를 센싱하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제2 센싱 동작은 상기 타겟 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 선택된 메모리 셀과 연결된 상기 비트라인의 전류를 센싱하는 반도체 메모리 장치의 동작 방법.
  13. 제 9 항에 있어서,
    상기 검증 동작 결과 페일로 판단될 경우 상기 프로그램 펄스를 스텝 전압만큼 상승시켜 재설정한 후 상기 프로그램 펄스 인가 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
  14. 제 11 항에 있어서,
    상기 검증 동작 결과 패스로 판단될 경우 현재 진행된 검증 동작이 마지막 검증 동작인지 판단하고 그 결과 마지막 검증 동작이 아니라고 판단될 경우 다음 검증 동작을 수행하기 위해 상기 프리 검증 전압 및 상기 타겟 검증 전압을 재설정한 후 상기 후속 검증 동작의 센싱 방식 선택 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
  15. 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계;
    후속 진행될 검증 동작이 소거 셀과 프로그램 셀을 구분하기 위한 검증 동작일 경우 멀티 센싱 동작을 수행하도록 판단하는 검증 동작 판단 단계;
    상기 검증 동작 판단 단계에서 상기 검증 동작이 상기 소거 셀과 프로그램 셀을 구분하기 위한 검증 동작이 아니라고 판단될 경우 상기 프로그램 펄스 인가 횟수 또는 검증 동작 수행 횟수에 따라 후속 검증 동작의 센싱 방식을 싱글 센싱 동작 또는 상기 멀티 센싱 동작으로 선택하는 단계; 및
    상기 검증 동작 판단 단계 또는 상기 후속 검증 동작의 센싱 방식 선택 단계에서 상기 멀티 센싱 동작으로 선택된 경우 제1 센싱 동작 및 제2 센싱 동작을 연속적으로 수행하고, 상기 후속 검증 동작의 센싱 방식 선택 단계에서 상기 싱글 센싱 동작으로 선택된 경우 상기 제2 센싱 동작을 수행하여 검증 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 후속 검증 동작의 센싱 방식 선택 단계는 상기 프로그램 펄스 인가 횟수 또는 상기 검증 동작 수행 횟수가 설정된 횟수보다 적을 경우 상기 멀티 센싱 동작을 선택하고, 상기 프로그램 펄스 인가 횟수 또는 상기 검증 동작 수행 횟수가 상기 설정된 횟수보다 크거나 같을 경우 상기 싱글 센싱 동작을 선택하는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 제1 센싱 동작은 타겟 검증 전압보다 낮은 프리 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 선택된 메모리 셀과 연결된 비트라인의 전류를 센싱하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 제2 센싱 동작은 상기 타겟 검증 전압을 상기 선택된 메모리 셀에 인가한 후 상기 선택된 메모리 셀과 연결된 상기 비트라인의 전류를 센싱하는 반도체 메모리 장치의 동작 방법.
  19. 제 15 항에 있어서,
    상기 검증 동작 결과 페일로 판단될 경우 상기 프로그램 펄스를 스텝 전압만큼 상승시켜 재설정한 후 상기 프로그램 펄스 인가 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
  20. 제 17 항에 있어서,
    상기 검증 동작 결과 패스로 판단될 경우 현재 진행된 검증 동작이 마지막 검증 동작인지 판단하고 그 결과 마지막 검증 동작이 아니라고 판단될 경우 다음 검증 동작을 수행하기 위해 상기 프리 검증 전압 및 상기 타겟 검증 전압을 재설정한 후 상기 후속 검증 동작의 센싱 방식 선택 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180028292A (ko) * 2016-09-08 2018-03-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10304544B2 (en) 2017-05-08 2019-05-28 SK Hynix Inc. Memory device and operating method therefor
KR20190107966A (ko) * 2018-03-13 2019-09-23 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200079113A (ko) 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10706929B2 (en) 2017-08-01 2020-07-07 SK Hynix Inc. Memory device and method of operating the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354738B2 (en) * 2017-09-27 2019-07-16 Micron Technology, Inc. One check fail byte (CFBYTE) scheme
KR102402667B1 (ko) 2018-01-10 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102429458B1 (ko) * 2018-04-03 2022-08-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
TWI713860B (zh) * 2018-06-28 2020-12-21 力晶積成電子製造股份有限公司 快閃記憶體裝置及其程式化方法
KR20210111584A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN112270946B (zh) * 2020-10-29 2022-10-04 长江存储科技有限责任公司 存储器编程方法、装置及电子设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4271168B2 (ja) 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
KR100851853B1 (ko) * 2006-11-22 2008-08-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 및 프로그램 검증방법
KR101616097B1 (ko) * 2009-11-11 2016-04-28 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101082692B1 (ko) * 2009-12-31 2011-11-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
US9135989B2 (en) * 2012-09-06 2015-09-15 Sandisk Technologies Inc. Write data preservation for non-volatile storage
KR20140088383A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180028292A (ko) * 2016-09-08 2018-03-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10304544B2 (en) 2017-05-08 2019-05-28 SK Hynix Inc. Memory device and operating method therefor
US10706929B2 (en) 2017-08-01 2020-07-07 SK Hynix Inc. Memory device and method of operating the same
US11114163B2 (en) 2017-08-01 2021-09-07 SK Hynix Inc. Memory device and method of operating the same
KR20190107966A (ko) * 2018-03-13 2019-09-23 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200079113A (ko) 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

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