KR20160096673A - 반도체 장치 - Google Patents

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KR20160096673A
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신야 이와사키
사토루 가메야마
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도요타 지도샤（주）
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Abstract

소형이며, 또한, 게이트 전위에 의해서 다이오드의 순전압이 잘 변화되지 않는 반도체 장치를 제공한다. 반도체 기판의 상면에 노출되는 범위에, 애노드 영역과 상부 IGBT 구조 (에미터 영역과 보디 영역) 가 형성되어 있고, 애노드 영역과 상부 IGBT 구조의 경계를 따라서 트렌치와 게이트 절연막과 게이트 전극이 연장되어 있고, 상기 반도체 기판의 하면에 노출되는 범위에, 캐소드 영역과 컬렉터 영역이 형성되어 있고, 상면측 구조와 하면측 구조 사이에 드리프트 영역이 형성되어 있고, 결정 결함 영역이 캐소드 영역의 상측 드리프트 영역 내와 컬렉터 영역의 상측의 드리프트 영역 내에 걸쳐서 연장되어 있고, 반도체 기판의 두께를 x ㎛ 로 하고, 컬렉터 영역의 상측으로 돌출되어 있는 부분의 결정 결함 영역의 폭을 y ㎛ 로 했을 경우, y ≥ 0.007x2 － 1.09x ＋ 126 의 관계가 만족되는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
(관련 출원의 상호 참조)
본 출원은 2013년 12월 17일에 출원된 일본 특허출원 특원 2013-260292 의 관련 출원이고, 이 일본 특허출원에 기초하는 우선권을 주장하는 것으로서, 이 일본 특허출원에 기재된 모든 내용을, 본 명세서를 구성하는 것으로 하여 원용한다.
본 명세서가 개시하는 기술은 반도체 장치에 관한 것이다.
일본 공개특허공보 2011-216825호 (이하, 특허문헌 1 이라고 한다) 에는, 다이오드 영역과 IGBT 영역을 갖는 반도체 장치가 개시되어 있다. 이 반도체 장치의 드리프트 영역에는 라이프 타임 제어 영역이 형성되어 있다. 라이프 타임 제어 영역은 주위보다 결정 결함 농도가 높은 영역으로서, 드리프트 영역 내의 캐리어의 재결합을 촉진한다.
특허문헌 1 의 반도체 장치에서는, 애노드 영역과 보디 영역 사이에 저농도의 n 형 영역이나, 깊은 p 형 영역을 형성함으로써, 이들 영역을 분리하고 있다. 이 구조에서는, 애노드 영역과 보디 영역 사이의 간격을 넓게 하지 않으면, 2 개의 영역을 적절히 분리하지 못하여, 반도체 장치의 사이즈가 커진다는 문제가 발생된다.
본 명세서가 개시하는 반도체 장치는, 반도체 기판과, 반도체 기판의 상면에 형성되어 있는 상부 전극과, 반도체 기판의 하면에 형성되어 있는 하부 전극을 갖는다. 반도체 기판의 상면에 노출되는 범위에, 애노드 영역과 상부 IGBT 구조가 형성되어 있다. 애노드 영역은 상부 전극에 접속되어 있는 p 형 영역이다. 상부 IGBT 구조는, 상부 전극에 접속되어 있는 n 형의 에미터 영역과, 에미터 영역과 접하고 있고, 상부 전극에 접속되어 있는 p 형의 보디 영역을 갖고 있다. 반도체 기판의 상면에, 애노드 영역과 상부 IGBT 구조의 경계를 따라서 연장되는 트렌치가 형성되어 있고, 트렌치 내에 게이트 절연막과 게이트 전극이 배치되어 있다. 반도체 기판의 하면에 노출되는 범위에, 캐소드 영역과 컬렉터 영역이 형성되어 있다. 캐소드 영역은 하부 전극에 접속되어 있는 n 형 영역으로서, 애노드 영역의 하측 영역의 적어도 일부에 형성되어 있다. 컬렉터 영역은 하부 전극에 접속되어 있는 p 형 영역으로서, 상부 IGBT 구조의 하측 영역의 적어도 일부에 형성되어 있고, 캐소드 영역에 접하고 있다. 애노드 영역과 상부 IGBT 구조를 갖는 상면측 구조와, 캐소드 영역과 컬렉터 영역을 갖는 하면측 구조 사이에 n 형의 드리프트 영역이 형성되어 있다. 주위보다 결정 결함 농도가 높은 결정 결함 영역이, 컬렉터 영역의 상측의 드리프트 영역 내의 일부에 형성되도록, 캐소드 영역의 상측 드리프트 영역 내와 컬렉터 영역의 상측의 드리프트 영역 내에 걸쳐서 연장되어 있다. 반도체 기판의 두께를 x ㎛ 로 하고, 캐소드 영역의 상측의 드리프트 영역으로부터 컬렉터 영역의 상측의 드리프트 영역으로 돌출되어 있는 부분의 결정 결함 영역의 폭을 y ㎛ 로 했을 경우, y ≥ 0.007x2 － 1.09x ＋ 126 의 관계가 만족된다.
이 반도체 장치에서는, 게이트 전극과 게이트 절연막을 갖는 트렌치 게이트 구조에 의해서, 애노드 영역과 상부 IGBT 구조가 분리되어 있다. 이로써, 특허문헌 1 보다 분리 부분의 폭을 작게 할 수 있다. 또, 이와 같이 트렌치 게이트 구조에 의한 분리 구조를 채용하면, 애노드 영역과 상부 IGBT 구조가 근접하기 때문에, 게이트 전위에 의해서 다이오드의 특성에 차가 발생되는 경우가 있다. 이에 대해서, 이하에 설명한다.
트렌치 게이트 구조에 인접하는 위치에서는, 애노드 영역과 드리프트 영역에 의해서 pn 접합이 형성되어 있고, 보디 영역과 드리프트 영역에 의해서도 pn 접합이 형성되어 있다. 이하, 이들 pn 접합을 경계 근방의 pn 접합이라고 한다. 게이트 전위가 낮고, 보디 영역에 채널이 형성되어 있지 않은 상태에서는, 상부 전극이 플러스 전위로 되었을 때, 주요한 다이오드와 함께 경계 근방의 pn 접합이 온된다. 이 때문에, 다이오드의 순전압은 낮아진다. 이에 비해서, 게이트 전위가 높고, 보디 영역에 채널이 형성되어 있는 상태에서는, 경계 근방의 pn 접합에 있어서, 드리프트 영역의 전위가 상부 전극의 전위에 가까워진다. 이 때문에, 경계 근방의 pn 접합이 온되지 않고, 다이오드의 순전압이 높아진다. 이와 같이, 게이트 전위에 의해서 다이오드의 순전압이 변화된다.
그러나, 본 명세서가 개시하는 상기 서술한 반도체 장치에서는, 이 문제가 발생되는 것이 억제되어 있다. 즉, 본 명세서가 개시하는 반도체 장치에서는, 주위보다 결정 결함 농도가 높은 결정 결함 영역이, 캐소드 영역의 상측 드리프트 영역 내와 컬렉터 영역의 상측의 드리프트 영역 내에 걸쳐서 연장되어 있다. 즉, 경계 근방의 pn 접합이 온되었을 때의 전류 경로에, 결정 결함 영역이 형성되어 있다. 결정 결함 영역은 캐리어의 재결합을 촉진한다. 이 때문에, 경계 근방의 pn 접합에 전류가 잘 흐르지 않는다. 이와 같이, 이 반도체 장치에서는, 경계 근방의 pn 접합에 전류가 잘 흐르지 않게 되어 있기 때문에, 경계 근방의 pn 접합이 온되는지의 여부에 의해서, 다이오드의 순전압이 영향을 잘 받지 않는다. 따라서, 이 반도체 장치에서는, 다이오드의 순전압이 안정되어 있다. 또, 이 반도체 장치에서는, 반도체 기판의 두께 x ㎛ 와 컬렉터 영역의 상측의 드리프트 영역으로 돌출되어 있는 부분의 결정 결함 영역의 폭 y ㎛ 가, y ≥ 0.007x2 － 1.09x ＋ 126 의 관계를 만족한다. 이와 같은 구성에 의하면, 컬렉터 영역의 상측의 드리프트 영역의 횡방향 전체에 결정 결함 영역을 형성한 경우와 동일한 정도의 효과 (다이오드의 순전압을 잘 변동시키지 않는 효과) 를 얻을 수 있다. 또, 컬렉터 영역의 상측의 드리프트 영역의 일부에만 결정 결함 영역이 형성되어 있기 때문에, 결정 결함에 의한 IGBT 의 온 전압의 상승 등도 그다지 발생되지 않는다. 이 때문에, IGBT 의 온 전압의 상승을 억제하면서, 다이오드의 순전압을 안정시킬 수 있다.
결정 결함 영역은, 애노드 영역의 하측의 드리프트 영역의 횡방향 전체에 형성되어 있어도 된다. 또한, 「애노드 영역의 하측의 드리프트 영역의 횡방향 전체」란, 반도체 기판의 횡방향 (반도체 기판의 상면에 평행한 방향) 에 있어서의 전체를 의미한다. 따라서, 반도체 기판의 두께 방향에 있어서는, 결정 결함 영역이 형성되어 있는 범위가 부분적이어도 된다.
애노드 영역은 캐소드 영역보다 상부 IGBT 구조측으로 돌출되어 있어도 된다. 또, 결정 결함 영역은 캐소드 영역의 상측 드리프트 영역 내로부터 상부 IGBT 구조의 하측의 드리프트 영역 내에 걸쳐서 연장되어 있어도 된다.
도 1 은 실시예 1 의 반도체 장치 (10) 의 종단면도.
도 2 는 돌출량 y 와 변동량 ΔVF 의 관계를 나타내는 그래프.
도 3 은 변동량 ΔVF 가 1 이 될 때의 반도체 기판 (12) 의 두께 x 와 돌출량 y 의 관계를 나타내는 그래프.
도 4 는 실시예 2 의 반도체 장치 (200) 의 종단면도.
도 5 는 실시예 3 의 반도체 장치 (300) 의 종단면도.
실시예 1
도 1 에 나타내는 실시예의 반도체 장치 (10) 는, 반도체 기판 (12) 과 상부 전극 (14) 과, 하부 전극 (16) 을 갖고 있다. 반도체 기판 (12) 은 실리콘제의 기판이다. 상부 전극 (14) 은 반도체 기판 (12) 의 상면에 형성되어 있다. 하부 전극 (16) 은 반도체 기판 (12) 의 하면에 형성되어 있다.
반도체 기판 (12) 은, 종형 (縱型) 의 IGBT 가 형성되어 있는 IGBT 영역 (20) 과, 종형의 다이오드가 형성되어 있는 다이오드 영역 (40) 을 갖고 있다.
IGBT 영역 (20) 내의 반도체 기판 (12) 내에는, 에미터 영역 (22), 보디 영역 (24), 드리프트 영역 (26), 버퍼 영역 (28) 및 컬렉터 영역 (30) 이 형성되어 있다.
에미터 영역 (22) 은 n 형 영역으로서, 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있다. 에미터 영역 (22) 은 상부 전극 (14) 에 대해서 오믹 접속되어 있다.
보디 영역 (24) 은 p 형 영역으로서, 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있다. 보디 영역 (24) 은 에미터 영역 (22) 의 측방으로부터 에미터 영역 (22) 의 하측까지 연장되어 있다. 보디 영역 (24) 은 보디 콘택트 영역 (24a) 과, 저농도 보디 영역 (24b) 을 갖고 있다. 보디 콘택트 영역 (24a) 은 높은 p 형 불순물 농도를 갖고 있다. 보디 콘택트 영역 (24a) 은 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있고, 상부 전극 (14) 에 대해서 오믹 접속되어 있다. 저농도 보디 영역 (24b) 은 보디 콘택트 영역 (24a) 보다 낮은 p 형 불순물 농도를 갖고 있다. 저농도 보디 영역 (24b) 은 에미터 영역 (22) 과 보디 콘택트 영역 (24a) 의 하측에 형성되어 있다.
드리프트 영역 (26) 은 n 형 영역으로서, 보디 영역 (24) 의 하측에 형성되어 있다. 드리프트 영역 (26) 은 보디 영역 (24) 에 의해서, 에미터 영역 (22) 으로부터 분리되어 있다. 드리프트 영역 (26) 의 n 형 불순물 농도는 낮다. 드리프트 영역 (26) 의 n 형 불순물 농도는 1 × 1014 atoms/㎤ 미만인 것이 바람직하다.
버퍼 영역 (28) 은 n 형 영역으로서, 드리프트 영역 (26) 의 하측에 형성되어 있다. 버퍼 영역 (28) 의 n 형 불순물 농도는 드리프트 영역 (26) 보다 높다.
컬렉터 영역 (30) 은 p 형 영역으로서, 버퍼 영역 (28) 의 하측에 형성되어 있다. 컬렉터 영역 (30) 은 반도체 기판 (12) 의 하면에 노출되는 범위에 형성되어 있다. 컬렉터 영역 (30) 은 하부 전극 (16) 에 대해서 오믹 접속되어 있다. 컬렉터 영역 (30) 은 드리프트 영역 (26) 및 버퍼 영역 (28) 에 의해서, 보디 영역 (24) 으로부터 분리되어 있다.
IGBT 영역 (20) 내의 반도체 기판 (12) 의 상면에는, 복수의 트렌치가 형성되어 있다. 각 트렌치는 에미터 영역 (22) 에 인접하는 위치에 형성되어 있다. 각 트렌치는 드리프트 영역 (26) 에 이르는 깊이까지 연장되어 있다.
IGBT 영역 (20) 내의 각 트렌치의 내면은 게이트 절연막 (32) 에 의해서 덮여 있다. 또, 각 트렌치 내에는 게이트 전극 (34) 이 배치되어 있다. 각 게이트 전극 (34) 은 게이트 절연막 (32) 에 의해서 반도체 기판 (12) 으로부터 절연되어 있다. 각 게이트 전극 (34) 은 게이트 절연막 (32) 을 개재하여, 에미터 영역 (22), 저농도 보디 영역 (24b) 및 드리프트 영역 (26) 과 대향하고 있다. 각 게이트 전극 (34) 의 상부에는 절연막 (36) 이 형성되어 있다. 각 게이트 전극 (34) 은 절연막 (36) 에 의해서 상부 전극 (14) 으로부터 절연되어 있다.
또한, 상기 서술한 트렌치 중의 하나는, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 를 따라서 연장되어 있다. 즉, 경계 (80) 를 따라서, 게이트 전극 (34) 과 게이트 절연막 (32) 을 갖는 트렌치 게이트 구조가 형성되어 있다. 이 트렌치 게이트 구조에 의해서, IGBT 영역 (20) (즉, 에미터 영역 (22) 과 보디 영역 (24)) 은 다이오드 영역 (40) (즉, 애노드 영역 (42)) 으로부터 분리되어 있다.
다이오드 영역 (40) 내의 반도체 기판 (12) 내에는, 애노드 영역 (42), 드리프트 영역 (26), 버퍼 영역 (28) 및 캐소드 영역 (44) 이 형성되어 있다.
애노드 영역 (42) 은 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있다. 애노드 영역 (42) 은 애노드 콘택트 영역 (42a) 과 저농도 애노드 영역 (42b) 을 갖고 있다. 애노드 콘택트 영역 (42a) 은 높은 p 형 불순물 농도를 갖고 있다. 애노드 콘택트 영역 (42a) 은 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있고, 상부 전극 (14) 에 대해서 오믹 접속되어 있다. 저농도 애노드 영역 (42b) 은 애노드 콘택트 영역 (42a) 보다 낮은 p 형 불순물 농도를 갖고 있다. 저농도 애노드 영역 (42b) 은 애노드 콘택트 영역 (42a) 의 측방 및 하측에 형성되어 있다. 또한, 영역 42a, 42b 는 p 형 불순물 농도가 대략 동등한 공통 영역이어도 된다. 또, 영역 42a 와 영역 24a 는 하나의 p 형 불순물 주입 공정에 의해서 형성되는 실질적으로 동 농도의 영역이어도 된다.
애노드 영역 (42) 의 하측에는, 상기 서술한 드리프트 영역 (26) 이 형성되어 있다. 즉, 드리프트 영역 (26) 은 IGBT 영역 (20) 내에서 다이오드 영역 (40) 내까지 연속적으로 연장되어 있다.
다이오드 영역 (40) 내의 드리프트 영역 (26) 의 하측에는, 상기 서술한 버퍼 영역 (28) 이 형성되어 있다. 즉, 버퍼 영역 (28) 은 IGBT 영역 (20) 내에서 다이오드 영역 (40) 내까지 연속적으로 연장되어 있다.
캐소드 영역 (44) 은 n 형 영역으로서, 다이오드 영역 (40) 내의 버퍼 영역 (28) 의 하측에 형성되어 있다. 캐소드 영역 (44) 은 반도체 기판 (12) 의 하면에 노출되는 범위에 형성되어 있다. 캐소드 영역 (44) 은 버퍼 영역 (28) 보다 높은 n 형 불순물 농도를 갖고 있다. 캐소드 영역 (44) 의 n 형 불순물 농도는 1 × 1014 atoms/㎤ 이상인 것이 바람직하다. 캐소드 영역 (44) 은 하부 전극 (16) 에 대해서 오믹 접속되어 있다.
IGBT 영역 (20) 내의 반도체 기판 (12) 의 상면에는, 복수의 트렌치가 형성되어 있다. 각 트렌치는 드리프트 영역 (26) 에 이르는 깊이까지 연장되어 있다.
다이오드 영역 (40) 내의 각 트렌치의 내면은, 절연막 (46) 에 의해서 덮여 있다. 또, 각 트렌치 내에는 제어 전극 (48) 이 배치되어 있다. 각 제어 전극 (48) 은 절연막 (46) 에 의해서 반도체 기판 (12) 으로부터 절연되어 있다. 각 제어 전극 (48) 은, 절연막 (46) 을 개재하여, 애노드 영역 (42) 및 드리프트 영역 (26) 에 대향하고 있다. 각 제어 전극 (48) 의 상부에는 절연막 (50) 이 형성되어 있다. 각 제어 전극 (48) 은 절연막 (50) 에 의해서 상부 전극 (14) 으로부터 절연되어 있다.
드리프트 영역 (26) 내에는 결정 결함 영역 (52) 이 형성되어 있다. 결정 결함 영역 (52) 은 그 외측의 드리프트 영역 (26) 에 비해서 결정 결함 농도가 높다. 결정 결함 영역 (52) 내의 결정 결함은, 반도체 기판 (12) 에 대해서 헬륨 이온 등의 하전 입자를 주입함으로써 형성된 것이다. 이와 같이 형성된 결정 결함은 캐리어의 재결합 중심으로서 작용한다. 이 때문에, 결정 결함 영역 (52) 내에서는, 결정 결함 영역 (52) 의 외측의 드리프트 영역 (26) 내에 비해서 캐리어 라이프 타임이 짧다. 결정 결함 영역 (52) 은 드리프트 영역 (26) 중 상면측의 범위에 주로 형성되어 있다. 또한, 다른 실시예에 있어서는, 결정 결함 영역이, 드리프트 영역 (26) 내의 별도의 깊이로 형성되어 있어도 된다. 또, 결정 결함 영역이 드리프트 영역 (26) 의 깊이 방향 전역에 형성되어 있어도 된다. 단, 결정 결함 영역은, 드리프트 영역 (26) 중 적어도 상면측 (애노드 영역 (42) 및 보디 영역 (24) 에 가까운 쪽) 의 범위에 형성되어 있는 것이 바람직하다. 또, 반도체 기판 (12) 의 횡방향 (반도체 기판 (12) 의 상면에 평행한 방향) 에 있어서는, 결정 결함 영역 (52) 은 다이오드 영역 (40) 의 전역에 형성되어 있다. 또, 결정 결함 영역 (52) 의 일부는, 다이오드 영역 (40) 으로부터 IGBT 영역 (20) 으로 돌출되어 있다. 즉, 결정 결함 영역 (52) 은 다이오드 영역 (40) 내와 IGBT 영역 (20) 내에 걸쳐서 연장되어 있다. IGBT 영역 (20) 내에서는, 결정 결함 영역 (52) 은 다이오드 영역 (40) 에 가까운 범위에만 형성되어 있다.
도 1 의 반도체 장치 (10) 는, 이하와 같이 하여 제조할 수 있다. 먼저, 드리프트 영역 (26) 과 대략 동등한 n 형 불순물 농도를 갖는 n 형의 반도체 기판을 준비한다. 먼저, 반도체 기판의 상면측에, 반도체 장치 (10) 의 상면측의 구조 (에미터 영역 (22), 보디 영역 (24), 애노드 영역 (42), 트렌치 게이트 구조, 상부 전극 (14) 등) 를 형성한다. 다음으로, 반도체 기판의 하면을 연마하여 반도체 기판을 얇게 한다. 다음으로, 반도체 기판의 하면 전체에 n 형 불순물 및 p 형 불순물을 주입하여, 버퍼 영역 (28) 과 컬렉터 영역 (30) 을 형성한다. 이 단계에서는, 다이오드 영역 (40) 내에도 컬렉터 영역 (30) 이 형성된다 (단, 다른 예에 있어서는, 컬렉터 영역 (30) 을 IGBT 영역 (20) 내에만 형성해도 된다). 다음으로, 다이오드 영역 (40) 내의 반도체 기판의 하면에 n 형 불순물을 주입함으로써, 캐소드 영역 (44) 를 형성한다. 다음으로, Al, Si 또는 레지스트 등의 마스크를 사용하여 범위를 선택하면서 반도체 기판의 하면에 헬륨 이온을 주입함으로써, 결정 결함 영역 (52) 을 형성한다 (또한, 다른 예에서는, 반도체 기판의 상면측으로부터 헬륨 이온을 주입하여 결정 결함 영역 (52) 을 형성해도 된다). 다음으로, 반도체 기판의 하면에 하부 전극 (16) 을 형성한다. 이로써, 도 1 의 반도체 장치 (10) 가 제조된다. 또한, 결정 결함 영역 (52) 의 형성은, 반도체 기판 (12) 의 하면을 연마하기 전에 행해도 된다.
IGBT 영역 (20) 내의 IGBT 는, 일반적인 IGBT 와 동일하게 동작한다. 또한, 실시예 1 의 반도체 장치 (10) 에서는, IGBT 영역 (20) 내의 드리프트 영역 (26) 내에 결정 결함 영역 (52) 이 형성되어 있다. 일반적으로, IGBT 의 드리프트 영역에 결정 결함이 형성되어 있으면, IGBT 의 온 전압의 상승, 게이트 임계값의 저하 및 리크 전류의 증가 등의 문제가 발생된다. 그러나, 실시예 1 에서는, IGBT 영역 (20) 내의 결정 결함 영역 (52) 은, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 근방에 부분적으로 형성되어 있을 뿐이기 때문에, 결정 결함 영역 (52) 에 의한 IGBT 의 특성에 미치는 영향은 매우 한정적이다. 따라서, 실시예 1 의 반도체 장치 (10) 에서는, 상기 문제를 억제할 수 있다.
상부 전극 (14) 과 하부 전극 (16) 사이에 상부 전극 (14) 이 플러스로 되는 전압을 인가하면, 다이오드 영역 (40) 내의 다이오드가 온된다. 즉, 애노드 영역 (42) 에서 드리프트 영역 (26) 과 버퍼 영역 (28) 을 경유하여 캐소드 영역 (44) 으로 전류가 흐른다. 또, IGBT 영역 (20) 내에는, 보디 영역 (24) 과 드리프트 영역 (26) 의 경계의 pn 접합에 의해서, 기생 다이오드가 형성되어 있다. 다이오드 영역 (40) 내의 다이오드가 온되어 있는 상태에 있어서는, 기생 다이오드도 온된다. 따라서, 도 1 의 화살표 62 로 나타내는 바와 같이, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 근방으로 전류가 흐른다. 단, 다이오드 영역 (40) 내의 다이오드가 온되어 있는 상태여도, 게이트 전위가 게이트 임계값 이상일 경우에는 기생 다이오드는 온되지 않는다. 즉, 게이트 전위가 게이트 임계값 이상일 경우에는 보디 영역 (24) 에 채널이 형성되어, 보디 영역 (24) 의 하단 근방의 드리프트 영역 (26) 의 전위가 상부 전극 (14) 과 대략 동등해진다. 그러면, 기생 다이오드를 구성하는 pn 접합에 인가되는 전압이 낮아지기 때문에, 기생 다이오드가 온되지 않고, 화살표 62 로 나타내는 전류는 흐르지 않는다. 이상에서 설명한 바와 같이, 화살표 62 로 나타내는 전류가 흐르는지의 여부는, 게이트 전위에 따라서 변화된다. 따라서, 다이오드의 순전압이 게이트 전위에 따라서 변화되어 버린다. 그러나, 실시예 1 의 반도체 장치 (10) 에서는, 화살표 62 로 나타내는 전류가 결정 결함 영역 (52) 을 통과한다. 결정 결함 영역 (52) 에 있어서의 라이프 타임은 짧기 때문에, 화살표 62 로 나타내는 전류는 작다. 이와 같이, 화살표 62 로 나타내는 전류가 작기 때문에, 이 전류의 유무에 의한 다이오드의 순전압에 대한 영향은 작다. 따라서, 실시예 1 의 반도체 장치 (10) 에서는, 다이오드의 순전압이 게이트 전위에 의해서 잘 변화되지 않는다.
도 2 의 그래프는, 결정 결함 영역 (52) 의 돌출량 y (㎛) 와, 순전압의 변동량 ΔVF 의 관계를 나타낸다. 돌출량 y 는 도 1 의 참조 부호 y 에 의해서 나타나는 거리이고, 결정 결함 영역 (52) 이 캐소드 영역 (44) 과 컬렉터 영역 (30) 의 경계 (82) 로부터 컬렉터 영역 (30) 측으로 돌출되어 있는 거리를 의미한다. 변동량 ΔVF 는, 게이트 전위가 게이트 임계값 이상인 경우의 다이오드의 순전압 VFp 와, 게이트 온 전위가 게이트 임계값 미만인 경우의 다이오드의 순전압 VF0 의 차를 의미한다. 또한, 변동량 ΔVF 는 IGBT 영역 (20) 내의 드리프트 영역 (26) 의 횡방향 전체에 결정 결함 영역 (52) 을 형성한 경우 (즉, 돌출량 y 를 최대로 했을 경우) 를 1 로 규격화하여 나타내고 있다. 따라서, 변동량 ΔVF 가 1 인 것은, IGBT 영역 (20) 내의 드리프트 영역 (26) 의 횡방향 전체에 결정 결함 영역 (52) 을 형성한 경우와 동등한 효과 (화살표 62 로 나타내는 전류를 억제하는 효과) 가 얻어지는 것을 의미한다. 또, 도 2 의 실험은 두께 x (㎛) 가 상이한 복수의 반도체 기판을 사용하여 행하였다. 도 2 에 나타내는 바와 같이, 돌출량 y 가 커질수록, 변동량 ΔVF 가 1 에 가까워진다. 이것은, 돌출량 y 가 커질수록, 도 1 의 화살표 62 로 나타내는 전류가 억제되기 때문이다. 또, 돌출량 y 가 어느 정도 커지면, 그 이상 돌출량 y 를 크게 해도, 변동량 ΔVF 는 1 부근의 값으로 유지된다. 이것은, 도 1 의 화살표 62 로 나타내는 전류는, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 근방으로 흐르기 때문에, 돌출량 y 를 필요 이상으로 크게 해도, 화살표 62 로 나타내는 전류의 억제 효과는 변동되지 않는 것을 의미한다.
도 3 은, 도 2 의 그래프를 기초로, 변동량 ΔVF 가 대략 1 이 될 때의 돌출량 y 와 반도체 기판 (12) 의 두께 x 의 관계를 나타내고 있다. 도 3 에 나타내는 그래프 보다 돌출량 y 가 큰 경우에는, 변동량 ΔVF 가 대략 1 이 된다. 도 3 으로부터, 돌출량 y 와 반도체 기판 (12) 의 두께 x 가, y ≥ 0.007x2 － 1.09 ＋ 126 의 관계를 만족할 경우, 변동량 ΔVF 가 대략 1 이 되는 것을 알 수 있다. 실시예 1 의 반도체 장치 (10) 에서는, 돌출량 y 가 이 관계를 만족하기 때문에 변동량 ΔVF 가 최소화되어 있다.
이와 같이, 실시예 1 의 반도체 장치 (10) 에서는, y ≥ 0.007x2 － 1.09 ＋ 126 의 관계가 만족되기 때문에, IGBT 영역 (20) 의 드리프트 영역 (26) 내의 일부에만 결정 결함 영역 (52) 이 형성되어 있음에도 불구하고, 변동량 ΔVF 가 최소화되어 있다. 또, 결정 결함 영역 (52) 이 IGBT 영역 (20) 내의 드리프트 영역 (26) 내의 일부에만 형성되어 있기 때문에, IGBT 의 온 전압의 상승, 게이트 임계값의 저하 및 리크 전류의 증가가 억제된다. 이와 같이, 실시예 1 의 구조에 의하면, IGBT 의 높은 특성을 유지하면서, 변동량 ΔVF 를 최소화할 수 있다. 또, 실시예 1 의 반도체 장치 (10) 에서는, 트렌치 게이트 구조에 의해서 IGBT 영역 (20) 과 다이오드 영역 (40) 을 분리할 수 있어 반도체 장치 (10) 의 소형화가 실현되어 있다.
실시예 2
도 4 에 나타내는 실시예 2 의 반도체 장치 (200) 는, 실시예 1 의 반도체 장치 (10) 와 동일한 상면측의 구조를 갖고 있다. 실시예 2 의 설명에서는, 반도체 기판 (12) 의 상면측의 구조에 의해서, IGBT 영역 (20) 과 다이오드 영역 (40) 을 구별한다. 즉, 반도체 기판 (12) 중에서, 에미터 영역 (22) 과 보디 영역 (24) 이 형성되어 있는 영역을 IGBT 영역 (20) 이라고 부르고, 애노드 영역 (42) 이 형성되어 있는 영역을 다이오드 영역 (40) 이라고 부른다. 실시예 2 의 반도체 장치 (200) 에서는, 컬렉터 영역 (30) 과 캐소드 영역 (44) 의 경계 (82) 가, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 보다 다이오드 영역 (40) 측에 위치하고 있다. 바꾸어 말하면, 애노드 영역 (42) 이 캐소드 영역 (44) 보다 IGBT 영역 (20) 측으로 돌출되어 있다. 또, 실시예 2 의 반도체 장치 (200) 에서는, 결정 결함 영역 (52) 의 IGBT 영역 (20) 측의 단부 (52a) 의 위치가, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 의 위치와 대략 일치하고 있다. 즉, 결정 결함 영역 (52) 이 IGBT 영역 (20) 측으로 돌출되어 있지 않다.
실시예 2 의 반도체 장치 (200) 에 있어서, 게이트 전위가 게이트 임계값 전위 미만인 상태에서 다이오드가 온되면, 경계 (80) 근방에 있어서 도 2 의 화살표 64, 66 으로 나타내는 바와 같이 전류가 흐른다. 즉, IGBT 영역 (20) 에 인접하는 애노드 영역 (42) 의 바로 아래에는, 캐소드 영역 (44) 이 형성되어 있지 않다. 이 때문에, 이 애노드 영역 (42) 으로부터 화살표 64 로 나타내는 바와 같이 전류가 흐른다. 또, 경계 (80) 근방의 보디 영역 (24) 은, 기생 다이오드로서 동작하기 때문에, 화살표 66 으로 나타내는 바와 같이 전류가 흐른다. 게이트 전위가 게이트 임계값 전위 이상으로 되어 보디 영역 (24) 에 채널이 형성되면, 보디 영역 (24) 의 하단 근방의 드리프트 영역 (26) 의 전위가 상승한다. 이 때문에, 기생 다이오드가 오프되어, 화살표 66 으로 나타내는 전류는 흐르지 않게 된다. 또, 이 경우, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 근방에서는, 애노드 영역 (42) 의 하단 근방의 드리프트 영역 (26) 의 전위도 상승한다. 이 때문에, 화살표 64 로 나타내는 전류도 흐르지 않게 된다. 따라서, 실시예 2 의 반도체 장치 (200) 에서도, 게이트 전위에 따라서, 다이오드의 순전압이 변동된다. 이 때문에, 변동량 ΔVF 를 저감할 필요가 있다.
도 4 에 나타내는 바와 같이, 화살표 64, 66 으로 나타내는 전류는, 결정 결함 영역 (52) 을 통과한다. 이 때문에, 이와 같은 전류를 억제할 수 있다. 실시예 2 의 반도체 장치 (200) 에 있어서, 캐소드 영역 (44) 과 컬렉터 영역 (30) 의 경계 (82) 로부터 컬렉터 영역 (30) 측으로의 결정 결함 영역 (52) 의 돌출량 y (도 4 참조) 와 변동량 ΔVF 의 관계를 조사하면, 도 2, 3 과 동일한 관계가 얻어진다. 따라서, 실시예 2 의 반도체 장치 (200) 에서도, y ≥ 0.007x2 － 1.09 ＋ 126 의 관계가 만족됨으로써, IGBT 의 높은 특성을 유지하면서, 변동량 ΔVF 를 최소화할 수 있다.
실시예 3
도 5 에 나타내는 실시예 3 의 반도체 장치 (300) 는, 실시예 2 의 반도체 장치 (200) 와 동일한 상면측의 구조를 갖고 있다. 따라서, 실시예 3 의 설명에서는, 실시예 2 와 동일하게, 상면측의 구조에 의해서 IGBT 영역 (20) 과 다이오드 영역 (40) 을 구별한다. 실시예 3 의 반도체 장치 (300) 에서는, 컬렉터 영역 (30) 과 캐소드 영역 (44) 의 경계 (82) 가, 실시예 2 의 반도체 장치보다 더욱 다이오드 영역 (40) 측에 위치하고 있다. 또, 실시예 3 의 반도체 장치 (300) 에서는, 결정 결함 영역 (52) 의 IGBT 영역 (20) 측의 단부 (52a) 의 위치가, IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 보다 다이오드 영역 (40) 측에 위치하고 있다.
실시예 3 의 반도체 장치 (300) 에 있어서, 게이트 전위가 게이트 임계값 전위 미만인 상태에서 다이오드가 온되면, 경계 (80) 근방에 있어서 도 5 의 화살표 68 로 나타내는 바와 같이 전류가 흐른다. 게이트 전위가 게이트 임계값 전위 이상으로 되어 보디 영역 (24) 에 채널이 형성되면, 보디 영역 (24) 의 하단 근방의 드리프트 영역 (26) 의 전위가 상승하고, 경계 (80) 근방의 애노드 영역 (42) 의 근방에서도 드리프트 영역 (26) 의 전위가 상승한다. 이 때문에, 화살표 68로 나타내는 전류는 흐르지 않게 된다. 따라서, 실시예 3 의 반도체 장치 (300) 에서도, 게이트 전위에 따라서 다이오드의 순전압이 변동된다. 이 때문에, 변동량 ΔVF 를 저감할 필요가 있다.
도 5 에 나타내는 바와 같이, 화살표 68 로 나타내는 전류는, 결정 결함 영역 (52) 을 통과한다. 이 때문에, 이와 같은 전류를 억제할 수 있다. 실시예 3 의 반도체 장치 (300) 에 있어서, 캐소드 영역 (44) 과 컬렉터 영역 (30) 의 경계 (82) 로부터 컬렉터 영역 (30) 측으로의 결정 결함 영역 (52) 의 돌출량 y (도 5 참조) 와 변동량 ΔVF 의 관계를 조사하면, 도 2, 3 과 동일한 관계가 얻어진다. 따라서, 실시예 3 의 반도체 장치 (300) 에서도, y ≥ 0.007x2 － 1.09 ＋ 126 의 관계가 만족됨으로써, IGBT 의 높은 특성을 유지하면서, 변동량 ΔVF 를 최소화할 수 있다. 또한, 도 3 으로부터 분명한 바와 같이, 두께 x 가 80 ㎛ 미만인 경우에는, 돌출량 y 를 83 ㎛ 이상으로 해도 된다.
또한, y ≥ 0.007x2 － 1.09 ＋ 126 의 관계가 만족되어 있으면, 반도체 장치의 상면측의 구조 (IGBT 영역 (20) 과 다이오드 영역 (40) 의 경계 (80) 의 위치) 와, 반도체 장치의 하면측의 구조 (컬렉터 영역 (30) 과, 캐소드 영역 (44) 의 경계 (82) 의 위치) 와, 결정 결함 영역 (52) 의 위치 관계는 어떠한 위치 관계여도 된다. 예를 들어, 도 4 또는 5 에 있어서, 결정 결함 영역 (52) 이 다이오드 영역 (40) 으로부터 IGBT 영역 (20) 으로 돌출되어 있어도 된다.
y 가 상기 관계를 만족하는 경우에 있어서, 반도체 기판 (12) 의 두께 x 는 165 ≥ x ≥ 60 을 만족하는 것이 바람직하다.
또, 돌출량 y 는 y ≥ 120 인 것이 특히 바람직하다. 도 2 로부터 분명한 바와 같이, 이와 같은 구성에 의하면, 반도체 기판 (12) 의 두께 x 가 165 ≥ x ≥ 60 의 범위 내이면, 변동량 ΔVF 를 최소화할 수 있다.
또, 예를 들어, 도 1 과 같이, 결정 결함 영역 (52) 을 IGBT 영역 (20) 으로 돌출시키는 경우에는, IGBT 영역 (20) 으로 돌출되는 결정 결함 영역 (52) 의 폭은, IGBT 영역 (20) 의 폭의 90 ％ 이하인 것이 바람직하다. 이와 같은 구성에 의하면, 결정 결함 영역 (52) 에 의한 IGBT 에 대한 특성의 영향을 거의 발생시키지 않고 변동량 ΔVF 를 최소화할 수 있다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이것들은 예시에 지나지 않고, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해서 기술적 유용성을 발휘하는 것이고, 출원시의 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은, 복수의 목적을 동시에 달성하는 것이고, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
10 : 반도체 장치
12 : 반도체 기판
14 : 상부 전극
16 : 하부 전극
20 : IGBT 영역
22 : 에미터 영역
24 : 보디 영역
24a : 보디 콘택트 영역
24b : 저농도 보디 영역
26 : 드리프트 영역
28 : 버퍼 영역
30 : 컬렉터 영역
32 : 게이트 절연막
34 : 게이트 전극
40 : 다이오드 영역
42 : 애노드 영역
42a : 애노드 콘택트 영역
42b : 저농도 애노드 영역
44 : 캐소드 영역
46 : 절연막
48 : 제어 전극
52 : 결정 결함 영역

Claims (4)

  1. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판의 상면에 형성되어 있는 상부 전극과,
    상기 반도체 기판의 하면에 형성되어 있는 하부 전극,
    을 갖고,
    상기 반도체 기판의 상면에 노출되는 범위에, 애노드 영역과 상부 IGBT 구조가 형성되어 있고,
    상기 애노드 영역은, 상기 상부 전극에 접속되어 있는 p 형 영역이고,
    상기 상부 IGBT 구조가, 상기 상부 전극에 접속되어 있는 n 형의 에미터 영역과, 상기 에미터 영역과 접하고 있고, 상기 상부 전극에 접속되어 있는 p 형의 보디 영역을 갖고 있고,
    상기 반도체 기판의 상면에, 상기 애노드 영역과 상기 상부 IGBT 구조의 경계를 따라서 연장되는 트렌치가 형성되어 있고, 상기 트렌치 내에 게이트 절연막과 게이트 전극이 배치되어 있고,
    상기 반도체 기판의 하면에 노출되는 범위에, 캐소드 영역과 컬렉터 영역이 형성되어 있고,
    상기 캐소드 영역은, 상기 하부 전극에 접속되어 있는 n 형 영역이고, 상기 애노드 영역의 하측 영역의 적어도 일부에 형성되어 있고,
    상기 컬렉터 영역은, 상기 하부 전극에 접속되어 있는 p 형 영역이고, 상기 상부 IGBT 구조의 하측 영역의 적어도 일부에 형성되어 있고, 상기 캐소드 영역에 접하고 있고,
    상기 애노드 영역과 상기 상부 IGBT 구조를 갖는 상면측 구조와 상기 캐소드 영역과 상기 컬렉터 영역을 갖는 하면측 구조 사이에 n 형의 드리프트 영역이 형성되어 있고,
    주위보다 결정 결함 농도가 높은 결정 결함 영역이, 상기 컬렉터 영역의 상측의 상기 드리프트 영역 내의 일부에 형성되도록, 상기 캐소드 영역의 상측의 상기 드리프트 영역 내와 상기 컬렉터 영역의 상측의 상기 드리프트 영역 내에 걸쳐서 연장되어 있고,
    상기 반도체 기판의 두께를 x ㎛ 로 하고, 상기 캐소드 영역의 상측의 상기 드리프트 영역으로부터 상기 컬렉터 영역의 상측의 상기 드리프트 영역으로 돌출되어 있는 부분의 상기 결정 결함 영역의 폭을 y ㎛ 로 했을 경우,
    y ≥ 0.007x2 － 1.09x ＋ 126
    의 관계가 만족되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 결정 결함 영역이, 상기 애노드 영역의 하측의 상기 드리프트 영역의 횡방향 전체에 형성되어 있는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 애노드 영역이, 상기 캐소드 영역보다 상부 IGBT 구조측으로 돌출되어 있는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 결정 결함 영역이, 상기 캐소드 영역의 상측의 상기 드리프트 영역 내로부터 상부 IGBT 구조의 하측의 상기 드리프트 영역 내에 걸쳐서 연장되어 있는, 반도체 장치.
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