以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の深さ方向をZ軸とする。なお、本明細書において、Z軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図1Aは、実施例1に係る半導体装置100の構成の一例を示す。本例の半導体装置100は、トランジスタ部70およびダイオード部80を備える半導体チップである。例えば、半導体装置100は、逆導通IGBT(RC-IGBT:Reverse Conducting IGBT)である。
トランジスタ部70は、エミッタ領域12およびゲートトレンチ部40を有する領域である。本例のトランジスタ部70は、半導体基板10の下面側に設けられたコレクタ領域を半導体基板10の上面に投影した領域であるがこれに限られない。コレクタ領域は、第2導電型を有する。本例のコレクタ領域は、一例としてP+型である。トランジスタ部70は、IGBT等のトランジスタを含む。
ダイオード部80は、半導体基板10の上面においてトランジスタ部70と隣接して設けられた還流ダイオード(FWD:Free Wheel Diode)等のダイオードを含む。本例のダイオード部80は、カソード領域82を半導体基板10の上面に投影した領域であって、トランジスタ部70以外の領域であるが、これに限らない。
図1Aにおいては、半導体装置100のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。なお、本例では、便宜上、X軸方向の負側のエッジについて説明するものの、半導体装置100の他のエッジについても同様である。
半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板10は、シリコン基板である。
本例の半導体装置100は、半導体基板10の上面において、ゲートトレンチ部40、ダミートレンチ部30、エミッタトレンチ部60、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15を備える。また、本例の半導体装置100は、半導体基板10の上面の上方に設けられたエミッタ電極52およびゲート金属層50を備える。
エミッタ電極52およびゲート金属層50は、金属を含む材料で形成される。例えば、エミッタ電極52の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金またはアルミニウム‐シリコン‐銅合金で形成されてよい。ゲート金属層50の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金またはアルミニウム‐シリコン‐銅合金で形成されてよい。エミッタ電極52およびゲート金属層50は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極52およびゲート金属層50は、互いに分離して設けられる。
エミッタ電極52およびゲート金属層50は、層間絶縁膜を挟んで、半導体基板10の上方に設けられる。層間絶縁膜は、図1Aでは省略されている。層間絶縁膜には、コンタクトホール49、コンタクトホール54およびコンタクトホール56が貫通して設けられている。
コンタクトホール49は、ゲート金属層50とゲートランナー48とを接続する。コンタクトホール49の内部には、タングステン等で形成されたプラグが形成されてもよい。
ゲートランナー48は、ゲート金属層50とトランジスタ部70のゲートトレンチ部40とを接続する。一例において、ゲートランナー48は、半導体基板10の上面において、ゲートトレンチ部40内のゲート導電部およびダミートレンチ部30内のダミー導電部と接続される。ゲートランナー48は、エミッタトレンチ部60内のエミッタ導電部とは接続されない。例えば、ゲートランナー48は、不純物がドープされたポリシリコン等で形成される。
本例のゲートランナー48は、コンタクトホール49の下方から、ゲートトレンチ部40の先端部まで設けられる。ゲートランナー48と半導体基板10の上面との間には、酸化膜等の層間絶縁膜が設けられる。ゲートトレンチ部40の先端部において、ゲート導電部は半導体基板10の上面に露出している。ゲートトレンチ部40は、ゲート導電部の当該露出した部分にて、ゲートランナー48と接触する。
コンタクトホール56は、エミッタ電極52とエミッタトレンチ部60内のエミッタ導電部とを接続する。コンタクトホール56の内部には、タングステン等で形成されたプラグが設けられてもよい。
接続部25は、エミッタ電極52とエミッタ導電部との間に設けられる。接続部25は、不純物がドープされたポリシリコン等の、導電性を有する材料である。接続部25は、酸化膜等の層間絶縁膜等を介して、半導体基板10の上面の上方に設けられる。
ゲートトレンチ部40は、予め定められた配列方向(本例ではY軸方向)に沿って予め定められた間隔で配列される。本例のゲートトレンチ部40は、半導体基板10の上面に平行であって配列方向と垂直な延伸方向(本例ではX軸方向)に沿って延伸する2つの延伸部分41と、2つの延伸部分41を接続する接続部分43を有してよい。本例のゲートトレンチ部40は、ゲート金属層50と電気的に接続されている。また、ゲートトレンチ部40は、エミッタ領域12と接している。
接続部分43は、少なくとも一部が曲線状に設けられることが好ましい。ゲートトレンチ部40の2つの延伸部分41の端部を接続することで、延伸部分41の端部における電界集中を緩和することができる。ゲートトレンチ部40の接続部分43において、ゲートランナー48がゲート導電部と接続されてよい。
ダミートレンチ部30は、ゲートトレンチ部40と同様に、予め定められた配列方向(本例ではY軸方向)に沿って予め定められた間隔で配列される。本例のダミートレンチ部30は、ゲートトレンチ部40と同様に、半導体基板10の上面においてU字形状を有してよい。即ち、ダミートレンチ部30は、延伸方向に沿って延伸する2つの延伸部分31と、2つの延伸部分31を接続する接続部分33を有してよい。ダミートレンチ部30は、ゲート金属層50と電気的に接続されている。但し、ダミートレンチ部30は、エミッタ領域12と接していない点でゲートトレンチ部40と相違する。例えば、半導体装置100は、ゲートトレンチ部40とダミートレンチ部30との比率を調整することにより、ゲートエミッタ間容量を調整することができる。
エミッタトレンチ部60は、ゲートトレンチ部40と同様に、予め定められた配列方向(本例ではY軸方向)に沿って予め定められた間隔で配列される。本例のエミッタトレンチ部60は、ゲートトレンチ部40と同様に、半導体基板10の上面においてU字形状を有してよい。即ち、エミッタトレンチ部60は、延伸方向に沿って延伸する2つの延伸部分61と、2つの延伸部分61を接続する接続部分63を有してよい。エミッタトレンチ部60は、エミッタ電極52と電気的に接続されている。例えば、エミッタトレンチ部60をダイオード部80に設けることにより、エミッタトレンチ部60の周囲の電位が振れにくくなる。
エミッタ電極52は、ゲートトレンチ部40、ダミートレンチ部30、エミッタトレンチ部60、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15の上方に設けられる。
ウェル領域11は、後述するドリフト領域18よりも半導体基板10の上面側に設けられた第2導電型の領域である。ウェル領域11は、一例としてP+型である。ウェル領域11は、ゲート金属層50が設けられる側の活性領域の端部から、予め定められた範囲で設けられる。ウェル領域11の拡散深さは、ゲートトレンチ部40、ダミートレンチ部30およびエミッタトレンチ部60の深さよりも深くてよい。ゲートトレンチ部40、ダミートレンチ部30およびエミッタトレンチ部60の、ゲート金属層50側の一部の領域は、ウェル領域11に設けられる。ゲートトレンチ部40、ダミートレンチ部30およびエミッタトレンチ部60の延伸方向の端の底は、ウェル領域11に覆われてよい。
コンタクトホール54は、トランジスタ部70において、エミッタ領域12およびコンタクト領域15の各領域の上方に設けられる。また、コンタクトホール54は、ダイオード部80において、ベース領域14の上方に設けられる。コンタクトホール54は、境界領域81において、コンタクト領域15の上方に設けられる。このように、層間絶縁膜には、1又は複数のコンタクトホール54が設けられている。1又は複数のコンタクトホール54は、延伸方向に延伸して設けられてよい。なお、実施例1では、境界領域81の上面にはコンタクト領域15が設けられているが、ダイオード部80と同様に境界領域81の上面にベース領域14が設けられてもよい。これは、実施例1に限らず、後述する実施例2~5についても同様である。
境界領域81は、トランジスタ部70とダイオード部80とが隣接する領域に設けられる。本明細書において、境界領域81は、トランジスタ部70とダイオード部80とが隣接する領域に設けられ、互いの干渉を防止するための領域である。具体的には、境界領域81は、トランジスタ部70のデバイス構造(いわゆるMOS構造)とも、ダイオード部80の還流ダイオード等のダイオードのデバイス構造とも異なるデバイス構造を有する。したがって、境界領域81は、トランジスタ部70のデバイス構造とも、ダイオード部80のデバイス構造とも異なるデバイス構造を有し、トレンチ部の配列方向において、トランジスタ部70のチャネルが形成されるデバイス構造とダイオード部80のダイオードのデバイス構造との間に位置する領域としてもよい。
トランジスタ部70のデバイス構造とも、ダイオード部80のデバイス構造とも異なる境界領域81のデバイス構造とは、例えば、エミッタ領域12、コンタクト領域15、蓄積領域16、トレンチ部、トレンチ部の深さ、後述するライフタイムキラー、バッファ領域20、カソード領域82やコレクタ領域22の少なくとも1つの点で、トランジスタ部70ともダイオード部80とも異なるデバイス構造を有する領域を指す。トレンチ部の点での構造の差異としては、例えば、トランジスタ部70のトレンチ部及びダイオード部80のトレンチ部のいずれの周期的構造(繰り返し構造)ともずれていることが挙げられる。この例のように、トランジスタ部70のデバイス構造とも、ダイオード部80のデバイス構造とも異なるデバイス構造とは、トランジスタ部70やダイオード部80の単一の範囲(例えば、単一のトレンチ間)にのみに着目したものではなく、トランジスタ部70やダイオード部80の周期的構造(繰り返し構造)に着目しても、そのパターンとは異なる領域としてよい。
また、境界領域81は、10μm以上100μm以下であってよく、50μm以上100μm以下であってもよい。境界領域81の長さの基点は、例えば、トランジスタ部70のチャネルが形成されるゲートトレンチ部40とすることができ、このゲートトレンチ部40からダイオード部80に向かっての10μm以上100μm以下の領域を境界領域81としてもよい。
半導体基板10の厚さは半導体装置100の耐圧に応じて決めてよく、境界領域81のY軸方向の幅は半導体基板10の厚さに応じて定めてよい。具体的には、半導体装置100の耐圧を高くするほど、境界領域81のY軸方向の幅を大きくしてよい。また、境界領域81のY軸方向の幅は、半導体基板10中におけるキャリアの流れ方およびキャリアの量に応じて定めてもよい。具体的には、トランジスタ部70およびダイオード部80間において、単位時間当たりにキャリアが流れる量が多いほど、境界領域81のY軸方向の幅を大きくしてよい。また、半導体基板10中におけるキャリアの量が多いほど、境界領域81のY軸方向の幅を大きくしてもよい。
境界領域81は、複数のメサ部を有してよい。より好ましくは、境界領域81は、4個以上10個以下のメサ部を有してよい。境界領域81のメサ部の基点は、例えば、トランジスタ部70のチャネルが形成されるゲートトレンチ部40とすることができ、このゲートトレンチ部40からダイオード部80に向かっての4個以上10個以下のメサ部を境界領域81としてもよい。1個のメサ部のY軸方向の幅は、約10μmであってよい。Y軸方向において3個のトレンチ部を間に挟んだ4個のメサ部の長さが50μmであってよく、Y軸方向において4個のトレンチ部を間に挟んだ5個のメサ部の長さが50μmであってもよい。また、Y軸方向において7個のトレンチ部を間に挟んだ8個のメサ部の長さが100μmであってよく、Y軸方向において9個のトレンチ部を間に挟んだ10個のメサ部の長さが100μmであってもよい。
トランジスタ部70又はダイオード部80の非境界領域83とは異なる構造の境界領域81を設けることにより、トランジスタ部70又はダイオード部80との間における電流の干渉を低減することができる。一例において、境界領域81のY軸方向の幅が大きいほど、より効果的に電流の干渉を低減することができる。
本実施例1では、境界領域81は、ダイオード部80に設けられる。また、本実施例1では、境界領域81は、ゲートトレンチ部40とエミッタトレンチ部60との間において、エミッタ領域12を有さない領域である。境界領域81は、エミッタ領域12を有さないので、半導体装置100がラッチアップしにくくなる。境界領域81は、トランジスタ部70のゲートトレンチ部40がY軸方向に一定の周期で配置される領域と、ダイオード部80のエミッタトレンチ部60がY軸方向に一定の周期で配置される領域との間の領域を指す。
非境界領域83は、トランジスタ部70又はダイオード部80における、境界領域81以外の領域である。本実施例1では、境界領域81がダイオード部80に設けられるので、ダイオード部80の境界領域81以外の領域を非境界領域83と称する。本実施例1では、非境界領域83は、境界領域81と異なる領域において、エミッタトレンチ部60を有する領域である。このように、非境界領域83は、カソード領域82を半導体基板10の上面に投影した領域の内、エミッタトレンチ部60が一定の周期で配置される領域を含む。なお、トランジスタ部70には境界領域81が設けられていないので、この場合、トランジスタ部70は全体が非境界領域である。
ダミートレンチ部30は、境界領域81に設けられる。但し、ダミートレンチ部30は、非境界領域83にも設けられてよい。ダミートレンチ部30は、非境界領域83のみに設けられてもよい。また、境界領域81には、ゲートトレンチ部40やエミッタトレンチ部60が設けられてもよい。なお、境界領域81の範囲内に位置するトレンチ部の半分以上、または全てがダミートレンチ部30であってよい。
第1メサ部91、第2メサ部92および第3メサ部93は、半導体基板10の上面と平行な面内において、Y軸方向には各トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う2つのトレンチ部に挟まれた半導体基板10の部分であって、半導体基板10の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を1つのトレンチ部としてよい。即ち、2つの延伸部分に挟まれる領域をメサ部としてよい。
第1メサ部91は、トランジスタ部70において、ゲートトレンチ部40およびエミッタトレンチ部60の少なくとも1つに隣接して設けられる。また、本例の第1メサ部91は、境界領域81においても、トランジスタ部70に隣接して設けられている。第1メサ部91は、半導体基板10の上面において、ウェル領域11と、エミッタ領域12と、ベース領域14と、コンタクト領域15とを有する。第1メサ部91では、エミッタ領域12およびコンタクト領域15が延伸方向において交互に設けられている。
第2メサ部92は、境界領域81に設けられたメサ部である。第2メサ部92は、半導体基板10の上面において、ウェル領域11と、ベース領域14と、コンタクト領域15とを有する。本実施例1では、第2メサ部92はエミッタ領域12を有さないが、エミッタ領域12を有してもよい。また、本実施例1では、第2メサ部92はコンタクト領域15を有するが、コンタクト領域15を有さなくてもよい。
第3メサ部93は、ダイオード部80において、隣り合うエミッタトレンチ部60に挟まれた領域に設けられる。第3メサ部93は、半導体基板10の上面において、ウェル領域11と、ベース領域14とを有する。
ベース領域14は、半導体基板10の上面側に設けられた第2導電型の領域である。ベース領域14は、一例としてP-型である。ベース領域14は、半導体基板10の上面において、第1メサ部91および第2メサ部92のX軸方向における両端部に設けられてよい。ただし、図1Bに示すように、ベース領域14は断面では、活性領域のほぼ全面に導入される。なお、図1Aは、当該ベース領域14のX軸方向の一方の端部のみを示している。
エミッタ領域12は、第1メサ部91の上面において、ゲートトレンチ部40と接して設けられる。エミッタ領域12は、第1メサ部91を挟んでX軸方向に延伸する2本のトレンチ部の一方から他方まで、Y軸方向に設けられてよい。エミッタ領域12は、コンタクトホール54の下方にも設けられている。本例のエミッタ領域12は第1導電型である。エミッタ領域12は、一例としてN+型である。
コンタクト領域15は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のコンタクト領域15は、一例としてP+型である。本例のコンタクト領域15は、第1メサ部91の上面に設けられる。コンタクト領域15は、第1メサ部91を挟んでX軸方向に延伸する2本のトレンチ部の一方から他方まで、Y軸方向に設けられてよい。コンタクト領域15は、ゲートトレンチ部40と接してよく、接しなくてもよい。また、コンタクト領域15は、エミッタトレンチ部60と接してよく、接しなくてもよい。本例のコンタクト領域15は、ダミートレンチ部30およびゲートトレンチ部40と接している。コンタクト領域15は、コンタクトホール54の下方にも設けられている。
また、コンタクト領域15は、第2メサ部92の上面にも設けられてよい。一つの第2メサ部92の上面に設けられるコンタクト領域15の面積は、一つの第1メサ部91の上面に設けられるコンタクト領域15の面積よりも大きい。第2メサ部92の上面におけるコンタクト領域15は、第2メサ部92のX軸方向における両端部に設けられるベース領域14に挟まれる領域全体に設けられてよい。
カソード領域82は、ダイオード部80において、半導体基板10の下面側に設けられた第1導電型の領域である。本例のカソード領域82は、一例としてN+型である。平面視でカソード領域82が設けられる領域は、一点鎖線で示されている。
図1Bは、図1Aにおけるa-a'断面の一例を示す図である。a-a'断面は、トランジスタ部70およびダイオード部80において、エミッタ領域12、ベース領域14およびコンタクト領域15を通過するYZ面である。本例の半導体装置100は、a-a'断面において、半導体基板10、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を有する。エミッタ電極52は、半導体基板10の上面21および層間絶縁膜38の上面に設けられる。
ドリフト領域18は、半導体基板10に設けられた第1導電型の領域である。本例のドリフト領域18は、一例としてN-型である。ドリフト領域18は、半導体基板10において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域18のドーピング濃度は半導体基板10のドーピング濃度であってよい。
バッファ領域20は、ドリフト領域18の下方に設けられた第1導電型の領域である。本例のバッファ領域20は、一例としてN型である。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ベース領域14の下面側から広がる空乏層が、第2導電型のコレクタ領域22および第1導電型のカソード領域82に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域22は、トランジスタ部70において、半導体基板10の下面側に設けられる第2導電型の領域である。コレクタ領域22は、一例としてP+型である。本例のコレクタ領域22は、バッファ領域20の下方に設けられる。
カソード領域82は、ダイオード部80において、バッファ領域20の下方に設けられる。境界Rは、コレクタ領域22とカソード領域82との境界である。境界Rは、トランジスタ部70とダイオード部80との境界に一致してもよく、異なっていてもよい。
コレクタ電極24は、半導体基板10の下面23に形成される。コレクタ電極24は、金属等の導電材料で形成される。
蓄積領域16は、第1メサ部91および第2メサ部92において、ドリフト領域18の上方に設けられる第1導電型の領域である。本例の蓄積領域16は、一例としてN型である。蓄積領域16は、ゲートトレンチ部40に接して設けられる。蓄積領域16は、ダミートレンチ部30に接してよく、接さなくてもよい。蓄積領域16のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。蓄積領域16を設けることで、キャリア注入促進効果(IE効果)を高めて、トランジスタ部70のオン電圧を低減することができる。なお、蓄積領域16は、第3メサ部93に設けられてもよい。
ベース領域14は、第1メサ部91、第2メサ部92および第3メサ部93において、蓄積領域16の上方に設けられる第2導電型の領域である。ベース領域14は、ゲートトレンチ部40に接して設けられる。第3メサ部93のベース領域14は、いわゆるアノード領域である。
エミッタ領域12は、第1メサ部91において、ベース領域14と上面21との間に設けられる。エミッタ領域12は、ゲートトレンチ部40と接して設けられる。エミッタ領域12のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。エミッタ領域12のドーパントの一例はヒ素(As)である。なお、エミッタ領域12は、第2メサ部92に設けられなくてよく、設けられなくてもよい。
コンタクト領域15は、第1メサ部91および第2メサ部92において、蓄積領域16の上方に設けられる。コンタクト領域15は、第1メサ部91および第2メサ部92において、ゲートトレンチ部40やダミートレンチ部30に接して設けられる。
1つ以上のゲートトレンチ部40および1つ以上のダミートレンチ部30は、上面21に設けられる。各トレンチ部は、上面21からドリフト領域18まで設けられる。エミッタ領域12、ベース領域14、コンタクト領域15および蓄積領域16の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域18に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部40は、上面21に形成されたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。ゲート絶縁膜42は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に形成される。ゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部40は、上面21において層間絶縁膜38により覆われる。
ゲート導電部44は、半導体基板10の深さ方向において、ゲート絶縁膜42を挟んで第1メサ部91側で隣接するベース領域14と対向する領域を含む。ゲート導電部44に予め定められた電圧が印加されると、ベース領域14のうちゲートトレンチに接する界面の表層に、電子の反転層であるチャネルが形成される。
ダミートレンチ部30は、ゲートトレンチ部40と同一の構造を有してよい。ダミートレンチ部30は、上面21側に形成されたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。ダミー絶縁膜32は、ダミートレンチの内壁を覆って形成される。ダミー導電部34は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜32よりも内側に形成される。ダミー絶縁膜32は、ダミー導電部34と半導体基板10とを絶縁する。ダミートレンチ部30は、上面21において層間絶縁膜38により覆われる。
エミッタトレンチ部60は、ゲートトレンチ部40およびダミートレンチ部30と同一の構造を有してよい。エミッタトレンチ部60は、上面21側に形成されたエミッタトレンチ、エミッタ絶縁膜62およびエミッタ導電部64を有する。エミッタ絶縁膜62は、エミッタトレンチの内壁を覆って形成される。エミッタ導電部64は、エミッタトレンチの内部に形成され、且つ、エミッタ絶縁膜62よりも内側に形成される。エミッタ絶縁膜62は、エミッタ導電部64と半導体基板10とを絶縁する。エミッタトレンチ部60は、上面21において層間絶縁膜38により覆われる。
層間絶縁膜38は、半導体基板10の上面の上方に設けられている。層間絶縁膜38は、エミッタ電極52と半導体基板10とを電気的に接続するための1又は複数のコンタクトホール54が設けられている。他のコンタクトホール49およびコンタクトホール54も同様に、層間絶縁膜38を貫通して設けられてよい。層間絶縁膜38の上方には、エミッタ電極52が設けられている。
本例の半導体装置100は、ゲートトレンチ部40とダミートレンチ部30の比率を調整することにより、ゲートエミッタ間容量を調整する。半導体装置100は、ダミートレンチ部30の比率を大きくすることによりゲートエミッタ間容量を大きくし、ダミートレンチ部30の比率を小さくすることによりゲートエミッタ間容量を小さくすることができる。例えば、ゲートトレンチ部40の本数をGとし、ダミートレンチ部30の本数をDとした場合、次式が成り立つ。
0.01<D/(D+G)<0.2
なお、ゲートトレンチ部40の本数とは、延伸部分41の本数を指す。即ち、複数の延伸部分41が接続部分43により接続されることにより、1つのゲートトレンチ部40を構成している場合であっても、実質的には、複数の延伸部分41の本数がゲートトレンチ部40の本数となる。したがって、ゲートトレンチ部40の本数は、図1Bのように、a-a'断面におけるゲートトレンチ部40の本数と一致する。
また、ダミートレンチ部30の本数も同様に、複数の延伸部分31が接続部分33により接続されることにより、1つのダミートレンチ部30を構成している場合であっても、実質的には、複数の延伸部分31の本数がダミートレンチ部30の本数となる。したがって、ダミートレンチ部30の本数は、図1Bのように、a-a'断面におけるバッファ領域20の本数と一致する。
図2Aは、実施例2に係る半導体装置100の上面図の一例である。図2Bは、図2Aにおけるb-b'断面の一例を示す図である。本実施例2の半導体装置100は、境界領域81がトランジスタ部70に設けられる点で実施例1に係る半導体装置100と相違する。本実施例2の半導体装置100は、境界領域81がトランジスタ部70に設けられるので、トランジスタ部70の境界領域81以外の領域を非境界領域83と称する。なお、ダイオード部80には境界領域81が設けられていないので、この場合、ダイオード部80は全体が非境界領域である。
本実施例2では、非境界領域83は、境界領域81と異なる領域において、ゲートトレンチ部40およびエミッタトレンチ部60を有する領域である。このように、非境界領域83は、コレクタ領域22を半導体基板10の上面に投影した領域の内、ゲートトレンチ部40およびエミッタトレンチ部60が一定の周期で配置される領域を含む。
ダミートレンチ部30は、境界領域81に設けられる。但し、ダミートレンチ部30は、非境界領域83にも設けられてよい。ダミートレンチ部30は、非境界領域83のみに設けられてもよい。また、境界領域81には、ゲートトレンチ部40やエミッタトレンチ部60が設けられてもよい。
以上のように、境界領域81をトランジスタ部70に設けることは、相対的に、カソード領域82が短くなりコレクタ領域22が長くなることを意味することとなる。このため、エミッタ領域12から放出される電子がコレクタ領域22に流入しやすくなり、オン電圧の低下を図ることができる。
なお、境界領域81は、トランジスタ部70とダイオード部80とにまたがって設けられてもよい。この場合には、トランジスタ部70とダイオード部80とのそれぞれに境界領域81以外の非境界領域83が設けられることとなる。
図3は、半導体装置100の変形例である。本例の半導体装置100は、境界領域81において、ダミートレンチ部30と隣接する第2メサ部92の少なくとも一部の上方にコンタクトホール54が設けられていない。本例の半導体装置100では、境界領域81において、ダミートレンチ部30と隣接する全ての第2メサ部92の上方にコンタクトホール54が設けられていない。即ち、ダミートレンチ部30と隣接する第2メサ部92は、エミッタ電極52と電気的に接続されていない。なお、境界領域81のメサ部の一部又は全部において、コンタクトホール54を設けないことは、実施例1、2および後述する実施例3~5についても適用してよい。
図4は、比較例に係る半導体装置500の上面図である。本例の半導体装置500は、ダミートレンチ部30を有さない点で実施例1の半導体装置100と相違する。半導体装置500は、トランジスタ部570およびダイオード部580を備える。
半導体装置500は、ダイオード部580におけるトランジスタ部570との境界側において、エミッタトレンチ部60を有する。即ち、本例の半導体装置500は、境界領域81にダミートレンチ部30を有さない。つまり、ゲートトレンチ部40以外のトレンチ部は、ゲート金属層50と接続されていないので、実施例1に係る半導体装置100と比較してゲートエミッタ間容量が小さくなる。
ここで、半導体装置500がFWD動作している際に半導体装置500にノイズが生じると、閾値電圧Vth以上の電位差が生じて、トランジスタ部570が誤ってオンする場合がある。ゲートエミッタ間容量が小さい程、半導体装置500に対するノイズの影響が大きくなる。トランジスタ部570が誤ってオンすると、逆回復時に短絡電流が流れて短絡モードとなり、半導体装置500が破壊される場合がある。
一方、半導体装置100は、ダミートレンチ部30を有するので、ゲートエミッタ間容量が増加する。これにより、半導体装置100にノイズが生じた場合であっても、トランジスタ部70が誤ってオンしにくくなる。このように、ダミートレンチ部30を設けることは、ノイズカットキャパシタを設けることと同等となる。これにより、半導体装置100へのノイズの影響が低減される。
図5は、比較例に係る半導体装置500のチップ全体図の一例を示す。本例の半導体装置500は、複数のトランジスタ部570および複数のダイオード部580を備える。
本例の半導体装置500では、ダイオード部580のY軸方向の幅Wdは、トランジスタ部570のY軸方向の幅Wtよりも小さい。また、本例では、トランジスタ部570のX軸方向の幅およびダイオード部580のX軸方向の幅は等しい。そして、複数のダイオード部580の総面積は、複数のトランジスタ部570の総面積よりも小さい。
半導体装置500は、スイッチング時に、トランジスタ部570側の電流が徐々にダイオード部580側に集中する場合がある。この場合、半導体装置500は、局所的に発熱し、破壊される場合がある。このように、ターンオフ時に電流は均一に流れているが、時間と共にカソード領域に流れようとすることで電流が集中する場合がある。半導体装置500では、ダイオード部580のY軸方向の幅Wdは、トランジスタ部570のY軸方向の幅Wtよりも小さいので、電流集中による発熱が顕著である。特に、高電流密度でスイッチングする場合、半導体装置500が破壊される恐れがある。
図6は、半導体装置100のチップ全体図の一例を示す。本例の半導体装置100は、複数のトランジスタ部70および複数のダイオード部80を備える。半導体装置100は、トランジスタ部70およびダイオード部80が設けられた活性領域の外側において、エッジ終端領域102および外側領域104を備える。
エッジ終端領域102は、半導体基板10の上面側の電界集中を緩和する。例えば、エッジ終端領域102は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
外側領域104は、トランジスタ部70およびダイオード部80に隣接して設けられる。例えば、外側領域104は、ゲートパッド、センス部および温度検出部を備える。
本例の半導体装置100は、15個のトランジスタ部70および12個のダイオード部80を備える。本例の半導体装置100では、ダイオード部80のY軸方向の幅Wdは、トランジスタ部70のY軸方向の幅Wt以上であって、好ましくはY軸方向の幅Wtよりも大きい。例えば、ダイオード部80のY軸方向における幅Wdは、500μm以上であってよく、1000μm以上であってよく、1500μm以上であってよい。また、本例では、トランジスタ部70のX軸方向の幅およびダイオード部80のX軸方向の幅は等しい。本例の半導体装置100において、ダイオード部80の総面積は、トランジスタ部70の総面積以上であって、好ましくはトランジスタ部70の総面積よりも大きい。
本例の半導体装置100は、ダイオード部80のY軸方向の幅Wdは、トランジスタ部70のY軸方向の幅Wt以上であるので、トランジスタ部70に流れる電流がダイオード部80のカソード領域82にも流れることにより、電流の集中を緩和することができる。したがって、本例の半導体装置100では、電流の集中が緩和されるので、破壊されにくくなる。
ダイオード部80の総面積は、トランジスタ部70の総面積の1.2倍よりも大きくてもよく、1.5倍よりも大きくてもよく、2.0倍よりも大きくてもよい。トランジスタ部70の総面積とダイオード部80の総面積との比率は、半導体装置100の導通損失と電流集中とのトレードオフの観点から設定される。即ち、トランジスタ部70の総面積が大きくなる程、導通損失が低減される傾向にある。一方、ダイオード部80の総面積が大きくなる程、電流集中が緩和される傾向にある。
半導体装置100は、トランジスタ部70の総面積以上の総面積のダイオード部80を有する場合、ダイオード部80の総面積がトランジスタ部70の総面積よりも小さい場合よりも、ゲートエミッタ間容量が小さくなる。しかしながら、本例の半導体装置100は、ダミートレンチ部30を境界領域81に設けることにより、ゲートエミッタ間容量の低減を抑制できる。
なお、半導体装置100は、半導体チップのサイズを固定とする場合、ダイオード部80の総面積をトランジスタ部70の総面積以上にして、且つ、トランジスタ部70およびダイオード部80の個数を少なくしてもよい。これにより、トランジスタ部70とダイオード部80との界面の領域、即ち、トランジスタ部70とダイオード部80との互いの干渉を防止するための境界領域81が少なくなるので、電流の損失が小さくなる。
本例の半導体装置100は、Y軸方向において、ダイオード部80よりも多くのトランジスタ部70を備える。これにより、Y軸方向の両端には、トランジスタ部70が配置されている。Y軸方向の両端にトランジスタ部70を設けることにより、ダイオード部80における電流集中が生じにくくなる。
例えば、本例の半導体装置100は、Y軸方向において、5つのトランジスタ部70と4つのダイオード部80を備える。但し、Y軸方向におけるトランジスタ部70およびダイオード部80の個数は、これに限られない。例えば、トランジスタ部70とダイオード部80の個数は、4つと3つであっても、3つと2つであっても、2つと1つであってもよい。また、トランジスタ部70とダイオード部80の個数は、6つと5つであっても、7つと6つであっても、8つと7つであってもよい。なお、Y軸方向において、トランジスタ部70およびダイオード部80の個数は、同一であってもよい。
また、半導体装置100は、X軸方向において、トランジスタ部70およびダイオード部80を3列ずつ備える。但し、X軸方向におけるトランジスタ部70およびダイオード部80の列の数は、これに限られない。例えば、X軸方向におけるトランジスタ部70およびダイオード部80の列の数は、1列であっても、2列であっても、4列であっても、5列であっても、それ以上であってもよい。
図7Aは、電流密度分布を示すグラフである。縦軸は電流密度[A/cm2]を示し、横軸はY軸方向の任意の位置を示す。
分布D1は、半導体装置100を用いた場合の電流密度分布を示す。本例の半導体装置100は、トランジスタ部70の総面積とダイオード部80の総面積との比率が20:40の場合を示す。即ち、ダイオード部80の総面積は、トランジスタ部70およびダイオード部80の総面積の約66%に相当する。
分布D2は、半導体装置100を用いた場合の電流密度分布を示す。本例の半導体装置100は、トランジスタ部70の総面積とダイオード部80の総面積との比率が20:20の場合を示す。即ち、ダイオード部80の総面積は、トランジスタ部70およびダイオード部80の総面積の50%に相当する。
分布D3は、半導体装置500を用いた場合の電流密度分布を示す。本例の半導体装置500は、トランジスタ部570の総面積とダイオード部580の総面積との比率が20:6の場合を示す。即ち、ダイオード部580の総面積は、トランジスタ部570およびダイオード部580の総面積の約23%に相当する。
分布D1~分布D3を比較すると、ダイオード部80の比率の増加に伴い、電流密度の最大値が減少している。即ち、半導体装置100は、ダイオード部80の総面積をトランジスタ部70の総面積以上とすることにより、電流密度の最大値を低減することができる。
図7Bは、半導体装置100と半導体装置500のターンオフ波形を示すグラフである。本グラフは、コレクタ電流Ic[A/cm2]およびコレクタエミッタ間電圧Vceの時間変化を示す。半導体装置100のコレクタ電流Icは、半導体装置500のコレクタ電流Icよりも大きい。即ち、半導体装置100は、ダイオード部80の幅をトランジスタ部70の幅よりも大きくすることにより、半導体装置500よりも高電流密度のスイッチングを実現することができる。
図8A~図8Dは、ゲートトレンチ部Gとエミッタトレンチ部Eとの比率を変化させた場合の伝導電流密度分布を比較するための図である。縦軸は伝導電流密度分布[A/cm2]を示し、横軸はトランジスタ部およびダイオード部付近のY軸方向の位置を示す。ゲートトレンチ部Gは、ゲート金属層50と電気的に接続され、エミッタ領域12と接して設けられたトレンチ部である。エミッタトレンチ部Eは、エミッタ電極52と電気的に接続されたトレンチ部である。
図8Aは、フルゲートの半導体装置の伝導電流密度分布を示す。本例の半導体装置は、全てのトレンチ部がゲートトレンチ部Gとしている。即ち、本例の半導体装置では、全てのトレンチ部がゲート金属層50と電気的に接続されている。
図8Bは、エミッタトレンチ部Eを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置は、ゲートトレンチ部Gとエミッタトレンチ部Eとが2:1の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Gの本数がエミッタトレンチ部Eの本数よりも多い。
図8Cは、エミッタトレンチ部Eを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置500は、ゲートトレンチ部Gとエミッタトレンチ部Eとが1:1の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Gの本数がエミッタトレンチ部Eの本数と等しい。
図8Dは、エミッタトレンチ部Eを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置500は、ゲートトレンチ部Gとエミッタトレンチ部Eとが1:2の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Gの本数がエミッタトレンチ部Eの本数よりも少ない。
図8A~図8Dの伝導電流密度分布を参照すると、ゲートトレンチ部Gよりもエミッタトレンチ部Eの比率を増加させることにより、伝導電流密度分布が広がる傾向にある。例えば、図8Aの伝導電流密度分布では、他の例と比較して特定の領域に局在化する傾向にある。また、エミッタトレンチ部Eの比率を増やすことにより、チャネル領域が少なくなるので、伝導電流の最大値が増加する傾向にある。
ここで、電流集中を抑制しつつ、ノイズの影響を低減した半導体装置100を設計する方法の一例を示す。フルゲートの半導体装置では、全てのトレンチ部がゲート金属層50と電気的に接続されており、トレンチ部周辺の電位がふらつく場合がある。そのため、半導体装置は、ゲートトレンチ部Gとエミッタトレンチ部Eの両方を有することが好ましい。但し、図8A~図8Dで示した通り、ゲートトレンチ部Gよりもエミッタトレンチ部Eの比率を増加させると、伝導電流密度分布の最大値が増加する傾向にある。
伝導電流密度分布の最大値を抑制するために、トランジスタ部70の総面積に対するダイオード部80の総面積の比率を増加させると、半導体装置100の破壊を抑制できる。とりわけ、本実施例1では、境界領域81をダイオード部80に設けている。境界領域81をダイオード部80に設けることにより、相対的に、カソード領域82が長くなりコレクタ領域22が短くなる。このため、エミッタ領域12から放出される電子がカソード領域82に流入しやすくなり、効果的に電流密度の最大値を低減することができる。
一方、トランジスタ部70の総面積に対するダイオード部80の総面積の比率を増加させると、ゲートエミッタ間容量が低下する。そこで、半導体装置100は、境界領域81にダミートレンチ部30を設けることにより、ダイオード部80の増加により電流の集中を緩和しつつ、ゲートエミッタ間容量を確保することができる。これにより、電流集中による素子の破壊を抑制しつつ、ノイズの影響の少ない半導体装置100が実現できる。
なお、上述のダミートレンチ部30は、トランジスタ部70とダイオード部80とが隣接する境界領域81に限らず、エッジ終端領域102に隣接するトランジスタ部70のエッジ終端領域102側にX軸方向に延伸するように設けられてよい。すなわち、エッジ終端領域102に隣接するトランジスタ部70のエッジ終端領域102側に、エミッタ領域12と接していないダミートレンチ部30が設けられてよい。このダミートレンチ部30が設けられるトランジスタ部70のエッジ終端領域102側をエッジ隣接領域84として破線で図示する。エッジ隣接領域84は、トランジスタ部70のY軸方向の正側又は負側において、エッジ終端領域102と隣接する領域である。これにより、ゲートエミッタ間容量を確保すると共に、トランジスタ部70のエッジ終端領域102側にトランジスタとして機能しない無効領域を形成し、キャリアの集中を抑制することができる。したがって、境界領域81に挿入されるダミートレンチ部30の本数よりもエッジ隣接領域84に挿入されるダミートレンチ部30の本数が多くてよい。また、エッジ隣接領域84のみ、ダミートレンチ部30が設けられてもよい。エッジ隣接領域84にダミートレンチ部30を設けるにあたり、トランジスタ部70のY軸方向の幅Wtおよびダイオード部80のY軸方向の幅Wdは限定されない。
図9は、実施例3に係る半導体装置100の構成の一例を示す。本例の半導体装置100は、上面ライフタイムキラー95および下面ライフタイムキラー96を備える点で、実施例1に係る半導体装置100と相違する。
上面ライフタイムキラー95および下面ライフタイムキラー96は、キャリアのライフタイムを調整するために用いられる。上面ライフタイムキラー95および下面ライフタイムキラー96は、半導体基板10の上面側又は下面側からイオンを注入することにより設けられる。例えば、上面ライフタイムキラー95および下面ライフタイムキラー96は、ヘリウムの注入により形成される。
上面ライフタイムキラー95は、半導体基板10の上面側に設けられる。例えば、実施例3の上面ライフタイムキラー95は、ダイオード部80に設けられる。本例の上面ライフタイムキラー95は、非境界領域83から境界領域81の少なくとも一部に延伸して設けられている。上面ライフタイムキラー95は、ダイオード部80のアノード領域側のキャリアライフタイムを小さくすることにより、テール電流を小さくして、逆回復損失Errを低減することができる。
上面ライフタイムキラー95は、トランジスタ部70に設けられてもよいし、設けられなくてもよい。即ち、本例の上面ライフタイムキラー95は、非境界領域83から境界領域81の途中まで延伸して設けられているが、境界Rまで延伸して設けられていてもよいし、境界Rを超えてトランジスタ部70まで延伸して設けられていてもよい。また、本例では、半導体基板10の下面側に設けられたコレクタ領域を半導体基板10の上面に投影した領域をトランジスタ部70、カソード領域82を半導体基板10の上面に投影した領域であってトランジスタ部70以外の領域をダイオード部80としている。但し、上面ライフタイムキラー95が設けられていない領域をトランジスタ部70、上面ライフタイムキラー95が設けられている領域をダイオード部80としてもよい。
下面ライフタイムキラー96は、半導体基板10の下面側に設けられる。本例の下面ライフタイムキラー96は、トランジスタ部70およびダイオード部80の両方に設けられる。下面ライフタイムキラー96の濃度は、ダイオード部80側よりもトランジスタ部70側で低くてよい。例えば、ダイオード部80の境界領域81における下面ライフタイムキラー96の濃度は、ダイオード部80の非境界領域83における下面ライフタイムキラー96の濃度よりも低い。これにより、カソード領域82に電流が流れやすくなり、トランジスタ部70における電流の集中が緩和されやすくなる。
カソード領域82は、上面ライフタイムキラー95よりもトランジスタ部70側に延伸して設けられる。これにより、カソード領域82に電流が流れやすくなり、トランジスタ部70における電流の集中が緩和されやすくなる。
また、カソード領域82の濃度は、ダイオード部80側よりもトランジスタ部70側で高くてよい。例えば、ダイオード部80の境界領域81におけるカソード領域82の濃度は、ダイオード部80の非境界領域83におけるカソード領域82の濃度よりも高い。これにより、カソード領域82に電流がさらに流れやすくなり、トランジスタ部70における電流の集中が緩和されやすくなる。
図10は、実施例4に係る半導体装置100の構成の一例を示す。本例の半導体装置100は、境界領域81の構造が実施例1に係る半導体装置100と相違する。
蓄積領域16は、トランジスタ部70に設けられている。但し、蓄積領域16は、境界領域81には設けられていない。即ち、蓄積領域16は、ダミートレンチ部30と隣接した第2メサ部92には設けられていない。一方で、第2メサ部92には、コンタクト領域15が設けられている。本例の半導体装置100は、ダミートレンチ部30に挟まれた第2メサ部92において、蓄積領域16を有さないので、境界領域81において、ホールをエミッタ電極52に容易に引き抜くことができる。
図11は、実施例5に係る半導体装置100の構成の一例を示す。本例の半導体装置100は、ダミートレンチ部30の構造が実施例1に係る半導体装置100と相違する。
ダミートレンチ部30は、ゲートトレンチ部40およびエミッタトレンチ部60と異なる形状を有する。本例のダミートレンチ部30は、トレンチ内の絶縁膜およびトレンチ深さを調整することにより、半導体装置100のゲートエミッタ間容量を調整することができる。
ダミー絶縁膜32の膜厚は、ゲート絶縁膜42およびエミッタ絶縁膜62よりも薄い。これにより、半導体装置100のゲートエミッタ間容量が増加する。本例では、半導体基板10の上面側に形成するトレンチの幅を変えずに、ダミー絶縁膜32の膜厚を薄くしている。但し、ゲートトレンチ部40およびエミッタトレンチ部60を設けるためのトレンチの幅を大きくして、ゲート絶縁膜42およびエミッタ絶縁膜62の膜厚を厚くすることにより、相対的にダミー絶縁膜32の膜厚を薄くしてもよい。
ダミートレンチ部30のトレンチ深さは、ゲートトレンチ部40のトレンチ深さおよびエミッタトレンチ部60のトレンチ深さよりも深い。これにより、半導体装置100のゲートエミッタ間容量が増加する。なお、本例では、ダミートレンチ部30のトレンチ深さを深くしているが、ゲートトレンチ部40およびエミッタトレンチ部60を設けるためのトレンチの深さを浅くすることにより、相対的にダミートレンチ部30のトレンチ深さを深くしてもよい。
本例の半導体装置100は、ダミー絶縁膜32の膜厚を薄くし、ダミートレンチ部30のトレンチ深さを深くすることにより、ゲートエミッタ間容量を増加させることができる。これにより、半導体装置100に対するノイズの影響が小さくなる。なお、半導体装置100は、ダミー絶縁膜32の膜厚又はダミートレンチ部30のトレンチ深さのいずれか一方を調整することにより、ゲートエミッタ間容量を増加させてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。