KR20160095557A - 공통 소스라인을 갖는 3차원 비휘발성 반도체 장치 - Google Patents

공통 소스라인을 갖는 3차원 비휘발성 반도체 장치 Download PDF

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Abstract

본 기술은 3차원 비휘발성 반도체 장치에 관한 것으로, 소스라인, 상기 소스라인의 상부에 위치하는 제 1 비트라인, 상기 소스라인과 상기 제 1 비트라인에 연결된 제 1 셀 스트링, 상기 소스라인의 하부에 위치하는 제 2 비트라인 및 상기 소스라인과 상기 제 2 비트라인에 연결된 제 2 셀 스트링을 포함할 수 있다.

Description

공통 소스라인을 갖는 3차원 비휘발성 반도체 장치{3-DIMENSION NON-VOLATILE SEMICONDUCTOR DEVICE HAVING SOURCE LINE}
본 발명은 3차원 비휘발성 메모리 장치에 관한 것으로 보다 상세하게는, 3차원 구조의 스트링 셀들이 소스라인을 공유하면서 상하 방향으로 대칭되게 배치되는 3차원 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 이러한 3차원 구조의 비휘발성 메모리 장치로는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다. 일자형 채널층을 갖는 구조는 적층된 메모리 셀의 상부 및 하부에 각각 비트라인 및 소스라인이 배치된다. U자형 채널층을 갖는 구조는 적층된 메모리 셀의 상부에 비트라인과 소스라인이 모두 배치되는 구조이다.
그런데 종래의 3차원 구조의 비휘발성 반도체 장치는 워드라인 층이 많아질수록 비트라인 로딩(Loading)이 커지는 문제가 있다.
본 실시예는 메모리의 집적도를 높이면서도 비트라인 로딩을 감소시키고 블록 사이즈를 감소시킬 수 있는 새로운 구조의 3차원 비휘발성 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치는 소스라인, 상기 소스라인의 상부에 위치하는 제 1 비트라인, 상기 소스라인과 상기 제 1 비트라인에 연결된 제 1 셀 스트링, 상기 소스라인의 하부에 위치하는 제 2 비트라인 및 상기 소스라인과 상기 제 2 비트라인에 연결된 제 2 셀 스트링을 포함할 수 있다.
본 발명의 다른 실시예에 따른 3차원 비휘발성 반도체 장치는 소스라인, 상기 소스라인의 일측과 연결되는 제 1 채널영역, 상기 제 1 채널영역을 감싸는 복수의 제 1 도전라인들, 상기 소스라인의 타측과 연결되는 제 2 채널영역 및 상기 제 2 채널영역을 감싸는 복수의 제 2 도전라인들을 포함할 수 있다.
본 실시예는 3차원 비휘발성 메모리 장치의 비트라인 로딩을 감소시키면서 셀 블록 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 나타내는 회로도.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 나타내는 단면도.
도 3A는 도 2에서 A-A'에 따른 단면도.
도 3B는 도 2에서 B-B'에 따른 단면도.
도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 보여주는 사시도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 셀 어레이 구조를 나타내는 회로도이다.
본 실시예에 따른 셀 어레이에서는 소스라인(SL)을 기준으로 소스라인(SL)의 상하에 각각 상부 비트라인들(BLu1 ∼ BLu4)과 하부 비트라인들(BLd1 ∼ BLd4)이 대칭되게 형성된다. 각 상부 비트라인(BLu1 ∼ BLu4)과 소스라인(SL) 사이에는 상부 셀 스트링(CSu)이 연결되고, 각 하부 비트라인(BLd1 ∼ BLd4)과 소스라인(SL) 사이에는 하부 셀 스트링(CSd)이 연결된다. 상부 비트라인(BLu1 ∼ BLu4)과 하부 비트라인(BLd1 ∼ BLd4)은 페이지 버퍼(미도시)에 연결된다.
각 셀 스트링(CSu, CSd)은 워드라인(WLu, WLd)의 신호에 따라 데이터를 저장하는 복수개의 메모리 셀(MC)들, 드레인 선택라인(DSLu, DSLd)의 신호에 따라 메모리 셀(MC)들을 비트라인(BLu1, BLd1)에 선택적으로 연결시켜주는 드레인 선택 트랜지스터(DST), 및 소스 선택라인(SSL)의 신호에 따라 메모리 셀(MC)들을 소스라인(SL)에 선택적으로 연결시켜주는 소스 선택 트랜지스터(SST)이 직렬 연결되는 구조를 갖는다. 각 셀 스트링(CSu, CSd)에 포함되는 메모리 셀의 수는 메모리 소자의 저장용량에 따라 달라질 수 있다.
본 실시예에 따른 셀 어레이에서는 소스라인(SL)과 비트라인(BLu1 ∼ BLu4, BLd1 ∼ BLd4)에 연결되는 셀 스트링들(CSu, CSd)이 소스라인(SL)의 상하에 대칭되게 위치한다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 나타내는 평면도이며, 도 3A와 도 3B는 각각 도 2에서 A-A'와 B-B'에 따른 단면의 모습을 보여주는 단면도이다.
소스라인(SL)의 상부에는 위 방향(+Z 방향)으로 수직하게 연장되며 소스라인(SL)과 상부 비트라인들(BLu1 ∼ BLu5)에 연결되는 상부 채널들(CHu)이 형성된다. 이때, 상부 채널들(CHu)은 드레인 선택라인(DSLu)에 인가되는 전압에 따라 선택적으로 대응되는 상부 비트라인들(BLu1 ∼ BLu5)과 전기적으로 연결되고, 소스 선택라인(SSLu)에 인가되는 전압에 따라 선택적으로 소스라인(SL)과 전기적으로 연결된다.
또한 상부 비트라인들(BLu1 ∼ BLu5) 사이에는 일정 간격으로 소스연결라인(SCL1)이 배치되며 소스라인콘택(SLC)을 통해 소스라인(SL)과 연결된다. 도 2에서는 4개의 비트라인들(BLu1 ∼ BLu4) 마다 하나의 소스연결라인(SCL1)을 배치되는 경우를 도시하고 있으나 이에 한정되지 않는다. 소스라인(SL)은 도전물질(예컨대, 메탈)로 이루어질 수 있으며, 셀 영역 전체에 걸쳐 메시(Mesh) 타입으로 형성될 수 있다.
소스라인(SL)의 하부에는 아래 방향(-Z 방향)으로 수직하게 연장되며 소스라인(SL)과 하부 비트라인(BLd1)에 연결되는 하부 채널(CHd)이 형성된다. 이때, 하부 채널(CHd)은 드레인 선택라인(DSLd)에 인가되는 전압에 따라 선택적으로 대응되는 하부 비트라인(BLd)과 전기적으로 연결되고, 소스 선택라인(SSLd)에 인가되는 전압에 따라 선택적으로 소스라인(SL)과 전기적으로 연결된다.
상부 채널들(CHu)과 하부 채널들(CHd)은 동일한 길이를 가지며, 소스라인(SL)을 중심으로 상하로 서로 대칭되게 배치된다. 상부 채널들(CHu)과 하부 채널들(CHd)의 외벽면은 터널 절연막(미도시), 전하 트랩막(미도시) 및 전하 차단막(미도시)이 적층된 다층막에 의해 둘러싸인다.
소스라인(SL)의 상부 및 하부에는 각각 다층의 상부 워드라인들(WLu)과 하부 워드라인들(WLd)이 절연막(미도시)을 사이에 두고 서로 일정거리 만큼 이격되게 적층된다. 상부 워드라인들(WLu)과 하부 워드라인들(WLd)은 도전물질(예컨대, 메탈)로 형성되며, Y 방향으로 평행하게 라인타입으로 연장된다. 그리고, 상부 워드라인들(WLu)은 상부 채널(CHu)을 감싸도록 형성되고 하부 워드라인들(WLd)은 하부 채널(CHd)을 감싸도록 형성된다. 워드라인들(WLu, WLd)과 채널들(CHu, CHd)이 교차되는 부분에 메모리 셀(MC)이 정의된다.
상부 워드라인(WLu)과 상부 비트라인(BLu1 ∼ BLu5)의 사이에는 드레인 선택라인(DSLu)이 형성되며, 하부 워드라인(WLd)과 하부 비트라인(BLd1)의 사이에는 소스 선택라인(SSLu)이 형성된다. 선택라인들(DSLu, SSLu, DSLd, SSLd)은 도전물질(예컨대, 메탈)로 형성되며, 워드라인들(WLu, WLd)과 평행하게 Y방향으로 연장되는 라인타입으로 형성된다.
채널들(CHu, CHd)에서 선택라인들(DSLu, SSLu, DSLd, SSLd)과 교차되는 영역의 외벽면은 게이트 절연막(미도시)에 의해 둘러싸인다. 즉, 채널들(CHu, CHd)과 선택라인들(DSLu, SSLu, DSLd, SSLd) 사이에는 게이트 절연막(미도시)이 개재됨으로써 채널들(CHu, CHd)과 선택라인들(DSLu, SSLu, DSLd, SSLd)의 교차부에는 선택 트랜지스터(DST, SST)가 정의된다.
셀 영역(Cell Region)의 하부에는 주변회로 영역(Peri Region)이 형성될 수 있다. 즉, 본 실시예의 반도체 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다.
이처럼 본 실시예에서는 수직 채널들 CHu, CHd을 소스라인(SL)의 상하 방향으로 대칭되게 형성함으로써 종래에 비해 집적도를 증가시킬 수 있다.
또한, 하나의 채널에 워드라인들이 많이 적층되는 경우 비트라인 로딩이 커지는 문제가 있었다. 그러나, 본 실시예의 경우에는 종래의 1개의 채널이 상하로 대칭된 2개의 채널로 분리된 형태를 가지므로 동일한 양의 셀을 형성시 각 채널의 길이가 짧아져 비트라인 로딩을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 사시도 형태로 보여주는 도면이다.
이웃하게 적층된 상부 워드라인들(WLu) 사이에 소스라인콘택(SLC)이 형성되어 소스라인(SL)과 소스연결라인(SCL1)을 전기적으로 연결시켜주며, 소스연결라인(SCL)은 그라운드(접지)된다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
SL : 소스라인
CHu : 상부 채널
CHd : 하부 채널
BLu : 상부 비트라인
BLd : 하부 비트라인
WLu : 상부 워드라인
WLd : 하부 워드라인
DSL : 드레인 선택라인
SSL : 소스 선택라인

Claims (14)

  1. 소스라인;
    상기 소스라인의 상부에 위치하는 제 1 비트라인;
    상기 소스라인과 상기 제 1 비트라인에 연결된 제 1 셀 스트링;
    상기 소스라인의 하부에 위치하는 제 2 비트라인; 및
    상기 소스라인과 상기 제 2 비트라인에 연결된 제 2 셀 스트링을 포함하는 3차원 비휘발성 반도체 장치.
  2. 제 1항에 있어서, 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링은
    상기 소스라인을 기준으로 서로 대칭되게 배치되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  3. 제 1항에 있어서, 상기 제 1 셀 스트링은
    데이터를 저장하며 상기 소스라인의 상부에 적층된 복수의 제 1 메모리 셀들;
    상기 복수의 제 1 메모리 셀들과 상기 소스라인 사이에 위치하는 제 1 소스 선택 트랜지스터; 및
    상기 복수의 제 1 메모리 셀들과 상기 제 1 비트라인 사이에 위치하는 제 1 드레인 선택 트랜지스터를 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  4. 제 1항에 있어서, 상기 제 2 셀 스트링은
    데이터를 저장하며 상기 소스라인의 하부에 적층된 복수의 제 2 메모리 셀들;
    상기 복수의 제 2 메모리 셀들과 상기 소스라인 사이에 위치하는 제 2 소스 선택 트랜지스터; 및
    상기 복수의 제 2 메모리 셀들과 상기 제 2 비트라인 사이에 위치하는 제 2 드레인 선택 트랜지스터를 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  5. 제 1항에 있어서,
    상기 제 1 비트라인들 사이에 위치하며 상기 소스라인과 연결되는 소스연결라인을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  6. 제 5항에 있어서, 상기 소스연결라인은
    기 설정된 일정수의 제 1 비트라인들 마다 하나씩 배치되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  7. 제 1항에 있어서, 상기 소스라인은
    셀 영역 전체에 걸쳐 메시(Mesh) 타입으로 형성되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  8. 제 1항에 있어서,
    상기 제 2 비트라인 하부에 위치하는 주변회로 영역을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  9. 소스라인;
    상기 소스라인의 일측과 연결되는 제 1 채널영역;
    상기 제 1 채널영역을 감싸는 복수의 제 1 도전라인들;
    상기 소스라인의 타측과 연결되는 제 2 채널영역; 및
    상기 제 2 채널영역을 감싸는 복수의 제 2 도전라인들을 포함하는 3차원 비휘발성 반도체 장치.
  10. 제 9항에 있어서, 상기 제 1 채널영역은
    상기 소스라인의 상부면과 수직한 방향으로 형성되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  11. 제 9항에 있어서, 상기 제 2 채널영역은
    상기 제 1 채널영역과 대칭되게 상기 소스라인의 하부면과 수직한 방향으로 형성되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  12. 제 9항에 있어서, 상기 제 1 도전라인들은
    일정 간격으로 순차적으로 적층된 복수의 제 1 워드라인들;
    상기 복수의 제 1 워드라인들의 하부에 위치하는 제 1 소스 선택라인; 및
    상기 복수의 제 1 워드라인들의 상부에 위치하는 제 1 드레인 선택라인을 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  13. 제 9항에 있어서, 상기 제 2 도전라인들은
    일정 간격으로 순차적으로 적층된 복수의 제 2 워드라인들;
    상기 복수의 제 2 워드라인들의 상부에 위치하는 제 2 소스 선택라인; 및
    상기 복수의 제 1 워드라인들의 상부에 위치하는 제 2 드레인 선택라인을 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
  14. 제 9항에 있어서,
    상기 제 2 도전라인들의 하부에 위치하는 주변회로 영역을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.
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