JP5404674B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
第1の実施形態に係る不揮発性半導体記憶装置100の構成について図1を用いて説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置の等価回路図である。
次に、第2の実施形態にかかる不揮発性半導体記憶装置について説明する。
Claims (4)
- 複数の第1のラインと、
前記複数の第1のラインに交差する複数の第2のラインと、
前記複数の第1のラインと前記複数の第2のラインとの交差する位置に配された複数の不揮発性メモリセルと、
前記複数の第1のライン及び前記複数の第2のラインを介して前記複数の不揮発性メモリセルを制御する制御部と、
を備え、
前記複数の不揮発性メモリセルのそれぞれでは、可変抵抗素子及び整流素子が直列接続されており、
前記制御部は、第1のタイミングにおいて、Nを1以上の整数とするとき前記複数の第1のラインからN本おきに第1のラインを多重選択して選択電位に設定するとともに少なくとも前記多重選択された第1のラインに隣接する非選択の第1のラインの電位を固定し、前記第1のタイミングより後の第2のタイミングにおいて、前記多重選択された第1のラインを浮遊状態にし、前記第2のタイミングより後の第3のタイミングにおいて、前記複数の第2のラインから1本の第2のラインを選択してフォーミング電位に設定する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御部は、
前記複数の第1のラインから第1のラインを多重選択する第1の選択回路と、
前記複数の第2のラインから第2のラインを選択する第2の選択回路と、
前記複数の第1のラインを前記第1の選択回路に接続する接続回路と、
前記第1の選択回路及び前記接続回路を制御する制御回路と、
を有し、
前記制御回路は、前記第1のタイミングにおいて、前記接続回路を介して前記多重選択された第1のラインと前記第1の選択回路とを接続して前記多重選択された第1のラインを前記選択電位に設定するとともに前記接続回路を介して前記非選択の第1のラインと前記第1の選択回路とを接続して前記非選択の第1のラインを非選択電位に固定し、前記第2のタイミングにおいて、前記接続回路を介して前記多重選択された第1のラインと前記第1の選択回路との接続を遮断して前記多重選択された第1のラインを浮遊状態にし、
前記第2の選択回路は、前記第3のタイミングにおいて、前記1本の第2のラインを選択してフォーミング電位に設定する
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記制御部は、前記第3のタイミングより後の第4のタイミングにおいて、前記1本の第2のラインを第2の非選択電位に設定し、前記第4のタイミングより後の第5のタイミングにおいて、前記多重選択された第1のラインを前記選択電位に設定するとともに少なくとも前記多重選択された第1のラインに隣接する非選択の第1のラインの電位を固定し、前記第5のタイミングより後の第6のタイミングにおいて、前記多重選択された第1のラインを浮遊状態にし、前記第6のタイミングより後の第7のタイミングにおいて、前記複数の第2のラインから1本の第2のラインを選択してフォーミング電位に設定する
ことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記複数の第1のラインは、複数のブロックを有し、
前記複数のブロックのそれぞれは、MをN+2以上の整数とするとき隣接するM本以上の第1のラインを有し、
前記制御部は、前記複数のブロックから1つのブロックを選択し、
1つのブロックが選択されている期間は、前記第1のタイミング、前記第2のタイミング、及び前記第3のタイミングを含む
ことを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
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