KR20140026139A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 방향으로 평행하게 확장된 제1 활성 영역들을 포함하는 제1 메모리 블록; 상기 제1 메모리 블록과 이웃하여 위치되며, 상기 제1 방향으로 평행하게 확장되면서 상기 제1 활성 영역들과 엇갈리게 배열된 제2 활성 영역들을 포함하는 제2 메모리 블록; 상기 제1 활성 영역들의 상부에 형성된 제1 비트라인들; 및 상기 제2 활성 영역들의 상부에 형성된 제2 비트라인들을 포함한다. 여기서, 이웃한 메모리 블록들은 동시에 또는 각각 구동될 수 있다. 이웃한 메모리 블록들을 동시에 구동할 경우, 워드라인의 저항을 감소시키고 이웃한 비트라인들 간의 캐패시턴스를 감소시킬 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 활성 영역 또는 채널막을 포함하는 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 데이터 저장 방식에 따라 크게 전하트랩형과 플로팅 게이트형으로 나누어진다. 여기서, 전하트랩형은 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩하거나 방출하여 데이터를 저장하고, 플로팅 게이트형은 플로팅 게이트의 전도성 밴드 내에 전하를 저장 또는 방출시킴으로써 데이터를 저장한다.
이하, 도면을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 구조를 살펴보도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도 및 단면도이다. 도 1a는 셀 어레이의 레이아웃을 나타내고, 도 1b는 기판의 영역별 레이아웃을 나타내고, 도 1c는 메모리 셀의 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 종래기술에 따른 비휘발성 메모리 소자는 복수의 메모리 블록들(MB1, MB2) 및 이웃한 메모리 블록들(MB1, MB2) 사이에 위치된 공통 소스 라인(CSL)을 포함한다. 여기서, 각 메모리 블록(MB1, MB2)은 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 드레인 선택 라인(DSL), 워드라인들(WL) 및 소스 선택 라인(SSL)을 포함한다.
또한, 메모리 소자는 기판(10)의 필드 영역(F)에 형성된 소자분리막(17)을 포함하며, 그에 따라, 제1 방향(I-I')으로 평행하게 확장된 활성 영역(A)이 정의된다. 또한, 메모리 소자는 기판(10) 상에 차례로 적층된 터널절연막(11), 플로팅 게이트(12), 전하차단막(13) 및 콘트롤 게이트(14)을 포함하고, 콘트롤 게이트(14) 상에 형성된 층간절연막(15) 및 비트라인들(16)을 포함한다.
전술한 바와 같은 구조에 따르면, 활성 영역(A)과 비트라인(BL)이 일대일로 대응되며, 각 비트라인(BL)은 비트라인 콘택 플러그(DCT)를 통해 각 활성 영역(A)과 연결된다.
따라서, 메모리 소자의 집적도를 향상시키기 위해서는, 활성 영역(A)의 폭과 비트라인(BL)의 폭을 둘다 감소시켜야 한다. 그러나, 활성 영역(A)을 정의하기 위한 소자분리막(17) 형성 공정시, 갭필 공정의 한계 상 활성 영역(A)의 폭을 감소시키는데 한계가 있다.
본 발명은 메모리 소자의 집적도를 향상시키는데 적합한 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 평행하게 확장된 제1 활성 영역들을 포함하는 제1 메모리 블록; 상기 제1 메모리 블록과 이웃하여 위치되며, 상기 제1 방향으로 평행하게 확장되면서 상기 제1 활성 영역들과 엇갈리게 배열된 제2 활성 영역들을 포함하는 제2 메모리 블록; 상기 제1 활성 영역들의 상부에 형성된 제1 비트라인들; 및 상기 제2 활성 영역들의 상부에 형성된 제2 비트라인들을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 다층으로 적층된 제1 채널막들을 포함하며 제1 방향으로 평행하게 확장된 제1 채널 구조물들을 포함하는 제1 메모리 블록; 상기 제1 메모리 블록과 이웃하여 위치되며, 다층으로 적층된 제2 채널막들을 포함하고 상기 제1 방향으로 평행하게 확장된 제2 채널 구조물들을 포함하고, 제2 채널 구조물들은 상기 제1 채널 구조물들과 엇갈리게 배열된 제2 메모리 블록; 상기 제1 채널 구조물들의 상부에 형성된 제1 비트라인들; 및 상기 제2 채널 구조물들의 상부에 형성된 제2 비트라인들을 포함한다.
반도체 장치의 메모리 블록들은 상호 엇갈리게 배열된 활성 영역들 또는 채널 구조물들을 포함한다. 또한, 이웃한 메모리 블록들은 동시에 또는 각각 구동될 수 있다. 여기서, 이웃한 메모리 블록들을 동시에 구동할 경우, 메모리 셀 당 비트라인 면적을 감소시킬 수 있으며, 워드라인의 길이를 1/2 이하로 감소시킬 수 있다. 따라서, 워드라인의 저항을 감소시키고 이웃한 비트라인들 간의 캐패시턴스를 감소시킬 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도 및 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 레이아웃도 및 단면도이다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 회로도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 반도체 장치의 레이아웃도 및 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 레이아웃도 및 단면도이다. 도 2a는 셀 어레이의 레이아웃을 나타내고, 도 2b는 기판의 영역별 레이아웃을 나타내고, 도 2c는 메모리 셀의 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1, MB2) 및 이웃한 메모리 블록들(MB1, MB2) 사이에 위치된 공통 소스 라인(CSL)을 포함한다. 따라서, 이웃한 메모리 블록들(MB1, MB2)은 하나의 공통 소스 라인(CSL)을 공유하게 된다.
여기서, 각 메모리 블록(MB1, MB2)은 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 워드라인들(WL) 및 워드라인들(WL)의 양측에 위치된 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 포함한다.
또한, 반도체 장치는 기판(20)의 필드 영역(F)에 형성된 소자분리막(27)을 포함하며, 그에 따라, 활성 영역(A1, A2)이 정의된다. 여기서, 이웃한 메모리 블록들(MB1, MB2)은 상호 엇갈리게 배열된 활성 영역(A1, A2)을 포함한다. 예를 들어, 하나의 활성 영역(A)은 제1 방향(I-I')으로 평행하게 확장되고, 공통 소스 라인(CSL) 영역에서 꺾어진 형태를 갖는다. 이러한 경우, 제1 메모리 블록(MB1)의 제1 활성 영역(A1)과 제2 메모리 블록(MB2)의 제2 활성 영역(A2)은 엇갈리게 배열된다.
또한, 반도체 장치는 기판(20) 상에 차례로 적층된 터널절연막(21), 플로팅 게이트(22), 전하차단막(23) 및 콘트롤 게이트(24)를 더 포함한다. 여기서, 제2 방향(Ⅱ-Ⅱ')으로 배열된 메모리 셀들의 콘트롤 게이트(24)는 워드라인(WL)에 의해 연결된다.
또한, 반도체 장치는 콘트롤 게이트(24) 상에 형성된 층간절연막(25) 및 비트라인들(26)을 더 포함한다. 여기서, 하나의 활성 영역(A)과 비트라인(BL1, BL2)은 일대N(여기서, N≥2이고, N은 자연수임)로 대응된다. 제1 실시예에 따르면, 제1 활성 영역(A1)의 상부에는 제1 비트라인(BL1)이 형성되고, 제2 활성 영역(A2)의 상부에는 제2 비트라인(BL2)이 형성된다. 따라서, 하나의 활성 영역(A)은 비트라인(BL1, BL2)과 일대이로 대응한다.
또한, 반도체 장치는 제1 비트라인(BL1)과 제1 활성 영역(A1)을 연결시키는 제1 콘택 플러그(CT1) 및 제2 비트라인(BL2)과 제2 활성 영역(A2)을 연결시키는 제2 콘택 플러그(CT2)를 더 포함한다. 여기서, 제1 및 제2 콘택 플러그들(CT1, CT2)은 상호 엇갈리게 배열된다.
전술한 바와 같은 제1 실시예에 따르면, 하나의 활성 영역(A)이 두 개의 비트라인들9BL1, BL2)과 연결되므로, 메모리 셀당 비트라인 피치(pitch)를 감소시킬 수 있다. 따라서, 종래에 비해 워드라인의 길이를 1/2 이하로 감소시키고, 워드라인 저항, 비트라인들 간의 캐패시턴스를 감소시킬 수 있다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 회로도로서, 제1 및 제2 메모리 블록들을 동시에 구동하기 위한 회로도를 나타낸다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 제1 및 제2 메모리 블록들(MB1, MB2), X-디코더(X-DEC), 블록 디코더(BLK-DEC) 및 스위치(SW)를 포함한다.
X-디코더(X-DEC)는 적어도 하나의 글로벌 드레인 선택 라인(G_DSL), 글로벌 워드라인들(G_WL) 및 적어도 하나의 글로벌 소스 선택 라인(G_SSL)에 각각 인가될 전압들을 생성한다.
블록 디코더(BLK-DEC)에는 원하는 메모리 블록 그룹을 선택하기 위한 블록 어드레스가 입력된다. 예를 들어, 반도체 장치가 복수의 메모리 블록들을 포함하고, 2개의 메모리 블록들을 하나의 그룹으로 하여 그룹 별로 프로그램, 리드 또는 소거 동작을 실시하는 경우, 블록 어드레스는 어느 그룹을 선택하는지에 대한 정보를 포함한다.
블록 디코더(BLK-DEC)는 입력된 블록 어드레스(Block Address)에 따라 블록 선택 신호(BLK_SEL)를 활성화시켜 스위치(SW)를 턴온시킨다. 이를 통해, 글로벌 라인들로 인가된 전압을 해당 메모리 블록(MB1, MB2)과 연결된 로컬 라인들로 전달한다.
전술한 바와 같은 디코더를 이용하면, 상호 엇갈리게 배열된 활성 영역들(A1,A2)을 포함하는 제1 및 제2 메모리 블록들(MB1, MB2)을 동시에 구동할 수 있다. 따라서, 메모리 셀 당 비트라인 면적을 감소시키고, 워드라인의 길이를 1/2 이하로 감소시킬 수 있다. 또한, 이를 통해, 워드라인의 저항을 감소시키고 이웃한 비트라인들 간의 캐패시턴스를 감소시킬 수 있다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 회로도로서, 제1 및 제2 메모리 블록들을 각각 구동하기 위한 회로도를 나타낸다.
도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 제1 및 제2 메모리 블록들(MB1, MB2), X-디코더(X-DEC), 블록 디코더들(BLK-DEC1, BLK-DEC2) 및 스위치들(SW1, SW2)을 포함한다.
X-디코더(X-DEC)는 적어도 하나의 글로벌 드레인 선택 라인(G_DSL), 글로벌 워드라인들(G_WL) 및 적어도 하나의 글로벌 소스 선택 라인(G_SSL)에 각각 인가될 전압들을 생성한다.
제1 및 제2 블록 디코더(BLK-DEC1, BLK-DEC2)에는 블록 어드레스가 입력된다. 예를 들어, 블록 어드레스가 총 N비트인 경우, 복수의 메모리 블록들 중 어느 그룹을 선택하는지에 대한 정보를 포함하는 블록 어드레스(1:N-1)가 제1 블록 디코더(BLK-DEC1)로 입력된다.
또한, 선택된 그룹에 포함된 메모리 블록들 중 어느 메모리 블록을 구동할 것인지에 대한 정보를 포함하는 블록 어드레스(N)가 제2 블록 디코더(BLK-DEC2)로 입력된다. 제2 블록 디코더(BLK-DEC2)는 입력된 정보에 따라 제2 블록 선택 신호(BLK_SEL2-1, BLK_SEL2-2)를 활성화 또는 비활성화시킨다. 예를 들어, 제2 블록 선택 신호(BLK_SEL2-1)가 활성화되면, 제1 스위치(SW1)가 턴온되어 글로벌 라인들의 신호를 제1 메모리 블록(MB1)과 연결된 로컬 라인들로 전달한다. 이때, 제2 블록 선택 신호(BLK_SEL2-2)는 비활성화되어 제2 스위치(SW2)가 턴오프된다.
전술한 바와 같은 디코더를 이용하면, 제1 및 제2 메모리 블록들(MB1, MB2)을 개별적으로 구동할 수 있다. 따라서, 프로그램 또는 리드 동작시 이웃한 메모리 셀들 간의 간섭을 원천적으로 제거할 수 있다.
참고로, 도 4의 디코더를 이용하여, 하나의 그룹에 속한 메모리 블록들(MB1, MB)을 동시에 구동할 것인지 또는 개별적으로 구동할 것인지 구동 모드를 선택하는 것도 가능하다. 이를 위해서는, 제2 블록 디코더(BLK-DEC2)에 모드 신호를 더 입력한다. 모드 신호는 동시 구동 모드 또는 개별 구동 모드를 선택하기 위한 것이다. 예를 들어, 모드 신호가 "1"이면, 제2 블록 선택 신호(BLK_SEL2-1, BLK_SEL2-2)를 둘다 활성화시켜 제1 및 제2 메모리 블록들(MB, MB2)을 동시에 구동한다. 또한, 모드 신호가 "0"이면, 제2 블록 디코더(BLK-DEC2)에 입력된 블록 어드레스에 따라 제2 블록 선택 신호(BLK_SEL2-1, BLK_SEL2-2)를 활성화 또는 비활성화시킴으로써, 제1 및 제2 메모리 블록들(MB, MB2)을 개별적으로 구동한다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 반도체 장치의 레이아웃도 및 단면도이다. 도 5a는 셀 어레이의 레이아웃을 나타내고, 도 5b는 기판의 영역별 레이아웃을 나타내고, 도 5c는 메모리 셀의 단면도이다. 이하, 앞서 제1 실시예에서 설명한 내용과 동일한 내용은 생략하여 설명하도록 한다.
도 5a 내지 도 5c에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1~MB3)을 포함한다. 여기서, 각 메모리 블록(MB1~MB3)은 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 워드라인들(WL) 및 워드라인들(WL)의 양측에 위치된 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 포함한다.
또한, 반도체 장치는 기판(30)의 필드 영역(F)에 형성된 소자분리막(37)에 의해 활성 영역(A1~A3)이 정의된다. 여기서, 활성 영역(A1~A3)과 소자분리막(37)의 폭은 동일하거나 상이할 수 있다. 본 도면에서는 일 실시예로 소자분리막(37)의 폭과 활성 영역(A1~A3)이 동일하고, 이웃한 메모리 블록들(MB1~MB3)의 활성 영역(A1~A3)은 엇갈리게 배열되면서 일부 폭 오버랩된 경우에 대해 도시하였다.
여기서, 이웃한 메모리 블록들(MB1~MB3)은 상호 엇갈리게 배열된 활성 영역(A1~A3)을 포함한다. 예를 들어, 하나의 활성 영역(A)은 제1 방향(I-I')으로 평행하게 확장되고, 공통 소스 라인(CSL) 영역 및 콘택 영역(CT)에서 꺾어진 형태를 갖는다.
또한, 반도체 장치는 기판(30) 상에 차례로 적층된 터널절연막(31), 플로팅 게이트(32), 전하차단막(33), 콘트롤 게이트(34), 층간절연막(35) 및 비트라인들(36)을 더 포함한다.
제2 실시예에 따르면, 제1 활성 영역(A1)의 상부에는 제1 비트라인(BL1)이 형성되고, 제2 활성 영역(A2)의 상부에는 제2 비트라인(BL2)이 형성되고, 제3 활성 영역(A3)의 상부에는 제3 비트라인(BL3)이 형성된다. 따라서, 하나의 활성 영역(A)은 비트라인(BL1~BL3)과 일대삼으로 대응한다.
또한, 반도체 장치는 제1 비트라인(BL1)과 제1 활성 영역(A1)을 연결시키는 제1 콘택 플러그(CT1), 제2 비트라인(BL2)과 제2 활성 영역(A2)을 연결시키는 제2 콘택 플러그(CT2) 및 제3 비트라인(BL3)과 제3 활성 영역(A3)을 연결시키는 제3 콘택 플러그(CT3)를 더 포함한다. 여기서, 제1 내지 제3 콘택 플러그들(CT1~CT3)은 상호 엇갈리게 배열된다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 본 도면에서는 설명의 편의를 위해 층간절연막은 생략하고, 채널막 및 도전 라인들을 중심으로 도시하였다.
도 6에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1, MB2)을 포함하고, 각 메모리 블록(MB1, MB2)은 제1 방향(I-I')으로 평행하게 확장된 채널 구조물들을 포함한다. 참고로, 제3 실시예에서 각 채널 구조물들에 포함된 채널막들은 제1 실시예에서의 활성 영역에 대응된다. 따라서, 채널 구조물들의 위치는 제1 실시예에서 활성 영역들의 위치와 대응된다.
제1 메모리 블록(MB1)에 위치된 제1 채널 구조물들은 교대로 적층된 제1 층간절연막들(미도시됨) 및 제1 채널막들(CH1)을 포함한다. 여기서, 다층으로 적층된 제1 채널막들(CH1)은 제1 방향(I-I')으로 신장되면서 단차를 갖는 계단 형태로 패터닝된다.
제2 메모리 블록(MB2)에 위치된 제2 채널 구조물들은 교대로 적층된 제2 층간절연막들(미도시됨) 및 제2 채널막들(CH2)을 포함한다. 여기서, 다층으로 적층된 제2 채널막들(CH2)은 제1 방향(I-I')으로 신장되면서 단차를 갖는 계단 형태로 패터닝된다. 또한, 제2 채널 구조물들은 제1 채널 구조물들과 엇갈리게 배열된다.
반도체 장치는 제1 및 제2 채널 구조물들과 교차되면서 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장되는 워드라인들(WL)을 더 포함한다. 예를 들어, 채널 구조물들 사이마다 게이트 필라들이 위치되고, 워드라인들(WL)은 제2 방향(Ⅱ-Ⅱ')으로 배열된 게이트 필라들을 연결시킨다. 게이트 필라들과 채널 구조물들 사이에는 메모리막(미도시됨)이 개재된다. 예를 들어, 메모리막은 터널절연막, 전하트랩막 및 전하차단막을 포함할 수 있다.
반도체 장치는 제1 채널막들(CH1)마다 각각 연결된 제1 콘택 플러그들(CT1) 및 각 층에 형성된 제1 콘택 플러그들(CT1)의 상단을 감싸면서 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 제1 드레인 선택 라인들(DSL1)을 더 포함한다.
제1 콘택 플러그들(CT1)과 제1 드레인 선택 라인들(DSL1)이 교차된 지점에는 제1 드레인 선택 트랜지스터들이 구비된다. 여기서, 제1 드레인 선택 트랜지스터는 제1 콘택 플러그(CT1)를 채널막으로 사용하며, 제1 콘택 플러그(CT1)과 제1 드레인 선택 라인(DSL1) 사이에 개재된 게이트 절연막을 더 포함한다. 이러한 경우, 제1 드레인 선택 트랜지스터는 채널막의 전면이 게이트 전극에 의해 둘러싸여지는 게이트 올 어라운드 구조(GAA)를 갖게 된다.
반도체 장치는 제2 채널막들(CH2)마다 각각 연결된 제2 콘택 플러그들(CT2) 및 각 층에 형성된 제2 콘택 플러그들(CT2)의 상단을 감싸면서 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 제2 드레인 선택 라인들(DSL2)을 더 포함한다.
제2 콘택 플러그들(CT2)과 제2 드레인 선택 라인들(DSL2)이 교차된 지점에는 제2 드레인 선택 트랜지스터들이 구비된다. 제2 드레인 선택 트랜지스터는 제1 드레인 선택 트랜지스터와 마찬가지로 게이트 올 어라운드 구조를 갖는다.
반도체 장치는 제1 콘택 플러그들(CT1)의 상단과 연결된 제3 콘택 플러그들(CT3) 및 제2 콘택 플러그들(CT2)의 상단과 연결된 제4 콘택 플러그들(CT4)을 더 포함한다.
또한, 반도체 장치는 제1 채널 구조물들의 상부에 위치된 제1 비트라인들(BL1) 및 제2 채널구조물들의 상부에 위치된 제2 비트라인들(BL2)을 더 포함한다. 여기서, 각각의 제1 비트라인들(BL1)은 하나의 제1 채널 구조물과 연결된 제3 콘택 플러그들(CT3)과 연결되고, 각각의 제2 비트라인들(BL2)은 하나의 제2 채널 구조물과 연결된 제4 콘택 플러그들(CT4)과 연결된다.
전술한 바와 같은 제3 실시예에 따르면, 기판 상에 메모리 셀을 다층으로 적층시켜 메모리 소자의 집적도를 향상시키면서, 이웃한 메모리 블록들의 채널 구조물들을 상호 엇갈리게 배열시켜 메모리 셀당 비트라인 피치(pitch)를 감소시킬 수 있다. 따라서, 종래에 비해 워드라인의 길이를 1/2 이하로 감소시키고, 워드라인 저항, 비트라인들 간의 캐패시턴스를 감소시킬 수 있다.
또한, 제3 실시예에 따른 반도체 장치는 앞서 제1 실시예와 마찬가지로, 디코더의 구성에 따라, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB1)을 동시에 구동하거나 개별적으로 구동할 수 있다.
참고로, 제3 실시예에 따른 반도체 장치는 앞서 설명한 제2 실시예와 마찬가지로 이웃한 3개의 메모리 블록들이 상호 엇갈리게 배열된 채널 구조물들을 포함할 수 있다. 예를 들어, 반도체 장치는 제2 메모리 블록(MB2)과 이웃하여 위치되고 제1 및 제2 채널 구조물들과 엇갈리게 배열된 제3 채널 구조물 및 제3 채널 구조물 상에 형성된 제3 비트라인(BL3)을 더 포함할 수 있다. 여기서, 제3 채널 구조물은 다층으로 적층된 제3 채널막들(CH3)을 포함하며 제1 방향(I-I')으로 평행하게 확장된다. 이와 같은 구조를 갖는 반도체 장치는, 디코더의 구성에 따라, 제1 내지 제3 메모리 블록들을 동시에 구동하거나 개별적으로 구동할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 레이아웃에 따른 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 7을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 터널절연막
22: 플로팅 게이트 23: 전하차단막
24: 콘트롤 게이트 25: 층간절연막
26: 비트라인
MB1~MB3: 제1~제3 메모리 블록 DSL: 드레인 선택 라인
WL: 워드라인 SSL: 소스 선택 라인
CT1, CT2: 제1 및 제2 콘택 플러그 CSL: 공통 소스 라인
BL1~BL3: 제1~제3 비트라인 A: 활성 영역
F: 필드 영역

Claims (13)

  1. 제1 방향으로 평행하게 확장된 제1 활성 영역들을 포함하는 제1 메모리 블록;
    상기 제1 메모리 블록과 이웃하여 위치되며, 상기 제1 방향으로 평행하게 확장되면서 상기 제1 활성 영역들과 엇갈리게 배열된 제2 활성 영역들을 포함하는 제2 메모리 블록;
    상기 제1 활성 영역들의 상부에 형성된 제1 비트라인들; 및
    상기 제2 활성 영역들의 상부에 형성된 제2 비트라인들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 활성 영역들과 상기 제1 비트라인들을 각각 연결시키는 제1 콘택 플러그들; 및
    상기 제2 활성 영역들과 상기 제2 비트라인들을 각각 연결시키는 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 콘택 플러그들과 상기 제2 콘택 플러그들은 엇갈리게 배열된
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 블록과 상기 제2 메모리 블록 사이에 위치되며, 상기 제1 방향과 교차된 제2 방향으로 확장된 공통 소스 라인
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    프로그램, 리드 또는 소거 동작시, 상기 제1 메모리 블록과 상기 제2 메모리 블록은 동시에 구동되는
    반도체 장치.
  6. 제1항에 있어서,
    프로그램, 리드 또는 소거 동작시, 상기 제1 메모리 블록과 상기 제2 메모리 블록은 각각 구동되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제2 메모리 블록과 이웃하여 위치되며, 상기 제1 방향으로 평행하게 확장되면서 상기 제1 및 제2 활성 영역들과 엇갈리게 배열된 제3 활성 영역들을 포함하는 제3 메모리 블록; 및
    상기 제3 활성 영역들의 상부에 형성된 제3 비트라인들
    을 더 포함하는 반도체 장치.
  8. 다층으로 적층된 제1 채널막들을 포함하며 제1 방향으로 평행하게 확장된 제1 채널 구조물들을 포함하는 제1 메모리 블록;
    상기 제1 메모리 블록과 이웃하여 위치되며, 다층으로 적층된 제2 채널막들을 포함하고 상기 제1 방향으로 평행하게 확장된 제2 채널 구조물들을 포함하고, 제2 채널 구조물들은 상기 제1 채널 구조물들과 엇갈리게 배열된 제2 메모리 블록;
    상기 제1 채널 구조물들의 상부에 형성된 제1 비트라인들; 및
    상기 제2 채널 구조물들의 상부에 형성된 제2 비트라인들
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 채널막들과 각각 연결된 제1 콘택 플러그들;
    각 층에 형성된 상기 제1 콘택 플러그들을 감싸면서 상기 제1 방향과 교차된 제2 방향으로 평행하게 확장된 제1 드레인 선택 라인들;
    상기 제2 채널막들과 각각 연결된 제2 콘택 플러그들; 및
    각 층에 형성된 상기 제2 콘택 플러그들을 감싸면서 상기 제2 방향으로 평행하게 확장된 제2 드레인 선택 라인들
    을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 콘택 플러그들의 상단과 연결된 제3 콘택 플러그들; 및
    상기 제2 콘택 플러그들의 상단과 연결된 제4 콘택 플러그들
    을 더 포함하고,
    하나의 상기 제1 비트라인은 하나의 상기 제1 채널 구조물과 연결된 상기 제3 콘택 플러그들과 연결되고, 하나의 상기 제2 비트라인은 하나의 상기 제2 채널 구조물과 연결된 상기 제4 콘택 플러그들과 연결된
    반도체 장치.
  11. 제8항에 있어서,
    프로그램, 리드 또는 소거 동작시, 상기 제1 메모리 블록과 상기 제2 메모리 블록은 동시에 구동되는
    반도체 장치.
  12. 제8항에 있어서,
    프로그램, 리드 또는 소거 동작시, 상기 제1 메모리 블록과 상기 제2 메모리 블록은 각각 구동되는
    반도체 장치.
  13. 제8항에 있어서,
    상기 제2 메모리 블록과 이웃하여 위치되며, 다층으로 적층된 제3 채널막들을 포함하고 상기 제1 방향으로 평행하게 확장된 제3 채널 구조물들을 포함하고, 제3 채널 구조물들은 상기 제1 및 제2 채널 구조물들과 엇갈리게 배열된 제3 메모리 블록; 및
    상기 제3 채널 구조물들의 상부에 형성된 제3 비트라인들
    을 더 포함하는 반도체 장치.
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