CN106158037B - 与非型快闪存储器的读出方法及与非型快闪存储器 - Google Patents

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Abstract

本发明提供一种与非型快闪存储器的读出方法及与非型快闪存储器，无须使用负电压产生电路便能够读出记忆胞的负的阈值。本发明的与非型快闪存储器包括读出放大器(172)、位线选择电路(200)及阵列，所述阵列形成有多个与非串的串单元(NU)。且本发明的与非型快闪存储器具有：施加元件，在读出动作时，在被选择的位线的预充电后，以固定期间对源极线(SL)、形成有所选择的记忆胞的P阱(210)及与被选择的位线邻接的未被选择的位线施加正电压。

Description

与非型快闪存储器的读出方法及与非型快闪存储器
技术领域
本发明涉及一种与非(Not AND，简称NAND)型快闪存储器(flash memory)之类的非易失性半导体存储装置，尤其涉及一种记忆胞(memory cell)的负的阈值电压的读出方式。
背景技术
NAND型快闪存储器的页面(page)读出是交替地进行包含偶数位线(bit line)的页面或者包含奇数位线的页面的读出。在选择偶数页面时，将偶数页面连接于读出放大器(sense amplifier)来进行偶数页面的读出，在此期间，将未被选择的奇数页面从读出放大器予以分离，且对奇数位线供给接地电平(ground level)等屏蔽(shield)电位，以降低因邻接的位线间的电容耦合引起的噪声(noise)(专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利特开平11-176177号公报
发明内容
[发明所要解决的问题]
在NAND型快闪存储器中，记忆胞能够存储一位数据(data)或者多位数据。图1是存储1位数据的记忆胞的典型的阈值分布。如该图1所示，电荷被擦除的数据“1”的记忆胞的阈值分布小于0V，而编程(program)有电荷的数据“0”的记忆胞的阈值分布大于0V。因此，在读出动作中，例如当对被选择的字线(word line)施加0V时，若记忆胞导通，则探测到数据“1”，若记忆胞为非导通，则探测到数据“0”。
图1所示的数据“1”、数据“0”的阈值分布幅度优选为窄。进而，理想的是，数据“1”的负的阈值分布幅度的下限值Min与数据“0”的正的阈值分布幅度的上限值Max的最大电压差D也小。若最大电压差D过大，则存在如下弊病。当具备下限值Min的阈值的记忆胞与具备上限值Max的阈值的记忆胞相邻接时，其中一个记忆胞的浮动栅极(floating gate)的电荷有可能会对另一个记忆胞的浮动栅极造成电容性的干扰，从而无法进行准确的读出。因而，理想的是减小最大电压差D，作为用于减小最大电压差D的1个方法，可考虑如下的控制，即，使负的阈值分布的下限值Min不会成为固定值以下的控制。当进行此种控制时，例如在擦除校验(verify)等中，必须进行记忆胞的负的阈值的读出，需要具备期望电压值大小所需大小的负电压。
为了对被选择的字线施加负电压，通常需要负电压产生电路。图2A是用于负电压产生电路的晶体管(transistor)的一例。负电压产生部10生成负电压，N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，简称NMOS)晶体管12对被选择的字线施加负电压。负电压例如为-1V。此时，若NMOS晶体管形成在P型的半导体基板14(基板的电压＝0V)内，则会在P型的基板14与源极(source)/漏极(drain)间形成顺向偏压(bias)，因而无法使用此种结构的NMOS晶体管12。因此，必须如图2B所示，在P型的基板14内形成N阱(well)16，在N阱16内形成P阱18，在P阱18内形成NMOS晶体管12，从而使P阱18与N阱16间存在逆偏压。在基板内形成此种三阱(triple-well)结构的做法，会加大负电压产生电路的布局(layout)面积，结果可能会妨碍到芯片(chip)的小型化、高集成化。
本发明的目的在于解决此种以往问题，提供一种快闪存储器，该快闪存储器无须使用负电压产生电路，便能够读出记忆胞的负的阈值。
进而，本发明的目的在于提供一种能够对负的阈值分布幅度的下限值进行控制的快闪存储器。
[解决问题的技术手段]
本发明的NAND型快闪存储器的读出方法是将电压预充电至所选择的位线，并且对被选择的字线施加用于判定记忆胞的阈值的电压，且对未被选择的字线施加无论记忆胞的状态如何均使记忆胞导通的电压，将经预充电的被选择的位线电性耦合于源极线而使被选择的位线放电后，探测被选择的位线的电压，所述读出方法包括如下步骤：在所述被选择的位线的预充电后，以固定期间对所述源极线、形成有所选择的记忆胞的P阱及与被选择的位线邻接的未被选择的位线施加正电压。
优选的是，所述被选择的位线的放电是在施加有所述正电压之后开始，所述正电压的施加是在探测被选择的位线的电压之前停止。优选的是，所述正电压是根据应读出的记忆胞的负的阈值而设定。优选的是，施加所述正电压的步骤是将所述源极线、所述P阱及所述未被选择的位线予以短路，并对所述源极线、所述P阱及所述未被选择的位线同时施加正电压。优选的是，施加所述正电压的步骤是使与所述源极线、所述P阱及所述未被选择的位线分别并联连接的多个晶体管导通，并对所述多个晶体管的其中一个电极施加所述正电压。优选的是，当所述被选择的位线为奇数位线时，未被选择的位线为偶数位线，当所述被选择的位线为偶数位线时，未被选择的位线为奇数位线。优选的是，所述读出方法是为了对擦除时的负的阈值分布的下限值进行校验而执行。优选的是，所述读出方法是在对擦除时的负的阈值分布的上限值进行了校验之后执行。
本发明的NAND型快闪存储器具有形成有多个NAND串的存储器阵列，且所述快闪存储器包括：读出元件，将读出电压预充电至所选择的位线，并且对被选择的字线施加用于判定记忆胞的阈值的电压，且对未被选择的字线施加无论记忆胞的状态如何均使记忆胞导通的电压，将经预充电的被选择的位线电性耦合至源极线而使被选择的位线放电后，探测被选择的位线的电压；以及施加元件，当所述读出元件执行时，在所述被选择的位线的预充电后，以固定期间对所述源极线、形成有所选择的记忆胞的P阱及与被选择的位线邻接的未被选择的位线施加正电压。
优选的是，所述读出元件是在擦除校验时执行。优选的是，记忆胞能够存储多位数据，存储在记忆胞中的至少第1数据的第1阈值及第2数据的第2阈值被设定为负电压。
(发明的效果)
根据本发明，在读出动作时的对被选择的位线的预充电后，对源极线、形成有记忆胞的P阱及邻接的未被选择的位线施加正电压，因此无须使用负电压产生电路或三阱结构，便能够进行被选择的记忆胞的负的阈值电压的读出。
附图说明
图1为NAND型快闪存储器的阈值分布图；
图2A、图2B是对负电压产生电路的问题进行说明的图，图2A为双阱(twin well)结构的NMOS晶体管的剖面图；
图2B为三阱结构的NMOS晶体管的剖面图；
图3为本发明实施例提供的NAND型快闪存储器的一结构例的框图；
图4为本发明实施例提供的NAND串的结构的电路图；
图5为本发明实施例提供的位线选择电路的结构的电路图；
图6为本发明实施例提供的快闪存储器的读出动作时的各部分的波形图；
图7A、图7B、图7C为本发明实施例提供的施加有ΔV的电压时的记忆胞的栅极电压与分布数的关系的曲线图；
图8为本发明实施例的快闪存储器的擦除动作的流程图；
图9A、图9B为本发明实施例的多值快闪存储器的阈值的设定例的图。
附图标记说明：
10：负电压产生部；
12：NMOS晶体管；
14：P型的基板；
16：N阱；
18：P阱；
100：快闪存储器；
110：存储器阵列；
120：输入/输出缓冲器；
130：地址寄存器；
140：数据寄存器；
150：控制器；
160：字线选择电路；
170：页面缓冲器/读出电路；
172：读出放大器；
180：列选择电路；
190：内部电压产生电路；
200：位线选择电路；
210：P阱；
220：ΔV供给部；
A、B、C、D：曲线图；
Ax：行地址信息；
Ay：列地址信息；
BLK(0)～BLK(m)：区块；
BLS：位线选择晶体管；
C1、C2、C3：控制信号；
GBL0～GBLn：位线；
GBL_e：偶数位线；
GBL_o：奇数位线；
M：界限；
M1～M4：晶体管；
Max：上限值；
MC0～MC31：记忆胞；
Min：下限值；
N1：共用节点；
NU：NAND串单元；
S100～S118：步骤；
SEL_e：偶数选择晶体管；
SEL_o：奇数选择晶体管；
SGD、SGS、φ：选择栅极线；
SL_e：偶数源极线；
SL_o：奇数源极线；
T1～T6：时刻；
TD：位线侧选择晶体管；
Td：可放电期间；
Tp：期间；
TS：源极线侧选择晶体管；
Ts：可读出期间；
Vers：擦除电压；
Vg：栅极电压；
VIRPWR：假想电位；
Vpass：通过电压；
Vprog：编程电压；
Vread：读出电压；
Vth：阈值；
WL0～WL31：字线；
YSEL_e：偶数偏压选择晶体管；
YSEL_o：奇数偏压选择晶体管。
具体实施方式
以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示各部分，与实际元件(device)的比例(scale)并不相同。
图3表示本发明的实施例的NAND型快闪存储器100的结构。如图3所示，本实施例的快闪存储器100包括：存储器阵列(memory array)110，形成有排列成矩阵状的多个记忆胞；输入/输出缓冲器(buffer)120，连接于外部输入/输出端子I/O；地址寄存器(addressregister)130，接收来自输入/输出缓冲器120的地址数据(address data)；数据寄存器140，保持输入/输出的数据；控制器(controller)150，生成控制信号C1、C2、C3、C4等，该控制信号C1、C2、C3、C4等是基于来自输入/输出缓冲器120的命令数据(command data)及外部控制信号(未图示的芯片使能(chip enable)或地址锁存使能(address latch enable)等)来控制各部分；字线选择电路160，对来自地址寄存器130的行地址信息Ax进行解码(decode)，并基于解码结果来进行区块(block)的选择及字线的选择等；页面缓冲器/读出电路170，保持通过位线而读出的数据，或者通过位线来保持编程数据等；列选择电路180，对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等；内部电压产生电路190，生成数据的读出、编程及擦除等所需的电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers等)。另外，图3所示的快闪存储器的结构仅为例示，本发明未必限定于此种结构。
存储器阵列110具有沿列方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。在区块的其中一个端部，配置有页面缓冲器/读出电路170。但是，页面缓冲器/读出电路170也可配置在区块的另一个端部或者配置在两侧的端部。
在1个存储器区块中，如图4所示，形成有多个将多个记忆胞串联连接而成的NAND串单元(string unit)NU，在1个存储器区块内，沿行方向排列有n+1个串单元NU。串单元NU包括：串联连接的多个记忆胞MCi(i＝0、1、…、31)；位线侧选择晶体管TD，连接于其中一个端部即记忆胞MC31的漏极侧；以及源极线侧选择晶体管TS，连接于另一个端部即记忆胞MC0的源极侧。位线侧选择晶体管TD的漏极连接于对应的1条位线GBL。而且，第偶数个源极线侧选择晶体管TS的源极连接于共用的偶数源极线SL_e，第奇数个源极线侧选择晶体管TS的源极连接于共用的奇数源极线SL_o。
记忆胞MCi的控制栅极连接于字线WLi，位线侧选择晶体管TD及源极线侧选择晶体管TS的栅极连接于与字线WL平行的选择栅极线SGD、SGS。字线选择电路160在基于行地址信息Ax来选择存储器区块时，通过该存储器区块的选择栅极线SGS、SGD来选择性地驱动选择晶体管TD、TS。
记忆胞具有金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱内；隧道(tunnel)氧化膜，形成在源极/漏极间的沟道(channel)上；浮动栅极(电荷蓄积层)，形成在隧道氧化膜上；以及控制栅极，通过介电质膜而形成在浮动栅极上。当浮动栅极中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，记忆胞为常通(normally on)。当在浮动栅极中蓄积有电子时，即写入有数据“0”时，阈值偏移(shift)为正，记忆胞为常断(normally off)。
连接于串单元NU的位线GBL0、GBL1、…、GBLn通过后述的位线选择电路而连接于页面缓冲器/读出电路170。位线选择电路在读出时或编程时选择偶数位线或奇数位线，并将所选择的偶数位线或奇数位线连接至页面缓冲器/读出电路170。
图5是本实施例的位线选择电路的具体结构例。此处，作为一对位线，例示了偶数位线GBL_e与奇数位线GBL_o。页面缓冲器/读出电路170的读出放大器172是由一对偶数位线GBL_e及奇数位线GBL_o所共有，若连接于1条字线的偶数位线及奇数位线分别构成1个页面，则页面缓冲器/读出电路170包含1页面份的读出电路172与页面缓冲器。
读出放大器172可包含电压探测型的读出电路，该电压探测型的读出电路在读出时，对偶数位线GBL_e或奇数位线GBL_o的电位与基准电位进行比较。在读出放大器172上连接有未图示的锁存(latch)电路，锁存电路保持由读出放大器172所读出的数据或者所编程的数据。锁存电路通过传输晶体管等而连接于输入/输出线。
位线选择电路200具有：偶数选择晶体管SEL_e，串联连接于偶数位线GBL_e；奇数选择晶体管SEL_o，串联连接于奇数位线GBL_o；位线选择晶体管BLS，连接于偶数位线GBL_e及奇数位线GBL_o的共用节点(node)N1与读出放大器172之间；偶数偏压选择晶体管YSEL_e，连接于偶数位线GBL_e与假想电位VIRPWR之间；以及奇数偏压选择晶体管YSEL_o，连接于奇数位线GBL_o与假想电位VIRPWR之间。
偶数选择晶体管SEL_e、奇数选择晶体管SEL_o、偶数偏压选择晶体管YSEL_e、奇数偏压选择晶体管YSEL_o以及位线选择晶体管BLS为N型的MOS晶体管，对于这些选择晶体管的栅极，分别施加有来自控制器150的控制信号，晶体管根据所施加的控制信号，在读出、编程、擦除时选择性地受到驱动。而且，对于假想电位VIRPWR，在控制器150的控制下，从内部电压产生电路190供给与动作状态相应的各种偏压电压。
在快闪存储器中，读出或编程是以页面为单位来进行，擦除是以区块为单位来进行。例如，在页面读出中，当偶数位线GBL_e被选择时，奇数位线GBL_o未被选择，因此，偶数选择晶体管SEL_e、位线选择晶体管BLS导通，奇数选择晶体管SEL_o断开，偶数位线GBL_e电性耦合于读出放大器172。而且，偶数偏压选择晶体管YSEL_e断开，奇数偏压选择晶体管YSEL_o导通，奇数位线GBL_o耦合于从假想电位VIRPWR供给的电压。
另一方面，当奇数位线GBL_o被选择时，偶数位线GBL_e未被选择，因此，奇数选择晶体管SEL_o、位线选择晶体管BLS导通，偶数选择晶体管SEL_e断开，奇数位线GBL_o电性耦合于读出放大器172。而且，偶数偏压选择晶体管YSEL_e导通，奇数偏压选择晶体管YSEL_o断开，偶数位线GBL_e耦合于从假想电位VIRPWR供给的电压。
如上所述，NAND串的串单元NU形成在P阱210内。1个P阱210构成1个区块。第偶数个串单元NU的源极线侧选择晶体管TS连接于共用的偶数源极线SL_e，第奇数个串单元NU的源极线侧选择晶体管TS连接于共用的奇数源极线SL_o。
本实施例还具备ΔV供给部220，该ΔV供给部220对P阱210、偶数源极线SL_e/奇数源极线SL_o及未被选择的位线供给+ΔV作为正的偏压电压。ΔV供给部220构成为：将偶数源极线SL_e/奇数源极线SL_o及未被选择的位线予以短路，并对其供给正的偏压电压。例如，ΔV供给部220包括耦合于P阱210的晶体管M1、耦合于偶数源极线SL_e的晶体管M2、耦合于奇数源极线SL_o的晶体管M3及耦合于假想电位VIRPWR的晶体管M4。在晶体管M1～M4的各栅极上，连接有共用的选择栅极线φ，对于晶体管M1～M4的漏极供给+ΔV。ΔV供给部220如后所述，在进行所选择的记忆胞的负的阈值的读出时，通过选择栅极线φ以固定期间使晶体管M1～M4导通，对P阱210、偶数源极线SL_e/奇数源极线SL_o及假想电位VIRPWR供给ΔV。
表1是表示在快闪存储器的各动作时所施加的偏压电压的一例的表格(table)。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对未被选择的字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vprog(15V～20V)，对未被选择的字线施加中间电位(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，并将与“0”或“1”的数据相应的电位供给至位线GBL。在擦除动作时，对区块内的被选择的字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极的电子抽出至基板，由此以区块为单位来擦除数据。
表1
接下来，对本实施例的快闪存储器的详细读出动作的进行说明。控制器150在收到读出命令时或者在进行擦除校验时等，执行读出动作。本例中，对用于验证记忆胞的负的阈值的读出、例如用于验证是否超过数据“1”的负的阈值分布的下限值Min等的读出进行说明。而且，页面读出动作使用交替地读出偶数位线或奇数位线的方式。
图6表示本实施例的快闪存储器的读出动作时的各部分的波形。时刻T1-T2是被选择的位线的预充电期间。此处，设被选择的位线为偶数位线GBL_e，因此，奇数位线GBL_o为未被选择的位线。在预充电期间内，位线选择电路200的位线选择晶体管BLS导通，偶数选择晶体管SEL_e导通，奇数选择晶体管SEL_o断开，偶数偏压选择晶体管YSEL_e断开，奇数偏压选择晶体管YSEL_o导通。而且，对于选择栅极线SGD，例如施加4.5V，位线侧选择晶体管TD导通，选择栅极线SGS仍保持0V，源极线侧选择晶体管TS断开。读出放大器172供给固定的预充电电压，该预充电电压通过位线选择晶体管BLS而预充电至偶数位线GBL_e。具体而言，在期间Tp内，将电荷预充电至偶数位线GBL_e。另一方面，对于假想电位VIRPWR供给0V，奇数位线GBL_o耦合于接地电平。
在时刻T2，位线选择晶体管BLS断开，对偶数位线GBL_e的预充电结束。而且，在时刻T2，ΔV供给部220通过选择栅极线φ而使晶体管M1～M4导通，对P阱210、偶数源极线SL_e/奇数源极线SL_o及未被选择的位线即奇数位线GBL_o供给+ΔV。该ΔV电压是根据应验证的记忆胞的负的阈值而设定。当对P阱210及偶数源极线SL_e供给ΔV时，源极线侧选择晶体管TS的n型的源极与P阱210处于同电位，不在其中形成顺向偏压。而且，当对P阱210施加ΔV时，偶数位线GBL_e的电位通过与P阱的电容耦合而上升，进而，也通过与被施加有ΔV的邻接的奇数位线GBL_o的电容耦合而升压。其结果，偶数位线GBL_e的电压升压至预充电电压+ΔV左右为止。伴随偶数位线GBL_e的升压，选择栅极线SGD也升压至4.5V+ΔV。
接下来，在时刻T3，对于源极线侧选择晶体管TS的选择栅极线SGS，例如施加4.5V+ΔV，源极线侧选择晶体管TS导通。此时，被选择的记忆胞的各部分的偏压电压如下。漏极电压＝预充电电压+ΔV，源极＝ΔV，背栅极(P阱)＝ΔV，控制栅极＝0V。此种偏压电压与施加有下述电压实质上相同，即，漏极＝预充电电压，源极＝0V，背栅极(P阱)＝0V，控制栅极＝-ΔV。换言之，若被选择的记忆胞的负的阈值小于-ΔV，则被选择的记忆胞导通，若负的阈值大于-ΔV，则被选择的记忆胞为非导通，恰好以-ΔV读出被选择的记忆胞的负的阈值的状态。
若被选择的记忆胞导通，则偶数位线GBL_e的电位放电至偶数源极线SL_e，若被选择的记忆胞不导通，则偶数位线GBL_e的电位不放电而维持其电位。在时刻T4，向偶数源极线SL_e放电的偶数位线GBL_e与未放电的偶数位线GBL_e之间的电位差充分扩大。在此时刻T4，由ΔV供给部220所进行的ΔV的供给停止，晶体管M1～M4断开。其结果，P阱210、偶数源极线SL_e/奇数源极线SL_o、假想电位VIRPWR通过未图示的电路而耦合于0V。在紧跟着时刻T4之后的时刻T5，源极线侧选择晶体管TS断开，偶数位线GBL_e的放电结束。时刻T4-T6规定读出放大器172的可读出期间Ts，时刻T3-T5规定被选择的位线的可放电期间Td。由ΔV供给部220所进行的ΔV的供给至少在使读出放大器的读出(sensing)开始之前恢复到0V。这样，进行偶数位线的记忆胞的负的阈值电压的读出。当偶数位线的读出结束时，接下来通过与所述同样的方法来进行奇数位线的读出。
如此，根据本实施例，无须使用负电压产生电路，而且无须形成三阱结构，便可进行记忆胞的负的阈值电压的读出。由此，能够削减用于负电压产生电路或三阱结构的专用面积，从而能够实现芯片尺寸的小型化、高集成化。而且，如后所述，通过将本实施例的读出方式适用于擦除时的擦除校验，从而能够进行控制，以使数据“1”的阈值分布的下限值Min不会成为固定以上。
另外，ΔV供给部220的ΔV的大小可根据应验证的记忆胞的负的阈值来适当选择。例如，ΔV供给部220可使用由内部电压产生电路190所生成的ΔV。
而且，所述实施例中，采用了将源极线分为偶数源极线SL_e与奇数源极线SL_o的结构，但并不限于此，也可为源极线共同连接于偶数位线GBL_e及奇数位线GBL_o的结构。
图7A、图7B、图7C是表示本实施例的施加有偏压电压时的记忆胞的阈值分布的偏移的曲线图。曲线图A(以◆表示)是进行以往的页面读出(1页面＝2KB)时的阈值分布，此时，不供给ΔV的电压(即，ΔV＝0V)。曲线图B(以■表示)、C(以▲表示)、D(以×表示)如本实施例般，表示对P阱、源极线SL及未被选择的位线分别施加有ΔV＝1.0V、0.5V、1.5V时的阈值分布的测定结果。例如，当施加有ΔV＝0.5V时，阈值分布偏移0.5V。这意味着，视ΔV的电压，记忆胞的栅极电压可变ΔV。图7B表示ΔV＝0.0V、0.5V、1.0V、1.5V时的栅极电压Vg与阈值Vth的分布，可知栅极电压Vg/阈值分布视ΔV的电压而偏移。图7C对以往的读出与本实施例的读出的一例进行比较。在通常的读出中，当想要读出包含-0.5V为止的负的阈值的阈值分布的下限值时，若ΔV＝0.5V以上(例如ΔV＝+1.0V)，则可获取从Vg＝0.5V开始的Vg分布，若下限值为Vg＝0.5V，如果换算成阈值Vth，则可知阈值Vth为-0.5V。
接下来，对本发明的实施例的另一优选例进行说明。本实施例的读出方法是在快闪存储器的擦除校验中实施。图8表示本实施例的快闪存储器中的擦除动作的流程。控制器150在收到擦除命令等时，开始擦除动作(S100)。字线选择电路160选择应擦除的区块(S102)，对所选择的区块的字线施加0V(S104)，且将由内部电压产生电路190所生成的擦除脉冲Ps施加至P阱210(S106)。擦除脉冲Ps的施加例如通过由控制器150所控制的擦除脉冲施加电路(图中省略)来执行。在擦除脉冲Ps的施加后，进行验证擦除格的阈值是否为某值以下的擦除校验(S108)。该擦除校验是在通常的读出动作时的偏压条件下进行，对数据“1”的阈值分布的上限值是否为0V以下进行校验。若擦除格的阈值为某值以下，则判定为合格(S110)，因此擦除脉冲的施加结束。另一方面，若擦除格的阈值为某值以上，则判定为不合格(S110)。当判定为不合格时，生成对前次的擦除脉冲Ps的电压增加了ΔV的擦除脉冲Ps，将该擦除脉冲Ps施加至被选择的区块(S112)。
在步骤S110中，若判定数据“0”的下限值为合格，则接下来进行数据“1”的阈值分布的下限值的校验(S114)。在下限值的校验中，如上所述，对P阱、源极线SL及未被选择的位线施加+ΔV，正如对栅极施加有-ΔV的负电压般，进行记忆胞的负的阈值的读出。若擦除格的阈值为对下限值加以规定的值以上，则判定为不合格(S116)，对判定为不合格的擦除格进行软编程(soft program)(S118)。通过对擦除格的控制栅极施加固定的正脉冲(pulse)，擦除格的阈值略微朝正方向偏移。通过实施此种擦除格的下限值的校验，能够缩窄数据“1”的负的阈值分布幅度。
接下来，对将本实施例适用于记忆胞存储多值数据的快闪存储器的情况进行说明。本实施例的读出方法能够读出记忆胞的负的阈值，因此能够如图9A所示设定多位数据的阈值分布。即，可将数据“11”的阈值、数据“10”的阈值分别设定为负值，将数据“01”的阈值、数据“00”的阈值分别设定为正值。当无法进行记忆胞的负的阈值的读出时，必须如图9B所示，将数据“10”、“01”、“00”的阈值设定为正值，这些阈值分布幅度之间的界限(margin)M变窄，用于设定该界限的编程序列变得繁琐，同时，数据的可靠性也下降。另一方面，若增大数据“00”的上限值，则在校验时对记忆胞的栅极施加的电压变大，有时会向针对记忆胞的浮动栅极注入沟道热电子(channel hot electron)，从而造成阈值发生变动。因此，数据“00”的阈值的上限受到限制。如本实施例般，通过将数据“11”、“10”的阈值设为负值，能够增大数据“01”、“00”的阈值分布幅度的界限M，从而能够提高数据的可靠性。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求书所记载的本发明的主旨的范围内可进行各种变形、变更。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种与非型快闪存储器的读出方法，其特征在于，所述与非型快闪存储器的读出方法是将电压预充电至所选择的位线，并且对被选择的字线施加用于判定记忆胞的阈值的第1电压，且对未被选择的字线施加无论记忆胞的状态如何均使记忆胞导通的第2电压，将经预充电的被选择的位线电性耦合于源极线而使被选择的位线放电后，探测被选择的位线的电压，所述与非型快闪存储器的读出方法包括如下步骤：
在预充电期间内，对所述被选择的字线施加所述第1电压，并对所述未被选择的字线施加所述第2电压，并且导通与非串的存储器阵列的位线侧选择晶体管，并且对所述被选择的位线施加预充电电压；
在所述被选择的位线的预充电后，对所述源极线、形成有所选择的记忆胞的P阱及与被选择的位线邻接的未被选择的位线施加正电压，并且将所述被选择的位线的电压藉由电容耦合而升压；
导通所述与非串的存储器阵列的源极线侧选择晶体管，并对应所选择的记忆胞的状态而开始所述被选择的位线的放电；
在所述被选择的位线的放电开始后停止施加所述正电压；以及
在所述正电压的施加停止后，藉由断开所述源极线侧选择晶体管而使所述被选择的位线的放电终止。
2.根据权利要求1所述的与非型快闪存储器的读出方法，其特征在于，所述正电压是根据应读出的记忆胞的负的阈值而设定。
3.根据权利要求1所述的与非型快闪存储器的读出方法，其特征在于，施加所述正电压的步骤是将所述源极线、所述P阱及所述未被选择的位线予以短路，并对所述源极线、所述P阱及所述未被选择的位线同时施加正电压。
4.根据权利要求1所述的与非型快闪存储器的读出方法，其特征在于，施加所述正电压的步骤是使与所述源极线、所述P阱及所述未被选择的位线分别并联连接的多个晶体管导通，并对所述多个晶体管的其中一个电极施加所述正电压。
5.根据权利要求1所述的与非型快闪存储器的读出方法，其特征在于，当所述被选择的位线为奇数位线时，未被选择的位线为偶数位线，当所述被选择的位线为偶数位线时，未被选择的位线为奇数位线。
6.根据权利要求1所述的与非型快闪存储器的读出方法，其特征在于，所述与非型快闪存储器的读出方法是为了对擦除时的负的阈值分布的下限值进行校验而执行。
7.根据权利要求6所述的与非型快闪存储器的读出方法，其特征在于，所述与非型快闪存储器的读出方法是在对擦除时的负的阈值分布的上限值进行了校验之后执行。
8.一种与非型快闪存储器，其特征在于，所述与非型快闪存储器具有形成有多个与非串的存储器阵列，所述与非型快闪存储器包括：
读出元件，将读出电压预充电至所选择的位线，并且对被选择的字线施加用于判定记忆胞的阈值的第1电压，且对未被选择的字线施加无论记忆胞的状态如何均使记忆胞导通的第2电压，将经预充电的被选择的位线电性耦合至源极线而使被选择的位线放电后，探测被选择的位线的电压；以及
控制元件，控制所述读出元件，
所述控制元件在预充电期间内，对所述被选择的字线施加所述第1电压，并对所述未被选择的字线施加所述第2电压，并且导通所述与非串的存储器阵列的位线侧选择晶体管，并且对所述被选择的位线施加预充电电压，
在所述被选择的位线的预充电后，对所述源极线、形成有所选择的记忆胞的P阱及与被选择的位线邻接的未被选择的位线施加正电压，并且将所述被选择的位线的电压藉由电容耦合而升压，
导通所述与非串的存储器阵列的源极线侧选择晶体管，并对应所选择的记忆胞的状态而开始所述被选择的位线的放电，
在所述被选择的位线的放电开始后停止施加所述正电压，
在所述正电压的施加停止后，藉由断开所述源极线侧选择晶体管而使所述被选择的位线的放电终止。
9.根据权利要求8所述的与非型快闪存储器，其特征在于，所述正电压是根据应读出的记忆胞的负的阈值而设定。
10.根据权利要求8所述的与非型快闪存储器，其特征在于，所述控制元件将所述源极线、所述P阱及所述未被选择的位线予以短路，并对所述源极线、所述P阱及所述未被选择的位线同时施加正电压。
11.根据权利要求8所述的与非型快闪存储器，其特征在于，所述控制元件包含与所述源极线、所述P阱及所述未被选择的位线分别并联连接的多个晶体管，所述控制元件通过与所述多个晶体管的栅极共同连接的选择信号来使所述多个晶体管同时导通，且对所述多个晶体管的其中一个电极施加所述正电压。
12.根据权利要求8所述的与非型快闪存储器，其特征在于，当所述被选择的位线为奇数位线时，未被选择的位线为偶数位线，当所述被选择的位线为偶数位线时，未被选择的位线为奇数位线。
13.根据权利要求8所述的与非型快闪存储器，其特征在于，所述读出元件是在擦除校验时执行。
14.根据权利要求8所述的与非型快闪存储器，其特征在于，记忆胞能够存储多位数据，存储在记忆胞中的至少第一数据的第一阈值及第二数据的第二阈值被设定为负电压。
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