KR20160054549A - 전자 부품 탑재 기판 및 그 제조 방법 - Google Patents

전자 부품 탑재 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20160054549A
KR20160054549A KR1020167009152A KR20167009152A KR20160054549A KR 20160054549 A KR20160054549 A KR 20160054549A KR 1020167009152 A KR1020167009152 A KR 1020167009152A KR 20167009152 A KR20167009152 A KR 20167009152A KR 20160054549 A KR20160054549 A KR 20160054549A
Authority
KR
South Korea
Prior art keywords
copper
plate
electronic component
bonded
plated
Prior art date
Application number
KR1020167009152A
Other languages
English (en)
Other versions
KR102280653B1 (ko
Inventor
나오야 스나치
히데요 오사나이
사토루 구리타
Original Assignee
도와 메탈테크 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도와 메탈테크 가부시키가이샤 filed Critical 도와 메탈테크 가부시키가이샤
Publication of KR20160054549A publication Critical patent/KR20160054549A/ko
Application granted granted Critical
Publication of KR102280653B1 publication Critical patent/KR102280653B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4878—Mechanical treatment, e.g. deforming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27442—Manufacturing methods by blanket deposition of the material of the layer connector in solid form using a powder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29394—Base material with a principal constituent of the material being a liquid not provided for in groups H01L2224/293 - H01L2224/29391
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75315—Elastomer inlay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0307—Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Die Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Inorganic Chemistry (AREA)
  • Chemically Coating (AREA)

Abstract

구리 혹은 {표면에 구리 도금 피막(20)을 형성하는 경우에는}알루미늄 또는 알루미늄 합금을 포함하는 금속판(10)의 한쪽 주면에 전자 부품(14)이 탑재된 전자 부품 탑재 기판의 제조 방법에 있어서, 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}{전자 부품(14)이 접합되는 면}을 거칠게 하여 그 표면 조도를 0.4 ㎛ 이상으로 하는 표면 가공을 행하고, 그 주면{또는 구리 도금 피막(20)의 표면}에 은 페이스트를 도포하고 전자 부품(14)을 배치한 후, 은 페이스트 중의 은을 소결시켜 은 접합층(12)을 형성하고, 이 은 접합층(12)에 의하여 전자 부품(14)을 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}에 접합한다.

Description

전자 부품 탑재 기판 및 그 제조 방법 {ELECTRONIC PART MOUNTING SUBSTRATE AND METHOD FOR PRODUCING SAME}
본 발명은 전자 부품 탑재 기판 및 그 제조 방법에 관한 것이며, 특히 구리판 또는 구리 도금판의 한쪽 면이 세라믹스 기판에 접합된 금속-세라믹스 접합 기판의 금속판의 다른 쪽 면에 반도체 칩 등의 전자 부품이 설치된 전자 부품 탑재 기판 및 그 제조 방법에 관한 것이다.
종래, 전기 자동차, 전철, 공작 기계 등의 대전류를 제어하기 위하여 파워 모듈이 사용되고 있다. 종래의 파워 모듈에서는, 베이스판이라 불리고 있는 금속판 또는 복합재의 한쪽 면에 금속 세라믹스 절연 기판이 고정되고, 이 금속-세라믹스 절연 기판의 금속판 상에 반도체 칩이 납땜에 의하여 고정되어 있다.
최근 들어, 은 미립자를 포함하는 은 페이스트를 접합재로서 사용하여, 구리판 등의 피접합물 간에 접합재를 개재시키고, 피접합물 간에 압력을 가하면서 소정 시간 가열하여, 접합재 중의 은을 소결시켜 피접합물끼리를 접합하는 것이 제안되어 있으며(예를 들어 일본 특허 공개 제2011-80147호 공보 참조), 이러한 은 미립자를 포함하는 은 페이스트로 이루어지는 접합재를 땜납 대신 사용하여, 금속-세라믹스 절연 기판의 금속판 상에 반도체 칩 등의 전자 부품을 고정하는 시도가 이루어지고 있다.
이와 같이 전자 부품을 기판 상에 고정하는 방법으로서, 반도체 소자의 단자와 기판의 전극 사이에 저온에서 소결하는 Ag 나노 입자를 개재시키고, Ag 나노 입자를 소결시켜 반도체 소자의 단자와 기판의 전극을 접합하는 방법이 제안되어 있다(예를 들어 일본 특허 공개 제2007-208082호 공보 참조).
또한 반도체 소자의 Ag 부분과 세라믹스 절연 기판 상의 Cu 회로판을, Ag 나노 입자를 유기계 용매 중에 분산시킨 금속 나노 페이스트를 개재시키고, 가열하여 접합하는 방법이 제안되어 있다(예를 들어 일본 특허 공개 제2006-202586호 공보 참조). 이 방법에서는, Cu 회로판이 반도체 소자의 Ag 부분과 접합하는 Cu 회로판의 표면에 오목부를 형성하여, 대면적의 접합에 유리하게 하고 있다.
일본 특허 공개 제2011-80147호 공보 일본 특허 공개 제2007-208082호 일본 특허 공개 제2006-202586호 공보
그러나 일본 특허 공개 제2011-80147호 공보, 일본 특허 공개 제2007-208082호 공보 및 일본 특허 공개 제2006-202586호 공보의 방법에서는, (전자 부품 탑재용)금속판으로서 구리판 또는 (알루미늄판에 구리 도금을 실시한)구리 도금판을 사용하고, 은 페이스트를 포함하는 접합재에 의하여 금속판 상에 반도체 칩 등의 전자 부품을 접합한 경우, 접합 결함이 적은 상태에서 접합할 수 없어, 접합 후에 히트 사이클을 부여하면 양호한 접합 상태를 유지할 수 없었다.
따라서 본 발명은 상술한 종래의 문제점을 감안하여, 구리판 또는 구리 도금판 상에 전자 부품을 접합 결함이 적은 상태에서 접합하여, 히트 사이클을 부여한 후에도 양호한 접합 상태를 유지할 수 있는, 내열충격성이 우수한 전자 부품 탑재 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 과제를 해결하기 위하여 예의 연구한 결과, 구리판 또는 구리 도금판의 한쪽 면에 전자 부품이 탑재된 전자 부품 탑재 기판의 제조 방법에 있어서, 구리판 또는 구리 도금판의 한쪽 면의 표면 조도를 0.4㎛ 이상으로 하는 표면 가공을 행하고, 그 면에 은 페이스트를 도포하고 전자 부품을 배치한 후, 은 페이스트 중의 은을 소결시켜 은 접합층을 형성하고, 이 은 접합층에 의하여 전자 부품을 구리판 또는 구리 도금판의 한쪽 면에 접합함으로써, 구리판 또는 구리 도금판 상에 전자 부품을 접합 결함이 적은 상태에서 접합하여, 히트 사이클을 부여한 후에도 양호한 접합 상태를 유지할 수 있음을 알아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명에 의한 전자 부품 탑재 기판의 제조 방법은, 구리판 또는 구리 도금판의 한쪽 면에 전자 부품이 탑재된 전자 부품 탑재 기판의 제조 방법에 있어서, 구리판 또는 구리 도금판의 한쪽 면의 표면 조도를 0.4㎛ 이상으로 하는 표면 가공을 행하고, 그 면에 은 페이스트를 도포하고 전자 부품을 배치한 후, 은 페이스트 중의 은을 소결시켜 은 접합층을 형성하고, 이 은 접합층에 의하여 전자 부품을 구리판 또는 구리 도금판의 한쪽 면에 접합하는 것을 특징으로 한다.
이 전자 부품 탑재 기판의 제조 방법에 있어서, 표면 가공이 웨트 블라스트 처리인 것이 바람직하다. 또한 표면 가공을 행한 후, 은 페이스트를 도포하기 전에, 구리판 또는 구리 도금판을 어닐링하는 것이 바람직하고, 이 어닐링에 의하여 구리판 또는 구리 도금판의 비커스 경도 Hv를 40 이하로 하는 것이 바람직하다. 또한 은 페이스트 중의 은의 소결은, 구리판 또는 구리 도금판에 대하여 전자 부품을 가압하면서 가열하는 것이 바람직하다. 또한 전자 부품의 구리판 또는 구리 도금판의 한쪽 면에 접합되는 면이, 금, 은 및 팔라듐으로 이루어지는 군에서 선택되는 적어도 1종의 금속 또는 이들의 합금으로 도금되어 있는 것이 바람직하다. 또한 구리판 또는 구리 도금판의 다른 쪽 면에 세라믹스 기판의 한쪽 면을 접합하는 것이 바람직하고, 세라믹스 기판의 다른 쪽 면에 금속 베이스판을 접합하는 것이 바람직하다.
또한 본 발명에 의한 전자 부품 탑재 기판은, 구리판 또는 구리 도금판의 한쪽 면에 전자 부품이 탑재된 전자 부품 탑재 기판에 있어서, 구리판 또는 구리 도금판의 한쪽 면의 표면 조도가 0.4㎛ 이상이고, 이 구리판 또는 구리 도금판의 한쪽 면에 은 접합층에 의하여 전자 부품이 접합되어 있는 것을 특징으로 한다.
이 전자 부품 탑재 기판에 있어서, 구리판 또는 구리 도금판의 한쪽 면의 표면 조도가 0.5 내지 2.0㎛인 것이 바람직하다. 또한 구리판 또는 구리 도금판의 한쪽 면의 비커스 경도 Hv가 100 이하인 것이 바람직하고, 40 이하인 것이 더 바람직하다. 또한 전자 부품의 구리판 또는 구리 도금판의 한쪽 면에 접합되는 면이, 금, 은 및 팔라듐으로 이루어지는 군에서 선택되는 적어도 1종의 금속 또는 이들의 합금으로 도금되어 있는 것이 바람직하다. 또한 은 접합층이 은의 소결체를 포함하는 것이 바람직하다. 또한 구리판 또는 구리 도금판의 다른 쪽 면에 세라믹스 기판의 한쪽 면이 접합되어 있는 것이 바람직하고, 세라믹스 기판의 다른 쪽 면에 금속 베이스판이 접합되어 있는 것이 바람직하다.
본 발명에 따르면, 구리판 또는 구리 도금판 상에 전자 부품을 접합 결함이 적은 상태에서 접합하여, 히트 사이클을 부여한 후에도 양호한 접합 상태를 유지할 수 있는, 내열충격성이 우수한 전자 부품 탑재 기판 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명에 의한 전자 부품 탑재 기판의 실시 형태의 단면도이다.
도 2는 도 1의 전자 부품 탑재 기판의 사시도이다.
이하, 첨부 도면을 참조하여, 본 발명에 의한 전자 부품 탑재 기판 및 그 제조 방법의 실시 형태에 대하여 상세히 설명한다.
도 1 및 도 2에 도시한 바와 같이, 본 발명에 의한 전자 부품 탑재 기판의 실시 형태에서는, 평면 형상이 대략 직사각형인 (전자 부품 탑재용)금속판(10)의 한쪽 주면에, (은의 소결체를 포함하는)은 접합층(12)에 의하여 전자 부품(14)이 접합되어 있다. 또한 금속판(10)의 다른 쪽 주면에, 평면 형상이 대략 직사각형인 세라믹스 기판(16)의 한쪽 주면을 접합하고, 이 세라믹스 기판(16)의 다른 쪽 주면에, 평면 형상이 대략 직사각형인 방열용 금속판(금속 베이스판)(18)을 접합해도 된다. 또한 금속판(10)의 한쪽 주면에 구리 도금 피막(20)을 형성하고, 그 구리 도금 피막(20) 상에 은 접합층(12)에 의하여 전자 부품(14)을 접합해도 된다.
또한 금속판(10)은, 구리 혹은 {구리 도금 피막(20)을 형성하는 경우에는}알루미늄 또는 알루미늄 합금으로 이루어지며, 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}{전자 부품(14)이 접합되는 면}의 표면 조도가 0.4㎛ 이상, 바람직하게는 0.5 내지 2.0㎛로 되어 있다. 또한 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}{전자 부품(14)이 접합되는 면}의 비커스 경도 Hv가 100 이하인 것이 바람직하고, 40 이하인 것이 더 바람직하다.
또한 전자 부품(14)의 금속판(10)의 한쪽 주면{전자 부품(14)이 접합되는 면}{구리 도금 피막(20)을 형성하는 경우에는 구리 도금 피막(20)의 표면}에 접합되는 면이, 금, 은, 구리 및 팔라듐으로 이루어지는 군에서 선택되는 적어도 1종의 금속 또는 이들의 합금과 같이, 은 접합층(12)에서 접합 가능한 금속으로 덮여 있는 것이 바람직하고, 금, 은 및 팔라듐으로 이루어지는 군에서 선택되는 적어도 1종의 금속 또는 이들의 합금으로 도금되어 있는 것이 바람직하다.
본 발명에 의한 전자 부품 탑재 기판의 제조 방법의 실시 형태에서는, 구리 혹은 {구리 도금 피막(20)을 형성하는 경우에는}알루미늄 또는 알루미늄 합금을 포함하는 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}에 전자 부품(14)이 탑재된 전자 부품 탑재 기판의 제조 방법에 있어서, 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}{전자 부품(14)이 접합되는 면}을 거칠게 하여 그 표면 조도를 0.4㎛ 이상, 바람직하게는 0.5 내지 2.0㎛로 하는 표면 가공을 행하고, 그 주면{또는 구리 도금 피막(20)의 표면}에 은 페이스트를 도포하고 전자 부품(14)을 배치한 후, 은 페이스트 중의 은을 소결시켜 은 접합층(12)을 형성하고, 이 은 접합층(12)에 의하여 전자 부품(14)을 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}에 접합한다.
또한 표면 가공을 행한 후, 은 페이스트를 도포하기 전에, 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}{전자 부품(14)이 접합되는 면}을 가열 처리하여 어닐링하는 것이 바람직하고, 이 어닐링에 의하여 금속판(10){또는 구리 도금 피막(20)}의 비커스 경도 Hv를 (작게 하여)40 이하로(부드럽게) 하는 것이 바람직하다. 이 어닐링 시의 가열 온도는 300 내지 650℃인 것이 바람직하고, 350 내지 450℃인 것이 더 바람직하다. 또한 이 어닐링 시의 가열 시간은 15 내지 90분 간인 것이 바람직하고, 30 내지 60분 간인 것이 더 바람직하다.
또한 은 페이스트 중의 은의 소결은, 금속판(10){또는 구리 도금 피막(20)}에 대하여 전자 부품(14)을 가압하면서 가열함으로써 행하는 것이 바람직하다. 이 소결 시의 가열 온도는 200 내지 400℃인 것이 바람직하고, 220 내지 300℃인 것이 더 바람직하다. 또한 이 소결 시의 가열 시간은 1 내지 10분 간인 것이 바람직하다. 또한 이 소결 시에 가압하는 압력은 10㎫ 이하이면 되고, 2 내지 10㎫인 것이 바람직하며, 3 내지 8㎫인 것이 더 바람직하다.
또한 금속판(10)의 다른 쪽 주면에, 평면 형상이 대략 직사각형인 세라믹스 기판(16)의 한쪽 주면을 접합하고, 이 세라믹스 기판(16)의 다른 쪽 주면에, 평면 형상이 대략 직사각형인 방열용 금속판(금속 베이스판)(18)을 접합해도 된다. 이 경우, 이 금속판(10)과 세라믹스 기판(16) 사이 및 세라믹스 기판(16)과 금속 베이스판(18) 사이의 접합 후에, 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}{전자 부품(14)이 접합되는 면}의 표면 가공을 행하고, 그 주면{또는 구리 도금 피막(20)의 표면}에 은 페이스트를 도포하고 전자 부품(14)을 배치한 후, 은 페이스트 중의 은을 소결시켜 은 접합층(12)을 형성하고, 이 은 접합층(12)에 의하여 전자 부품(14)을 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}에 접합하면 된다.
또한 금속판(10)이 구리판으로 이루어지는 경우에는, 금속판(10)과 세라믹스 기판(16) 사이 및 세라믹스 기판(16)과 금속 베이스판(18) 사이를 직접 접합해도 되고, 납재를 개재하여 접합해도 된다. 이 경우, 금속판(10)과 세라믹스 기판(16) 사이(및 세라믹스 기판(16)과 금속 베이스판(18) 사이)의 접합 전에, 금속판(10)의 한쪽 주면{또는 구리 도금 피막(20)의 표면}의 표면 가공을 행해도 된다. 이 경우, 표면 가공 후에 가열 처리에 의한 어닐링을 하지 않더라도, 접합 시에 금속판(10){또는 구리 도금 피막(20)}이 가열됨으로써, 금속판(10){또는 구리 도금 피막(20)}의 비커스 경도 Hv를 (작게 하여)40 이하로(부드럽게) 할 수 있다.
또한 금속판(10)이 알루미늄 또는 알루미늄 합금으로 이루어지는 경우에는, 금속판(10)과 세라믹스 기판(16) 사이 및 세라믹스 기판(16)과 금속 베이스판(18) 사이의 접합에서는, (도시되지 않은)주형 내에 세라믹스 기판(16)을 배치한 후, 세라믹스 기판(16)의 양 주면에 접촉하도록 알루미늄 또는 알루미늄 합금의 용탕을 주탕한 후에 용탕을 냉각하여 고화시킴으로써, 세라믹스 기판(16)의 각각의 주면에 금속판(10) 및 금속 베이스판(18)을 형성하여 직접 접합시키는 것이 바람직하다.
또한 표면 가공은, (액체 중에 미립자를 포함하는 연마재 슬러리를 금속판의 표면에 분사하는 웨트 블라스트 처리 등의)블라스트 처리나, (지립으로서 랩제를 개재하여 랩반 상에 금속판을 배치하고, 금속판에 압력을 가하여 슬라이딩시켜 연마하는)랩 가공에 의하여 행하는 것이 바람직하다.
또한 은 페이스트로서, 400℃ 이하의 온도에서 소결 가능한 은 미립자를 포함하는 페이스트를 사용할 수 있으며, 소르브산 등의 탄소수 8 이하(바람직하게는 6 내지 8)의 유기 화합물로 피복된 평균 1차 입경 1 내지 200㎚의 은 미립자가 분산매(바람직하게는 극성 용매)에 분산된 접합재(예를 들어 DOWA 일렉트로닉스 가부시키가이샤 제조의 PA-HT-1503M-C)를 사용하는 것이 바람직하다. 이러한 은 미립자가 분산된 분산매에 평균 1차 입경(D50 직경)이 0.5 내지 3.0㎛인 (구상)은 입자가 더 분산된 접합재(예를 들어 DOWA 일렉트로닉스 가부시키가이샤 제조의 PA-HT-1001L)를 사용해도 된다.
본 발명에 의한 전자 부품 탑재 기판의 제조 방법 실시 형태에서는, 은 페이스트 중의 은의 소결 시에 5 내지 7㎫ 정도의 낮은 압력으로 가압하면서 250 내지 260℃ 정도의 저온에서 가열한 경우에도, 금속판(구리판 또는 구리 도금판) 상에 (접합부에 공극 등의 접합 결함이 거의 없이)충분한 접합 강도로 전자 부품을 접합할 수 있다.
또한 본 명세서 중에 있어서 「표면 조도」란, JIS B0601(2001년)에 기초하여 산출한 산술 평균 조도 Ra를 말한다. 또한 「은 입자의 평균 1차 입경(D50 직경)」이란, 레이저 회절법에 의하여 측정한 은 입자의 50％ 입경(D50 직경)(누적 50질량％ 입경)을 말하며, 「은 미립자의 평균 1차 입경」이란, 투과형 전자 현미경 사진(TEM상)에 의한 은 미립자의 1차 입경의 평균값을 말한다.
이하, 본 발명에 의한 전자 부품 탑재 기판 및 그 제조 방법의 실시예에 대하여 상세히 설명한다.
실시예 1
먼저, 48㎜×57㎜×0.25㎜의 무산소 구리를 포함하는 (전자 부품 탑재용)금속판과 (방열용)금속 베이스판을 준비하였다.
다음으로, 활성 금속으로서 Ti를 함유하는 Ag-Cu계 납재를 개재하여, (전자 부품 탑재용)금속판의 한쪽 면을, 49㎜×58㎜×0.64㎜의, AlN을 포함하는 세라믹스 기판의 한쪽 주면에 접합함과 함께, (방열용)금속 베이스판을 그 세라믹스 기판의 다른 쪽 면에 접합하여, 금속-세라믹스 접합 기판을 제작하였다.
다음으로, 웨트 블라스트 장치(마코호 가부시키가이샤 제조의 형식 번호 NFR-737)에 의하여, 금속-세라믹스 접합 기판의 (전자 부품 탑재용)금속판의 다른 쪽 면의 표면 처리를 행하였다. 또한 웨트 블라스트 장치의 처리 조건으로서, 에어압 0.20㎫, 처리 속도 0.3m/분, 투사 거리 20㎜, 투사 각도 90°로 하고, 수중에 지립으로서 평균 입경 40㎛의 알루미나 #320을 15체적％ 포함하는 연마재 슬러리를 사용하였다. 이 웨트 블라스트 처리 후의 (전자 부품 탑재용)금속판에 대하여, 초심도 표면 형상 측정 현미경(가부시키가이샤 키엔스 제조의 VK-8500)의 선 조도 측정 기능을 사용하여, 금속판의 표면의 임의의 100㎛×100㎛의 정사각형의 영역의 1변에 평행인, 길이 100㎛의 임의의 직선을 따른 선 조도를 측정한 결과로부터, JIS B0601(2001년)에 기초하여 표면 조도(산술 평균 조도 Ra)를 산출한 바, 0.81㎛였다. 또한 이 금속판의 다른 쪽 면의 비커스 경도 Hv를 미소 경도 시험기(헬무트 피셔사 제조의 피셔 스코프 HM2000)에 의하여 300mN/10s의 조건에서 측정한 바, 97.8이었다.
다음으로, 은 미립자와 은 입자가 분산매에 분산된 은 페이스트로서, 소르브산으로 피복된 평균 1차 입경 100㎚의 은 미립자(은 나노 입자)의 응집체의 건조 분말과, 평균 1차 입경(D50 직경) 1.0㎛의 구상 은 입자의 분말(DOWA 일렉트로닉스 가부시키가이샤 제조의 2-1C 구상 은 분말)을, 분산제와 함께 분산매에 혼합한 은 페이스트(DOWA 일렉트로닉스 가부시키가이샤 제조의 PA-HT-1001L)를 준비하였다. 이 은 페이스트를, 상기 금속-세라믹스 접합 기판의 (전자 부품 탑재용)금속판의 (표면 처리한)표면의 전자 부품 탑재 부분에 도포하고, 그 위에 전자 부품으로서, 저면(이면)이 금 도금된 (13㎜×13㎜의 크기의)Si 칩을 배치하고, 대기 중에 있어서 100℃에서 10분 간 예비 가열한 후, Si 고무 시트를 개재하여 7㎫로 가압하면서 260℃에서 2분 간 가열하여, (전자 부품 탑재용)금속판에 Si 칩을 접합하였다.
이와 같이 하여 제작한 전자 부품 탑재 기판에 대하여, (전자 부품 탑재용)금속판과 Si 칩의 접합부를 초음파 탐상 장치(SAT)(히타치 겐키 파인테크 가부시키가이샤 제조의 FineSAT FS100Ⅱ)에 의하여 관찰한 바, 접합부의 박리는 없었으며 보이드 등의 접합 결함이 없이 양호하게 접합되어 있었다.
또한 제작한 전자 부품 탑재 기판을 -40℃에서 15분 간 유지한 후에 실온에서 1분 간 유지하고, 그 후, 175℃에서 15분 간 유지한 후에 실온에서 1분 간 유지하는 히트 사이클의 100사이클 후와 300사이클 후의 접합 상태를 확인한 바, 100사이클 후의 전자 부품 탑재 기판에서는, (전자 부품 탑재용)금속판과 Si 칩이 양호하게 접합되어 있었지만, 300사이클 후의 전자 부품 탑재 기판에서는, (약간 보이드 등의 접합 결함에 의한 불량 상태가 보였지만)거의 양호하게 접합되어 있었다.
실시예 2
(전자 부품 탑재용)금속판의 표면 처리를 행한 금속-세라믹스 접합 기판을, 환원 가스 분위기로서 수소 가스 중에 있어서 370℃에서 30분 간 가열하여 어닐링한 것 이외에는, 실시예 1과 마찬가지의 방법에 의하여 전자 부품 탑재 기판을 제작하였다. 또한 어닐링 후의 (전자 부품 탑재용)금속판의 (표면 처리한)표면의 표면 조도(산술 평균 조도 Ra)는 0.77㎛이고, 그 (전자 부품 탑재용)금속판의 (표면 처리한)표면의 비커스 경도 Hv는 36.1이었다.
이와 같이 하여 제작한 전자 부품 탑재 기판에 대하여, 실시예 1과 마찬가지의 방법에 의하여 (전자 부품 탑재용)금속판과 Si 칩의 접합부를 관찰한 바, 접합부의 박리는 없었으며 양호하게 접합되어 있었다.
또한 제작한 전자 부품 탑재 기판에 대하여, 실시예 1과 마찬가지의 히트 사이클 후의 접합 상태를 확인한 바, 100사이클 후와 300사이클 후 모두 (전자 부품 탑재용)금속판과 Si 칩이 양호하게 접합되어 있었다.
비교예 1
웨트 블라스트 처리를 행하지 않은 것 이외에는, 실시예 1과 마찬가지의 방법에 의하여 전자 부품 탑재 기판을 제작하였다. 또한 (전자 부품 탑재용)금속판의 (표면 처리한)표면의 표면 조도(산술 평균 조도 Ra)는 0.09㎛이고, (전자 부품 탑재용)금속판의 비커스 경도 Hv는 35.4였다.
이와 같이 하여 제작한 전자 부품 탑재 기판에 대하여, 실시예 1과 마찬가지의 방법에 의하여 (전자 부품 탑재용)금속판과 Si 칩의 접합부를 관찰한 바, (약간 불량 상태가 보였지만)거의 양호하게 접합되어 있었다.
또한 제작한 전자 부품 탑재 기판에 대하여, 실시예 1과 마찬가지의 히트 사이클 후의 접합 상태를 확인한 바, 100사이클 후의 전자 부품 탑재 기판에서는, (약간 불량 상태가 보였지만)거의 양호하게 접합되어 있었거나, 일부 불량 상태가 있었지만 접합부의 박리에까지는 이르고 있지 않았으며, 300사이클 후의 전자 부품 탑재 기판에서는, 일부 불량 상태가 있었지만 접합부의 박리에까지는 이르지 않았다.
실시예 3
주형 내에 78㎜×95㎜×0.64㎜의 크기의, AlN을 포함하는 세라믹스 기판을 배치하고, 이 세라믹스 기판의 양 주면에 접촉하도록 99.9질량％의 알루미늄 용탕을 주탕한 후에 용탕을 냉각하여 고화시킴으로써, 세라믹스 기판의 각각의 주면에 68㎜×85㎜×0.2㎜의 크기의 (전자 부품 탑재용)금속판과 68㎜×85㎜×0.2㎜의 크기의 (방열용)금속 베이스판을 형성하여, 각각 세라믹스 기판의 주면에 직접 접합시켰다.
다음으로, 실시예 1과 마찬가지의 웨트 블라스트 장치에 의하여 (전자 부품 탑재용)금속판의 표면 처리를 행하였다. 또한 웨트 블라스트 장치의 처리 조건으로서, 에어압 0.20㎫, 처리 속도 0.3m/분, 투사 거리 30㎜, 투사 각도 90°로 하고, 수중에 지립으로서 평균 입경 40㎛의 알루미나 #320을 15체적％ 포함하는 연마재 슬러리를 사용하였다. 이 웨트 블라스트 처리 후의 (전자 부품 탑재용)금속판에 대하여, 실시예 1과 마찬가지의 방법에 의하여 표면 조도(산술 평균 조도 Ra)를 산출한 바, 1.6㎛였다. 또한 이 금속판의 비커스 경도 Hv는 29.1이었다.
다음으로, 표면 처리 후의 (전자 부품 탑재용)금속판의 표면 탈지 및 화학 연마를 행하고, 이 탈지 및 화학 연마 후의 (전자 부품 탑재용)금속판을, 25℃의 아연 치환액(오쿠노 세이야쿠 고교 가부시키가이샤 제조의 서브스타 ZN-111)에 30초 간 침지시켜 아연 치환을 행하고, 수세하고, 질산에 실온에서 30초 간 침지시켜 산 세정하고, 수세하고, 상기와 같은 아연 치환액에 30초 간 침지시켜 2회째의 아연 치환을 행한 후, 수세함으로써, (전자 부품 탑재용)금속판의 더블 징케이트 처리(2회 아연 치환)를 행하였다.
다음으로, 더블 징케이트 처리 후의 (전자 부품 탑재용)금속판을 무전해 니켈 도금액(오쿠노 세이야쿠 고교 가부시키가이샤 제조의 톱 니코론 TOM-LF)에 침지시킴으로써, (전자 부품 탑재용)금속판 상에 두께 4 내지 5㎛의 Ni 도금층을 형성하였다.
다음으로, Ni 도금층을 형성한 (전자 부품 탑재용)금속판을 무전해 구리 도금액(오쿠노 세이야쿠 고교 가부시키가이샤 제조의 AIS-애드 코퍼 CT)에 침지시킴으로써, (전자 부품 탑재용)금속판 상의 Ni 도금층 상에 두께 0.4 내지 0.5㎛의 Cu 도금층을 형성하였다.
또한 Cu 도금층을 형성한 후의 (전자 부품 탑재용)금속판 상의 Cu 도금층의 표면 표면 조도(산술 평균 조도 Ra)는 1.6㎛이고, 비커스 경도 Hv는 29.1이었다.
다음으로, 접합 시의 압력을 5㎫로 한 것 이외에는, 실시예 1과 마찬가지의 방법에 의하여 (전자 부품 탑재용)금속판 상의 Cu 도금층에 Si 칩을 접합하였다.
이와 같이 하여 제작한 전자 부품 탑재 기판에 대하여, 실시예 1과 마찬가지의 방법에 의하여 (전자 부품 탑재용)금속판 상의 Cu 도금층과 Si 칩의 접합부를 관찰한 바, 접합부의 박리는 없었으며 양호하게 접합되어 있었다.
또한 제작한 전자 부품 탑재 기판을 -40℃에서 15분 간 유지한 후에 실온에서 1분 간 유지하고, 그 후, 250℃에서 5분 간 유지한 후에 실온에서 1분 간 유지하는 히트 사이클의 100사이클 후, 300사이클 후 및 1000사이클 후의 접합 상태를 확인한 바, 100사이클 후, 300사이클 후 및 1000사이클 후 모두 (전자 부품 탑재용)금속판 상의 Cu 도금층과 Si 칩이 양호하게 접합되어 있었다.
비교예 2
표면 처리로서 웨트 블라스트 처리 대신 퍼프 연마를 행한 것 이외에는, 실시예 3과 마찬가지의 방법에 의하여 전자 부품 탑재 기판을 제작하였다. 또한 (전자 부품 탑재용)금속판 상의 Cu 도금층의 (표면 처리한)표면의 표면 조도(산술 평균 조도 Ra)는 0.15㎛이고, (전자 부품 탑재용)금속판의 비커스 경도 Hv는 29.1이었다.
이와 같이 하여 제작한 전자 부품 탑재 기판에 대하여, 실시예 3과 마찬가지의 방법에 의하여 (전자 부품 탑재용)금속판과 Si 칩의 접합부를 관찰한 바, 접합부의 박리는 없었으며 양호하게 접합되어 있었다.
또한 제작한 전자 부품 탑재 기판에 대하여, 실시예 1과 마찬가지의 히트 사이클 후의 접합 상태를 확인한 바, 100사이클 후의 전자 부품 탑재 기판에서는, (전자 부품 탑재용)금속판과 Si 칩이 양호하게 접합되었고, 300사이클 후의 전자 부품 탑재 기판에서는, (약간 불량 상태가 보였지만)거의 양호하게 접합되어 있었거나, 일부 불량 상태가 있었지만 접합부의 박리에까지는 이르고 있지 않았으며, 1000사이클 후의 전자 부품 탑재 기판에서는, 일부 불량 상태가 있었지만 접합부의 박리에까지는 이르지 않았다.
실시예 4
주형 내에 34㎜×31㎜×0.6㎜의 크기의, AlN을 포함하는 세라믹스 기판을 배치하고, 이 세라믹스 기판의 각각의 주면에 30㎜×27㎜×0.4㎜의 크기의 (전자 부품 탑재용)금속판과 30㎜×27㎜×0.4㎜의 크기의 (방열용)금속 베이스판을 형성한 것 이외에는, 실시예 3과 마찬가지의 방법에 의하여 세라믹스 기판의 각각의 주면에 금속판을 직접 접합시켜 금속-세라믹스 접합 기판을 제작한 후, 금속판의 표면 처리 및 더블 징케이트 처리를 행하여, Ni 도금층 및 Cu 도금층을 형성하였다. 또한 Cu 도금층을 형성한 후의 (전자 부품 탑재용)금속판 상의 Cu 도금층의 표면 표면 조도(산술 평균 조도 Ra)는 1.5㎛이고, 비커스 경도 Hv는 29.0이었다.
다음으로, 제작한 금속-세라믹스 접합 기판의 (전자 부품 탑재용)금속판 상의 Cu 도금층의 표면 전자 부품 탑재 부분에, 실시예 1과 마찬가지의 은 페이스트를 도포하고, 그 위에 전자 부품으로서, Si 칩{저면(이면)에 하지층으로서, 두께 1㎛의 Ti 도금층과 (그 위의)두께 3㎛의 Ni 도금층이 형성됨과 함께, 이들 하지층이 금 도금된 (7㎜×7㎜의 크기의)Si 칩}을 배치하고, 질소 분위기 중에 있어서 승온 속도 1℃/s로 승온시킨 후, 6㎫로 가압하면서 250℃에서 5분 간 가열하여, (전자 부품 탑재용)금속판 상의 Cu 도금층에 Si 칩을 접합하였다.
이와 같이 하여 제작한 전자 부품 탑재 기판에 대하여, (전자 부품 탑재용)금속판 상의 Cu 도금층과 Si 칩의 접합부를 초음파 탐상 장치(SAT)(히타치 겐키 파인테크 가부시키가이샤 제조의 FineSAT FS100Ⅱ)에 의하여 관찰한 바, 접합부의 박리는 없었으며 양호하게 접합되어 있었다. 또한 (전자 부품 탑재용)금속판과 Si 칩의 접합부의 전단 강도를 전단 강도 측정기(라이지사 제조의 DAGE200)에 의하여 측정한 바, 40㎫ 이상이었으며, 양호하게 접합되어 있었다.
또한 제작한 전자 부품 탑재 기판에 대하여, 실시예 3과 마찬가지의 히트 사이클의 100사이클 후와 500사이클 후와 1000사이클 후의 접합 상태를 SAM에 의하여 관찰한 바, 100사이클 후와 500사이클 후와 1000사이클 후 모두 (전자 부품 탑재용)금속판 상의 Cu 도금층과 Si 칩이 양호하게 접합되어 있었다. 또한 실시예 3과 마찬가지의 히트 사이클의 100사이클 후와 500사이클 후와 1000사이클 후의 (전자 부품 탑재용)금속판 상의 Cu 도금층과 Si 칩의 접합부의 전단 강도를 측정한 바, 100사이클 후와 500사이클 후의 전단 강도는 40㎫ 이상, 1000사이클 후의 전단 강도는 29㎫이었으며, 양호하게 접합되어 있었다.

Claims (16)

  1. 구리판 또는 구리 도금판의 한쪽 면에 전자 부품이 탑재된 전자 부품 탑재 기판의 제조 방법에 있어서, 구리판 또는 구리 도금판의 한쪽 면의 표면 조도를 0.4㎛ 이상으로 하는 표면 가공을 행하고, 그 면에 은 페이스트를 도포하고 전자 부품을 배치한 후, 은 페이스트 중의 은을 소결시켜 은 접합층을 형성하고, 이 은 접합층에 의하여 전자 부품을 구리판 또는 구리 도금판의 한쪽 면에 접합하는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 표면 가공이 웨트 블라스트 처리인 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 표면 가공을 행한 후, 상기 은 페이스트를 도포하기 전에, 상기 구리판 또는 구리 도금판을 어닐링하는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 어닐링에 의하여 상기 구리판 또는 구리 도금판의 비커스 경도 Hv를 40 이하로 하는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 소결이, 상기 구리판 또는 구리 도금판에 대하여 상기 전자 부품을 가압하면서 가열함으로써 행해지는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 전자 부품의 상기 구리판 또는 구리 도금판의 한쪽 면에 접합되는 면이, 금, 은 및 팔라듐으로 이루어지는 군에서 선택되는 적어도 1종의 금속 또는 이들의 합금으로 도금되어 있는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 구리판 또는 구리 도금판의 다른 쪽 면에 세라믹스 기판의 한쪽 면을 접합하는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 세라믹스 기판의 다른 쪽 면에 금속 베이스판을 접합하는 것을 특징으로 하는, 전자 부품 탑재 기판의 제조 방법.
  9. 구리판 또는 구리 도금판의 한쪽 면에 전자 부품이 탑재된 전자 부품 탑재 기판에 있어서, 구리판 또는 구리 도금판의 한쪽 면의 표면 조도가 0.4㎛ 이상이고, 이 구리판 또는 구리 도금판의 한쪽 면에 은 접합층에 의하여 전자 부품이 접합되어 있는 것을 특징으로 하는, 전자 부품 탑재 기판.
  10. 제9항에 있어서,
    상기 구리판 또는 구리 도금판의 한쪽 면의 표면 조도가 0.5 내지 2.0㎛인 것을 특징으로 하는, 전자 부품 탑재 기판.
  11. 제9항 또는 제10항에 있어서,
    상기 구리판 또는 구리 도금판의 한쪽 면의 비커스 경도 Hv가 100 이하인 것을 특징으로 하는, 전자 부품 탑재 기판.
  12. 제9항 또는 제10항에 있어서,
    상기 구리판 또는 구리 도금판의 한쪽 면의 비커스 경도 Hv가 40 이하인 것을 특징으로 하는, 전자 부품 탑재 기판.
  13. 제9항에 있어서,
    상기 전자 부품의 상기 구리판 또는 구리 도금판의 한쪽 면에 접합되는 면이, 금, 은 및 팔라듐으로 이루어지는 군에서 선택되는 적어도 1종의 금속 또는 이들의 합금으로 도금되어 있는 것을 특징으로 하는, 전자 부품 탑재 기판.
  14. 제9항에 있어서,
    상기 은 접합층이 은의 소결체를 포함하는 것을 특징으로 하는, 전자 부품 탑재 기판.
  15. 제9항에 있어서,
    상기 구리판 또는 구리 도금판의 다른 쪽 면에 세라믹스 기판의 한쪽 면이 접합되어 있는 것을 특징으로 하는, 전자 부품 탑재 기판.
  16. 제15항에 있어서,
    상기 세라믹스 기판의 다른 쪽 면에 금속 베이스판이 접합되어 있는 것을 특징으로 하는, 전자 부품 탑재 기판.
KR1020167009152A 2013-09-09 2014-09-02 전자 부품 탑재 기판 및 그 제조 방법 KR102280653B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013185997A JP6262968B2 (ja) 2013-09-09 2013-09-09 電子部品搭載基板およびその製造方法
JPJP-P-2013-185997 2013-09-09
PCT/JP2014/073599 WO2015034078A1 (ja) 2013-09-09 2014-09-02 電子部品搭載基板およびその製造方法

Publications (2)

Publication Number Publication Date
KR20160054549A true KR20160054549A (ko) 2016-05-16
KR102280653B1 KR102280653B1 (ko) 2021-07-21

Family

ID=52628536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167009152A KR102280653B1 (ko) 2013-09-09 2014-09-02 전자 부품 탑재 기판 및 그 제조 방법

Country Status (7)

Country Link
US (1) US9831157B2 (ko)
EP (1) EP3048640B1 (ko)
JP (1) JP6262968B2 (ko)
KR (1) KR102280653B1 (ko)
CN (1) CN105531805B (ko)
HU (1) HUE053497T2 (ko)
WO (1) WO2015034078A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3236495B1 (en) * 2014-12-16 2019-09-11 Kyocera Corporation Circuit substrate and electronic device
DE102015102759A1 (de) * 2015-02-26 2016-09-01 Heraeus Deutschland GmbH & Co. KG Leistungselektronik-Modul und Verfahren zur Herstellung eines Leistungselektronik-Moduls
JP6782561B2 (ja) * 2015-07-16 2020-11-11 Ｊｘ金属株式会社 キャリア付銅箔、積層体、積層体の製造方法、プリント配線板の製造方法及び電子機器の製造方法
JP6200042B2 (ja) 2015-08-06 2017-09-20 Ｊｘ金属株式会社 キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法
US10763184B2 (en) 2016-04-26 2020-09-01 Kyocera Corporation Power module substrate, power module, and method for manufacturing power module substrate
JP6753721B2 (ja) * 2016-07-29 2020-09-09 Ｄｏｗａメタルテック株式会社 金属−セラミックス回路基板およびその製造方法
CN110476244B (zh) 2017-03-31 2023-11-03 罗姆股份有限公司 功率模块及其制造方法
WO2018207856A1 (ja) * 2017-05-10 2018-11-15 ローム株式会社 パワー半導体装置およびその製造方法
EP3637964A4 (en) * 2017-06-09 2020-06-24 Denka Company Limited CERAMIC CIRCUIT SUBSTRATE
JP7207904B2 (ja) * 2017-08-25 2023-01-18 京セラ株式会社 パワーモジュール用基板およびパワーモジュール
EP3770950A4 (en) * 2018-03-23 2022-02-16 Mitsubishi Materials Corporation METHOD FOR MANUFACTURING MODULE MOUNTED ON ELECTRONIC COMPONENT
US11070190B2 (en) 2018-03-27 2021-07-20 Statek Corporation Silver-bonded quartz crystal
JP6991950B2 (ja) * 2018-09-26 2022-01-13 日立Astemo株式会社 パワーモジュール
CN110582166B (zh) * 2019-09-04 2021-09-14 广州陶积电电子科技有限公司 一种dbc与dpc结合的陶瓷板加工方法及陶瓷基板
EP3792962A1 (en) * 2019-09-12 2021-03-17 Infineon Technologies AG Method for monitoring a process of forming a sinterable connection layer by photometric measurements

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01135057A (ja) * 1987-11-20 1989-05-26 Kobe Steel Ltd リードフレーム材料の製造方法
JPH06296920A (ja) * 1993-04-15 1994-10-25 Matsushita Electric Works Ltd 立体表面への膜形成方法
JPH08509844A (ja) * 1993-05-07 1996-10-15 シーメンス アクチエンゲゼルシャフト 緩衝層を有する電力半導体素子
JP2004022852A (ja) * 2002-06-18 2004-01-22 Cmk Corp 微細回路の形成方法
JP2006179537A (ja) * 2004-12-21 2006-07-06 Nikko Kinzoku Kk 高周波回路用粗化処理圧延銅箔及びその製造方法
JP2006202586A (ja) 2005-01-20 2006-08-03 Nissan Motor Co Ltd 接合方法及び接合構造
WO2007061112A1 (ja) * 2005-11-28 2007-05-31 Dai Nippon Printing Co., Ltd. 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
JP2007208082A (ja) 2006-02-02 2007-08-16 Fujitsu Ltd 半導体装置の製造方法
US20090243089A1 (en) * 2008-03-31 2009-10-01 Infineon Technologies Ag Module including a rough solder joint
JP2011080147A (ja) 2009-09-11 2011-04-21 Dowa Electronics Materials Co Ltd 接合材およびそれを用いた接合方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08158027A (ja) * 1994-12-05 1996-06-18 Nippon Foil Mfg Co Ltd 圧延銅箔の焼鈍方法
KR100371974B1 (ko) * 1997-05-26 2003-02-17 스미토모덴키고교가부시키가이샤 구리회로접합기판 및 그 제조방법
AU6207100A (en) * 1999-07-09 2001-01-30 Shipley Company, L.L.C. Method of forming a thin metal layer on an insulating substrate
KR20030060894A (ko) * 2000-09-19 2003-07-16 나노피어스 테크놀러지스, 인코포레이티드 무선 주파수 인식 장치의 소자와 안테나 어셈블리 방법
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
DE102006037198A1 (de) * 2006-08-09 2008-02-14 Waag, Andreas, Dr. Verbindungsschicht mit anisotroper Leitfähigkeit
US7754533B2 (en) * 2008-08-28 2010-07-13 Infineon Technologies Ag Method of manufacturing a semiconductor device
JP2011073194A (ja) * 2009-09-29 2011-04-14 Dowa Metaltech Kk 金属−セラミックス接合基板およびその製造方法
US8885326B2 (en) * 2011-04-26 2014-11-11 Rohm Co., Ltd. Solid electrolytic capacitor and method for manufacturing the same
JP6099453B2 (ja) * 2012-11-28 2017-03-22 Ｄｏｗａメタルテック株式会社 電子部品搭載基板およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01135057A (ja) * 1987-11-20 1989-05-26 Kobe Steel Ltd リードフレーム材料の製造方法
JPH06296920A (ja) * 1993-04-15 1994-10-25 Matsushita Electric Works Ltd 立体表面への膜形成方法
JPH08509844A (ja) * 1993-05-07 1996-10-15 シーメンス アクチエンゲゼルシャフト 緩衝層を有する電力半導体素子
JP2004022852A (ja) * 2002-06-18 2004-01-22 Cmk Corp 微細回路の形成方法
JP2006179537A (ja) * 2004-12-21 2006-07-06 Nikko Kinzoku Kk 高周波回路用粗化処理圧延銅箔及びその製造方法
JP2006202586A (ja) 2005-01-20 2006-08-03 Nissan Motor Co Ltd 接合方法及び接合構造
WO2007061112A1 (ja) * 2005-11-28 2007-05-31 Dai Nippon Printing Co., Ltd. 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
JP2007208082A (ja) 2006-02-02 2007-08-16 Fujitsu Ltd 半導体装置の製造方法
US20090243089A1 (en) * 2008-03-31 2009-10-01 Infineon Technologies Ag Module including a rough solder joint
JP2011080147A (ja) 2009-09-11 2011-04-21 Dowa Electronics Materials Co Ltd 接合材およびそれを用いた接合方法

Also Published As

Publication number Publication date
EP3048640A1 (en) 2016-07-27
EP3048640B1 (en) 2020-12-23
HUE053497T2 (hu) 2021-06-28
EP3048640A4 (en) 2017-07-19
JP2015053414A (ja) 2015-03-19
KR102280653B1 (ko) 2021-07-21
WO2015034078A1 (ja) 2015-03-12
CN105531805A (zh) 2016-04-27
JP6262968B2 (ja) 2018-01-17
CN105531805B (zh) 2018-06-22
US20160211195A1 (en) 2016-07-21
US9831157B2 (en) 2017-11-28

Similar Documents

Publication Publication Date Title
KR20160054549A (ko) 전자 부품 탑재 기판 및 그 제조 방법
JP6099453B2 (ja) 電子部品搭載基板およびその製造方法
JP6502950B2 (ja) 放熱部材、及び放熱部材の製造方法
US11390054B2 (en) Composite and multilayered silver films for joining electrical and mechanical components
EP2744310A1 (en) Wiring substrate and method for manufacturing same and semiconductor device
KR20110033117A (ko) 파워 모듈용 기판, 파워 모듈, 및 파워 모듈용 기판의 제조 방법
WO2015068853A1 (ja) 金属ナノ粒子を用いた金属接合構造及び金属接合方法並びに金属接合材料
JP2014090144A (ja) セラミック回路基板および製造方法
JP6108987B2 (ja) 接続構造体
EP3093882B1 (en) Electronic circuit device
TW201742215A (zh) 半導體裝置
TW201934766A (zh) 包覆材及其製造方法
KR101887290B1 (ko) 접합 구조 및 전자부재 접합 구조체
TWI651814B (zh) 附有Ａｇ基材層之功率模組用基板及功率模組
JP2013191640A (ja) パワーモジュール用基板及びその製造方法
JP2024041251A (ja) 電子部品接合方法
JP7141864B2 (ja) 電子部品搭載基板およびその製造方法
TW202243883A (zh) 附有預成形層之接合用薄片、接合體之製造方法及附有預成形層之被接合構件
JP2015076500A (ja) 接合構造および電子部材接合構造体

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant