KR20160021559A - 나노필라 구조를 가진 정전용량 미세가공 초음파 변환기 및 그 제조방법 - Google Patents

나노필라 구조를 가진 정전용량 미세가공 초음파 변환기 및 그 제조방법 Download PDF

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Abstract

나노필라 구조를 가진 정전용량 미세가공 초음파 변환기 및 그 제조방법이 개시된다. 개시된 초음파 변환기는 도전성 디바이스 기판 상에서 각 엘리먼트에 대응되는 복수의 캐버티를 한정하는 지지대와, 상기 지지대 상에서 상기 복수의 캐버티를 덮는 멤브레인과, 상기 멤브레인 상의 상부전극과, 상기 캐버티에 노출된 상기 멤브레인과 상기 디바이스 기판 중 적어도 하나에 형성된 복수의 나노필라를 포함한다.

Description

나노필라 구조를 가진 정전용량 미세가공 초음파 변환기 및 그 제조방법{Capacitive micromachined ultrasonic transducer having nanopilar structure and method of fabricating the same}
개시된 실시예는 나노필라 구조로 이루어진 구동부를 가진 정전용량 미세가공 초음파 변환기 및 그 제조방법에 관한 것이다.
미세가공 초음파 변환기(MUT; Micromachined Ultrasonic Transducer)는 전기적 신호를 초음파 신호로 변환하거나, 반대로 초음파 신호를 전기적 신호로 변환할 수 있는 장치이다. 이러한 미세가공 초음파 변환기는 그 변환 방식에 따라서, 압전 미세가공 초음파 변환기(PUMT; Piezoelectric Micromachined Ultrasonic Transducer), 정전용량 미세가공 초음파 변환기(CMUT; Capacitive Micromachined Ultrasonic Transducer), 자기형 미세가공 초음파 변환기(MMUT; Magnetic Micromachined Ultrasonic Transducer) 등으로 구분될 수 있다.
정전용량 초음파 트랜스듀서는 가변적인 상부전극(멤브레인)과 고정된 하부 전극으로 이루어진 구동부를 포함하며, 상부전극과 하부전극 사이에 전압을 인가하면 정전인력이 발생하여 상부전극에 부착된 멤브레인이 하부전극으로 당겨지게 된다. 인가된 전압을 제거하면 멤브레인이 복원되면서 음압이 발생된다. 이 때 정전인력이 증가할수록 복원력이 커지고 이에 따라 음압이 증가하게 된다.
정전인력을 크게 하기 위해서는 두 전극 사이의 대면 면적을 크게 하거나, 구동전압을 증가시키거나, 상부전극 및 하부전극 사이의 거리를 감소시켜야 한다. 그러나, 면적을 크게 하기 위해서는 멤브레인의 사이즈의 증가가 필요한데 이는 초음파 변환기의 크기를 증가시키며, 주파수의 변동 등 음향특성의 변화를 수반하게 된다. 또한, 구동 전압을 증가시 전원공급부가 커질 수 있으며, 전력소비가 증가한다.
멤브레인 및 하부전극 중 적어도 어느 하나에 나노필라들을 형성하여 정전인력을 증가시킨 정전용량 미세가공 초음파 변환기를 제공한다.
상기 정전용량 미세가공 초음파 변환기를 제조하는 방법을 제공한다.
일 실시예에 따른 정전용량 미세가공 초음파 변환기는:
도전성 디바이스 기판;
상기 디바이스 기판 상에서 각 엘리먼트에 대응되는 복수의 캐버티를 한정하는 지지대;
상기 지지대 상에 형성되어 상기 복수의 캐버티를 형성하는 멤브레인;
상기 멤브레인 상의 상부전극; 및
상기 캐버티에 노출된 상기 멤브레인과 상기 디바이스 기판 중 적어도 하나에 형성된 복수의 나노필라;를 포함한다.
일 국면에 따르면, 상기 복수의 나노필라는 상기 멤브레인에서 상기 디바이스 기판을 향하여 돌출될 수 있다.
상기 복수의 나노필라는 돌출면이 상기 지지대와 접촉하는 상기 멤브레인의 표면과 동일한 평면 상에 있을 수 있다.
상기 복수의 나노필라는 그 직경이 대략 10nm ~ 100nm 일 수 있다.
상기 복수의 나노필라 상에 형성된 절연층을 더 포함할 수 있다.
다른 국면에 따르면, 상기 복수의 나노필라는 상기 디바이스 기판으로부터 상기 멤브레인을 향하여 돌출될 수 있다.
상기 복수의 나노필라는 돌출면이 상기 지지대와 접촉하는 상기 디바이스 기판의 표면과 동일한 평면 상에 있을 수 있다.
또 다른 국면에 따르면, 상기 복수의 나노필라는 상기 디바이스 기판으로부터 상기 멤브레인을 향하여 돌출된 복수의 제1 나노필라와,
상기 디바이스 기판으로부터 상기 멤브레인을 향하여 돌출된 제2 나노필라를 포함한다.
다른 실시예에 따른 정전용량 미세가공 초음파 변환기 제조방법은:
디바이스 기판 또는 소이 기판 중 하나의 제1 기판에 캐버티를 한정하는 절연층으로 이루어진 지지대를 형성하는 단계;
상기 지지대에 노출된 상기 제1 기판 상에 금속막을 형성하는 단계;
상기 금속막을 어닐링하여 상기 금속막을 복수의 금속볼로 응집하는 단계;
상기 복수의 금속볼을 마스크로 하여 상기 제1 기판에 복수의 나노필라를 형성하는 단계;
상기 금속볼을 제거하는 단계;
상기 소이 기판을 상기 디바이스 기판에 본딩하여 상기 소이 기판 및 상기 디바이스 기판 사이에 상기 캐버티를 형성하는 단계;
상기 소이 기판의 매립 산화물층과 상기 매립 산화물층 상의 실리콘층을 제거하여 상기 지지대 상에 상기 소이 기판의 다른 실리콘층을 남기는 단계; 및
상기 다른 실리콘층 상으로 상부전극을 형성하는 단계;를 포함한다.
상기 금속막 형성단계는 상기 제1 기판 상에 대략 5nm ~ 50nm 두께의 금속막을 형성하는 단계일 수 있다.
상기 복수의 나노필라를 덮는 절연층을 형성하는 단계를 더 포함할 수 있다.
또 다른 실시예에 따른 정전용량 미세가공 초음파 변환기 제조방법은:
디바이스 기판 상에 캐버티를 한정하는 제1 지지대를 형성하는 단계;
상기 지지대에 노출된 상기 디바이스 기판 상에 제1 금속막을 형성하는 단계;
상기 제1 금속막을 어닐링하여 복수의 제1 금속볼을 형성하는 단계;
상기 복수의 제1 금속볼을 마스크로 하여 상기 디바이스 기판에 복수의 제1 나노필라를 형성하는 단계;
상기 제1 금속볼을 제거하는 단계;
소이 기판 상에 상기 제1 지지대에 대응되는 제2 지지대를 형성하는 단계;
상기 제2 지지대에 노출된 상기 소이 기판 상에 제2 금속막을 형성하는 단계;
상기 제2 금속막을 어닐링하여 복수의 제2 금속볼을 형성하는 단계;
상기 복수의 제2 금속볼을 마스크로 하여 상기 소이 기판에 복수의 제2 나노필라를 형성하는 단계;
상기 제1 지지대와 상기 제2 지지대가 서로 겹치도록 상기 소이 기판을 상기 디바이스 기판에 본딩하여 상기 소이 기판 및 상기 디바이스 기판 사이에 상기 캐버티를 형성하는 단계;
상기 소이 기판의 매립 산화물층과 상기 매립 산화물층 상의 실리콘층을 제거하여 상기 제2 지지대 상에 상기 소이 기판의 다른 실리콘층을 남기는 단계; 및
상기 다른 실리콘층 상으로 상부전극을 형성하는 단계;를 포함한다.
실시예에 따른 정전용량 미세가공 초음파 변환기는 구동부의 전극에 연결되는 나노필라들을 포함하므로, 정전 인력이 증가된다. 이에 따라 정전용량 미세가공 초음파 변환기의 구동부의 크기가 감소될 수 있으며, 소비전력이 감소될 수 있다.
실시예에 따른 제조방법에 따르면, 금속의 응집현상을 이용하여 나노 크기의 미세 패턴을 구동부의 전극 표면에 용이하게 형성할 수 있다.
도 1은 실시예에 따른 정전용량 미세가공 초음파 변환기의 구조를 개략적으로 보여주는 개념도다.
도 2는 일 실시예에 따른 정전용량 미세가공 초음파 변환기의 구조를 개략적으로 보여주는 저면도다.
도 3은 도 1의 Ⅲ-Ⅲ' 선단면도다.
도 4는 도 3의 A부분의 확대도다.
도 5a 내지 도 5l은 다른 실시예에 따른 정전용량 미세가공 초음파 변환기의 제조방법을 단계별로 설명하는 단면도다.
도 6은 다른 실시예에 따른 정전용량 미세가공 초음파 변환기의 개략적 단면도다.
도 7은 도 6의 B 부분의 확대도다.
도 8a 내지 도 8e는 다른 실시예에 따른 정전용량 미세가공 초음파 변환기의 제조방법을 단계별로 설명하는 단면도다.
도 9는 다른 실시예에 따른 정전용량 미세가공 초음파 변환기의 개략적 단면도다.
도 10은 도 9의 D 부분의 확대도다.
도 11a 내지 도 11c는 다른 실시예에 따른 정전용량 미세가공 초음파 변환기의 제조방법을 설명하는 단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 실시예에 따른 정전용량 미세가공 초음파 변환기(10)의 구조를 개략적으로 보여주는 개념도다.
도 1은 하나의 캐버티(C)가 형성된 셀을 포함하는 구동부를 보여준다. 상부전극(20)과 하부전극(30)은 지지대(40)에 의해 소정의 거리 이격되게 형성된다. 상부전극(20)의 하부에 멤브레인(50)이 형성되어 있다. 멤브레인(50)의 하부에는 하부전극(30)을 향해 돌출된 복수의 나노필라(55)가 형성되어 있다. 상부전극(20) 및 하부전극(30) 사이에 소정의 펄스 전압을 인가하면, 상부전극(20) 및 하부전극(30) 사이에 정전인력이 발생되며, 이에 따라 멤브레인(50)이 구동된다.
상부전극(20) 및 하부전극(30) 사이의 정전인력(F)은 수학식 1로 표현된다.
Figure pat00001
여기서, A는 상부전극의 표면적, V는 인가전압, d는 두 전극 사이의 거리, C는 커패시턴스, ε은 유전율을 가리킨다.
멤브레인(50)은 도전성을 가질 수 있다. 멤브레인(50)의 하부에 나노필러 구조가 형성되므로, 하부전극(30)과 마주보는 상부전극(20)의 표면적이 증가된 효과를 가진다. 식 1에 따르면, 상부전극의 표면적(A) 증가로 정전인력이 증가한다. 또한, 나노필러 구조의 형성으로 정전기력 장(electrostatic field)의 프린지 효과(fringe effect)가 발생하며, 이에 따라 정전인력이 더욱 더 증가한다.
도 2는 일 실시예에 따른 정전용량 미세가공 초음파 변환기(100)의 구조를 개략적으로 보여주는 저면도다. 도 3은 도 1의 Ⅲ-Ⅲ' 선단면도다.
도 2를 참조하면, 정전용량 미세가공 초음파 변환기(100)는 복수의 엘리먼트(E)를 포함한다. 예컨대 초음파 변환기(100)는 16x16 매트릭스로 배열된 엘리먼트(E)를 포함할 수 있으며, 도 1에서는 편의상 4개의 엘리먼트(E)를 도시하였다. 초음파 변환기(100)는 초음파 변환기 칩으로 칭할 수도 있다.
각 엘리먼트(E)의 주위에는 절연 트렌치인 제1 트렌치(T1)가 형성되어서 엘리먼트들(E) 간의 크로스 토크를 방지한다. 제1 트렌치(T1)는 격자 형태로 형성될 수 있다. 각 엘리먼트(E)에는 제1 본딩메탈(M1)이 형성되어 있다.
엘리먼트들(E)의 일측에는 제2 트렌치(T2)가 형성되어 있다. 제2 본딩메탈(M2)은 제2 트렌치(T2)에 둘러싸인 제2부분(도 3의 142)과 연결되도록 형성되어 있다. 제2 트렌치(T2)는 도 1에 도시된 것 처럼 제1 트렌치(T1)와 연결되게 형성될 수도 있다.
도 3을 참조하면, 초음파 변환기(100)는 TSV 기판(110)과 TSV 기판(110)에 본딩된 디바이스 기판(140)을 포함할 수 있다. 디바이스 기판(140)은 TSV 기판(110) 상에 본딩될 수 있다. TSV 기판(110) 및 디바이스 기판(140)은 유테틱 본딩(eutectic bonding)으로 결합될 수 있다.
TSV 기판(110)은 실리콘 기판으로 이루어지고 복수의 관통홀(through hole)(112)이 형성된다. 각 초음파 변환기(100)에는 각 엘리먼트(E)에 대응되는 관통홀들(112)과 상부전극용 관통홀(114)이 형성된다. 관통홀들(112, 114) 및 TSV 기판(110)의 표면에는 절연층(111)이 형성되며, 관통홀들(112)에는 제1 비아 메탈(116)이 채워져 있으며, 관통홀(114)에는 제2 비아 메탈(117)이 채워져 있다.
디바이스 기판(140)에는 복수의 엘리먼트(E)를 한정하는 격자 형태의 제1 트렌치(T1)와 상부전극용 제2 트렌치(T2)가 형성되어 있다. 디바이스 기판(140)은 제1 트렌치(T1)에 둘러싸인 제1 부분(141)과 제2 트렌치(T2)에 둘러싸인 제2부분(142)을 포함한다.
디바이스 기판(140)은 도전성 재질로 형성되며, 그 두께는 수십 ㎛일 수 있다. 디바이스 기판(140)의 두께는 10㎛ 내지 50㎛일 수 있다. 디바이스 기판(140)은 불순물이 고농도로 도핑된 저저항 실리콘으로 이루어질 수 있다.
디바이스 기판(140)의 제1 부분(141)과 제2 부분(142)은 도전성 영역이다 디바이스 기판(140)의 제1부분(141)은 하부 전극으로 사용될 수 있다.
제1 트렌치(T1) 및 제2 트렌치(T2)에는 절연물질(145)이 채워질 수 있다. 절연물질(145)은 실리콘 옥사이드로 이루어질 수 있다.
디바이스 기판(140)은 그 상면에 형성된 절연층(144)과 캐버티(C)를 한정하는 지지대(154)와 지지대(154) 상에서 캐버티(C)를 덮는 멤브레인(153)을 포함할 수 있다.
도 4는 도 3의 A부분의 확대도다.
도 4를 참조하면, 멤브레인(153)은 그 하부에서 절연층(144)을 향하는 복수의 나노필라(155)를 포함할 수 있다. 나노필라(155) 상에는 절연층(156)이 형성될 수 있다. 복수의 나노필라(155)는 후술하듯이 그 주위가 식각되어 형성된다. 나노필라들(155)의 돌출면(155a)은 지지대(154)와 접촉하는 멤브레인(153)의 표면과 동일 평면을 형성한다.
나노필라들(155)은 그 직경이 대략 10nm ~ 100nm 일 수 있다. 나노필라들(155)은 그 높이가 대략 10nm ~ 100nm일 수 있다.
절연층(156)은 산화물, 질화물 등을 포함할 수 있으며, 예를 들어 실리콘 산화물로 형성될 수 있다.
멤브레인(153) 상에는 상부전극(160)이 형성될 수 있다. 멤브레인(153)은 도전성 실리콘으로 형성될 수 있다. 지지대(154)는 절연체로 형성될 수 있다. 지지대(154)는 산화물, 질화물 등을 포함할 수 있으며, 예를 들어 실리콘 산화물로 이루어질 수 있다.
상부전극(160)은 Au, Cu, Sn, Ag, Al, Pt, Ti, Ni, Cr 또는 이들의 혼합물 등으로 이루어질 수 있다.
절연층(144)은 산화물, 질화물 등을 포함할 수 있으며, 예를 들어 실리콘 산화물로 형성될 수 있다.
도 3에는 하나의 엘리먼트(E)에 하나의 캐버티(C)가 형성된 것을 도시하였으나, 본 개시는 이에 한정되지 않는다. 예컨대 하나의 엘리먼트(E)에 5x5 어레이 형태의 캐버티(C)가 형성될 수 있다.
멤브레인(153), 지지대(154) 및 절연층(144)에는 이들을 관통하며 제2 트렌치(T2)에 둘러싸인 디바이스 기판(140)의 제2부분(142)을 노출시키는 비아홀(146)이 형성되어 있다. 상부전극(160)은 비아홀(146)을 통해서 디바이스 기판(140)의 제2 부분(142)과 전기적으로 연결된다.
디바이스 기판(140)의 하부에는 절연층(147)이 형성되어 있다. 절연층(147)에는 디바이스 기판(140)의 제1 부분(141)을 노출시키는 제1홀(H1)과, 제2 부분(142)을 노출시키는 제2홀(H2)이 형성되어 있다. 제1홀(H1)은 제1 비아 메탈(116)과 대응된 위치에 형성되며, 제2홀(H2)은 제2 비아 메탈(117)과 대응된 위치에 형성된다.
제1홀(H1)에는 제1 부분(141)과 연결된 제1 본딩메탈(M1)이 형성되며, 제2홀(H2)에는 제2 부분(142)와 연결된 제2 본딩메탈(M2)가 형성된다. 제1 본딩메탈(M1)은 홀(112) 내의 제1 비아 메탈(116)과 연결되며, 제2 본딩메탈(M2)은 홀(114) 내의 제2 비아 메탈(117)과 연결되게 형성된다. 제1 본딩메탈(M1)과 제2 본딩메탈(M2)은 각각 디바이스 기판(140) 및 TSV 기판(110) 사이에서 서로 대응되는 부분에 형성된 유테틱 본딩메탈이 유테틱 본딩이 되어서 형성된 것이다.
TSV 기판(110)의 하부에는 제1 비아 메탈(116)과 연결된 제1 전극패드(P1)와 제2 비아 메탈(M2)와 연결된 제2 전극패드(P2)가 형성되어 있다. 제2 전극패드(P2) 에는 그라운드 전압이 인가될 수 있으며, 제1 전극패드(P1)에는 구동 신호전압이 인가될 수 있다.
제1 전극패드(P1)에 인가된 구동 신호전압은 제1 비아 메탈(116), 제1 본딩메탈(M1) 을 통해서 하부전극인 제1 부분(141)으로 공급된다.
제2 전극패드(P2)에 인가된 그라운드 전압은 제2 비아 메탈(167), 제2 본딩메탈(M2), 제2 부분(142)을 통해서 상부전극(160)에 공급된다.
실시예에 따른 정전용량 미세가공 초음파 변환기(100)는 나노필라들을 가진 멤브레인을 포함하며, 이에 따라 동일한 구동전압에서 상부전극 및 하부전극 사이의 정전인력이 증가된다. 또한, 초음파 변환기의 구동전압이 감소할 수 있다.
이하에서는 다른 실시예에 따른 초음파 변환기의 제조 방법에 대해 설명한다.
도 5a 내지 도 5l은 다른 실시예에 따른 정전용량 미세가공 초음파 변환기의 제조방법을 단계별로 설명하는 단면도다. 도 5a 내지 도 5l은 도 2의 Ⅲ-Ⅲ' 선단면도를 기준으로 도시한 것이다.
도 3의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 5a를 참조하면, 제1 기판(150) 상에 제1 절연층(154)을 형성한 후, 제1 절연층(154)을 패터닝하여 개구부(154a)를 형성한다. 제1 기판(150)은 소이 (SOI: silicon on insulator) 기판일 수 있다. 소이 기판(150)은 순차적으로 적층된 제1 실리콘층(151), 매립 산화물층(152), 제2 실리콘층(153)을 포함할 수 있다. 제2 실리콘층(153)은 도 2의 멤브레인(153)에 대응되는 것으로 대략 200nm 두께로 형성될 수 있다.
제1 절연층(154)은 실리콘 옥사이드로 이루어질 수 있으며, 제1 기판(150)을 산화하여 형성할 수 있다. 패터닝된 제1 절연층(154)은 도 1의 지지대(154)에 해당된다. 제1 절연층(154)의 두께에 의해 개구부(154a)의 높이가 정해질 수 있다. 제1 절연층(154)의 두께는 대략 400mm 일 수 있다.
도 5b를 참조하면, 제2 실리콘층(153) 상으로 금속막(160)을 증착한다. 금속막(160)은 대략 10nm ~ 50nm 두께의 은으로 형성할 수 있다. 패터닝 공정을 이용하여 개구부(154a)에만 금속막(160)을 형성한다.
도 5c를 참조하면, 금속막(160)을 열처리하여 제2 실리콘층(153) 상에 복수의 금속볼(162)을 형성한다. 예컨대, 금속막(160)이 Ag로 이루어진 경우, 금속막(160)을 대략 400℃ ~ 1000℃ 에서 대략 5~10분 열처리한다. 열처리 공정은 금속막(160)의 물질에 따라서 달라질 수 있다. 열처리 과정에서 금속막(160)은 응집이 되어서 대략 구형 형상의 금속볼들(162)로 된다. 금속볼들(162)의 크기(직경)는 대략 10nm ~ 100nm이며, 금속볼들(162)의 간격은 대략 10nm ~ 100nm일 수 있다.
도 5d를 참조하면, 금속볼들(162)을 식각 마스크로 사용하여 제2 실리콘층(153)을 건식 식각한다. 제2 실리콘층(153)에는 상방으로 돌출된 복수의 나노필라(155)가 형성된다. 나노필라(155)는 대략 10nm ~ 100nm 직경을 가지며, 그 높이도 대략 10nm ~ 100nm일 수 있다.
금속볼들(162)을 이용한 패터닝 공정이 완료되면, 금속볼들(162)을 제거한다. 금속볼들(162)은 습식 식각으로 제거할 수 있다.
도 5e를 참조하면, 제2 실리콘층(153) 상으로 나노필라들(155)을 덮는 제2 절연층(도 4의 156 참조)을 형성할 수 있다. 제2 절연층(156)은 나노필라들(155)의 열산화로 나노필라들(155)의 표면에 형성할 수 있다.
디바이스 기판(140) 상에 제3 절연층((144)을 형성한다. 제1 기판(150)를 제1 절연층(154)과 제3절연층(144)이 마주보도록 하여 디바이스 기판(140)에 본딩한다. 디바이스 기판(140)은 저저항 실리콘으로 이루어질 수 있다. 제3 절연층(144)은 디바이스 기판(140)을 열산화하여 형성된 실리콘 옥사이드로 이루어질 수 있다.
도 5f를 참조하면, 제1 기판(150)와 디바이스 기판(140)을 실리콘 직접 본딩(SDB: Silicon Direct Bonding) 공정을 이용하여 웨이퍼-투-웨이퍼(wafer-to-wafer) 본딩을 할 수 있다. 제1 기판(150)와 디바이스 기판(140)을 본딩함으로써 밀봉된 공간인 캐비티(C)가 형성된다.
디바이스 기판(140)을 씨닝하여 대략 10㎛-50㎛ 두께를 가진 디바이스 기판(140a)을 형성한다. 상기 씨닝을 위해 1차적으로 디바이스 기판(140)을 기계적으로 래핑한 후, 화학-기계 폴리싱(chemical-mechanical polishing: CMP) 공정을 수행할 수 있다. 상기 씨닝으로 디바이스 기판(140a)에 트렌치를 용이하게 형성할 수 있다.
도 5g를 참조하면, 디바이스 기판(140a)에 제1 트렌치(T1) 및 제2 트렌치(T2)를 형성한다. 제1 트렌치(T1)는 각 칩의 복수의 엘리먼트(E)를 구분하도록 디바이스 기판(140a)의 제1부분(141)을 포위하도록 형성된다. 제1 트렌치(T1)는 도 2에서 보듯이 격자 형태로 형성될 수 있다. 제2 트렌치(T2)는 디바이스 기판(140a)에서 제2 부분(142)을 포위하도록 형성된다.
제1 트렌치(T1) 및 제2 트렌치(T2)는 디바이스 기판(140a)을 관통하도록 형성될 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2)는 동일한 폭을 가질 수 있다. 제1 트렌치(T1)와 제2 트렌치(T2)는 동일한 폭을 가지므로, 제1 트렌치(T1) 및 제2 트렌치(T2) 형성을 동일한 마스크를 사용하여 형성할 수 있다. 종래에는 엘리먼트(E) 구분 트렌치(제2 트렌치(T2)에 해당)와 상부전극 연결용 비아의 폭이 차이가 나서, 엘리먼트(E) 구분 트렌치와 상부전극용 비아의 에칭 시간이 서로 다르므로, 별도의 에칭공정으로 상기 엘리먼트(E) 구분 트렌치와 상기 상부전극용 비아를 형성하는 데 비해서, 본 개시에서는 제1 트렌치(T1)와 제2 트렌치(T2)를 동시에 수행할 수 있다.
제1 트렌치(T1)와 제2 트렌치(T2)는 각각 1㎛ - 10㎛ 폭을 가지도록 형성될 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2)의 폭이 1㎛ 보다 작은 경우, 단면비가 커서 식각이 어렵다. 제1 트렌치(T1) 및 제2 트렌치(T2)의 폭이 10㎛ 보다 큰 경우, 초음파 변환기의 주파수 특성이 나빠질 수 있다.
이어서, 디바이스 기판(140a)을 열산화하여 제1 트렌치(T1) 및 제2 트렌치(T2)를 실리콘 옥사이드(145)로 채울 수 있다. 또한, 디바이스 기판(140a)의 하부면 상에 제4 절연층(147)을 형성한다. 제1 트렌치(T1) 및 제2 트렌치(T2)가 완전히 실리콘 옥사이드로 완전히 채워지지 않아도 된다.
제4 절연층(147)을 패터닝하여 제1 부분(141)을 노출시키는 제1홀(H1)과 제2 트렌치(T2)로 둘러싸인 제2 부분(142)을 노출시키는 제2홀(H2)을 형성한다. 제1 부분(141)은 하나의 엘리먼트(E)에 대응되는 영역이다.
도 5h를 참조하면, 디바이스 기판(140a)의 하부면 상에서 제4 절연층(147) 상으로 금속층을 증착한 후, 금속층을 패터닝하여 제1홀(H1)과 제2홀(H2) 상에 제1 본딩패드(147a)와 제2본딩 패드(147b)를 형성한다. 제1 본딩패드(147a)와 제2본딩 패드(147b)는 유테틱 본딩을 위한 물질로 형성될 수 있다. 예컨대, Au-Sn 유테틱 본딩을 위해 Au 및/또는 Sn 으로 형성될 수 있다.
도 5i를 참조하면, TSV 기판(110)을 준비한다. TSV 기판(110)에 제1 관통홀(112) 및 제2 관통홀(114)을 형성한다. 제1 관통홀(112) 및 제2 관통홀(114)은 대략 수십 ㎛ 폭으로 형성될 수 있다. 제1 관통홀(112)은 제1 부분(141)에 대응되게 형성하며, 제2 관통홀(114)은 제2 부분(142)에 대응되게 형성한다.
TSV 기판(110)에 제4 절연층(111)을 형성한다. 제4 절연층(111)은 TSV 기판(110)을 산화하여 형성할 수 있다. 제4 절연층(111)은 제1 관통홀(112) 및 제2 관통홀(114)의 표면과 TSV 기판(110)의 상면 및 하면에 형성될 수 있다. 제1 관통홀(112) 및 제2 관통홀(114)을 금속으로 채워서 제1 비아 메탈(116)과 제2 비아 메탈(117)을 형성한다.
TSV 기판(110) 상에 금속층을 형성한 후, 상기 금속층을 패터닝하여 제3 본딩 패드(118a)와 제4 본딩 패드(118b)를 형성한다. 제3 본딩 패드(118a)는 제1 비아 메탈(116) 상에서, 제1 본딩 패드(147a)와 대응되게 형성되며, 제4 본딩 패드(118b)는 제2 비아 메탈(117) 상에서 제2 본딩 패드(147b)와 대응되게 형성된다.
제3 본딩 패드(118a) 및 제4 본딩 패드(118b)는 유테틱 본딩 금속으로 이루어질 수 있다. 예를 들어, Au-Sn 유테틱 본딩을 위해 Au 및/또는 Sn 물질로 형성될 수 있다.
도 5j를 참조하면, TSV 기판(110)과 디바이스 기판(140a)을 기판 레벨로 본딩한다. 예를 들어, TSV 기판(110)과 디바이스 기판(140a)을 유테틱 본딩(Eutectic bonding)을 한다. 유테틱 본딩은 예를 들어, Au/Sn 본딩에 의해 이루어질 수 있다. 이때, 제1 본딩 패드(147a)와 제3 본딩 패드(118a)가 결합되어 제1 본딩 메탈(M1)이 형성되며, 제2 본딩 패드(147b)와 제4 본딩 패드(118b)가 결합되어 제2 본딩 메탈(M2)이 형성된다.
TSV 기판(110)의 하부면 상에 제1 비아 메탈(116)과 연결된 제1 전극패드(P1)와 제2 비아 메탈(117)과 연결된 제2 전극패드(P2)를 형성한다.
도 5k를 참조하면, 제1 기판(150)의 제1 실리콘층(151) 및 매립 산화물층(152)을 순차적으로 제거한다. 1차적으로 기계적 래핑으로 제1 실리콘층(151)을 제거한 다음 남은 수 십 ㎛ 두께의 제1 실리콘층(151)을 건식 식각으로 제거할 수 있다. 매립 산화물층(152)은 습식 식각으로 제거할 수 있다.
도 5l을 참조하면, 제2 실리콘층(153), 제1 절연층(154) 및 제2 절연층(144)에 비아홀(146)을 형성하여 제2 부분(142)을 노출시킨다. 제2 실리콘층(153) 상으로 상부전극(160)을 형성한다. 상부전극(160)은 제2 부분(142)과 전기적으로 연결되게 형성된다.
상술한 공정으로 제조된 구조물을 칩 단위로 다이싱하여 복수의 정전용량 미세가공 초음파 변환기 칩(100)을 만든다.
실시예에 따르면, 열처리로 응집된 금속볼을 마스크로 하여 멤브레인에 나노 크기의 필라를 형성할 수 있다.
도 6은 다른 실시예에 따른 정전용량 미세가공 초음파 변환기(200)의 개략적 단면도다. 도 7은 도 6의 B 부분의 확대도다. 상술한 실시예의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 6 및 도 7을 참조하면, 복수의 나노필라(255)가 디바이스 기판(240) 상에 형성되어 있다. 나노필라들(255)은 디바이스 기판(240)의 표면으로부터 식각에 의해 형성될 수 있다. 나노필라(255)의 표면에는 제4 절연층(256)이 형성될 수 있다. 복수의 나노필라(255)는 그 주위가 식각되어 형성된다. 나노필라들(255)의 돌출면(255a)은 지지대(244)와 접촉하는 디바이스 기판(240)의 상면과 동일 평면을 형성한다.
나노필라들(255)은 그 직경이 대략 10nm ~ 100nm 일 수 있다. 나노필라들(255)은 그 높이가 대략 10nm ~ 100nm일 수 있다.
실시예에 따른 나노필라 구조를 가진 정전용량 미세가공 초음파 변환기(200)는 나노필라 구조가 하부전극인 디바이스 기판의 상면에 형성된 점이 초음파 변환기(100)와 구별되나, 그 작용은 실질적으로 초음파 변환기(100)와 동일하므로, 상세한 설명은 생략한다.
도 8a 내지 도 8e는 도 6의 정전용량 미세가공 초음파 변환기(200)의 제조방법을 단계별로 설명하는 단면도다. 도 6의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 8a를 참조하면, 제1 기판(250)을 준비한다. 제1 기판(250)은 소이 (SOI: silicon on insulator) 기판일 수 있다. 소이 기판(250)은 순차적으로 적층된 제1 실리콘층(251), 매립 산화물층(252), 제2 실리콘층(253)을 포함할 수 있다. 제2 실리콘층(253)은 도 6의 멤브레인(253)에 대응되는 것으로 대략 200nm 두께로 형성될 수 있다.
도 8b를 참조하면, 디바이스 기판(240) 상에 제1 절연층(244)을 형성한 후, 제1 절연층(244)을 패터닝하여 개구부(244a)를 형성한다.
제1 절연층(244)은 실리콘 옥사이드로 이루어질 수 있으며, 디바이스 기판(240)을 산화하여 형성할 수 있다. 패터닝된 제1 절연층(244)은 도 6의 지지대(244)에 해당된다. 제1 절연층(244)의 두께에 의해 개구부(244a)의 높이가 정해질 수 있다. 제1 절연층(244)의 두께는 대략 400nm 일 수 있다.
디바이스 기판(240) 상으로 금속막을 증착한 후, 패터닝 공정으로 개구부(244a)에만 금속막(260)을 형성한다. 금속막(260)은 대략 10nm ~ 50nm 두께의 은으로 형성할 수 있다.
도 8c를 참조하면, 금속막(260)을 열처리하여 제2 실리콘층(253) 상에 복수의 금속볼(262)을 형성한다. 예컨대, 금속막(260)이 Ag로 이루어진 경우, 금속막(260)을 대략 400℃ ~ 1000℃ 에서 대략 10분 열처리한다. 열처리 과정에서 금속막(260)은 응집이 되어서 대략 구형 형상의 금속볼들(262)로 된다. 금속볼들(262)의 크기(직경)는 대략 10nm ~ 100nm이며, 금속볼들(262)의 간격은 대략 10nm ~ 100nm일 수 있다.
도 8d를 참조하면, 금속볼들(262)을 식각 마스크로 사용하여 디바이스 기판(240)을 건식 식각한다. 디바이스 기판(240)에는 상방으로 돌출된 복수의 나노필라(255)가 형성된다. 나노필라(255)는 대략 10nm ~ 100nm 직경을 가지며, 그 높이도 대략 10nm ~ 100nm일 수 있다.
금속볼들(262)을 이용한 패터닝 공정이 완료되면, 금속볼들(262)을 제거한다. 금속볼들(262)은 습식 식각으로 제거할 수 있다.
디바이스 기판(240) 상으로 나노필라들(255)을 덮는 제2 절연층(256)을 형성한다. 제2 절연층(256)은 나노필라들(255)을 산화시켜서 그 표면에 형성할 수 있다.
도 8e를 참조하면, 소이 기판(250)을 제2 실리콘층(253)과 나노필라들(255)이 마주보도록 하여 디바이스 기판(240)에 본딩한다. 디바이스 기판(240)은 저저항 실리콘으로 이루어질 수 있다.
이하의 공정은 상술한 실시예로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
실시예에 따르면, 디바이스 기판 상에 나노 크기의 필라들을 패터닝할 수 있다.
도 9는 다른 실시예에 따른 정전용량 미세가공 초음파 변환기(300)의 개략적 단면도다. 도 10은 도 9의 D 부분의 확대도다. 상술한 실시예의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 9 및 도 10을 참조하면, 디바이스 기판(240) 상에 캐버티를 한정하는 제1 지지대(244)가 형성되어 있다. 멤브레인(153) 상에는 제1 지지대(244)와 대응되는 제2 지지대(154)가 형성되어 있다.
캐버티(C)에 노출된 디바이스 기판(240) 상에는 복수의 제1 나노필라(255)가 형성되어 있으며, 캐버티(C)에 노출된 멤브레인(153) 상에 복수의 제2 나노필라(155)가 형성되어 있다. 제1 나노필라들(255) 상에는 절연층(256)이 형성될 수 있다. 제2 나노필라들(155) 상에는 절연층(156)이 형성될 수 있다. 절연층(256) 및 절연층(156)은 각각 제1 나노필라들(255) 및 멤브레인(153)을 산화시켜서 형성할 수 있다.
다른 구성요소들은 도 3, 도 6, 도 7로부터 잘 알 수 있으며, 상세한 설명은 생략한다.
도 11a ~ 도 11c는 도 9의 정전용량 미세가공 초음파 변환기(300)의 제조방법을 설명하는 단면도다. 상술한 실시예의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명을 생략한다.
도 11a를 참조하면, 디바이스 기판(240) 상에 절연층(244)을 형성한 후, 절연층(244)을 패터닝하여 개구부(244a)를 형성한다. 개구부(244a)는 캐버티 영역을 한정한다. 패터닝된 절연층(244)은 도 9의 제1 지지대(244)에 해당된다.
절연층(244)에 노출된 디바이스 기판(240)의 표면에 복수의 제1 나노필라(255)를 형성하고, 제1 나노필라들(255) 상에 절연층(256)을 형성한다. 이러한 공정은 도 8a ~ 도 8d와 관련된 기술로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 11b를 참조하면, 제1 기판(150)을 마련한다. 제1 기판(150)은 소이 (SOI: silicon on insulator) 기판일 수 있다. 소이 기판(150)은 순차적으로 적층된 제1 실리콘층(151), 매립 산화물층(152), 제2 실리콘층(153)을 포함할 수 있다. 제2 실리콘층(153)은 도 9의 멤브레인(153)에 대응되는 것이다.
제1 기판(150) 상에 절연층(154)을 형성한 후, 절연층(154)을 패터닝하여 캐버티 영역을 한정하는 개구부(154a)를 형성한다. 패터닝된 절연층(154)은 도 9의 제2 지지대(154)에 해당된다.
절연층(244)에 노출된 제2 실리콘층(153)의 표면에 복수의 제2 나노필라(155)를 형성하고, 제2 나노필라들(155) 상에 절연층(156)을 형성한다. 이러한 공정은 도 5a ~ 도 5d와 관련된 기술로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 11c를 참조하면, 제1 기판(150) 상의 제2 지지대(154)가 디바이스 기판(240) 상의 제1 지지대(244)와 마주보게 하여 제1 기판(150)을 디바이스 기판(240)에 본딩한다.
이하의 공정은 상술한 실시예로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
실시예에 따른 나노필라 구조를 가진 정전용량 미세가공 초음파 변환기(300)는 나노필라 구조가 하부전극인 디바이스 기판의 상면과 멤브레인에 각각 형성되므로, 정전인력이 증가할 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 정전용량 미세가공 초음파 변환기
110: TSV 기판 116, 117: 비아 메탈
118a: 제3 본딩패드 118b: 제4 본딩패드
140: 디바이스 기판 141: 제1부분
142: 제2 부분 144: 절연층
145: 절연물질 147a: 제1 본딩패드
147b: 제2 본딩패드 153: 멤브레인
154: 지지대 155: 나노필라
156: 절연층 160: 상부전극
C: 캐버티 E: 엘리먼트
M1, M2: 본딩 메탈 P1, P2: 전극 패드
T1: 제1 트렌치 T2: 제2 트렌치

Claims (20)

  1. 도전성 디바이스 기판;
    상기 디바이스 기판 상에서 각 엘리먼트에 대응되는 복수의 캐버티를 한정하는 지지대;
    상기 지지대 상에 형성되어 상기 복수의 캐버티를 형성하는 멤브레인;
    상기 멤브레인 상의 상부전극; 및
    상기 캐버티에 노출된 상기 멤브레인과 상기 디바이스 기판 중 적어도 하나에 형성된 복수의 나노필라;를 구비한 정전용량 미세가공 초음파 변환기.
  2. 제 1 항에 있어서,
    상기 복수의 나노필라는 상기 멤브레인에서 상기 디바이스 기판을 향하여 돌출된 초음파 변환기.
  3. 제 2 항에 있어서,
    상기 복수의 나노필라는 돌출면이 상기 지지대와 접촉하는 상기 멤브레인의 표면과 동일한 평면 상에 있는 초음파 변환기.
  4. 제 2 항에 있어서,
    상기 복수의 나노필라는 그 직경이 대략 10nm ~ 100nm 인 초음파 변환기.
  5. 제 2 항에 있어서,
    상기 복수의 나노필라 상에 형성된 절연층을 더 구비하는 초음파 변환기.
  6. 제 1 항에 있어서,
    상기 복수의 나노필라는 상기 디바이스 기판으로부터 상기 멤브레인을 향하여 돌출된 초음파 변환기.
  7. 제 6 항에 있어서,
    상기 복수의 나노필라는 돌출면이 상기 지지대와 접촉하는 상기 디바이스 기판의 표면과 동일한 평면 상에 있는 초음파 변환기.
  8. 제 6 항에 있어서,
    상기 복수의 나노필라는 그 직경이 대략 10nm ~ 100nm 인 초음파 변환기.
  9. 제 6 항에 있어서,
    상기 복수의 나노필라 상에 형성된 절연층을 더 구비하는 초음파 변환기.
  10. 제 1 항에 있어서,
    상기 복수의 나노필라는 상기 디바이스 기판으로부터 상기 멤브레인을 향하여 돌출된 복수의 제1 나노필라와,
    상기 디바이스 기판으로부터 상기 멤브레인을 향하여 돌출된 제2 나노필라를 구비하는 초음파 변환기.
  11. 제 10 항에 있어서,
    상기 복수의 제1 나노필라는 돌출면이 상기 지지대와 접촉하는 상기 멤브레인의 표면과 동일한 평면 상에 있으며,
    상기 복수의 제2 나노필라는 돌출면이 상기 지지대와 접촉하는 상기 디바이스 기판의 표면과 동일한 평면 상에 있는 초음파 변환기.
  12. 디바이스 기판 또는 소이 기판 중 하나의 제1 기판에 캐버티를 한정하는 절연층으로 이루어진 지지대를 형성하는 단계;
    상기 지지대에 노출된 상기 제1 기판 상에 금속막을 형성하는 단계;
    상기 금속막을 어닐링하여 상기 금속막을 복수의 금속볼로 응집하는 단계;
    상기 복수의 금속볼을 마스크로 하여 상기 제1 기판에 복수의 나노필라를 형성하는 단계;
    상기 금속볼을 제거하는 단계;
    상기 소이 기판을 상기 디바이스 기판에 본딩하여 상기 소이 기판 및 상기 디바이스 기판 사이에 상기 캐버티를 형성하는 단계;
    상기 소이 기판의 매립 산화물층과 상기 매립 산화물층 상의 실리콘층을 제거하여 상기 지지대 상에 상기 소이 기판의 다른 실리콘층을 남기는 단계; 및
    상기 다른 실리콘층 상으로 상부전극을 형성하는 단계;를 구비하는 정전용량 미세가공 초음파 변환기 제조방법.
  13. 제 12 항에 있어서,
    상기 금속막 형성단계는 상기 제1 기판 상에 대략 5nm ~ 50nm 두께의 금속막을 형성하는 단계인 초음파 변환기 제조방법.
  14. 제 12 항에 있어서,
    상기 복수의 나노필라는 그 직경이 대략 10nm ~ 100nm 인 초음파 변환기 제조방법.
  15. 제 12 항에 있어서,
    상기 디바이스 기판은 저저항 실리콘으로 이루어진 초음파 변환기 제조방법.
  16. 제 12 항에 있어서,
    상기 복수의 나노필라를 덮는 절연층을 형성하는 단계를 더 구비하는 초음파 변환기 제조방법.
  17. 디바이스 기판 상에 캐버티를 한정하는 제1 지지대를 형성하는 단계;
    상기 지지대에 노출된 상기 디바이스 기판 상에 제1 금속막을 형성하는 단계;
    상기 제1 금속막을 어닐링하여 복수의 제1 금속볼을 형성하는 단계;
    상기 복수의 제1 금속볼을 마스크로 하여 상기 디바이스 기판에 복수의 제1 나노필라를 형성하는 단계;
    상기 제1 금속볼을 제거하는 단계;
    소이 기판 상에 상기 제1 지지대에 대응되는 제2 지지대를 형성하는 단계;
    상기 제2 지지대에 노출된 상기 소이 기판 상에 제2 금속막을 형성하는 단계;
    상기 제2 금속막을 어닐링하여 복수의 제2 금속볼을 형성하는 단계;
    상기 복수의 제2 금속볼을 마스크로 하여 상기 소이 기판에 복수의 제2 나노필라를 형성하는 단계;
    상기 제1 지지대와 상기 제2 지지대가 서로 겹치도록 상기 소이 기판을 상기 디바이스 기판에 본딩하여 상기 소이 기판 및 상기 디바이스 기판 사이에 상기 캐버티를 형성하는 단계;
    상기 소이 기판의 매립 산화물층과 상기 매립 산화물층 상의 실리콘층을 제거하여 상기 제2 지지대 상에 상기 소이 기판의 다른 실리콘층을 남기는 단계; 및
    상기 다른 실리콘층 상으로 상부전극을 형성하는 단계;를 구비하는 정전용량 미세가공 초음파 변환기 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 금속막 형성단계 및 상기 제2 금속막 형성단계는 각각 해당 기판 상에 대략 5nm ~ 50nm 두께의 금속막을 형성하는 단계인 초음파 변환기 제조방법.
  19. 제 17 항에 있어서,
    상기 복수의 제1 나노필라와 상기 복수의 제2 나노필라는 각각 직경이 대략 10nm ~ 100nm 인 초음파 변환기 제조방법.
  20. 제 17 항에 있어서,
    상기 복수의 제1 나노필라와 상기 복수의 제2 나노필라 중 적어도 하나를 덮는 절연층을 형성하는 단계를 더 구비하는 상기 초음파 변환기 제조방법.
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