KR20210122157A - 마이크로-전기 기계 시스템 및 그 제조 방법 - Google Patents

Abstract

마이크로 전기 기계 시스템(MEMS)은 전자 회로부를 포함하는 회로 기판, 리세스를 가지는 지지 기판, 회로 기판과 지지 기판 사이에 배치된 접합 층, 회로 기판을 관통해 리세스로 통하는 관통 홀들, 회로 기판의 전방 면 상에 배치된 제1 전도성 층, 및 리세스의 내벽 상에 배치된 제2 전도성 층을 포함한다. 제1 전도성 층은 관통 홀들 내로 연장되고, 제2 전도성 층은 관통 홀들 내로 연장되고 제1 전도성 층에 결합된다.

Description

마이크로-전기 기계 시스템 및 그 제조 방법{MICRO-ELECTRO MECHANICAL SYSTEM AND MANUFACTURING METHOD THEREOF}

마이크로-전기 기계 시스템(micro-electro mechanical system; MEMS) 디바이스들은 최근에 개발되었다. MEMS 디바이스들은 기계적 및 전기적 특징부들을 형성하기 위하여 반도체 기술을 이용하여 제작된 디바이스들을 포함한다. MEMS 디바이스들은 압력 센서들, 마이크로폰들, 액츄에이터들, 미러들, 히터들, 및/또는 프린터 노즐들에서 구현된다. MEMS 디바이스들을 형성하기 위한 현존하는 디바이스들 및 방법들은 그 의도된 목적들을 위하여 일반적으로 적절하였지만, 이 디바이스들 및 방법들은 모든 점들에서 완전히 만족스럽지는 않았다.

본 개시내용은 동반 도면들과 함께 읽을 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부들은 축척에 맞게 그려지지 않고 오직 예시의 목적들을 위하여 이용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명확함을 위하여 임의적으로 증가 또는 감소될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h, 도 1i, 및 도 1j는 본 개시내용의 실시예에 따른 MEMS 디바이스를 위한 순차적인 제조 동작의 다양한 스테이지들의 개략적인 단면도들을 도시한다.
도 1k, 도 1l, 도 1m, 도 1n, 도 1o, 및 도 1p는 본 개시내용의 또 다른 실시예에 따른 MEMS 디바이스를 위한 순차적인 제조 동작의 다양한 스테이지들의 개략적인 단면도들을 도시한다.
도 2a, 도 2b, 도 2c, 및 도 2d는 본 개시내용의 실시예들에 따른 MEMS 디바이스들의 개략적인 단면도들을 도시한다.
도 3a, 도 3b, 도 3c, 및 도 3d는 본 개시내용의 실시예에 따른 MEMS 디바이스를 위한 순차적인 제조 동작의 다양한 스테이지들의 개략적인 단면도들을 도시한다.
도 4a 및 도 4b는 본 개시내용의 실시예들에 따른 MEMS 디바이스들의 개략적인 단면도들을 도시한다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 및 도 24a는 개략적인 단면도들을 도시하고, 도 24b는 본 개시내용의 실시예에 따른 MEMS 디바이스를 위한 순차적인 제조 동작의 다양한 스테이지들의 평면도를 도시한다.

다음의 개시내용은 발명의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다는 것이 이해되어야 한다. 컴포넌트(component)들 및 배열들의 특정 실시예들 또는 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 구성요소(element)들의 치수들은 개시된 범위 또는 값들로 제한되는 것이 아니라, 디바이스의 프로세스 조건들 및/또는 희망된 성질들에 종속될 수 있다. 또한, 뒤따르는 설명에서 제2 특징부 상부 또는 이것 상에의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제1 및 제2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제1 및 제2 특징부들을 개재(interpose)하여 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 특징부들은 단순화 및 명확함을 위하여 상이한 스케일들로 임의적으로 그려질 수 있다.

또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다. 추가적으로, 용어 "이루어진(made of)"은 "포함하는(comprising)" 또는 "구성되는(consisting of)" 중의 어느 하나를 의미할 수 있다. 본 개시내용에서, A, B, 및 C 중의 적어도 하나는 "A", "B", "C", "A 및 B", "A 및 C", "B 및 C", 또는 "A, B, 및 C"를 의미하고, 이와 다르게 표시되지 않으면, A로부터의 하나, B로부터의 하나, 및 C로부터의 하나를 의미하지는 않는다. 하나의 실시예에 대하여 설명된 재료들, 구성들, 치수들, 및 프로세스들은 다른 실시예들에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.

본 개시내용의 실시예에 따른 MEMS 디바이스는 반도체 디바이스, 가속도계(accelerometer), 자이로스코프(gyroscope), 압력 센서, 마이크로폰, RF 공진기, RF 스위치, 또는 초음파 트랜스듀서 중의 임의의 하나일 수 있다.

도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h, 도 1i, 및 도 1j는 본 개시내용의 실시예에 따른, MEMS 디바이스를 위한 제조 동작의 다양한 스테이지들의 개략적인 단면도들을 도시한다. 추가적인 동작들은 도 1a 내지 도 1j에 의해 도시된 프로세스들 전에, 그 동안에, 그리고 그 후에 제공될 수 있고, 이하에서 설명된 동작들의 일부는 방법의 추가적인 실시예들을 위하여 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환가능할 수 있다.

도 1a에서 도시된 바와 같이, 전자 회로(25)는 회로 기판(20)의 전방 표면 영역에서 형성된다. 전자 회로(25)는 상보형 금속-옥사이드-반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스들과 같은 반도체 전계 효과 트랜지스터들을 포함하는 트랜지스터들을 포함한다. 일부 실시예들에서, 회로 기판(20)은 결정질 실리콘(crystalline silicon) 또는 임의의 다른 적당한 반도체 재료로 이루어진다.

전자 회로(25)가 형성된 후에, 하나 이상의 패시베이션 막(passivation film)들(28)은 회로 기판(20)의 전방 표면 상부에 형성된다. 일부 실시예들에서, 하나 이상의 패시베이션 막들(28)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 또는 유기 막(organic film)을 포함한다. 그 다음으로, 도 1b에서 도시된 바와 같이, 하나 이상의 홀들(60)(예컨대, 관통-실리콘 비아들(through-silicon vias; TSV))은 마스크 패턴(29)을 이용하여 회로 기판(20)에서 형성된다. 홀들(60)은 금속성 패턴이 일부 실시예들에서 홀들 내에서 노출되지 않도록 형성된다.

그 다음으로, 도 1c에서 도시된 바와 같이, 제1 전도성 층(50)은 회로 기판(20)의 전방 면 상부에 형성된다. 일부 실시예들에서, 제1 전도성 층(50)은 패시베이션 막(28) 상에 형성된다. 일부 실시예들에서, 제1 전도성 층(50)은 또한, 도 1c에서 도시된 바와 같이, 홀들(60)의 각각의 내벽의 적어도 일부분 상에 형성된다. 일부 실시예들에서, 제1 전도성 층(50)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제1 전도성 층(50)은 Ti 층 상에 형성된 금(Au) 층이다. 다른 실시예들에서, 제1 전도성 층(50)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 일부 실시예들에서, 제1 전도성 층(50)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제1 전도성 층(50)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다.

일부 실시예들에서, 제1 전도성 층(50)은 화학적 기상 성막(chemical vapor deposition; CVD), 스퍼터링(sputtering)을 포함하는 물리적 기상 성막(physical vapor deposition; PVD), 원자 층 성막(atomic layer deposition; ALD), 도금(plating), 또는 임의의 다른 적당한 막 성막 방법에 의해 형성된다. 어떤 실시예들에서는, 스퍼터링 방법이 이용된다. 일부 실시예들에서, 제1 전도성 층(50)의 금속 또는 금속성 층들의 각각은 약 2 nm로부터 약 100 nm까지의 범위인 두께를 가진다.

일부 실시예들에서, 제1 전도성 층(50)은 홀(60)의 내측벽 및 하단이 제1 전도성 층(50)에 의해 완전히 커버되도록, 홀들(60)의 내부에 등각성으로(conformally) 형성된다. 다른 실시예들에서, 홀(60)의 내측벽 및 하단은 제1 전도성 층(50)에 의해 오직 부분적으로 커버되고, 회로 기판(Si 기판)의 부분은 홀들(60)에서 노출된다. 특히, 홀들(60)의 내측벽의 하부 부분은 일부 실시예들에서, 제1 전도성 층(50)에 의해 커버되지 않는다.

일부 실시예들에서, 충전 층(140)은 도 1d에서 도시된 바와 같이, 홀들(60)을 충전하도록 형성된다. 일부 실시예들에서, 충전 층(140)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 임의의 다른 적당한 절연 재료를 포함한다. 어떤 실시예들에서는, 실리콘 옥사이드가 이용된다. 일부 실시예들에서, 충전 재료의 블랭킷 층(blanket layer)은 제1 전도성 층(50) 상부에 형성되고, 그 다음으로, 화학적 기계적 연마 프로세스 또는 에치-백(etch-back) 프로세스와 같은 평탄화 동작은 도 1d에서 도시된 바와 같이, 홀들(60)의 오직 내부에 충전 재료를 남기도록 수행된다. 다른 실시예들에서는, 충전 재료가 형성되지 않는다.

그 다음으로, 회로 기판(20)의 후방 면은 도 1e에서 도시된 바와 같이, 그라인딩(grinding) 또는 연마(polishing) 프로세스에 의해 박형화(thin)된다. 박형화된 회로 기판(20)의 나머지 두께는 일부 실시예들에서, 약 100 μm로부터 약 500 μm까지의 범위이다.

다음으로, 도 1f에서 도시된 바와 같이, 박형화된 회로 기판(20)은 접합 층(40)을 통해 지지 기판(30)에 접합된다. 일부 실시예들에서, 도 1c에서 도시된 바와 같이, 접합 층(40)은 예를 들어, 열적 산화 프로세스 또는 화학적 기상 성막(CVD) 프로세스에 의해 지지 기판(30)의 표면 상에 형성된 실리콘 옥사이드이다. 다른 실시예들에서, 접합 층(40)은 예를 들어, CVD 프로세스에 의해 회로 기판(20)의 후방 면 상에 형성된다. 일부 실시예들에서, 접합 층(40)의 두께는 약 500 nm로부터 약 5 μm까지의 범위이고, 다른 실시예들에서는, 약 1 μm로부터 약 2 μm까지의 범위이다.

그 다음으로, 도 1g에서 도시된 바와 같이, 지지 기판(30)의 후방 면은 하나 이상의 리소그래피(lithography) 및 에칭 동작들을 이용함으로써 리세싱된다. 일부 실시예들에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예들에서, 습식 에칭은 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide; TMAH) 또는 KOH 용액을 사용한다. 일부 실시예들에서, 접합 층(40)은 도 1g에서 도시된 바와 같이, 리세스(recess)(35)를 형성하기 위한 에치 정지 층으로서 기능한다.

접합 층(40)은 적당한 에칭 동작에 의해 추후에 제거된다. 그 다음으로, 회로 기판(20)의 후방면은 홀들(60)에서 충전된 충전 재료(140)를 노출시키도록 에칭되고, 충전 재료들(140)은 제거됨으로써, 도 1h에서 도시된 바와 같이 관통 홀들(65)을 형성한다.

일부 실시예들에서, 복수의 MEMS 디바이스들은 하나의 웨이퍼 상에 형성되고, 웨이퍼는 도 1i에서의 화살표들에 의해 도시된 바와 같이, 개별적인 MEMS 디바이스들(칩들)로 소잉(sawing)(다이싱(dicing) 동작)함으로써 절단된다. 다이싱 동작은 일부 실시예들에서 리세스(35)를 형성하기 위한 리세스 에칭 이전에 수행된다.

다이싱 동작 후에, 제2 전도성 층(55)은 도 1j에서 도시된 바와 같이, 리세스, 지지 기판(30)의 하단, 및 칩들의 측면들 내부에 형성된다. 일부 실시예들에서, 제2 전도성 층(55)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제2 전도성 층(55)은 Ti 층 상에 형성된 금 층이다. 다른 실시예들에서, 제2 전도성 층(55)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 제2 전도성 층(55)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제2 전도성 층(55)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다. 예를 들어, 제2 전도성 층(55)은 A/BA/B, A/B/B/A, A/B, 또는 A/A의 층상화된 구조를 가진다. 일부 실시예들에서, 제2 전도성 층(55)의 막 구조는 제1 전도성 층의 그것과 동일하고, 다른 실시예들에서, 제2 전도성 층(55)의 막 구조는 제1 전도성 층의 그것과 상이하다. 일부 실시예들에서, 제1 전도성 층(50)의 적어도 하나의 금속 층은 제2 전도성 층(55)의 것과 동일하다.

일부 실시예들에서, 제2 전도성 층(55)은 CVD, 스퍼터링을 포함하는 PVD, ALD, 도금, 또는 임의의 다른 적당한 막 성막 방법에 의해 형성된다. 어떤 실시예들에서는, 스퍼터링 방법이 이용된다. 일부 실시예들에서, 제2 전도성 층(55)의 금속 또는 금속성 층들의 각각은 약 2 nm로부터 약 100 nm까지의 범위인 두께를 가진다.

일부 실시예들에서, 제2 전도성 층(55)은 제1 전도성 층(50)이 적어도 부분적으로 위에 형성되는 관통 홀들(65)의 내측벽이 제2 전도성 층(55)에 의해 완전히 커버되도록, 관통 홀들(65)의 내부에 등각성으로 형성된다. 다른 실시예들에서, 관통 홀들(65)의 내측벽은 제2 전도성 층(55)에 의해 오직 부분적으로 커버되고, 제1 전도성 층(50)의 부분은 관통 홀들(65)에서 노출된다. 제2 전도성 층(55)은 다이싱 동작 후에 형성되므로, 제2 전도성 층은 칩의 측면들 상에 형성된다.

다른 실시예들에서, 도 1e에 대하여 설명된 후방면 박형화 동작에서는, 홀들(60)의 하단들, 특히, 충전 재료들(140)이 도 1k에서 도시된 바와 같이 노출된다. 이러한 경우에, 접합 층(40)은 도 1l에서 도시된 바와 같이, 충전 재료(140)와 접촉한다. 그 다음으로, 도 1g와 유사하게, 지지 기판(30)의 후방 면은 도 1m에서 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작들을 이용함으로써 리세싱된다. 일부 실시예들에서, 접합 층(40)은 도 1g에서 도시된 바와 같이, 리세스(35)를 형성하기 위한 에치 정지 층으로서 기능한다. 또한, 접합 층(40) 및 충전 재료(140)는 도 1n에서 도시된 바와 같이, 적당한 에칭 프로세스에 의해 제거된다. 충전 재료(140) 및 접합 층(40)이 동일한 재료(예컨대, 실리콘 옥사이드)로 이루어질 때, 양자의 충전 재료(140) 및 접합 층(40)은 동일한 프로세스 단계에서 제거된다. 일부 실시예들에서, HF 또는 완충된(buffered) HF를 이용하는 습식 에칭 프로세스는 접합 층(40) 및 충전 재료(140)를 제거하도록 수행됨으로써, 관통 홀들(65)을 형성한다. 그 다음으로, 다이싱 동작은 도 1o에서 도시된 바와 같이 수행되고, 제2 전도성 층(55)은 도 1p에서 도시된 바와 같이 형성된다.

도 2a, 도 2b, 도 2c, 도 2d, 및 도 2e는 상기한 실시예들 중의 하나 이상에 따라 제조된 MEMS 디바이스들의 개략적인 단면도들을 도시한다. 도 1a 내지 도 1p에 대하여 설명된 재료들, 구성들, 치수들, 및 프로세스의 상세한 설명은 생략될 수 있다.

도 2a에서 도시된 바와 같이, MEMS 디바이스(10A)는 전자 회로(25)가 형성되는 회로 기판(20), 및 리세스(35)를 가지는 지지 기판(30)을 포함한다. 일부 실시예들에서, 절연 층(40)(접합 층)은 회로 기판(20)과 지지 기판(30) 사이에 배치된다. 일부 실시예들에서, 절연 층(40)은 실리콘 옥사이드 층, 실리콘 나이트라이드 층, 및 임의의 다른 금속 옥사이드 및 나이트라이드 층 중의 하나 이상이다. 일부 실시예들에서, 하나 이상의 관통 홀들(65)은 회로 기판(20)을 통과하여 배치된다. 일부 실시예들에서, 관통 홀들(65)은 평면도에서 nxm 행렬로 배열되고, 여기서, n 및 m은 2 이상 그리고 예를 들어, 128 이하인 정수들이다.

회로 기판(20)의 두께는 일부 실시예들에서, 약 100 μm로부터 약 500 μm까지의 범위이다. 지지 기판(30)의 두께는 일부 실시예들에서, 약 300 μm로부터 약 1500 μm까지의 범위이다. 일부 실시예들에서, 절연 층(40)의 두께는 약 500 nm로부터 약 5 μm까지의 범위이고, 다른 실시예들에서는, 약 1 μm로부터 약 2 μm까지의 범위이다. 일부 실시예들에서, MEMS 디바이스의 총 두께는 약 500 μm로부터 약 2 mm까지의 범위이고, 다른 실시예들에서는, 약 600 μm로부터 약 1200 μm까지의 범위이다.

일부 실시예들에서는, 도 2a에서 도시된 바와 같이, 제1 전도성 층(50)은 회로 기판(20)의 전방 표면 상에 형성되고, 제2 전도성 층(55)은 지지 기판(35)의 후방 표면 상에 형성된다. 일부 실시예들에서, 제1 전도성 층(50)은 또한 관통 홀들(65)의 내벽의 적어도 일부분 및 패시베이션 막(28) 상에 형성되고, 제2 전도성 층(55)은 또한, 관통 홀들(65)의 내벽의 적어도 일부분 상에 형성된다.

일부 실시예들에서, 도 2a에서 도시된 바와 같이, 절연 층(40)은 제2 전도성 층(55)과 접촉하고 회로 기판(20)과 접촉한다. 다른 실시예들에서, 절연 층(40)은 공동(cavity)(35)의 하단에서 남아 있고, 제2 전도성 층(55)은 회로 기판(20)과 접촉하지 않는다.

일부 실시예들에서, 회로 기판(20)은 전자 회로부에 의해 형성된 신호 프로세싱 회로 및/또는 증폭기 회로와 같은 전자 회로부(25)를 포함한다. 일부 실시예들에서, 리세스(35)는 평면도에서 직사각형(또는 정사각형) 형상을 가진다. 일부 실시예들에서, 회로 기판(20) 및 지지 기판(30) 중의 적어도 하나는 결정질 실리콘으로 이루어진다.

도 2b 내지 도 2d는 도 2a의 면적 A1의 확대도들이다. 일부 실시예들에서, 관통 홀(65)의 내측벽은 제1 전도성 층(50) 및 제2 전도성 층(55)에 의해 완전히 커버된다. 일부 실시예들에서, 스퍼터링 방법이 제1 및 제2 전도성 층들을 형성하기 위하여 이용될 때, 전도성 층들은 종횡비 T1/T3에 따라서는, 관통 홀들(65)의 내측벽 상에 균일하게 형성되지는 않는다. T1은 패시베이션 막(28)의 상부 표면 및 회로 기판(20)의 하단으로부터의 관통 홀(65)의 깊이이고, T3은 관통 홀(65)의 직경이다. 일부 실시예들에서, 제1 및/또는 제2 전도성 층들은 테이퍼링된 형상을 가진다. 다른 실시예들에서, 제1 및/또는 제2 전도성 층들의 두께는 도 2c 및 도 2d에서 도시된 바와 같이, 관통 홀(65) 내부에 실질적으로 균일하다. 도 2c에서, 제1 전도성 층(50)은 관통 홀(65)의 내측벽을 부분적으로 커버하고, 도 2d에서, 제1 전도성 층(50)은 관통 홀(65)의 내측벽을 완전히 커버한다. 제2 전도성 층(55)은 회로 기판(20)의 후방 면으로부터 형성되므로, 제1 전도성 층(50)이 관통 홀(65)의 내측벽을 완전히 커버하지 않더라도, 관통 홀(65)의 내측벽은 전도성 재료에 의해 완전히 커버된다. 제1 및 제2 전도성 층들은 서로에 결합되고 관통 홀들의 내측벽을 완전히 커버하므로, 그것은 MEMS 디바이스의 열 소산(heat dissipation)을 개선시킬 수 있다.

일부 실시예들에서, 제1 전도성 층(50)의 두께를 포함하는, 내측벽 상부에서의 제1 전도성 층(50)의 커버량(coverage amount) D1은 제2 전도성 층(55)의 두께를 포함하는, 내측벽 상부에서의 제2 전도성 층(55)의 커버량 D2 이상이다. 일부 실시예들에서, D1 및 D3은 T3의 약 50 % 초과이다. 일부 실시예들에서, 제2 전도성 층(55)은 제1 전도성 층(50)과 중첩하고, 중첩량 D3은 깊이 T1의 약 10 % 내지 90 %이다. 일부 실시예들에서, 관통 홀(65)의 내측벽 상의 전도성 층의 총 두께는 균일하지 않다. 일부 실시예들에서, 중첩된 면적에서의 관통 홀(65)의 내측벽 상의 전도성 층의 두께는 제1 전도성 층(50) 및 제2 전도성 층(55)의 단일 층들의 각각의 두께보다 더 크다.

일부 실시예들에서, 리세스(35)의 하단에서의 각도 θ1은 0 도 초과 내지 180 도 미만이고, 60 도 초과 내지 90 도 이하이다.

일부 실시예들에서는, 도 2b에서 도시된 바와 같이, 제2 전도성 층(55)은 MEMS 디바이스(10A)의 외부 측면의 부분을 커버하는 반면, 제1 전도성 층(50)은 외부 측면 상에 배치되지 않는다. 일부 실시예들에서, 제2 전도성 층(55)의 하단으로부터 상단까지의 거리 D4는 제1 전도성 층(50)의 상단으로부터 제2 전도성 층(55)의 하단까지의 MEMS 디바이스(10A)의 총 두께 T2 이하이다. 일부 실시예들에서, 절연 층(40)과 회로 기판(20) 사이의 계면으로부터 제2 전도성 층(55)의 상단 단부까지의 거리 D5는 제로보다 더 크다. 다시 말해서, 제2 전도성 층(55)은 절연 층(40)의 측면을 완전히 커버한다. 일부 실시예들에서, 외부 측면 상의 제2 전도성 층(55)은 패시베이션 층(28) 상에 형성된 제1 전도성 층(50)과 접촉하지 않는다. 다른 실시예들에서, 외부 측면 상의 제2 전도성 층(55)은 패시베이션 층(28) 상에 형성된 제1 전도성 층(50)과 접촉한다. 제2 전도성 층(55)에 의한 MEMS 디바이스(10A)의 외부 측면 상의 커버는 열 소산을 개선시킨다.

일부 실시예들에서, MEMS 디바이스는 이하에서 도시된 바와 같은 동작들에 의해 제조될 수 있다. 전자 회로가 회로 기판 상부에 형성된 후에, 하나 이상의 평면형 전극들이 형성되고, 하나 이상의 패시베이션 층들이 형성된다. 전극은 회로 기판에서 형성된 전자 회로에 전기적으로 접속된다. 일부 실시예들에서, 회로 기판은 결정질 실리콘 기판을 포함한다. 일부 실시예들에서, 하나 이상의 개방부들은 하나 이상의 패시베이션 층들에서의 전극 상부에 형성된다. 일부 실시예들에서, 전극들은 Cu, Al, Au, Ni, Ag, 또는 다른 적당한 전도성 재료의 하나 이상의 층들로 이루어진다. 패시베이션 층들은 실리콘 나이트라이드, SiON, 실리콘 옥사이드, 알루미늄 나이트라이드(aluminum nitride), 또는 유기 재료를 포함한다.

그 다음으로, 관통-실리콘-비아(through-silicon-via; TSV)들의 하나 이상의 홀들은 전극들 이외의 영역들에서 형성된다. TSV 홀들은 하나 이상의 리소그래피 및 에칭 동작들에 의해 형성된다. 일부 실시예들에서, TSV 홀들은 평면도에서 nxm 행렬로 배열되고, 여기서, n 및 m은 2 이상 그리고 예를 들어, 128 이하인 정수들이다. TSV들의 깊이는 일부 실시예들에서, 패시베이션 층의 상단으로부터 약 20 μm로부터 약 100 μm까지의 범위이다. 일부 실시예들에서, 깊이는 회로 기판의 후방 면의 박형화 프로세스가 추후에 수행된 후에, TSV 홀들의 하단이 노출되도록 결정된다. 일부 실시예들에서, 평면도에서의 TSV 홀들의 형상은 원형 또는 직사각형(예컨대, 정사각형)이다. 일부 실시예들에서, TSV 홀들은 테이퍼링되어, 하단보다 더 큰 개방부를 가진다. 일부 실시예들에서, 개방부에서의 TSV 홀들의 직경(또는 측부들의 길이)은 약 100 nm로부터 약 10,000 nm까지의 범위이다.

그 다음으로, 제1 전도성 층은 전극들, 패시베이션 층 상부에, 그리고 TSV 홀들 내부에 형성된다. 그 다음으로, 충전 층은 TSV 홀들을 충전하도록 형성된다. 제1 전도성 층은 도 1a 내지 도 1d에서 도시된 제1 전도성 층(50)과 동일하거나 유사한 기능성을 가진다. 일부 실시예들에서, 제1 전도성 층은 Au, Ti, Cu, Ag 및 Ni의 하나 이상의 층들을 포함한다. 어떤 실시예들에서, Ti 층 상부에 형성된 금 층은 제1 전도성 층으로서 이용된다. 일부 실시예들에서, Ti 층의 두께는 약 50 nm로부터 약 200 nm까지의 범위이고, 다른 실시예들에서는, 약 80 nm로부터 약 120 nm까지의 범위이다. 일부 실시예들에서, 금(Au) 층의 두께는 약 10 nm로부터 약 400 nm까지의 범위이고, 다른 실시예들에서는, 약 150 nm로부터 약 250 nm까지의 범위이다. 일부 실시예들에서, 충전 층은 실리콘 옥사이드 또는 임의의 다른 적당한 절연 재료를 포함한다. 일부 실시예들에서, 충전 재료의 블랭킷 층은 제1 전도성 층 상부에 형성되고, 그 다음으로, 화학적 기계적 연마 프로세스 또는 에치-백 프로세스와 같은 평탄화 동작은 TSV 홀들의 오직 내부에 충전 재료를 남기도록 수행된다. 다른 실시예들에서, 충전 재료는 또한, 전극들 상부에서의 오목한 부분 상에 남아 있다.

다음으로, 전도성 층은 패시베이션 층을 부분적으로 노출시키기 위하여 TSV 홀 근처의 패시베이션 층 상부에 하나 이상의 개방부들을 형성하도록 패턴화된다. 그 다음으로, 절연 층이 형성되고, 개방부들을 형성하기 위하여 아일랜드(island) 형상의 절연 패턴들을 형성하도록 패턴화된다. 일부 실시예들에서, 절연 패턴들은 실리콘 나이트라이드를 포함한다.

또한, 제1 캐리어 접합 층은, 전도성 층 및 패턴들이 위에 형성되고 그 다음으로, 제1 캐리어 기판이 부착되는 회로 기판의 전방 표면 상부에 형성된다. 제1 캐리어 기판은 일부 실시예들에서, 유리 기판, 세라믹 기판, 반도체 기판, 또는 수지 기판이다. 일부 실시예들에서, 제1 캐리어 접합 층은 유기 재료, 실리콘 옥사이드, 또는 임의의 다른 적당한 재료를 포함한다.

그 다음으로, 회로 기판의 후방면은 그라인딩 또는 연마(예컨대, CMP) 동작에 의해 박형화된다. 일부 실시예들에서, 박형화 후에, 회로 기판은 약 20 μm로부터 약 100 μm까지의 범위인 나머지 두께를 가지고, 나머지 두께는 다른 실시예들에서는, 약 40 μm로부터 약 60 μm까지의 범위이다. TSV 홀에서 충전된 충전 재료의 하단은 노출된다. 다른 실시예들에서, 박형화 동작 후에, 제1 캐리어 기판은 회로 기판의 전방 표면에 부착된다.

또한, 접합 층은 회로 기판의 박형화된 후방 표면 상에 형성된다. 접합 층은 도 1a 내지 도 2f에서 도시된 접합 층(40)과 동일하거나 유사한 기능성들을 가진다. 일부 실시예들에서, 접합 층은 예를 들어, CVD 프로세스에 의해 형성된 실리콘 옥사이드를 포함한다.

그 다음으로, 지지 기판이 준비되고, 접합 층을 통해 회로 기판에 접합된다(옥사이드 융합 접합(oxide fusion bonding)). 일부 실시예들에서, 지지 기판은 결정질 실리콘으로 이루어진다. 옥사이드 융합 접합 후에, 제1 캐리어 기판 및 제1 캐리어 접합 층은 제거된다. 제1 캐리어 접합 층이 유기 재료로 이루어질 때, 제1 캐리어 기판 및 제1 캐리어 접합 층은 습식 처리에 의해 제거된다. 접합 층은 TSV 홀들에서의 충전 재료 층에 접속된다. 일부 실시예들에서, 접합 층 및 충전 재료 층은 동일한 재료로 이루어진다.

다른 실시예들에서, 접합 층은 지지 기판 상에, 또는 양자의 지지 기판 및 회로 기판 상에 형성된다. 일부 실시예들에서, 접합 층을 갖지 않는 지지 기판의 두께는 약 200 μm로부터 약 1.8 mm까지의 범위이고, 다른 실시예들에서는, 약 500 μm로부터 약 750 μm까지의 범위이다.

다음으로, 제1 하드 마스크 층이 형성되고, 그 다음으로, 제2 하드 마스크 층은 회로 기판의 전방 표면 상부에 형성된다. 일부 실시예들에서, 제1 하드 마스크 층은 실리콘 옥사이드를 포함하고, 제2 하드 마스크 층은 폴리실리콘(polysilicon) 또는 비정질 실리콘(amorphous silicon)을 포함한다. 일부 실시예들에서, 실리콘 옥사이드 하드 마스크 층은 CVD 프로세스에 의해 형성되고, 그 다음으로, CMP 동작과 같은 평탄화 동작이 수행된다. 유사하게, 일부 실시예들에서, 폴리실리콘 하드 마스크 층은 화학적 기상 성막(CVD)에 의해 형성되고, 그 다음으로, CMP 동작은 임의적으로 수행된다. 일부 실시예들에서, 폴리실리콘 하드 마스크 층의 두께는 약 30 μm로부터 약 70 μm까지의 범위이다.

그 다음으로, 하나 이상의 리소그래피 및 에칭 동작들을 이용함으로써, 제2 하드 마스크 층 및 제1 하드 마스크 층은 전극 상부에 하나 이상의 개방부들을 형성하도록 패턴화된다. 일부 실시예들에서, 개방부의 크기는 전극 상부의 패시베이션 층에서 형성된 개방부의 크기보다 더 크다. 또한, 일부 실시예들에서, 절연 패턴은 개방부에서 부분적으로 노출된다.

다음으로, 하나 이상의 전도성 층들이 개방부들에서 형성된다. 일부 실시예들에서, 전도성 층들은 도금 동작(전기도금(electroplating) 또는 무전해 도금(electroless plating))에 의해 형성된 금 또는 금 합금(예컨대, AuCu 및 AuNi)을 포함한다. 일부 실시예들에서, 도금된 전도성 층의 두께는 약 20 μm로부터 약 50 μm까지의 범위이다. 일부 실시예들에서, 도금된 전도성 층의 두께(높이)는 제2 하드 마스크 층의 상단보다 더 작다.

또한, 하나 이상의 전극들 상부에서의 도금된 층의 일부는 마스크 패턴에 의해 커버된다. 일부 실시예들에서, 마스크 패턴은 포토 레지스트 패턴(photo resist pattern)을 포함한다. 그 다음으로, 추가적인 전도성 층은 전도성 도금 층 상부에 형성된다. 일부 실시예들에서, 추가적인 전도성 층은 도금 동작(전기도금 또는 무전해 도금)에 의해 형성된다. 일부 실시예들에서, 추가적인 전도성 층은 도금된 전도성 층과 동일한 재료로 이루어지고, 금 또는 금 합금(예컨대, AuCu, AuNi)을 포함한다. 다른 실시예들에서, 추가적인 전도성 층은 도금된 전도성 층과 상이한 재료로 이루어진다. 그 다음으로, 포토 레지스트 패턴이 제거된다.

일부 실시예들에서, 추가적인 전도성 층의 두께는 약 10 μm로부터 약 30 μm까지의 범위이다. 일부 실시예들에서, 도금된 전도성 층 및 추가적인 전도성 층의 총 두께(높이)는 제2 하드 마스크 층의 상단보다 더 작다.

그 다음으로, 제2 캐리어 접합 층은 회로 기판의 전방 면 상부에 형성되고, 그 다음으로, 제2 캐리어 기판은 제2 캐리어 접합 층을 통해 회로 기판의 전방 면에 부착된다. 제2 캐리어 기판은 일부 실시예들에서, 유리 기판, 세라믹 기판, 반도체 기판, 또는 수지 기판이다. 일부 실시예들에서, 제2 캐리어 접합 층은 유기 재료, 실리콘 옥사이드, 또는 임의의 다른 적당한 재료를 포함한다.

그 다음으로, 전체 기판은 수직으로 뒤집히고, 그 다음으로, 지지 기판의 후방면은 리세스를 형성하도록 패턴화된다. 일부 실시예들에서, 리세스는 마스크 패턴을 이용하여, 하나 이상의 리소그래피 및 에칭 동작들에 의해 형성된다. 일부 실시예들에서, 마스크 패턴은 포토 레지스트(photo resist)로 이루어진다.

일부 실시예들에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예들에서, 접합 층은 리세스를 형성하기 위한 에치 정지 층으로서 기능한다. 플라즈마 건식 에칭 프로세스가 리세스를 형성하기 위하여 이용될 때, 플라즈마 에칭은 접합 층에서 실질적으로 정지되고, 이에 따라, 회로 기판에서 형성된 전자 회로에 대한 플라즈마 손상은 방지될 수 있다.

일부 실시예들에서, 리세스 에칭이 접합 층에서 정지된 후에, 접합 층은 하나 이상의 건식 에칭 또는 습식 에칭 동작들에 의해 추가로 에칭된다. 일부 실시예들에서, 접합 층의 에칭은 회로 기판(예컨대, Si)에 대한 높은 선택성을 가진다. 예를 들어, 접합 층의 에칭 레이트는 회로 기판의 에칭 레이트의 10 배 이상이다. 일부 실시예들에서, 접합 층이 실리콘 옥사이드로 이루어질 때, HF 또는 완충된 HF를 이용하는 습식 에칭 프로세스는 회로 기판에서 형성된 전자 회로에 대한 손상을 억제하도록 수행된다. 접합 층을 제거할 때, TSV 홀들에서의 충전 재료 층은 또한, 충전 재료가 접합 층(예컨대, 실리콘 옥사이드)과 동일한 재료로 이루어질 때에 제거된다. 충전 재료 층이 접합 층과 상이한 재료(예컨대, 실리콘 나이트라이드)로 이루어질 때, 습식 에칭 동작과 같은 추가적인 에칭 동작은 충전 재료 층을 제거하도록 수행된다.

충전 재료 층이 TSV 홀들로부터 제거된 후에, 제2 전도성 층은 리세스 내부에 형성된다.

일부 실시예들에서, 제2 전도성 층은 TSV 홀들의 각각의 내벽 상에 형성된 제1 전도성 층과 접촉하도록 형성된다. 일부 실시예들에서, 제2 전도성 층은 또한, TSV 홀들의 내벽 상에 형성되고, 여기서, 제1 전도성 층은 이미 형성된다. 일부 실시예들에서, 제2 전도성 층들은 제1 전도성 층과 동일하거나 상이한 재료로 이루어지고, Au, Ti, Cu, Ag 및 Ni의 하나 이상의 층들을 포함한다. 어떤 실시예들에서, Ti 층 상부에 형성된 금 층은 제2 전도성 층으로서 이용된다. 일부 실시예들에서, Ti 층의 두께는 약 50 nm로부터 약 200 nm까지의 범위이고, 다른 실시예들에서는, 약 80 nm로부터 약 120 nm까지의 범위이다. 일부 실시예들에서, 금(Au) 층의 두께는 약 10 nm로부터 약 400 nm까지의 범위이고, 다른 실시예들에서는, 약 150 nm로부터 약 250 nm까지의 범위이다.

일부 실시예들에서, 복수의 MEMS 디바이스들은 Si 웨이퍼 상에 형성되고, 웨이퍼는 스크라이브 라인(scribe line)들에서 개별적인 MEMS 디바이스들(칩들)로 소잉(다이싱 동작)함으로써 절단된다. 일부 실시예들에서, 다이싱 동작은 제2 캐리어 접합 층을 완전히 절단하지는 않는다. 제2 캐리어 접합 층을 제거함으로써, 그리고 이에 따라, 제2 캐리어 기판을 제거함으로써, 개별적인 MEMS 디바이스가 배출된다. 일부 실시예들에서, 다이싱 동작은 제2 전도성 층이 형성되기 전에 수행되고, 제2 전도성 층은 또한, MEMS 디바이스의 측면들에서 형성된다.

일부 실시예들에서, 제2 캐리어 기판 및 제2 캐리어 접합 층이 제거된 후에, 개별적인 MEMS 디바이스가 프레임 상에 부착된다. 제2 캐리어 기판 및 제2 캐리어 접합 층을 제거함으로써, TSV 홀들이 노출된다.

다른 실시예들에서는, 실리콘-온-절연체(silicon-on-insulator; SOI) 웨이퍼가 이용된다. 이러한 경우에, 융합 접합 프로세스는 생략되고, SOI 웨이퍼의 옥사이드 층은 리세스 에칭에서 에치 정지 층으로서 기능한다. 도 3a, 도 3b, 도 3c, 및 도 3d는 본 개시내용의 실시예에 따른 MEMS 디바이스를 위한 제조 동작의 다양한 스테이지들의 개략적인 단면도들을 도시한다. 추가적인 동작들은 도 3a 내지 도 3d에 의해 도시된 프로세스들 전에, 그 동안에, 그리고 그 후에 제공될 수 있고, 이하에서 설명된 동작들의 일부는 방법의 추가적인 실시예들을 위하여 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환가능할 수 있다. 도 1a 내지 도 2에 대하여 설명된 재료들, 구성들, 치수들, 및 프로세스들은 다음의 실시예들에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.

SOI 기판은 도 3a에서 도시된 바와 같이, 디바이스 층(반도체 층)(20'), 옥사이드 층(40'), 및 벌크 층(반도체 기판)(30')을 포함한다.

도 3a에서 도시된 바와 같이, CMOS 회로(25)는 디바이스 층(20')의 전방 표면 영역에서 형성된다. 하나 이상의 패시베이션 막들(28)은 디바이스 층(20')의 전방 표면 상부에 형성된다. 일부 실시예들에서, 하나 이상의 패시베이션 막들(28)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 유기 막을 포함한다. 일부 실시예들에서, 충전 재료(140)로 충전된 홀들(60)은 디바이스 층(20')을 통과하여 형성된다. 또한, 하나 이상의 제1 전도성 층들(50)은 도 3a에서 도시된 바와 같이, 디바이스 층의 전방 면 상에 그리고 홀들(60) 내에 형성된다.

그 다음으로, 도 3b에서 도시된 바와 같이, 벌크 층(30')의 후방 면은 하나 이상의 리소그래피 및 에칭 동작들을 이용함으로써 리세싱된다. 일부 실시예들에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예에서, 습식 에칭은 테트라메틸암모늄 하이드록사이드(TMAH) 또는 KOH 용액을 사용한다.

일부 실시예들에서, 옥사이드 층(40')은 도 3b에서 도시된 바와 같이, 리세스(35)를 형성하기 위한 에치 정지 층으로서 기능한다.

리세스 에칭이 옥사이드 층(40')에서 정지된 후에, 옥사이드 층(40')은 하나 이상의 건식 에칭 또는 습식 에칭 동작들에 의해 추가로 에칭된다. 옥사이드 층(40')의 에칭 동안에, 충전 재료 층(140)은 또한, 홀들(60)로부터 제거됨으로써, 도 3c에서 도시된 바와 같이 관통 홀들(65)을 형성한다.

일부 실시예들에서, 하나 이상의 제2 전도성 층들(55)은 도 3d에서 도시된 바와 같이, 벌크 층(30')의 후방 면 상에 형성된다.

도 4a 및 도 4b는 본 개시내용의 실시예들에 따른 MEMS 디바이스들의 개략적인 단면도들을 도시한다. 도 1a 내지 도 3d에 대하여 설명된 재료들, 구성들, 치수들, 및 프로세스들은 다음의 실시예들에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.

일부 실시예들에서, 도 4a에서 도시된 바와 같이, 절연 층(접합 층)(40)은 배치되지 않고, 하나의 기판(22)(예컨대, 벌크 실리콘 기판)이 이용된다.

일부 실시예들에서, 도 4b에서 도시된 바와 같이, 제1 전도성 층(50) 및 제2 전도성 층(55)은 동일한 재료로 이루어지고(예컨대, 동일한 금속 또는 금속성 재료의 하나의 층), 이에 따라, 관통 홀(65) 내부의 중첩된 면적에서 제1 전도성 층(50)과 제2 전도성 층(55) 사이의 관찰가능한 계면이 없다.

도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 및 도 24a는 개략적인 단면도들을 도시하고, 도 24b는 본 개시내용의 실시예에 따른 MEMS 디바이스를 위한 순차적인 제조 동작의 다양한 스테이지들의 평면도를 도시한다. 추가적인 동작들은 도 5 내지 도 24b에 의해 도시된 프로세스들 전에, 그 동안에, 그리고 그 후에 제공될 수 있고, 이하에서 설명된 동작들의 일부는 방법의 추가적인 실시예들을 위하여 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환가능할 수 있다. 도 1a 내지 도 4b에 대하여 설명된 재료들, 구성들, 치수들, 및 프로세스들은 다음의 실시예들에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.

도 1a와 유사하게, 하나 이상의 전자 회로들(1025)은 도 5에서 도시된 바와 같이, 회로 기판(1020)의 전방 표면 영역에서 형성된다. 전자 회로들(1025)은 상보형 금속-옥사이드-반도체(CMOS) 디바이스들과 같은 반도체 전계 효과 트랜지스터들을 포함하는 트랜지스터들을 포함한다. 일부 실시예들에서, 회로 기판(1020)은 결정질 실리콘 또는 임의의 다른 적당한 반도체 재료로 이루어진다.

전자 회로들(1025)이 형성된 후에, 하나 이상의 패시베이션 막들(1028)은 도 5에서 도시된 바와 같이, 회로 기판(1020)의 전방 표면 상부에 형성된다. 일부 실시예들에서, 하나 이상의 패시베이션 막들(1028)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 유기 막을 포함한다. 그 다음으로, 도 1b와 유사하게, 하나 이상의 홀들(1060)(예컨대, TSV들)은 도 6에서 도시된 바와 같이, 회로 기판(1020)에서 형성된다. 홀들(1060)은 금속성 패턴이 일부 실시예들에서 홀들 내에서 노출되지 않도록 형성된다. 일부 실시예들에서, 홀들(1060)은 TSV 전극들을 위한 하나 이상의 제1 홀들(1061), 및 열 소산 관통 홀들을 위한 하나 이상의 제2 홀들(1062)을 포함한다.

그 다음으로, 도 1c와 유사하게, 제1 전도성 층(1050)은 도 7에서 도시된 바와 같이, 회로 기판(1020)의 전방 면 상부에 형성된다. 일부 실시예들에서, 제1 전도성 층(1050)은 패시베이션 막(1028) 상에 형성된다. 일부 실시예들에서, 제1 전도성 층(1050)은 또한, 도 7에서 도시된 바와 같이, 홀들(1060)의 각각의 내벽의 적어도 일부분 상에 형성된다. 일부 실시예들에서, 제1 전도성 층(1050)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제1 전도성 층(1050)은 Ti 층 상에 형성된 금(Au) 층이다. 다른 실시예들에서, 제1 전도성 층(1050)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 일부 실시예들에서, 제1 전도성 층(50)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제1 전도성 층(1050)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다. 어떤 실시예들에서, 제1 전도성 층은 Ti/Au/Ti의 3 층 구조이다.

일부 실시예들에서, 제1 전도성 층(1050)은 CVD, PVD, ALD, 도금, 또는 임의의 다른 적당한 막 성막 방법에 의해 형성된다. 어떤 실시예들에서는, 스퍼터링 방법이 이용된다. 일부 실시예들에서, 제1 전도성 층(1050)의 금속 또는 금속성 층들의 각각은 약 2 nm로부터 약 100 nm까지의 범위인 두께를 가진다.

일부 실시예들에서, 제1 전도성 층(1050)은 홀(1060)의 내측벽 및 하단이 제1 전도성 층(1050)에 의해 완전히 커버되도록, 홀들(1060)의 내부에 등각성으로 형성된다. 다른 실시예들에서, 홀(1060)의 내측벽 및 하단은 제1 전도성 층(1050)에 의해 오직 부분적으로 커버되고, 회로 기판(Si 기판)의 부분은 홀들(1060)에서 노출된다. 특히, 홀들(1060)의 내측벽의 하부 파트는 일부 실시예들에서, 제1 전도성 층(1050)에 의해 커버되지 않는다. 일부 실시예들에서, 제1 전도성 층(1050)은 추후의 프로세스에서의 전기도금을 위한 시드 층(seed layer)으로서 기능한다.

일부 실시예들에서, 제1 홀들(1061) 상부에 하나 이상의 개방부들(1101)을 가지는 제1 마스크 층(1110)은 도 8에서 도시된 바와 같이, 회로 기판(1020)의 전방 면 상부에 형성된다. 일부 실시예들에서, 제1 마스크 층(1110)은 포토 레지스트 층이다.

그 다음으로, 제3 전도성 층(1200)은 도 9에서 도시된 바와 같이, 제1 홀들(1061)을 충전하도록 형성된다. 일부 실시예들에서, 제3 전도성 층(1200)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제3 전도성 층(1200)은 구리(Cu) 또는 Cu 합금 층이다. 다른 실시예들에서, 제3 전도성 층(1200)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 일부 실시예들에서, 제3 전도성 층(1200)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제3 전도성 층(1200)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다. 일부 실시예들에서, 제3 전도성 층(1200)은 제1 전도성 층(1050)을 시드 층으로서 이용하여 전기도금에 의해 형성된다. 일부 실시예들에서, 도 9에서 도시된 바와 같이, 제3 전도성 층(1200)의 상단은 패시베이션 층(1028)의 상부 표면 위에 위치된다. 일부 실시예들에서, 제3 전도성 층(1200)은 TSV 전극으로서 기능한다. 제3 전도성 층(1200)이 형성된 후에, 제1 마스크 층(1100)은 제거된다.

다음으로, 도 10에서 도시된 바와 같이, 하나 이상의 개방부들(1104)을 가지는 제2 마스크 층(1120)은 회로 기판(1020)의 전방 면 상부에 형성된다. 일부 실시예들에서, 제2 마스크 층(1120)은 포토 레지스트 층이다.

그 다음으로, 제4 전도성 층(1210)은 도 10에서 도시된 바와 같이, 제1 홀들(1061)을 충전하도록 형성된다. 일부 실시예들에서, 제4 전도성 층(1210)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제4 전도성 층(1210)은 구리(Cu) 또는 Cu 합금 층이다. 다른 실시예들에서, 제4 전도성 층(1210)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 일부 실시예들에서, 제4 전도성 층(1210)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제4 전도성 층(1210)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다. 일부 실시예들에서, 제4 전도성 층(1210)은 제1 전도성 층(1050)을 시드 층으로서 이용하여 전기도금에 의해 형성된다. 일부 실시예들에서, 도 10에서 도시된 바와 같이, 제4 전도성 층(1210)은 전자 회로(1025)에 전기적으로 접속된다. 일부 실시예들에서, 제4 전도성 층(1210)은 하부 범프 금속배선(under bump metallization; UMB) 층으로서 기능한다. 제4 전도성 층(1210)이 형성된 후에, 제2 마스크 층(1120)은 제거된다.

다음으로, 도 11에서 도시된 바와 같이, 하나 이상의 개방부들(1106)을 가지는 제3 마스크 층(1130)은 회로 기판(1020)의 전방 면 상부에 형성된다. 일부 실시예들에서, 제3 마스크 층(1130)은 포토 레지스트 층이다. 도 11에서 도시된 바와 같이, 제3 마스크 층(1130)은 제3 및 제4 전도성 층들 및 제2 홀들을 커버하고, 제1, 제3, 및/또는 제4 전도성 층들의 불필요한 부분들은 하나 이상의 건식 및/또는 습식 에칭 동작들에 의해 제거된다. 이 에칭 동작에 의해, 전도성 층들은 서로로부터 적절하게 격리된다. 에칭 동작 후에, 제3 마스크 층(1130)은 도 12에서 도시된 바와 같이 제거된다.

일부 실시예들에서, 도 13에서 도시된 바와 같이, 제1 접합 층(1042)은 회로 기판(1020)의 전방 면 상부에 형성되고, 더미 기판(dummy substrate)(1032)은 제1 접합 층(1042)을 통해 회로 기판(1020)에 접합된다. 일부 실시예들에서, 제1 접합 층(1042)은 예를 들어, CVD, PVD, 또는 ALD 프로세스에 의해 형성된 실리콘 옥사이드이다. 일부 실시예들에서, 더미 기판(1032)은 실리콘 기판, 유리 기판, 또는 세라믹 기판이다. 일부 실시예들에서, 더미 기판(1032)이 부착된 후에, 더미 기판(1032)은 적절한 에칭 및/또는 그라인딩 프로세스에 의해 박형화된다.

또한, 도 14에서 도시된 바와 같이, 회로 기판(20)은 제2 접합 층(1040)을 통해 지지 기판(1030)에 접합된다. 일부 실시예들에서, 제2 접합 층(1040)은 예를 들어, 열적 산화 프로세스 또는 CVD 프로세스에 의해 지지 기판(1030)의 표면 상에 형성된 실리콘 옥사이드이다. 다른 실시예들에서, 제2 접합 층(1040)은 예를 들어, CVD 프로세스에 의해 회로 기판(1020)의 후방 면 상에 형성된다. 일부 실시예들에서, 제2 접합 층(1040)의 두께는 약 500 nm로부터 약 5 μm까지의 범위이고, 다른 실시예들에서는, 약 1 μm로부터 약 2 μm까지의 범위이다.

일부 실시예들에서, 지지 기판(1030)이 부착되기 전에, 회로 기판(1020)의 후방 면은 도 1e와 유사하게, 그라인딩 또는 연마 프로세스에 의해 박형화된다. 박형화된 회로 기판(1020)의 나머지 두께는 일부 실시예들에서, 약 100 μm로부터 약 500 μm까지의 범위이다. 일부 실시예들에서, 지지 기판(1030)은 회로 기판(1020)의 후방 면에 부착되고, 그 다음으로, 더미 기판(1032)은 회로 기판(1020)의 전방 면에 부착된다.

그 다음으로, 지지 기판(1030)의 후방 면은 도 15에서 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작들을 이용함으로써 리세스(1035)를 형성하도록 리세싱된다. 일부 실시예들에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예들에서, 습식 에칭은 테트라메틸암모늄 하이드록사이드(TMAH) 또는 KOH 용액을 사용한다.

일부 실시예들에서, 제2 접합 층(1040)은 도 1g와 유사하게, 리세스(1035)를 형성하기 위한 에치 정지 층으로서 기능한다. 제2 접합 층(1040)은 적당한 에칭 동작에 의해 추후에 제거된다. 그 다음으로, 회로 기판(1025)의 후방면은 도 15에서 도시된 바와 같이, 제1 및/또는 제3 전도성 층들 및 제1 접합 층(1042)을 노출시키도록 에칭된다. 일부 실시예들에서, 회로 기판(1025)의 에칭은 제1 전도성 층(1050)에서 정지되고, 그 다음으로, 노출된 제1 전도성 층(1050)은 제3 전도성 층들(1200) 및 제1 접합 층(1042)을 노출시키도록 추가로 에칭된다.

또한, 일부 실시예들에서, 노출된 제1 접합 층(1042)은 도 16에서 도시된 바와 같이, 하나 이상의 건식 및/또는 습식 에칭 동작들에 의해 상향으로 리세싱된다. 일부 실시예들에서, 리세싱된 양 D12는 도 2b에서 도시된 커버량 D2와 동일하다.

일부 실시예들에서, 복수의 MEMS 디바이스들은 하나의 웨이퍼 상에 형성되고, 웨이퍼는 도 1i와 유사하게, 개별적인 MEMS 디바이스들(칩들)로 소잉(다이싱 동작)함으로써 절단된다. 다이싱 동작은 일부 실시예들에서 리세스(1035)를 형성하기 위한 리세스 에칭 이전에 수행된다.

다이싱 동작 후에, 제2 전도성 층(1055)은 도 17에서 도시된 바와 같이, 리세스(1035), 지지 기판(1030)의 하단, 칩들의 측면들 내부에, 그리고 제1 홀들(1061) 내부에 형성된다. 일부 실시예들에서, 제2 전도성 층(1055)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제2 전도성 층(1055)은 Ti 층 상에 형성된 금 층이다. 다른 실시예들에서, 제2 전도성 층(1055)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 제2 전도성 층(1055)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제2 전도성 층(1055)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다. 예를 들어, 제2 전도성 층(1055)은 A/BA/B, A/B/B/A, A/B, 또는 A/A의 층상화된 구조를 가진다. 일부 실시예들에서, 제2 전도성 층(1055)의 막 구조는 제1 전도성 층(1050)의 그것과 동일하고, 다른 실시예들에서, 제2 전도성 층(1055)의 막 구조는 제1 전도성 층(1050)의 그것과 상이하다. 일부 실시예들에서, 제1 전도성 층(1050)의 적어도 하나의 금속 층은 제2 전도성 층(1055)의 것과 동일하다.

일부 실시예들에서, 제2 전도성 층(1055)은 CVD, 스퍼터링을 포함하는 PVD, ALD, 도금, 또는 임의의 다른 적당한 막 성막 방법에 의해 형성된다. 어떤 실시예들에서는, 스퍼터링 방법이 이용된다. 일부 실시예들에서, 제2 전도성 층(1055)의 금속 또는 금속성 층들의 각각은 약 2 nm로부터 약 100 nm까지의 범위인 두께를 가진다.

일부 실시예들에서, 제2 전도성 층(1055)은 제1 전도성 층(1050)이 적어도 부분적으로 위에 형성되고 노출되는 제1 홀들(1061)의 내측벽이 제2 전도성 층(1055)에 의해 완전히 커버되도록, 제1 홀들(1061)의 내부에 등각성으로 형성된다. 다른 실시예들에서, 노출된 제1 홀들(1061)의 내측벽은 제2 전도성 층(1055)에 의해 오직 부분적으로 커버되고, 제1 전도성 층(1050)의 부분은 제1 홀들(1061)에서 노출된다. 제2 전도성 층(1055)은 다이싱 동작 후에 형성되므로, 제2 전도성 층(1055)은 칩의 측면들 상에 형성된다. 일부 실시예들에서, 제2 전도성 층(1055)은 추후의 프로세스에서의 전기도금을 위한 시드 층으로서 기능한다.

다음으로, 도 18에서 도시된 바와 같이, 제3 전도성 층(1200)이 충전되는 제2 홀들(1062) 상부에 하나 이상의 개방부들(1107)을 가지는 제4 마스크 층(1140)은 리세스에서의 회로 기판(1020)의 후방 면 상부에 형성된다. 일부 실시예들에서, 제4 마스크 층(1140)은 포토 레지스트 층이다. 그 다음으로, 제5 전도성 층(1220)은 도 18에서 도시된 바와 같이, 제2 전도성 층(1055) 상의 개방부들(1107)의 하단에서 형성된다. 일부 실시예들에서, 제5 전도성 층(1220)은 Au, Ti, Cu, Ag 및 Ni, 또는 그 합금의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 제5 전도성 층(1220)은 구리(Cu) 또는 Cu 합금 층이다. 다른 실시예들에서, 제5 전도성 층(1220)은 서로 상이한 재료들로 이루어진 1 개, 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성된다. 예를 들어, 일부 실시예들에서, 제5 전도성 층(1220)은 A/B/C/D/E, A/B/C/D, A/B/C, A/B, 또는 A(A/B는 A 상의 B를 의미함)의 층상화된 구조를 가지고, 여기서, A, B, C, D, 및 E의 각각은 금속 또는 금속성 재료를 표현한다. 다른 실시예들에서, 제5 전도성 층(1220)은 2 개, 3 개, 4 개, 또는 5 개의 층들로 구성되고, 여기서, 인접한 층들은 서로 상이한 재료들로 이루어진다. 일부 실시예들에서, 제5 전도성 층(1220)은 제2 전도성 층(1055)을 시드 층으로서 이용하여 전기도금에 의해 형성된다. 제5 전도성 층(1220)이 형성된 후에, 제4 마스크 층(1140)은 제거된다.

다음으로, 도 19에서 도시된 바와 같이, 하나 이상의 개방부들(1108)을 가지는 제5 마스크 층(1150)은 회로 기판(1020)의 전방 면 상부에 형성된다. 일부 실시예들에서, 제5 마스크 층(1150)은 포토 레지스트 층이다. 도 19에서 도시된 바와 같이, 제5 마스크 층(1150)은 제5 전도성 층들(1220) 및 제2 홀들을 커버하고, 제2 및/또는 제5 전도성 층들의 불필요한 부분들은 하나 이상의 건식 및/또는 습식 에칭 동작들에 의해 제거된다. 이 에칭 동작에 의해, 전도성 층들은 서로로부터 적절하게 격리된다. 에칭 동작 후에, 제5 마스크 층(1150)은 도 20에서 도시된 바와 같이 제거된다.

또한, 일부 실시예들에서, 하나 이상의 반도체 집적 회로(integrated circuit; IC)들은 도 21에서 도시된 바와 같이, 리세스(1035)에서 접합 전극(1230)을 통해 TSV 전극들(1200)에 부착된다. 일부 실시예들에서, 반도체 IC는 하나 이상의 메모리 칩들이 제어 회로부와 함께 위에 횡방향으로 배치되거나 수직으로 적층되는 기판을 포함하고, 다른 실시예들에서, 반도체 IC는 구동기 회로, 로직 회로, 또는 임의의 다른 전자 회로들과 같은 다양한 회로들이 위에 횡방향으로 배치되거나 수직으로 적층되는 기판을 포함한다. 일부 실시예들에서, 반도체 IC들은 리세스(1035) 내에서 완전히 배치된다. IC들은 일부 실시예들에서 패키징되고, 다른 실시예들에서는, IC들이 수지 몰딩(resin molding)들을 갖지 않는 베어 칩(bare chip)들이다.

그 다음으로, 도 22에서 도시된 바와 같이, 더미 기판(1032) 및 제1 접합 층(1042)이 제거된다. 또한, 일부 실시예들에서, 하나 이상의 반도체 집적 회로(IC)들은 도 23에서 도시된 바와 같이, 회로 기판(1020)의 전방 면에서 접합 전극(1240)을 통해 TSV 전극들(1200)에 부착된다. 일부 실시예들에서, 반도체 IC는 하나 이상의 프로세서들(예컨대, 중앙 프로세싱 유닛, 마이크로 프로세싱 유닛, 그래픽 프로세싱 유닛(graphic processing unit; GPU), 및 등)이 위에 횡방향으로 배치되거나 수직으로 적층되는 기판을 포함하고, 다른 실시예들에서, 반도체 IC는 구동기 회로(예컨대, 전력 관리 IC(power management IC; PMIC)), 로직 회로, 또는 임의의 다른 전자 회로들과 같은 다양한 회로들이 위에 횡방향으로 배치되거나 수직으로 적층되는 기판을 포함한다. IC들은 일부 실시예들에서 패키징되고, 다른 실시예들에서는, IC들이 수지 몰딩들을 갖지 않는 베어 칩들이다.

또한, 일부 실시예들에서, 도 24a에서 도시된 바와 같이, 하나 이상의 히트 싱크(heat sink)(1300)는 회로 기판(1020)의 전방 면에서 배치된다. 일부 실시예들에서, 히트 싱크(1030)는 직접적으로 또는 열 전달 재료들 및/또는 접합 재료들의 하나 이상의 층들을 통해 반도체 IC와 접촉한다. 일부 실시예들에서, 히트 싱크(1300)는 도 24a에서 도시된 바와 같이, 범프 전극(1250)을 통해 제3 전도성 층(UBM 층들)(1210)에 접속된다.

도 24b는 도 24a에서 도시된 MEMS 디바이스의 일부 층들/엘리먼트들을 도시하지 않는 평면도(상면도)이다. 도 24b에서 도시된 바와 같이, 그 내부가 제1 및 제2 전도성 층들에 의해 커버되는 열 소산 홀들(1061)(제1 홀들)은 반도체 IC들(예컨대, IC-1 및 IC-2, 회로 기판(20)의 전방 면 또는 후방 면 상부에서의 IC들의 어느 하나 또는 양자)을 포위한다.

일부 실시예들에서, 도 24a의 면적 A2에서의 제1 전도성 층(1050), 제2 전도성 층(1055)의 구조들 및 구성들은 도 2b, 도 2c, 및 도 2d에서 도시된 제1 전도성 층(50) 및 제2 전도성 층(55)의 구조들 및 구성들과 동일하고, 위에서 기재된 바와 같은 상세한 설명은 본원에 편입된다.

다른 실시예들에서, 도 1k 내지 도 1p에 대하여 설명된 동작들은 또한, 도 5 내지 도 24b의 실시예들에 적용된다.

본 개시내용의 실시예들에서, MEMS 디바이스에서는, 제1 및 제2 전도성 층들이 서로에 결합되고 관통 홀들의 내측벽을 부분적으로 또는 완전히 커버하므로, 열 소산을 개선시키는 것이 가능하다. 일부 실시예들에서, 열 소산 홀들의 내벽은 하나 이상의 전도성 층들에 의해 연속적으로 그리고 완전히 커버되므로, MEMS 디바이스의 열 소산 효율은 개선될 수 있다.

본원에서 설명된 다양한 실시예들 또는 예들은 위에서 기재된 바와 같이, 현존하는 기술에 비해 몇몇 장점들을 제공한다. 모든 장점들이 반드시 본원에서 논의된 것은 아니고, 특정한 장점이 모든 실시예들 또는 예들에 대하여 요구되지는 않고, 다른 실시예들 또는 예들이 상이한 장점들을 제공할 수 있다는 것이 이해될 것이다.

본 개시내용의 하나의 양태에 따르면, 마이크로 전기 기계 시스템(MEMS)은 전자 회로부를 포함하는 회로 기판, 리세스를 가지는 지지 기판, 회로 기판과 지지 기판 사이에 배치된 접합 층, 회로 기판을 관통해 리세스로 통하는 관통 홀들, 회로 기판의 전방 면 상에 배치된 제1 전도성 층, 및 리세스의 내벽 상에 배치된 제2 전도성 층을 포함한다. 제1 전도성 층은 관통 홀들 내로 연장되고, 제2 전도성 층은 관통 홀들 내로 연장되고 제1 전도성 층에 결합된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 접합 층은 실리콘 옥사이드를 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 리세스 내에, 접합 층이 배치되지 않고, 회로 기판의 하단이 제2 전도성 층과 접촉한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 관통 홀들에서 제1 전도성 층과 중첩한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 지지 기판의 하단을 연속적으로 커버하고, MEMS의 외부 측면을 적어도 부분적으로 커버한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 접합 층의 측면을 완전히 커버한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층 및 제2 전도성 층 각각은 Au, Ti, Ni, Ag 및 CU 또는 이들의 합금의 하나 이상의 층을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층의 하나 이상의 층의 구성은 제2 전도성 층의 하나 이상의 층과 상이하다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층의 하나 이상의 층의 구성은 제2 전도성 층의 하나 이상의 층과 동일하다.

본 개시내용의 또 다른 양태에 따르면, MEMS는 전자 회로부를 포함하는 회로 기판, 회로 기판 상부에 배치된 패시베이션 층, 리세스를 가지는 지지 기판, 회로 기판을 관통해 리세스로 통하는 관통 홀들, 및 패시베이션 층, 관통 홀들의 내측벽들, 리세스의 내벽, 및 MEMS의 측면의 적어도 일부분을 커버하는 전도성 층을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, MEMS의 측면의 부분은 전도성 층에 의해 커버되지 않는다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 전도성 층은 Au, Ti, Ni, Ag 및 Cu의 하나 이상의 층들을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 전도성 층의 전체는 하나의 재료로 이루어진다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 관통 홀들의 내측벽들 상의 전도성 층의 두께는 균일하지 않다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, MEMS는 회로 기판과 지지 기판 사이에 배치된 절연 층을 더 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 회로 기판 및 지지 기판은 단일 기판의 부분이다.

본 개시내용의 또 다른 양태에 따르면, MEMS를 제조하는 방법에서, 전자 회로부는 제1 기판의 전방 면 상부에 형성되고, 제1 기판 내로 관통하는 홀들이 형성되고, 제1 전도성 층이 제1 기판의 전방 면 상부에 그리고 적어도 홀들의 내측벽들의 부분 상에 형성되고, 홀들은 충전 재료로 충전되고, 제1 기판의 후방 면은 박형화되고, 제2 기판은 접합 층이 사이에 개재되면서 제1 기판의 후방 면에 접합되고, 리세스는 제2 기판 내에 제1 기판의 하단이 노출되도록 형성되고, 관통 홀들은 충전 재료를 제거함으로써 형성되고, 제2 전도성 층은 리세스의 내벽 상에 그리고 적어도 제1 전도성 층에 의해 커버되지 않은 관통 홀들의 내측벽들의 부분 상에 형성된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층이 형성되기 전에, 다이싱 프로세스는 MEMS를 절단하도록 수행된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 또한, MEMS의 절단된 측면 상에 형성된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 및 제2 전도성 층들 중의 적어도 하나는 스퍼터링 프로세스에 의해 만들어진다.

본 개시내용의 또 다른 양태에 따르면, 반도체 디바이스는 전자 회로부를 포함하는 회로 기판, 리세스를 가지는 지지 기판, 회로 기판과 지지 기판 사이에 배치된 접합 층, 회로 기판을 관통해 리세스로 통하는 관통 홀들, 전도성 재료로 이루어지고 회로 기판을 통과하는 관통 비아들, 회로 기판의 전방 면 상에 배치된 제1 전도성 층, 리세스의 내벽 상에 배치된 제2 전도성 층, 회로 기판의 전방 면 상에 배치되고 관통 비아들 중의 적어도 하나에 결합된 제1 반도체 집적 회로(IC), 및 리세스 내의 회로 기판의 후방 면 상에 배치되고 관통 비아들 중의 적어도 하나에 결합된 제2 반도체 IC를 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층은 관통 홀들 내로 연장되고, 제2 전도성 층은 관통 홀들 내로 연장되고 제1 전도성 층에 결합된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 접합 층은 실리콘 옥사이드를 포함하고, 리세스에서는, 접합 층이 배치되지 않고, 회로 기판의 하단은 제2 전도성 층과 접촉한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 관통 홀들에서 제1 전도성 층과 중첩한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 지지 기판의 하단을 연속적으로 커버하고, 반도체 디바이스의 외부 측면을 적어도 부분적으로 커버한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제2 전도성 층은 접합 층의 측면을 완전히 커버한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층 및 제2 전도성 층의 각각은 Au, Ti, Ni, Ag 및 CU, 또는 그 합금의 하나 이상의 층들을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층의 하나 이상의 층의 구성은 제2 전도성 층의 하나 이상의 층과 상이하다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 제1 전도성 층의 하나 이상의 층의 구성은 제2 전도성 층의 하나 이상의 층과 동일하다.

본 개시내용의 또 다른 양태에 따르면, 반도체 디바이스는 전자 회로부를 포함하는 회로 기판, 회로 기판 상부에 배치된 패시베이션 층, 리세스를 가지는 지지 기판, 회로 기판을 관통해 리세스로 통하는 관통 홀들, 전도성 재료로 이루어지고 회로 기판을 통과하는 관통 비아들, 회로 기판의 전방 면 상에 배치되고 관통 비아들 중의 적어도 하나에 결합된 제1 반도체 집적 회로(IC), 리세스 내의 회로 기판의 후방 면 상에 배치되고 관통 비아들 중의 적어도 하나에 결합된 제2 반도체 IC, 및 패시베이션 층, 관통 홀들의 내측벽들, 리세스의 내벽, 및 반도체 디바이스의 측면의 적어도 일부분을 커버하는 전도성 층을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 반도체 디바이스의 측면의 부분은 전도성 층에 의해 커버되지 않는다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 전도성 층은 Au, Ti, Ni, Ag 및 Cu의 하나 이상의 층들을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 전도성 층의 전체는 하나의 재료로 이루어진다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 관통 홀들의 내측벽들 상의 전도성 층의 두께는 균일하지 않다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 반도체 디바이스는 회로 기판과 지지 기판 사이에 배치된 절연 층을 더 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 평면도에서는, 관통 홀들이 제1 반도체 IC를 포위한다.

본 개시내용의 또 다른 양태에 따르면, 반도체 디바이스는 전자 회로부를 포함하는 회로 기판, 회로 기판 상부에 배치된 패시베이션 층, 리세스를 가지는 지지 기판, 회로 기판을 관통해 리세스로 통하는 관통 홀들, 전도성 재료로 이루어지고 회로 기판을 통과하는 관통 비아들, 회로 기판의 전방 면 상에 배치되고 관통 비아들 중의 적어도 하나에 결합된 제1 반도체 집적 회로(IC), 제1 반도체 IC에 결합된 열 방사기(heat radiator), 및 패시베이션 층, 관통 홀들의 내측벽들, 리세스의 내벽, 및 반도체 디바이스의 측면의 적어도 일부분을 커버하는 전도성 층을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 열 방사기는 임의의 반도체 IC를 개재하지 않으면서, 하나 이상의 전도성 층들을 통해 회로 기판에 결합된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 관통 비아들의 전도성 재료는 Cu 또는 Cu 합금의 하나 이상의 층을 포함한다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 관통 비아는 패시베이션 층의 상부 표면으로부터 돌출한다.

본 개시내용의 또 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 전자 회로부는 제1 기판의 전방 면 상에 형성되고, 제1 기판 내로 관통하는 제1 홀들 및 제2 홀들이 형성되고, 제1 전도성 층은 제1 기판의 전방 면 상부에 그리고 제1 및 제2 홀들의 내측벽들의 적어도 일부분 상에 형성되고, 관통 비아들은 제1 홀들을 커버하면서 전도성 재료로 제2 홀들을 충전함으로써 형성되고, 제2 기판은 제1 접합 층이 사이에 개재되면서 제1 기판의 전방 면에 접합되고, 제3 기판은 제2 접합 층이 사이에 개재되면서 제1 기판의 후방 면에 접합되고, 리세스는 제1 기판의 부분이 노출되도록 제3 기판에서 형성되고, 제1 접합 재료는 제1 홀들에서 리세싱되고, 제2 전도성 층은 리세스의 내벽 상에 그리고 제1 홀들의 내부 측벅들의 적어도 일부분 상에 형성된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 하단 전극들은 리세스 내의 관통 비아들의 하단들 상에 형성되고, 하나 이상의 반도체 집적 회로(IC)들은 하단 전극들에 부착된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 상부 전극들은 제1 기판의 전방 면에서 관통 비아들의 상단들 상에 형성되고, 하나 이상의 제1 반도체 집적 회로(IC)들은 상부 전극들에 부착된다. 상기한 그리고 다음의 실시예들 중의 하나 이상에서, 열 방사기는 하나 이상의 제1 반도체 IC들 및 제1 기판에 부착된다.

상기한 것은 당해 분야의 당업자들이 본 개시내용의 양태들을 더 양호하게 이해할 수 있도록, 몇몇 실시예들 또는 예들의 특징들의 개요를 기술한다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들 또는 예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.

실시예들

실시예 1. 마이크로 전기 기계 시스템(micro electro mechanical system; MEMS)으로서,

전자 회로부를 포함하는 회로 기판;

리세스(recess)를 가지는 지지 기판;

상기 회로 기판과 상기 지지 기판 사이에 배치된 접합 층;

상기 회로 기판을 관통해 상기 리세스로 통하는 관통 홀들;

상기 회로 기판의 전방 면 상에 배치된 제1 전도성 층; 및

상기 리세스의 내벽 상에 배치된 제2 전도성 층;

을 포함하며,

상기 제1 전도성 층은 상기 관통 홀들 내로 연장되고, 상기 제2 전도성 층은 상기 관통 홀들 내로 연장되고 상기 제1 전도성 층에 결합되는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 2. 실시예 1에 있어서,

상기 접합 층은 실리콘 옥사이드(silicon oxide)를 포함하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 3. 실시예 2에 있어서,

상기 리세스 내에, 접합 층이 배치되지 않고 상기 회로 기판의 하단이 상기 제2 전도성 층과 접촉하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 4. 실시예 1에 있어서,

상기 제2 전도성 층은 상기 관통 홀들에서 상기 제1 전도성 층과 중첩하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 5. 실시예 1에 있어서,

상기 제2 전도성 층은 상기 지지 기판의 하단을 연속적으로 커버하고, 상기 MEMS의 외부 측면을 적어도 부분적으로 커버하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 6. 실시예 5에 있어서,

상기 제2 전도성 층은 상기 접합 층의 측면을 완전히 커버하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 7. 실시예 1에 있어서,

상기 제1 전도성 층 및 상기 제2 전도성 층 각각은 Au, Ti, Ni, Ag 및 CU 또는 이들의 합금의 하나 이상의 층들을 포함하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 8. 실시예 7에 있어서,

상기 제1 전도성 층의 상기 하나 이상의 층의 구성은 상기 제2 전도성 층의 상기 하나 이상의 층과 상이한 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 9. 실시예 7에 있어서,

상기 제1 전도성 층의 상기 하나 이상의 층의 구성은 상기 제2 전도성 층의 상기 하나 이상의 층과 동일한 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 10. 마이크로 전기 기계 시스템(MEMS)으로서,

전자 회로부를 포함하는 회로 기판;

상기 회로 기판 상부에 배치된 패시베이션 층;

리세스를 가지는 지지 기판;

상기 회로 기판을 관통해 상기 리세스로 통하는 관통 홀들; 및

상기 패시베이션 층, 상기 관통 홀들의 내측벽들, 상기 리세스의 내벽, 및 상기 MEMS의 측면의 적어도 일부분을 커버하는 전도성 층을 포함하는, 마이크로 전기 기계 시스템(MEMS).

실시예 11. 실시예 10에 있어서,

상기 MEMS의 상기 측면의 부분은 상기 전도성 층에 의해 커버되지 않는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 12. 실시예 10에 있어서,

상기 전도성 층은 Au, Ti, Ni, Ag 및 Cu의 하나 이상의 층을 포함하는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 13. 실시예 12에 있어서,

상기 전도성 층의 전체는 하나의 재료로 이루어지는 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 14. 실시예 10에 있어서,

상기 관통 홀들의 상기 내측벽들 상의 상기 전도성 층의 두께는 균일하지 않은 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 15. 실시예 10에 있어서,

상기 회로 기판과 상기 지지 기판 사이에 배치된 절연 층을 더 포함하는, 마이크로 전기 기계 시스템(MEMS).

실시예 16. 실시예 10에 있어서,

상기 회로 기판 및 상기 지지 기판은 단일 기판의 부분인 것인, 마이크로 전기 기계 시스템(MEMS).

실시예 17. 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법으로서,

제1 기판의 전방 면 상에 전자 회로부를 형성하는 단계;

상기 제1 기판 내로 관통하는 홀들을 형성하는 단계;

상기 제1 기판의 상기 전방 면 상부에 그리고 상기 홀들의 내측벽들의 적어도 일부분 상에 제1 전도성 층을 형성하는 단계;

상기 홀들을 충전 재료로 충전하는 단계;

상기 제1 기판의 후방 면을 박형화하는 단계;

상기 제1 기판의 상기 후방 면과 제2 기판 사이에 접합 층이 개재되면서 상기 제1 기판의 상기 후방 면에 상기 제2 기판을 접합하는 단계;

상기 제2 기판 내에, 상기 제1 기판의 하단이 노출되도록 리세스를 형성하는 단계;

상기 충전 재료를 제거함으로써 관통 홀들을 형성하는 단계; 및

상기 리세스의 내벽 상에 그리고 상기 제1 전도성 층에 의해 커버되지 않은 상기 관통 홀들의 내측벽들의 적어도 일부분 상에 제2 전도성 층을 형성하는 단계;

를 포함하는, 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법.

실시예 18. 실시예 17에 있어서,

상기 기판은 위에 형성된 복수의 MEMS를 가지고, 상기 방법은 상기 제2 전도성 층을 형성하기 전에, 상기 복수의 MEMS를 분리시키기 위하여 다이싱 프로세스를 수행하는 단계를 더 포함하는, 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법.

실시예 19. 실시예 18에 있어서,

상기 제2 전도성 층은 또한, 상기 MEMS의 하나의 측면 상에 형성되는 것인, 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법.

실시예 20. 실시예 18에 있어서,

상기 제1 및 제2 전도성 층들 중의 적어도 하나는 스퍼터링 프로세스에 의해 만들어지는 것인, 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법.

Claims (10)

1. 마이크로 전기 기계 시스템(micro electro mechanical system; MEMS)으로서,
   전자 회로부를 포함하는 회로 기판;
   리세스(recess)를 가지는 지지 기판;
   상기 회로 기판과 상기 지지 기판 사이에 배치된 접합 층;
   상기 회로 기판을 관통해 상기 리세스로 통하는 관통 홀들;
   상기 회로 기판의 전방 면 상에 배치된 제1 전도성 층; 및
   상기 리세스의 내벽 상에 배치된 제2 전도성 층;
   을 포함하며,
   상기 제1 전도성 층은 상기 관통 홀들 내로 연장되고, 상기 제2 전도성 층은 상기 관통 홀들 내로 연장되고 상기 제1 전도성 층에 결합되는 것인, 마이크로 전기 기계 시스템(MEMS).
2. 제1항에 있어서,
   상기 리세스 내에, 접합 층이 배치되지 않고 상기 회로 기판의 하단이 상기 제2 전도성 층과 접촉하는 것인, 마이크로 전기 기계 시스템(MEMS).
3. 제1항에 있어서,
   상기 제2 전도성 층은 상기 관통 홀들에서 상기 제1 전도성 층과 중첩하는 것인, 마이크로 전기 기계 시스템(MEMS).
4. 제1항에 있어서,
   상기 제2 전도성 층은 상기 지지 기판의 하단을 연속적으로 커버하고, 상기 MEMS의 외부 측면을 적어도 부분적으로 커버하는 것인, 마이크로 전기 기계 시스템(MEMS).
5. 제4항에 있어서,
   상기 제2 전도성 층은 상기 접합 층의 측면을 완전히 커버하는 것인, 마이크로 전기 기계 시스템(MEMS).
6. 마이크로 전기 기계 시스템(MEMS)으로서,
   전자 회로부를 포함하는 회로 기판;
   상기 회로 기판 상부에 배치된 패시베이션 층;
   리세스를 가지는 지지 기판;
   상기 회로 기판을 관통해 상기 리세스로 통하는 관통 홀들; 및
   상기 패시베이션 층, 상기 관통 홀들의 내측벽들, 상기 리세스의 내벽, 및 상기 MEMS의 측면의 적어도 일부분을 커버하는 전도성 층을 포함하는, 마이크로 전기 기계 시스템(MEMS).
7. 제6항에 있어서,
   상기 관통 홀들의 상기 내측벽들 상의 상기 전도성 층의 두께는 균일하지 않은 것인, 마이크로 전기 기계 시스템(MEMS).
8. 제6항에 있어서,
   상기 회로 기판과 상기 지지 기판 사이에 배치된 절연 층을 더 포함하는, 마이크로 전기 기계 시스템(MEMS).
9. 제6항에 있어서,
   상기 회로 기판 및 상기 지지 기판은 단일 기판의 부분인 것인, 마이크로 전기 기계 시스템(MEMS).
10. 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법으로서,
    제1 기판의 전방 면 상에 전자 회로부를 형성하는 단계;
    상기 제1 기판 내로 관통하는 홀들을 형성하는 단계;
    상기 제1 기판의 상기 전방 면 상부에 그리고 상기 홀들의 내측벽들의 적어도 일부분 상에 제1 전도성 층을 형성하는 단계;
    상기 홀들을 충전 재료로 충전하는 단계;
    상기 제1 기판의 후방 면을 박형화하는 단계;
    상기 제1 기판의 상기 후방 면과 제2 기판 사이에 접합 층이 개재되면서 상기 제1 기판의 상기 후방 면에 상기 제2 기판을 접합하는 단계;
    상기 제2 기판 내에, 상기 제1 기판의 하단이 노출되도록 리세스를 형성하는 단계;
    상기 충전 재료를 제거함으로써 관통 홀들을 형성하는 단계; 및
    상기 리세스의 내벽 상에 그리고 상기 제1 전도성 층에 의해 커버되지 않은 상기 관통 홀들의 내측벽들의 적어도 일부분 상에 제2 전도성 층을 형성하는 단계;
    를 포함하는, 마이크로 전기 기계 시스템(MEMS)을 제조하는 방법.

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