KR102472846B1 - 마이크로 전자 기계 시스템 및 그 제조 방법 - Google Patents

마이크로 전자 기계 시스템 및 그 제조 방법 Download PDF

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Abstract

마이크로 전자 기계 시스템(micro electro mechanical system; MEMS)은, 전자 회로부를 포함하는 회로 기판; 리세스를 갖는 지지 기판; 회로 기판과 지지 기판 사이에 배치된 본딩 층; 회로 기판을 관통해 개구로 통과하는 관통 홀(through holes); 회로 기판의 전면 상에 배치된 제1 전도성 층; 리세스의 내벽 상에 배치된 제2 전도성 층; 및 관통 홀 각각의 내벽 상에 배치된 제3 전도성 층을 포함한다.

Description

마이크로 전자 기계 시스템 및 그 제조 방법{MICRO-ELECTRO MECHANICAL SYSTEM AND MANUFACTURING METHOD THEREOF}
관련 출원
본 출원은 2020년 2월 27일에 출원된 미국 특허 가출원 제62/982,712호를 우선권으로 주장하며, 그 전체가 본원에 참조에 의해 포함된다.
최근 마이크로 전자 기계 시스템(micro-electro mechanical system; MEMS) 디바이스가 개발되었다. MEMS 디바이스에는 반도체 기술을 사용하여 제조된 디바이스가 포함되어 기계적 및 전기적 피처(features)를 형성한다. MEMS 디바이스는 압력 센서, 마이크, 액추에이터, 미러, 히터 및/또는 프린터 노즐에서 구현된다. MEMS 디바이스를 형성하는 기존 디바이스 및 방법은 일반적으로 의도된 목적에 적합했지만 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들이 실제 축적으로(scale) 도시되지 않았고 단지 예시 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b, 1c 및 1d는 본 개시의 실시예들에 따른 MEMS 디바이스들의 개략적인 단면도들을 도시한다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다.
도 3a, 3b, 3c, 3d 및 3e는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다.
도 4a, 4b, 4c 및 4d는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다.
도 5a, 5b 및 5c는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다.
도 6a, 6b 및 6c는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다.
도 7a는 MEMS 디바이스의 평면도를 도시하고, 도 7b는 본 개시의 실시예에 따른 패드 구조 디바이스의 단면도를 도시한다.
도 8은 본 개시의 실시예에 따른 MEM 디바이스의 사용을 도시한다.
도 9a, 9b, 9c, 및 9d는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 것을 이해해야 한다. 컴포넌트 및 배열의 특정 실시예 또는 예시는 본 개시를 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 요소의 치수는 개시된 범위 또는 값에 제한되지 않지만, 프로세스 조건 및/또는 디바이스의 요구되는 특성에 종속될 수 있다. 또한, 이어지는 설명에서 제2 피처 상에 또는 위에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 부가의 피처가 제1 및 제2 피처 사이에 개재되게 형성될 수 있어, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수 있다. 다양한 피처는 간략함 및 명확성을 위해 상이한 크기들로 임의로 도시될 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 용어 "제조되는"은 "포함하는" 또는 "이루어진"을 의미할 수 있다. 본 개시에서, A, B, 및 C 중 적어도 하나는 "A", "B", "C", "A 및 B", "A 및 C", "B 및 C" 또는 "A, B 및 C"를 의미하고, A로부터 하나, B로부터 하나, 및 C로부터 하나를 의미하지 않는다.
본 개시에 따른 MEMS 디바이스는 전자빔 편향기, 전자기빔 편향기, 가속도계, 자이로스코프, 압력 센서, 마이크, RF 공진기, RF 스위치 또는 초음파 변환기 중 어느 하나 일 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 따른 MEMS 디바이스들(10A 및 10B)의 개략적인 단면도를 도시한다.
일부 실시예에서, MEMS 디바이스들(10A 및 10B)은, 전자 회로(25)(예컨대, 상보적 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스들과 같은 반도체 전계 효과 트랜지스터들을 포함하는 트랜지스터들)가 형성되는 회로 기판(20), 및 음향, 압력 및/또는 광을 수신하기 위한 개구(공동(cavity) 또는 리세스)(35)를 갖는 지지 기판(30)을 포함한다. 일부 실시예에서, 본딩 층(40)은 회로 기판(20)과 지지 기판(30) 사이에 형성된다. 일부 실시예에서, 본딩 층(40)은 실리콘 산화물 층이다. 일부 실시예에서, 회로 기판(20)은 전자 회로부에 의해 형성된 신호 프로세싱 회로 및/또는 증폭기 회로와 같은 전자 회로부(25)를 포함한다. 일부 실시예에서, 리세스(35)는 평면도에서 직사각형(예를 들어, 정사각형) 형상을 갖는다. 일부 실시예에서, 회로 기판(20) 및 지지 기판(30) 중 적어도 하나는 결정질 실리콘으로 제조된다. 일부 실시예에서, 도 1a에 도시된 바와 같이, 본딩 층은 리세스(35)의 하단에 남아 있고, 다른 실시예에서, 도 1b에 도시된 바와 같이, 본딩 층은 리세스(35)의 하단에 존재하지 않는다.
또한, 일부 실시예에서, 도 1a 및 1b에 도시된 바와 같이, 회로 기판(20)의 전면 상에 제1 전도성 층(50)이 형성되고, 지지 기판(30)의 후면 상에 제2 전도성 층(55)이 형성된다. 일부 실시예에서, 도 1a에 도시된 바와 같이, 본딩 층(40)은 제2 전도성 층(55)과 접촉하고 회로 기판(20)과 접촉하지 않는다. 다른 실시예에서, 제2 전도성 층(55)은 도 1b에 도시된 바와 같이 회로 기판(20)과 접촉한다. 일부 실시예에서, 제1 및 제2 전도성 층은 Au, Ti, Cu, Ag 및 Ni의 하나 이상의 층을 포함한다.
일부 실시예에서, 회로 기판(20)의 하단에 있는 리세스(35)의 크기의 거리(L1)는 약 10 mm 내지 약 50 mm 범위 내이고, 다른 실시예에서 약 15 mm 내지 약 20 mm 범위 내이다. 일부 실시예에서, 지지 기판(30)의 하단에 있는 공동(35)의 크기의 거리 L2는 L1보다 크고 약 11 mm 내지 약 52 mm 범위 내이며, 다른 실시예에서는 약 16 mm 내지 약 22 mm 범위 내이다. 일부 실시예에서, MEMS 디바이스의 에지 및 회로 기판(20)의 하단에 있는 리세스(35)의 에지로부터의 거리 L3(프레임 부분의 폭)는 약 2 ㎛ 내지 약 10 ㎛의 범위 내이고, 다른 실시예에서 약 3 ㎛ 내지 약 5 ㎛ 범위 내이다. 일부 실시예에서 본딩 층(40)의 두께 T1은 약 200 nm 내지 약 5 μm의 범위 내이며, 다른 실시예에서는 약 500 nm 내지 약 2 μm의 범위 내이다. 일부 실시예에서, MEM 디바이스의 총 두께 T2는 약 300 μm 내지 약 2 mm 범위 내이고, 다른 실시예에서는 약 600 μm 내지 약 800 μm 범위 내이다.
도 1c 및 1d는 본 개시의 실시예들에 따른 MEMS 디바이스들(10C 및 10D)의 개략적인 단면도를 도시한다. 일부 실시예에서, MEMS 디바이스(10C 및 10D)는, 하나 이상의 전자 또는 극 자외선(extreme ultraviolet; EUV) 광선이 MEMS 디바이스에 매립된 전자 회로의 동작에 의해 편향되는 빔 편향기이다.
MEMS 디바이스(10A 및 10B)와 유사하게, MEMS 디바이스(10C 및 10D)는, 전자 회로(25)가 형성되는 회로 기판(20)과, 음향, 압력 및/또는 광을 수신하기 위한 개구(공동 또는 리세스)(35)를 갖는 지지 기판(30)을 포함한다. 일부 실시예에서, 본딩 층(40)은 회로 기판(20)과 지지 기판(30) 사이에 형성된다. 일부 실시예에서, 본딩 층(40)은 실리콘 산화물 층이다. 일부 실시예에서, 하나 이상의 관통 홀(through holes)(60)이 회로 기판(20) 및 본딩 층(40)을 통과하게 배치되어 빔이 관통 홀(60)을 통과한다. 일부 실시예에서, 관통 홀(60)은 평면도에서 nxm 매트릭스로 배열되고, 여기서 n 및 m은 2 이상의 그리고 예를 들어, 128 이하의 정수이다.
일부 실시예에서, 도 1c 및 1d에 도시된 바와 같이, 회로 기판(20)의 전면 상에 제1 전도성 층(50)이 형성되고, 지지 기판(35)의 후면 상에 제2 전도성 층(55)이 형성된다. 일부 실시예에서, 도 1c에 도시된 바와 같이, 본딩 층(40)은 제2 전도성 층(55)과 접촉하고 회로 기판(20)과 접촉하지 않는다. 다른 실시예에서, 제2 전도성 층(55)은 도 1d에 도시된 바와 같이 회로 기판(20)과 접촉한다. 또한, 제1 전도성 층(50)과 제2 전도성 층(55)을 연결하는 관통 홀(60) 각각의 내벽 상에는 제3 전도성 층(57)이 배치된다.
일부 실시예에서, 회로 기판(20)은 전자 회로부에 의해 형성된 신호 프로세싱 회로 및/또는 증폭기 회로와 같은 전자 회로부(25)를 포함한다. 일부 실시예에서, 전자 회로부는 각각의 관통 홀(60)에서 제3 전도성 층의 전위를 제어하기 위해 제1, 제2 및/또는 제3 전도성 층에 결합되어, 관통 홀(60)을 통과하는 빔을 편향시킨다.
일부 실시예에서, 리세스(35)는 평면도에서 직사각형(예를 들어, 정사각형) 형상을 갖는다. 일부 실시예에서, 회로 기판(20) 및 지지 기판(30) 중 적어도 하나는 결정질 실리콘으로 제조된다. 일부 실시예에서, 도 1c에 도시된 바와 같이, 본딩 층은 리세스(35)의 하단에 남아 있고, 다른 실시예에서, 도 1d에 도시된 바와 같이, 본딩 층은 리세스(35)의 하단에 존재하지 않는다.
MEMS 디바이스(10C 및 10D)의 L1, L2 및 L3의 치수는 MEMS 디바이스(10A 및 10B)의 치수와 동일하거나 유사하다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다. 도 2a 내지 2f에 도시된 프로세스 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 아래 설명되는 동작 중 일부는 방법의 추가적인 실시예를 위해 대체 또는 제거될 수 있는 것으로 이해된다. 동작/프로세스의 순서가 상호 교환될 수 있다. 도 1 a 내지 1d와 관련하여 설명된 물질, 구성, 치수, 및 프로세스는 다음 실시예에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 2a에 도시된 바와 같이, CMOS(complementary meta-oxide-semiconductor) 회로(25)는 회로 기판(20)의 전면 영역에 형성된다. 하나 이상의 패시베이션 막(28)이 회로 기판의 전면 위에 형성된다. 일부 실시예에서, 하나 이상의 패시베이션 막(28)은 실리콘 산화물, 실리콘 질화물, 또는 유기 막을 포함한다. 그 후, 도 2b에 도시된 바와 같이, 회로 기판(20)의 후면은 연삭 프로세스 또는 연마 프로세스에 의해 씨닝된다. 일부 실시예들에 있어, 씨닝된 회로 기판(20)의 잔여 두께는 약 100 μm 내지 약 500 μm 범위 내이다.
다음으로, 도 2c 및 2d에 도시된 바와 같이, 씨닝된 회로 기판(20)은 본딩 층(40)을 통해 지지 기판(30)에 본딩된다. 일부 실시예에서, 도 2c에 도시된 바와 같이, 본딩 층(40)은 예를 들어, 열 산화 프로세스 또는 화학적 증기 퇴적(chemical vapor deposition; CVD) 프로세스에 의해 지지 기판(30)의 표면 상에 형성된 실리콘 산화물이다. 다른 실시예에서, 본딩 층(40)은 예를 들어, CVD 프로세스에 의해 회로 기판(20)의 후면 상에 형성된다.
그 다음, 지지 기판(30)의 후면은 하나 이상의 리소그래피 및 에칭 동작을 사용하여 리세싱된다. 일부 실시예에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예에서, 습식 에칭은 TMAH(tetramethylammonium hydroxide) 또는 KOH 용액을 사용한다.
일부 실시예에서, 본딩 층(40)은 도 2e에 도시된 바와 같이 리세스(35)를 형성하기 위한 에칭 정지 층으로서 기능한다. 일부 실시예에서, 하나 이상의 전도성 층이 지지 기판(30)의 후면 상에 그리고 본딩 층(40) 상에 형성된다.
다른 실시예에서, 리세스 에칭이 본딩 층(40)에서 중지된 후, 본딩 층(40)은 하나 이상의 건식 에칭 동작 또는 습식 에칭 동작에 의해 추가로 에칭된다. 일부 실시예에서, 하나 이상의 전도성 층이 지지 기판(30)의 후면 상에 형성된다. 다른 실시예에서, 도 2f에 도시된 바와 같이, 본딩 층(40)이 제거된 후, 회로 기판(20)의 후면의 일부가 에칭된 다음 하나 이상의 전도성 층이 형성된다.
도 3a 내지 7b는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다. 도 3a 내지 7b에 도시된 프로세스 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 아래 설명되는 동작 중 일부는 방법의 추가적인 실시예를 위해 대체 또는 제거된다. 동작/프로세스의 순서는 상호 교환될 수 있다. 도 1 a 내지 1d 및 2a 내지 2f와 관련하여 설명된 물질, 구성, 치수, 및 프로세스는 다음 실시예에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 3a에 도시된 바와 같이, 회로 기판(20) 위에 전자 회로가 형성된 후, 하나 이상의 평면 전극(100)이 형성되고 하나 이상의 패시베이션 층(110)이 형성된다. 전극(100)은 회로 기판(20)에 형성된 전자 회로와 전기적으로 접속된다. 일부 실시예에서, 회로 기판(20)은 결정질 실리콘 기판을 포함한다. 일부 실시예에서, 하나 이상의 패시베이션 층에서 전극(100) 위에 하나 이상의 개구가 형성된다. 일부 실시예에서, 전극(100)은 Cu, Al, Au, Ni, Ag 또는 다른 적절한 전도성 물질의 하나 이상의 층으로 제조된다. 패시베이션 층(110)은 실리콘 질화물, SiON, 실리콘 산화물, 알루미늄 질화물 또는 유기 물질을 포함한다.
이어서, 관통 실리콘 비아(through-silicon-via; TSV)를 위한 하나 이상의 홀(120)이 전극(100) 이외의 영역에 형성된다. TSV 홀(120)은 하나 이상의 리소그래피 및 에칭 동작에 의해 형성된다. 일부 실시예에서, TSV 홀(120)은 평면도(도 7a 참조)에서 nxm 매트릭스로 배열되며, 여기서 n 및 m은 2 이상의 그리고 예를 들면, 128 이하의 정수이다. TSV의 깊이는 일부 실시예에서 패시베이션 층(110)의 상단으로부터 약 20 ㎛ 내지 약 100 ㎛의 범위 내에 있다. 일부 실시예에서, 깊이는 회로 기판의 후면의 씨닝 프로세스가 후속적으로 수행된 후에 TSV 홀(120)의 하단이 노출되도록 결정된다. 일부 실시예에서, 평면도에서 TSV 홀(120)의 형상은 원형 또는 직사각형(예를 들어, 정사각형)이다. 일부 실시예에서, TSV 홀(120)은 하단보다 더 큰 개구를 갖게 테이퍼링된다. 일부 실시예에서, 개구에서 TSV 홀(120)의 직경(또는 측부의 길이)은 약 100 nm 내지 약 12,000 nm 범위 내에 있다.
그 다음, 전극(100), 패시베이션 층(110) 위에 그리고 TSV 홀(120) 내부에 제1 전도성 층(130)이 형성된다. 그 다음, 도 3b에 도시된 바와 같이 TSV 홀(120)을 채우도록 충전 층(140)이 형성된다. 제1 전도성 층(130)은 도 1a 내지 1d에 도시된 제1 전도성 층(50)과 동일하거나 유사한 기능을 갖는다. 일부 실시예에서, 제1 전도성 층(130)은 Au, Ti, Cu, Ag 및 Ni의 하나 이상의 층을 포함한다. 특정 실시예에서, Ti 층 위에 형성된 금 층이 제1 전도성 층(130)으로서 사용된다. 일부 실시예에서 Ti 층의 두께는 약 50 nm 내지 약 500 μm의 범위 내이며, 다른 실시예에서 약 80 nm 내지 약 300 nm의 범위 내이다. 일부 실시예에서 금(Au)의 두께는 약 10 nm 내지 약 10,000 nm의 범위 내이며, 다른 실시예에서 약 150 nm 내지 약 250 nm의 범위 내이다. 일부 실시예에서, 충전 층(140)은 실리콘 산화물 또는 임의의 다른 적절한 절연 물질을 포함한다. 일부 실시예에서, 충전 물질의 블랭킷 층은 제1 전도성층(130) 위에 형성되고, 그 다음에 화학 기계적 연마 프로세스 또는 에칭백 프로세스와 같은 평탄화 동작이 수행되어, 도 3b에 도시된 바와 같이, 충전 물질을 TSV 홀(120) 내에만 남겨둔다. 다른 실시예에서, 충전 물질은 또한 전극(100) 위의 오목한 부분 상에 남아있다.
다음으로, 도 3c에 도시된 바와 같이, 전도성 층(130)은 TSV 홀(120) 근처의 패시베이션 층(110) 위에 하나 이상의 개구를 형성하도록 패터닝되어 패시베이션 층을 부분적으로 노출시킨다. 이어서, 절연 층이 형성되고 패터닝되어 개구를 덮는 섬형(island shaped) 절연 패턴(150)을 형성한다. 일부 실시예에서, 절연 패턴(150)은 실리콘 질화물을 포함한다.
또한, 도 3d에 도시된 바와 같이, 위에 전도성 층(130) 및 패턴(150)이 형성되는 회로 기판(20)의 전면 위에 제1 캐리어 본딩 층(160)이 형성된 후 제1 캐리어 기판(165)이 부착된다. 제1 캐리어 기판(165)은 일부 실시예에서 유리 기판, 세라믹 기판, 반도체 기판 또는 수지 기판이다. 일부 실시예에서, 제1 캐리어 본딩 층(160)은 유기 물질, 실리콘 산화물 또는 임의의 다른 적절한 물질을 포함한다.
그 후, 회로 기판(20)의 후면은 연삭 또는 연마(예를 들어, CMP) 동작에 의해 씨닝된다. 일부 실시예에서, 씨닝 후, 회로 기판(20)은 약 20 ㎛ 내지 약 300 ㎛ 범위 내의 잔여 두께를 가지며, 잔여 두께는 다른 실시예들에서 약 40 ㎛ 내지 약 180 ㎛ 범위 내이다. 도 3d에 도시된 바와 같이, TSV 홀(120)에 채워진 충전 물질 층(140)의 하단이 노출된다. 다른 실시예에서, 씨닝 동작 후에, 제1 캐리어 기판(165)은 회로 기판(20)의 전면에 부착된다.
또한, 도 3e에 도시된 바와 같이, 회로 기판(20)의 씨닝된 후면 상에 본딩 층(170)이 형성된다. 본딩 층(170)은 도 1a 내지 2f에 도시된 본딩 층(40)과 동일하거나 유사한 기능을 갖는다. 일부 실시예에서, 본딩 층(170)은 예를 들어, CVD 프로세스에 의해 형성된 실리콘 산화물을 포함한다.
이어서, 도 4a에 도시된 바와 같이, 지지 기판(30)이 준비되고 본딩 층(170)을 통해 회로 기판(20)에 본딩된다(산화물 융합 본딩). 일부 실시예에서, 지지 기판(30)은 결정질 실리콘으로 제조된다. 산화물 융합 본딩 후, 도 4b에 도시된 바와 같이, 제1 캐리어 기판(165) 및 제1 캐리어 본딩 층(160)이 제거된다. 도 4a에 도시된 바와 같이, 본딩층(170)은 TSV 홀(120) 내의 충전 물질 층(140)에 접속된다. 일부 실시예에서, 본딩 층(170)과 충전 물질 층(140)은 동일 물질로 제조된다.
다른 실시예에서, 본딩 층(170)은 지지 기판(30) 상에, 또는 지지 기판(30)과 회로 기판(20) 모두 상에 형성된다. 일부 실시예에서, 본딩 층이 없는 지지 기판(30)의 두께는 약 200 μm 내지 약 1.8 mm 범위 내이고, 다른 실시예에서 약 500 μm 내지 약 750 μm 범위 내이다.
다음으로, 도 4c에 도시된 바와 같이, 제1 하드 마스크 층(180)이 형성된 후 회로 기판(20)의 전면 위에 제2 하드 마스크 층(190)이 형성된다. 일부 실시예에서, 제1 하드 마스크 층(180)은 실리콘 산화물을 포함하고, 제2 하드 마스크 층(190)은 폴리실리콘 또는 비정질 실리콘을 포함한다. 일부 실시예들에서, 실리콘 산화물 하드 마스크 층(180)은 CVD 프로세스에 의해 형성된 다음, CMP 동작과 같은 평탄화 프로세스가 수행된다. 유사하게, 일부 실시예에서, 폴리실리콘 하드 마스크 층(190)이 화학적 증기 퇴적(CVD)에 의해 형성된 다음 CMP 동작이 선택적으로 수행된다. 일부 실시예에서, 폴리실리콘 하드 마스크 층(190)의 두께는 약 30 μm 내지 약 70 μm의 범위 내이다.
그 다음, 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 제2 하드 마스크 층(190) 및 제1 하드 마스크 층(180)은 도 4d에 도시된 바와 같이 전극(100) 위에 하나 이상의 개구(200)를 형성하도록 패터닝된다. 일부 실시예에서, 개구(200)의 크기는 전극(100) 위의 패시베이션 층(110)에 형성된 개구의 크기보다 크다. 또한, 일부 실시예에서 절연 패턴(150)은 도 4d에 도시된 바와 같이 개구(200)에서 부분적으로 노출된다.
다음으로, 도 5a에 도시된 바와 같이, 하나 이상의 전도성 층(210)(필라 전극(pillar electrode))이 개구(200)에 형성된다. 일부 실시예에서, 전도성 층은 도금 동작(전기 도금 또는 무전해 도금)에 의해 형성된 금 또는 금 합금(예를 들어, AuCu 및 AuNi)을 포함한다. 일부 실시예에서, 도금된 전도성 층(210)의 두께는 약 20 μm 내지　약 50 μm의 범위 내이다. 일부 실시예에서, 도금된 전도성 층(210)의 두께(높이)는 도 5a에 도시된 바와 같이 제2 하드 마스크 층(190)의 상단보다 작다.
또한, 도 5b에 도시된 바와 같이, 하나 이상의 전극(100) 위의 도금층(210)의 일부는 마스크 패턴(220)에 의해 덮인다. 일부 실시예에서, 마스크 패턴(220)은 포토 레지스트 패턴을 포함한다. 그 후, 추가 전도성 층(215)(필라 전극)이 전도성 도금층(210) 위에 형성된다. 일부 실시예에서, 추가 전도성 층(215)은 도금 동작(전기 도금 또는 무전해 도금)에 의해 형성된다. 일부 실시예에서, 추가 전도성 층(215)은 도금된 전도성 층(210)과 동일한 물질로 제조되고, 금 또는 금 합금(예를 들어, AuCu, AuNi)을 포함한다. 다른 실시예에서, 추가 전도성 층(215)은 도금된 전도성 층(210)과는 다른 물질로 제조된다. 그 후, 도 5c에 도시된 바와 같이 포토 레지스트 패턴(220)이 제거된다.
일부 실시예에서, 추가 전도성 층(215)의 두께는 약 10 μm 내지　약 35 μm의 범위 내이다. 일부 실시예에서, 도금된 전도성 층(210) 및 추가 전도성 층(220)의 총 두께(높이)는 도 5c에 도시된 바와 같이 제2 하드 마스크 층(190)의 상단보다 작다. 일부 실시예에서, 도금된 전도성 층(210/220)의 2개의 상이한 두께(높이)는 상이한 전기 회로부를 제어한다. 예를 들어, 더 높은 것은 전자를 보호하는(shelter) 데 사용되고 더 낮은 것은 전기장을 제어하는 데 사용된다.
이어서, 도 6a에 도시된 바와 같이, 회로 기판(20)의 전면 위에 제2 캐리어 본딩 층(305)이 형성되고, 제2 캐리어 본딩 층(305)을 통해 회로 기판(20)의 전면에 제2 캐리어 기판(300)이 부착된다. 제2 캐리어 기판(300)은 일부 실시예에서 유리 기판, 세라믹 기판, 반도체 기판 또는 수지 기판이다. 일부 실시예에서, 제2 캐리어 본딩 층(305)은 유기 물질, 실리콘 산화물 또는 임의의 다른 적절한 물질을 포함한다.
그 다음, 전체 기판이 수직으로 뒤집힌(flipped) 다음 지지 기판(30)의 후면이 패터닝되어 리세스(35)를 형성한다. 일부 실시예에서, 리세스(35)는 마스크 패턴(310)을 사용하여 하나 이상의 리소그래피 및 에칭 동작에 의해 형성된다. 일부 실시예에서, 마스크 패턴(35)은 포토 레지스트로 제조된다.
일부 실시예에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예에서, 본딩 층(170)은 리세스(35)를 형성하기 위한 에칭 정지 층으로서 기능한다. 리세스(35)를 형성하기 위해 플라즈마 건식 에칭 프로세스가 사용되는 경우, 플라즈마 에칭은 실질적으로 본딩 층(170)에서 중지되어 회로 기판(20)에 형성된 전자 회로 상의 플라즈마 손상이 방지될 수 있다.
일부 실시예에서, 리세스 에칭이 본딩 층(170)에서 중지된 후, 본딩 층(170)은 하나 이상의 건식 에칭 또는 습식 에칭 동작에 의해 추가로 에칭된다. 일부 실시예에서, 본딩 층의 에칭은 회로 기판(20)(예를 들어, Si)에 대해 높은 선택성을 갖는다. 예를 들어, 본딩 층의 에칭 속도는 회로 기판(20)의 에칭 속도의 10배 이상이다. 일부 실시예에서, 본딩 층(170)이 실리콘 산화물로 제조되는 경우, 회로 기판(20)에 형성된 전자 회로의 손상을 억제하기 위해 HF 또는 버퍼링된 HF를 사용하는 습식 에칭 프로세스가 수행된다. 본딩 층(170)을 제거할 때, 충전 물질 층(140)이 본딩 층(170)과 동일한 물질(예를 들어, 실리콘 산화물)로 제조되면 TSV 홀(120) 내의 충전 물질 층(140)도 제거된다. 충전 물질 층(140)이 본딩 층(170)과 다른 물질(예를 들어, 실리콘 질화물)로 제조되는 경우, 충전 물질 층(140)을 제거하기 위해 습식 에칭 동작과 같은 추가 에칭 동작이 수행된다.
충전 물질 층(140)이 TSV 홀(120)에서 제거된 후, 도 6b에 도시된 바와 같이 리세스(35) 내부에 제2 전도성 층(320)이 형성된다.
일부 실시예에서, 도 6b에 도시된 바와 같이, 제2 전도성 층(320)은 각 TSV 홀(120)의 내벽 상에 형성된 제1 전도성 층(130)과 접촉하도록 형성된다. 일부 실시예에서, 제2 전도성 층(320)은 또한 제1 전도성 층(130)이 이미 형성된 TSV 홀(120)의 내벽 상에 형성된다. 일부 실시예에서, 제2 전도성 층(320)은 제1 전도성 층(130)과 동일하거나 상이한 물질로 제조되고 Au, Ti, Cu, Ag 및 Ni의 하나 이상의 층을 포함한다. 특정 실시예에서, Ti 층 위에 형성된 금 층이 제2 전도성 층(320)으로 사용된다. 일부 실시예에서 Ti 층의 두께는 약 50 nm 내지 약 200 mm의 범위 내이며, 다른 실시예에서는 약 80 nm 내지 약 120 nm의 범위 내이다. 일부 실시예에서 금(Au) 층의 두께는 약 10 nm 내지 약 400 nm의 범위 내이며, 다른 실시예에서는 약 150 nm 내지 약 250 nm의 범위 내이다.
일부 실시예에서, 복수의 MEMS 디바이스가 Si 웨이퍼 상에 형성되고 웨이퍼는 스크라이브 라인(390)에서 쏘잉(다이싱 동작)에 의해 개별 MEMS 디바이스(칩)로 절단된다. 일부 실시예에서, 다이싱 동작은 도 6b에 도시된 바와 같이 지지 제2 캐리어 본딩 층(305)을 완전히 절단하지 않는다. 제2 캐리어 본딩 층(305)을 제거하고 이에 따라 제2 캐리어 기판(300)을 제거함으로써, 개별 MEMS 디바이스가 릴리스된다.
일부 실시예에서, 다이싱 동작은 제2 전도성 층(320)이 형성된 후에 수행된다. 이 경우 MEMS 디바이스의 측부면(다이싱된 면) 상에는 전도성 층이 형성되지 않는다. 다른 실시예에서, 다이싱 동작은 제2 전도성 층(320)이 형성되기 전에 수행된다. 이 경우, 제2 전도성 층(320)도 MEMS 디바이스의 측부면에 형성된다.
일부 실시예에서, 제2 캐리어 기판(300) 및 제2 캐리어 본딩 층(305)이 제거된 후, 개별 MEMS 디바이스는 도 6c에 도시된 바와 같이 프레임(400) 상에 부착된다. 도 6c에 도시된 바와 같이, 제2 캐리어 기판(300) 및 제2 캐리어 본딩 층(305)을 제거함으로써 TSV 홀(120)이 노출되어 전자빔 또는 광선이 통과할 수 있다.
도 7a는 MEMS 디바이스의 평면도를 도시하고, 도 7b는 주변 영역(peripheral region; PR)에서 본딩 패드 구조물의 단면도를 도시한다. 도 7a의 평면도에 도시된 바와 같이, MEMS 디바이스는 중심 영역(center region; CR) 및 중심 영역을 둘러싸는 주변 영역을 갖는다. TSV 홀(120) 및 전도성 층(210/220)은 중앙 영역(CR)에 배치된다. 주변 영역(PR)에는, 하나 이상의 언더 범프 패드 전극(250)이 형성되어 회로 기판(20)에 형성된 전자 회로를 MEMS 디바이스 외부의 하나 이상의 회로에 접속한다. 일부 실시예에서, 주변 영역(PR)은 평면도에서 리세스(35)와 중첩하지 않는다. 다른 실시예에서, 주변 영역(PR)은 평면도에서 리세스(35)와 부분적으로 중첩한다.
언더 범프 패드 전극(250)은 회로 기판(20)의 전면 상에 형성된다. 일부 실시예에서, 언더 범프 패드 전극(250)은 주변 영역(PR)에서 매트릭스로 배열된다. 일부 실시예에서, 볼 범프(260)는 언더 범프 패드 전극(250) 각각 상에 배치된다. 일부 실시예에서, 언더 범프 패드 전극(250)은 도 6a에 도시된 바와 같이 리세스 에칭 전에 형성된다. 일부 실시예에서, 언더 범프 패드 전극(250)은, 지지 기판(30)이 도 4a 및 4b에 도시된 바와 같이 산화물 융합 본딩을 통해 회로 기판(20)에 부착된 후에 형성된다.
일부 실시예에서 언더 범프 패드 전극(250)은, 층간 유전체 층(230)에 매립되고 전자 회로의 최상부 금속 층(예를 들어, 8번째 내지 12번째 금속 레벨)으로 형성되는 금속 패드(225) 상에 형성된다. 일부 실시예에서, 금속 패드(225)는 전도성 물질의 하나 이상의 층을 포함한다. 일부 실시예에서, 금속 패드(225)는 Cu 또는 Cu 합금을 포함한다.
또한, 도 7b에 도시된 바와 같이, 언더 범프 패드 전극(250)은 전도성 물질의 다중 층을 포함한다. 일부 실시예에서, 언더 범프 패드 전극(250)은 제1 금속성 층(252), 제2 금속성 층(254), 제3 금속성 층(256), 및 제4 금속성 층(258)을 포함한다. 일부 실시예에서, 제1 금속성 층은 TiW 층이고, 제2 금속성 층은 Cu 층이고, 제3 금속성 층은 Ni 층이며, 제4 금속성 층은 Sn 층이다.
일부 실시예에서 TiW 층(252)의 두께는 약 50 nm 내지 약 1000 μm의 범위 내이며, 다른 실시예에서는 약 100 nm 내지 약 500 nm의 범위 내이다. 일부 실시예에서 Cu 층(254)의 두께는 약 10 nm 내지 약 2000 μm의 범위 내이며, 다른 실시예에서는 약 500 nm 내지 약 1000 nm의 범위 내이다. 일부 실시예에서 Ni 층(256)의 두께는 약 1000 nm 내지 약 5000 μm의 범위 내이며, 다른 실시예에서는 약 2500 nm 내지 약 3500 nm의 범위 내이다. 일부 실시예에서 Sn 층(258)의 두께는 약 500 nm 내지 약 4000 nm의 범위 내이며, 다른 실시예에서는 약 1500 nm 내지 약 2500 nm의 범위 내이다. 금속성 층은 CVD, 스퍼터링을 포함하는 물리적 증기 퇴적(physical vapor deposition; PVD), 도금 또는 임의의 다른 적절한 막 형성 방법, 그리고 리소그래피 및 에칭 동작 중 하나 이상에 의해 형성된다.
일부 실시예에서, 전자 회로의 표면은 하나 이상의 패시베이션 층으로 덮인다. 일부 실시예에서, 패시베이션 층은 제1 패시베이션 층(242), 제2 패시베이션 층(244) 및 제3 패시베이션 층(246)을 포함한다. 언더 범프 패드 전극(250)은 도 7b에 도시된 바와 같이 패시베이션 층에 형성된 개구에 형성된다. 일부 실시예에서, 제1 패시베이션 층(242)은 SiC 층이고, 제2 패시베이션 층(244)은 실리콘 산화물 층이며, 제3 패시베이션 층(246)은 실리콘 질화물 층이다.
도 8은 본 개시의 실시예에 따른 MEM 디바이스의 사용을 도시한다. 일부 실시예에서, MEMS 디바이스(10)는 전자 또는 전자기파 리소그래피에 사용된다. 일부 실시예에서, 전자 빔(또는 EUV 광선)(500)은 회로 기판(20)의 전면으로부터 MEMS 디바이스(10)로 입력된다. 회로 기판(20)에 형성된 전자 회로는 각 TSV 홀(120)의 내벽 상에 형성된 전도성 층(예를 들어, 제1 전도성 층(130))에 인가되는 전압을 독립적으로 제어한다. TSV 홀(120)의 전도성 층에 인가되는 전압을 조절함으로써, 전자빔(500)의 일부는 하나 이상의 TSV 홀을 통과하고 전자빔(500)의 일부는 TSV 홀을 통과하지 않는다. TSV 홀을 통과하는 전자빔의 일부는 그 위에 포토 레지스트 층이 형성되는 웨이퍼 또는 기판에 지향된다. 일부 실시예에서, 웨이퍼는 반도체 웨이퍼이다. 일부 실시예에서, 기판은 투명 기판 또는 반사 기판과 같이 포토 마스크를 위한 것이다. 전자 회로를 제어함으로써 전자빔을 통과하는 TSV 홀(120)의 위치가 제어되어 포토 레지스트 패턴 상에 원하는 형상이 그려질 수 있다.
다른 실시예에서, SOI(silicon-on-insulator) 웨이퍼가 사용된다. 이 경우, 융합 본딩 프로세스가 생략되고, SOI 웨이퍼의 산화물 층이 리세스 에칭에서 에칭 정지 층으로서 기능한다. 도 9a, 9b, 9c, 및 9d는 본 개시의 실시예에 따른 MEMS 디바이스에 대한 제조 동작의 다양한 단계의 개략적인 단면도를 도시한다. 도 9a 내지 9d에 도시된 프로세스 이전, 도중 및 이후에 추가적인 동작이 제공될 수 있으며, 아래 설명되는 동작 중 일부는 방법의 추가적인 실시예를 위해 대체 또는 제거될 수 있는 것으로 이해된다. 동작/프로세스의 순서가 상호 교환될 수 있다. 도 1a 내지 7b와 관련하여 설명된 물질, 구성, 치수, 및 프로세스는 다음 실시예에 적용될 수 있고, 그 상세한 설명은 생략될 수 있다.
SOI 기판은 도 9a에 도시된 바와 같이 디바이스 층(반도체 층)(20'), 산화물 층(40') 및 벌크 층(반도체 기판)(30')을 포함한다.
도 9a에 도시된 바와 같이, CMOS 회로(25)는 디바이스 층(20')의 전면 영역에 형성된다. 하나 이상의 패시베이션 막(28)이 디바이스 층(20')의 전면 위에 형성된다. 일부 실시예에서, 하나 이상의 패시베이션 막(28)은 실리콘 산화물, 실리콘 질화물, 또는 유기 막을 포함한다. 일부 실시예에서, 충전 물질(140)로 채워진 TSV 홀(120)은 디바이스 층(20')을 통과하여 형성된다. 또한, 하나 이상의 제1 전도성 층(50)이 도 9a에 도시된 바와 같이 디바이스 층의 전면 상에 그리고 TSV 홀 내에 형성된다.
그러면, 도 9b에 도시된 바와 같이, 벌크 층(30')의 후면은 하나 이상의 리소그래피 및 에칭 동작을 사용하여 리세싱된다. 일부 실시예에서, 에칭 동작은 플라즈마 건식 에칭 또는 습식 에칭을 포함한다. 일부 실시예에서, 습식 에칭은 TMAH(tetramethylammonium hydroxide) 또는 KOH 용액을 사용한다.
일부 실시예에서, 산화물 층(40')은 도 9b에 도시된 바와 같이 리세스(35)를 형성하기 위한 에칭 정지 층으로서 기능한다.
리세스 에칭이 산화물 층(40')에서 중지된 후, 산화물 층(40')은 하나 이상의 건식 에칭 또는 습식 에칭 동작에 의해 추가로 에칭된다. 산화물 층(40')을 에칭하는 동안, 도 9c에 도시된 바와 같이, 충전 물질 층(140)도 TSV 홀(120)에서 제거된다.
일부 실시예에서, 하나 이상의 제2 전도성 층(55)이 도 9d에 도시된 바와 같이 벌크 층(30')의 후면 상에 형성된다.
본 개시의 실시예들에서, MEMS 디바이스는 산화물 융합 본딩에 의해 실리콘 산화물 본딩 층을 통해 회로 기판과 지지 기판을 본딩하거나 SOI 기판을 사용하여 형성된다. 산화물 본딩 층(산화물 층)은, 지지 기판이 에칭되어 리세스를 형성할 때 플라즈마 건식 에칭을 위한 에칭 정지 층으로 또한 기능하여, 플라즈마 에칭으로 인한 손상으로부터, 회로 기판에 형성된 전자 회로부를 보호한다. 실리콘 산화물 본딩 층은 습식 에칭 동작에 의해 제거될 수 있기 때문에, 실리콘 산화물 본딩 층의 제거 프로세스는 회로 기판에 형성된 전자 회로부에 손상을 일으키지 않는다.
본 개시에서 설명된 다양한 실시예들 및 예시들은 위에서 명시된 대로, 기존 기술에 비해 여러 가지 이점을 제공한다. 모든 장점들이 기본적으로 여기에 논의된 것은 아니며 모든 실시예 또는 예시에 대해 특정 장점이 요구되는 것이 아니며, 다른 실시예 또는 예시가 상이한 장점들을 제공할 수 있는 것으로 이해될 것이다.
본 개시의 한 양상에 따라, 마이크로 전자 기계 시스템(MEMS)은, 전자 회로부를 포함하는 회로 기판; 리세스를 갖는 지지 기판; 회로 기판과 지지 기판 사이에 배치된 본딩 층; 회로 기판을 관통해 개구로 통과하는 관통 홀; 회로 기판의 전면 상에 배치된 제1 전도성 층; 리세스의 내벽 상에 배치된 제2 전도성 층; 및 관통 홀 각각의 내벽 상에 배치된 제3 전도성 층을 포함한다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 본딩 층은 실리콘 산화물을 포함한다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 리세스에는 본딩 층이 배치되지 않고, 회로 기판의 하단이 제2 전도성 층과 접촉한다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 회로 기판은 상이한 구성을 갖는 전극을 포함한다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 전극은 제1 전극 및 제2 전극을 포함하고, 제1 전극 각각 상에 제1 필라 전극이 배치되고, 제2 전극 각각 상에 제2 필라가 배치되며, 제1 필라 전극의 높이는 제2 필라 전극의 높이와 다르다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 제1 필라 전극과 제2 필라 전극의 높이 차이는 10 μm 내지 30 μm. 범위 내이다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 평면도에서, 회로 기판은 관통 홀이 제공되는 중심 영역과 중심 영역을 둘러싸는 주변 영역을 포함하고, 전극과는 다른 구성을 갖는 복수의 범프 전극이 주변 영역에 배치된다. 및 다음 실시예 중 하나 이상에서, 주변 영역은 평면도에서 리세스와 중첩되지 않는다.
본 개시의 또 다른 양상에 따라, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법에서, 전자 회로가 제1 기판의 전면 위에 형성되고, 제1 기판 내로 관통하는 하나 이상의 홀이 형성되고, 홀은 충전 물질로 채워지고, 제1 기판의 후면이 씨닝되어 채워진 홀의 일부를 노출시키고, 본딩 층이 제2 기판과 제1 기판의 후면 사이에 개재되면서 제2 기판이 제1 기판의 후면에 본딩되고, 리세스가 제2 기판에 형성되어 제1 기판의 하단이 노출된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 본딩 층은 실리콘 산화물이다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 본딩 층은 제1 기판의 후면 상에 형성된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 본딩 층은 제2 기판 상에 형성된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 리세스가 형성될 때, 제2 기판의 일부는 본딩 층을 노출시키기 위해 플라즈마 건식 에칭에 의해 에칭되지만 제1 기판은 에칭되지 않고, 제1 기판으로부터 본딩 층을 선택적으로 제거하는 에칭에 의해 본딩 층이 에칭된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 본딩 층을 에칭할 때, 충전 물질이 또한 홀로부터 제거되어 관통 홀을 형성한다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 제1 전도성 층이 제1 기판의 전면 위에 그리고 각 홀의 내벽 상에 형성되고, 제2 전도성 층이 리세스의 내벽 위에 형성된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 제1 전도성 층 및 제2 전도성 층 중 적어도 하나는 Ti 층 상의 Au 층의 적층된 층이다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 홀은 평면도에서 매트릭스로 배열된다.
본 개시의 또 다른 양상에 따라, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법에서, 전자 회로는 제1 기판의 전면 위에 형성되고, 전극은 제1 기판 위에 형성되고, 제1 기판 내로 관통하는 하나 이상의 홀은, 형성되고 있는 전극 이외의 영역에 형성되고, 홀은 충전 물질로 채워지고, 제1 기판의 후면이 씨닝되어 채워진 홀의 일부를 노출하고, 실리콘 산화물로 제조된 본딩 층이 제2 기판과 제1 기판의 후면 사이에 개재되면서 제2 기판이 제1 기판의 후면에 본딩되고, 필라 전극이 각각 전극 위에 형성되며, 리세스가 제2 기판에 형성되어, 제1 기판의 하단이 노출된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 리세스가 형성될 때, 제2 기판의 일부는 본딩 층을 노출시키기 위해 플라즈마 건식 에칭에 의해 에칭되지만, 제1 기판은 에칭되지 않으며, 본딩 층은 습식 에칭에 의해 에칭된다. 전술된 그리고 후술된 실시예들 중 하나 이상에서, 필라는 하나 이상의 도금 동작에 의해 형성된다.
전술된 설명은 당업자가 본 개시의 양상들을 잘 이해할 수 있도록 여러 실시예 또는 예시의 피처들의 개요를 설명한 것이다. 당업자는, 자신이 본 명세서에서 소개된 실시예 또는 예시의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 마이크로 전자 기계 시스템(micro electro mechanical system; MEMS)에 있어서,
전자 회로부를 포함하는 회로 기판;
리세스를 갖는 지지 기판;
상기 회로 기판과 상기 지지 기판 사이에 배치된 본딩 층;
상기 회로 기판을 관통해 개구로 통과하는 관통 홀(through holes);
상기 회로 기판의 전면 상에 배치된 제1 전도성 층;
상기 리세스의 내벽 상에 배치된 제2 전도성 층; 및
상기 관통 홀 각각의 내벽 상에 배치된 제3 전도성 층
을 포함하는, 마이크로 전자 기계 시스템(MEMS).
실시예 2. 실시예 1에 있어서,
상기 본딩 층은 실리콘 산화물을 포함하는 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 3. 실시예 2에 있어서,
상기 리세스에는 본딩 층이 배치되지 않고, 상기 회로 기판의 하단이 상기 제2 전도성 층과 접촉하는 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 4. 실시예 2에 있어서,
상기 회로 기판은 상이한 구성을 갖는 전극들을 포함하는 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 5. 실시예 4에 있어서,
상기 전극들은 제1 전극들 및 제2 전극들을 포함하고, 상기 제1 전극들 각각 상에 제1 필라 전극(pillar electrode)이 배치되고, 상기 제2 전극들 각각 상에 제2 필라 전극이 배치되며,
상기 제1 필라 전극의 높이는 상기 제2 필라 전극의 높이와 다른 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 6. 실시예 5에 있어서,
상기 제1 필라 전극과 상기 제2 필라 전극 간의 높이 차이는 10 μm 내지 30 μm 범위인 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 7. 실시예 4에 있어서,
평면도에서, 상기 회로 기판은 상기 관통 홀이 제공되는 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 포함하고,
상기 전극들과는 다른 구성을 갖는 복수의 범프 전극들이 상기 주변 영역에 배치되는 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 8. 실시예 7에 있어서,
상기 주변 영역은 평면도에서 상기 리세스와 중첩되지 않는 것인, 마이크로 전자 기계 시스템(MEMS).
실시예 9. 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법에 있어서,
제1 기판의 전면 위에 전자 회로를 형성하는 단계;
상기 제1 기판 내로 관통하는 하나 이상의 홀을 형성하는 단계;
충전 물질로 상기 홀을 채우는 단계;
채워진 상기 홀의 일부를 노출시키기 위해 상기 제1 기판의 후면을 씨닝(thinning)하는 단계;
본딩 층을 상기 제1 기판의 후면과 제2 기판 사이에 개재시켜 상기 제2 기판을 상기 제1 기판의 후면에 본딩하는 단계; 및
상기 제1 기판의 하단이 노출되도록 상기 제2 기판에 리세스를 형성하는 단계
를 포함하는, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 10. 실시예 9에 있어서,
상기 본딩 층은 실리콘 산화물인 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 11. 실시예 10에 있어서,
상기 본딩 층은 상기 제1 기판의 후면 상에 형성되는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 12. 실시예 10에 있어서,
상기 본딩 층은 상기 제2 기판 상에 형성되는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 13. 실시예 10에 있어서,
상기 리세스는:
상기 제1 기판을 에칭하지 않고 상기 본딩 층을 노출시키기 위해 플라즈마 건식 에칭에 의해 상기 제2 기판의 일부를 에칭함으로써, 그리고
상기 제1 기판으로부터 상기 본딩 층을 선택적으로 제거하는 에칭에 의해 상기 본딩 층을 에칭함으로써
형성되는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 본딩 층의 에칭에서, 상기 충전 물질이 또한 상기 홀로부터 제거됨으로써 관통 홀을 형성하는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 15. 실시예 10에 있어서,
상기 제1 기판의 전면 위에 그리고 상기 홀 각각의 내벽 상에 제1 전도성 층을 형성하는 단계; 및
상기 리세스의 내벽 위에 제2 전도성 층을 형성하는 단계
를 더 포함하는, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 전도성 층 및 상기 제2 전도성 층 중 적어도 하나는 Ti 층 상의 Au 층의 적층된 층인 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 17. 실시예 10에 있어서,
상기 홀은 평면도에서 매트릭스(matrix)로 배열되는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 18. 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법에 있어서,
제1 기판의 전면 위에 전자 회로부를 형성하는 단계;
상기 제1 기판 위에 전극들을 형성하는 단계;
형성되고 있는 상기 전극 이외의 영역에서 상기 제1 기판 내로 관통하는 하나 이상의 홀을 형성하는 단계;
충전 물질로 상기 홀을 채우는 단계;
채워진 상기 홀의 일부를 노출시키기 위해 상기 제1 기판의 후면을 씨닝(thinning)하는 단계;
실리콘 산화물로 제조된 본딩 층을 상기 제1 기판의 후면과 제2 기판 사이에 개재시켜 상기 제2 기판을 상기 제1 기판의 후면에 본딩하는 단계;
상기 전극들 위에 필라 전극들을 각각 형성하는 단계; 및
상기 제1 기판의 하단이 노출되도록 상기 제2 기판에 리세스를 형성하는 단계
를 포함하는, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 19. 실시예 18에 있어서,
상기 리세스는:
상기 제1 기판을 에칭하지 않고 상기 본딩 층을 노출시키기 위해 플라즈마 건식 에칭에 의해 상기 제2 기판의 일부를 에칭함으로써, 그리고
습식 에칭에 의해 상기 본딩 층을 에칭함으로써
형성되는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
실시예 20. 실시예 18에 있어서,
상기 필라는 하나 이상의 도금 동작에 의해 형성되는 것인, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.

Claims (10)

  1. 마이크로 전자 기계 시스템(micro electro mechanical system; MEMS)에 있어서,
    전자 회로부를 포함하는 회로 기판;
    리세스를 갖는 지지 기판;
    상기 회로 기판과 상기 지지 기판을 본딩하도록 상기 회로 기판과 상기 지지 기판 사이에 배치된 본딩 층 - 상기 본딩 층은 실리콘 산화물임 -;
    상기 회로 기판을 관통해 개구로 통과하는 관통 홀(through holes);
    상기 회로 기판의 전면 상에 배치된 제1 전도성 층;
    상기 리세스의 내벽 상에 배치된 제2 전도성 층; 및
    상기 관통 홀 각각의 내벽 상에 배치된 제3 전도성 층
    을 포함하고, 상기 회로 기판은 제1 필라 전극(pillar electrode) 및 제2 필라 전극을 포함하고, 상기 제1 필라 전극의 높이는 상기 제2 필라 전극의 높이와 다른 것인, 마이크로 전자 기계 시스템(MEMS).
  2. 삭제
  3. 제1항에 있어서,
    상기 리세스에는 본딩 층이 배치되지 않고, 상기 회로 기판의 하단이 상기 제2 전도성 층과 접촉하는 것인, 마이크로 전자 기계 시스템(MEMS).
  4. 제1항에 있어서,
    상기 회로 기판은 상이한 구성을 갖는 평면 전극들을 더 포함하는 것인, 마이크로 전자 기계 시스템(MEMS).
  5. 제4항에 있어서,
    상기 평면 전극들은 제1 전극들 및 제2 전극들을 포함하고, 상기 제1 전극들 각각 상에 상기 제1 필라 전극이 배치되고, 상기 제2 전극들 각각 상에 상기 제2 필라 전극이 배치되는 것인, 마이크로 전자 기계 시스템(MEMS).
  6. 제1항에 있어서,
    상기 제1 필라 전극과 상기 제2 필라 전극 간의 높이 차이는 10 μm 내지 30 μm 범위인 것인, 마이크로 전자 기계 시스템(MEMS).
  7. 제4항에 있어서,
    평면도에서, 상기 회로 기판은 상기 관통 홀이 제공되는 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 포함하고,
    상기 평면 전극들과는 다른 구성을 갖는 복수의 범프 전극들이 상기 주변 영역에 배치되는 것인, 마이크로 전자 기계 시스템(MEMS).
  8. 제7항에 있어서,
    상기 주변 영역은 평면도에서 상기 리세스와 중첩되지 않는 것인, 마이크로 전자 기계 시스템(MEMS).
  9. 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법에 있어서,
    제1 기판의 전면 위에 전자 회로를 형성하는 단계;
    상기 제1 기판 내로 관통하는 하나 이상의 홀을 형성하는 단계;
    충전 물질로 상기 홀을 채우는 단계;
    채워진 상기 홀의 일부를 노출시키기 위해 상기 제1 기판의 후면을 씨닝(thinning)하는 단계;
    본딩 층을 상기 제1 기판의 후면과 제2 기판 사이에 개재시켜 상기 제2 기판을 상기 제1 기판의 후면에 본딩하는 단계; 및
    상기 제1 기판의 하단이 노출되도록 상기 제2 기판에 리세스를 형성하는 단계
    를 포함하는, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
  10. 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법에 있어서,
    제1 기판의 전면 위에 전자 회로부를 형성하는 단계;
    상기 제1 기판 위에 전극들을 형성하는 단계;
    형성되고 있는 상기 전극 이외의 영역에서 상기 제1 기판 내로 관통하는 하나 이상의 홀을 형성하는 단계;
    충전 물질로 상기 홀을 채우는 단계;
    채워진 상기 홀의 일부를 노출시키기 위해 상기 제1 기판의 후면을 씨닝(thinning)하는 단계;
    실리콘 산화물로 제조된 본딩 층을 상기 제1 기판의 후면과 제2 기판 사이에 개재시켜 상기 제2 기판을 상기 제1 기판의 후면에 본딩하는 단계;
    상기 전극들 위에 필라 전극들을 각각 형성하는 단계; 및
    상기 제1 기판의 하단이 노출되도록 상기 제2 기판에 리세스를 형성하는 단계
    를 포함하는, 마이크로 전자 기계 시스템(MEMS)을 제조하는 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055166A (ja) * 2002-07-16 2004-02-19 Canon Inc マルチ荷電ビームレンズ及びこれを用いた荷電粒子線露光装置ならびにデバイス製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE511377C2 (sv) * 1996-12-19 1999-09-20 Ericsson Telefon Ab L M Viaanordning
DE102009028177A1 (de) * 2009-07-31 2011-02-10 Robert Bosch Gmbh Bauelement mit einer mikromechanischen Mikrofonstruktur und Verfahren zur Herstellung eines solchen Bauelements
JP2013232483A (ja) * 2012-04-27 2013-11-14 Koito Mfg Co Ltd 回路基板及び回路基板の製造方法
US9469527B2 (en) * 2013-03-14 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS pressure sensor and microphone devices having through-vias and methods of forming same
US9516428B2 (en) * 2013-03-14 2016-12-06 Infineon Technologies Ag MEMS acoustic transducer, MEMS microphone, MEMS microspeaker, array of speakers and method for manufacturing an acoustic transducer
EP2993442A4 (en) * 2013-05-01 2017-03-15 Sony Corporation Sensor device and electronic apparatus
US9682854B2 (en) * 2015-04-10 2017-06-20 Memsic, Inc Wafer level chip scale packaged micro-electro-mechanical-system (MEMS) device and methods of producing thereof
US10797038B2 (en) * 2016-02-25 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and rework process for the same
US20170256496A1 (en) * 2016-03-01 2017-09-07 Xintec Inc. Chip package and method for forming the same
US9796582B1 (en) * 2016-11-29 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for integrating complementary metal-oxide-semiconductor (CMOS) devices with microelectromechanical systems (MEMS) devices using a flat surface above a sacrificial layer
US11623246B2 (en) * 2018-02-26 2023-04-11 Invensense, Inc. Piezoelectric micromachined ultrasound transducer device with piezoelectric barrier layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055166A (ja) * 2002-07-16 2004-02-19 Canon Inc マルチ荷電ビームレンズ及びこれを用いた荷電粒子線露光装置ならびにデバイス製造方法

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