TWI834982B - 半導體記憶裝置 - Google Patents

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Abstract

根據一個實施例，一種半導體記憶裝置包含：一堆疊層體，其包含在一第一方向上交替堆疊之導電層及絕緣層；分區結構，其等各在該堆疊層體中在第一方向及第二方向上延伸；及一中間結構，其自一上端延伸且終止於相鄰分區結構之間的該堆疊層體之上端與下端之間的一位置處。該等分區結構包含一第一分區結構，其包含在該第二方向上配置之第一部分及第二部分，該第一部分自該上端延伸至該下端，且該第二部分位於相鄰第一部分之間，自該上端延伸，且終止於該上端與該下端之間的該位置處。

Description

半導體記憶裝置
本文中所描述之實施例大體上係關於一種半導體記憶裝置。
在其中複數個記憶單元堆疊於一半導體基板上之三維非揮發性記憶體中，結構之穩定性很重要。
一般而言，根據一個實施例，一種半導體記憶裝置包含：一堆疊層體，其包含其中複數個導電層及複數個絕緣層在一第一方向上交替堆疊之一結構；複數個柱狀結構，其等各包含在該第一方向上延伸穿過該堆疊層體之一半導體層；複數個分區結構，其等各在該堆疊層體中在該第一方向及與該第一方向相交之一第二方向上延伸，且在與該第一方向及該第二方向相交之一第三方向上將該複數個柱狀結構分割成複數個群組；及一中間結構，其提供於在該第三方向上彼此相鄰之該等分區結構之間，該中間結構在該第一方向上自該堆疊層體之一上端延伸且終止於該堆疊層體之該上端與一下端之間的一位置處，其中該等分區結構包含一第一分區結構，該第一分區結構包含在該第二方向上配置之至少兩個第一部分及至少一個第二部分，該第二部分位於在該第二方向上彼此相鄰之該等第一部分之間，該等第一部分之各者在該第一方向上自該堆疊層體之該上端延伸至該下端，且該第二部分在該第一方向上自該堆疊層體之該上端延伸且終止於該堆疊層體之該上端與該下端之間的該位置處。
根據該實施例，可獲得具有一穩定結構之該半導體記憶裝置。
下文將參考附圖描述實施例之一者。
首先，將描述根據實施例之一半導體記憶裝置(NAND型非揮發性半導體記憶裝置)之一基本構形。
圖1A示意性繪示根據本實施例之半導體記憶裝置之一基本構形之一平面圖案。圖1B及圖1C係沿圖1A中之線B-B及線C-C截取之橫截面圖。圖2係示意性繪示根據本實施例之半導體記憶裝置之構形之部分之一透視圖。然而，在圖2中，未繪示導電層11以能夠容易地觀看圖解說明。順便提及，一X方向(第三方向)、一Y方向(第二方向)及一Z方向(第一方向)係彼此正交之方向。
根據本實施例之半導體記憶裝置包括一堆疊層體10、複數個柱狀結構20、複數個分區結構30及複數個中間結構40。堆疊層體10、柱狀結構20、分區結構30及中間結構40提供於一半導體基板100上方。
堆疊層體10具有其中在Z方向上交替堆疊複數個導電層11及複數個絕緣層12之一結構。順便提及，實際上堆疊大量導電層11及絕緣層12，且經堆疊之導電層11及絕緣層12之數目多於圖式中所繪示之數目。導電層11由一金屬材料(諸如鎢(W))形成且絕緣層12由一絕緣材料(諸如一氧化矽)形成。導電層11及絕緣層12平行於垂直於Z方向之一XY平面提供。導電層11包括一電極層之功能，更具體而言，一NAND串之一字線或一選擇閘極線。絕緣層12包括使相鄰導電層11彼此絕緣之一功能。
柱狀結構20之各者在Z方向上延伸穿過堆疊層體10，包含在Z方向上延伸之一半導體層及包圍半導體層之一側表面之一電荷儲存層，在與字線相交之各部分處形成一記憶單元，且在與選擇閘極線相交之各部分處形成一選擇電晶體。
圖3A及圖3B之各者係示意性繪示由導電層11及柱狀結構20構形之記憶單元單位之詳細構形之一橫截面圖。圖3A係在平行於Z方向之一方向上截取之一橫截面圖，且圖3B係在垂直於Z方向之一方向上截取之一橫截面圖。
柱狀結構20包含一半導體層21、一穿隧絕緣層22、一電荷儲存層23、一阻擋絕緣層24及一核心絕緣層25。半導體層21、穿隧絕緣層22、電荷儲存層23及阻擋絕緣層24之各者具有一圓柱形形狀，且核心絕緣層25具有一柱狀形狀。更具體而言，半導體層21包圍核心絕緣層25之一側表面，穿隧絕緣層22包圍半導體層21之一側表面，電荷儲存層23包圍穿隧絕緣層22之一側表面，且阻擋絕緣層24包圍電荷儲存層23之一側表面。例如，半導體層21由矽形成，穿隧絕緣層22由氧化矽形成，電荷儲存層23由氮化矽形成，阻擋絕緣層24由氧化矽形成，且核心絕緣層25由氧化矽形成。
包圍柱狀結構20之導電層11用作一閘極電極，且一記憶單元由用作導電層11之閘極電極之一部分及由柱狀結構20之導電層11包圍之一部分構形。
用於選擇記憶單元單位之一上選擇電晶體部分(汲極側選擇電晶體部分)及一下選擇電晶體部分(源極側選擇電晶體部分)分別提供於記憶單元單位之一上層側及一下層側上。此等選擇電晶體部分之基本構形亦類似於圖3A及圖3B中所繪示之記憶單元單位之構形。在選擇電晶體部分中，穿隧絕緣層22、電荷儲存層23及阻擋絕緣層24全部用作一閘極絕緣層。
分區結構30之各者在堆疊層體10中在Z方向及Y方向上延伸，且柱狀結構20在X方向上由複數個分區結構30分割成複數個群組。分區結構30在X方向上以大致規則間隔配置，且配置於相鄰分區結構30之間的柱狀結構20之行數係恆定的。在本實施例中，包含下文將描述之虛設柱狀結構(配置於對應於中間結構40之位置處之柱狀結構)之九行柱狀結構20配置於相鄰分區結構30之間。
分區結構30包含一第一分區結構31及一第二分區結構32。除下文將描述之第一分區結構31之一第二部分31b之外，第一分區結構31及第二分區結構32係藉由將一預定材料埋入於在下文將描述之一更換程序中使用之一狹縫中來形成。第一分區結構31及第二分區結構32在X方向上交替提供。
第一分區結構31包含如下文將描述之一第一部分31a及一第二部分31b。
順便提及，在圖1A之實例中，繪示一個第一分區結構31中之兩個第一部分31a及一個第二部分31b，但第一分區結構31中可在Y方向上交替提供複數個第一部分31a及複數個第二部分31b。一般而言，第一分區結構31包含在Y方向上配置之至少兩個第一部分31a及至少一個第二部分31b，且第二部分31b位於在Y方向上相鄰之第一部分31a之間。另外，在Y方向上，至少兩個第一部分31a之總長度大於至少一個第二部分31b之總長度。
如圖1C中所繪示，第一部分31a在Z方向上自堆疊層體10之一上端延伸至一下端。因此，在其中提供第一部分31a之區域中，堆疊層體10在X方向上自上端劃分至下端。第一部分31a包含一導電部分31a1及一絕緣部分31a2。導電部分31a1自堆疊層體10之上端延伸至下端，且導電部分31a1之下端連接至半導體基板100之一共通源極區域。絕緣部分31a2介入於導電部分31a1與堆疊層體10之間，且導電部分31a1由絕緣部分31a2與堆疊層體10之導電層11電隔離。
第二部分31b相鄰於第一部分31a提供。更具體而言，第二部分31b提供於第一部分31a之間。如圖1B中所繪示，第二部分31b在Z方向上自堆疊層體10之上端延伸至堆疊層體10之上端與下端之間的一預定位置，且由延伸至預定位置之一絕緣部分形成。因此，在其中提供第二部分31b之區域中，堆疊層體10在X方向上自上端劃分至預定位置。更具體而言，在Z方向上自堆疊層體10之上端延伸之第二部分31b終止於預定位置處且在X方向上劃分預定數目個導電層11 (在所繪示之實例中，三個導電層11)。預定數目個導電層11用作NAND串之上選擇電晶體部分之閘極電極。
如圖1B及圖1C中所繪示，第二分區結構32具有整體在Z方向上自堆疊層體10之上端延伸至下端之一結構。因此，在其中提供第二分區結構32之區域中，堆疊層體10在X方向上自上端劃分至下端。第二分區結構32包含一導電部分32a1及一絕緣部分32a2。導電部分32a1自堆疊層體10之上端延伸至下端，且導電部分32a1之下端連接至半導體基板100之一共通源極區域。絕緣部分32a2介入於導電部分32a1與堆疊層體10之間，且導電部分32a1由絕緣部分32a2與堆疊層體10之導電層11電隔離。
中間結構40提供於在X方向上相鄰之分區結構30之間。更具體而言，中間結構40提供於在X方向上相鄰之分區結構30之一大致中心位置處且提供於在X方向上相鄰之第一分區結構31與第二分區結構32之間。另外，中間結構40提供於對應於不用作一記憶單元之一虛設柱狀結構20d之一行之一位置處。即，中間結構40提供於對應於柱狀結構20之中心行之位置處。
中間結構40在堆疊層體10中在Z方向及Y方向上延伸。更具體而言，中間結構40具有一絕緣部分在Z方向上自堆疊層體10之上端延伸且終止於堆疊層體10之上端與下端之間的預定位置處之一結構。因此，在其中提供中間結構40之區域中，堆疊層體10在X方向上自上端劃分至預定位置。更具體而言，中間結構40在X方向上劃分預定數目個導電層11 (在所繪示之實例中，三個導電層11)。預定數目個導電層11用作上選擇電晶體部分之閘極電極。
中間結構40以與第一分區結構31之第二部分31b相同之程序形成。因此，中間結構40之材料與第一分區結構31之第二部分31b之材料相同。另外，中間結構40之上端及下端在高度方向(Z方向)上之位置對應於第一分區結構31之第二部分31b在高度方向(Z方向)上之位置，且由中間結構40劃分之導電層11之數目與由第一分區結構31之第二部分31b劃分之導電層11之數目相同。
另外，中間結構40之線寬(X方向上之寬度)與第一分區結構31之第二部分31b之線寬實質上相同且小於第一分區結構31之第一部分31a之線寬及第二分區結構32之線寬。因此，中間結構40之佔用面積(X方向上之佔用面積)小於第一分區結構31及第二分區結構32之佔用面積(X方向上之佔用面積)。
順便提及，第一分區結構31 (第一部分31a及第二部分31b)、第二分區結構32及中間結構40之上端在高度方向(Z方向)上之位置可如圖1B及圖1C之實例中所繪示般對準或所有位置可不對準。例如，第一分區結構31之第一部分31a及第二部分31b之上端之位置可或可不彼此對準。類似地，第一分區結構31之第二部分31b、中間結構40及第二分區結構32之上端之位置可或可不彼此對準。
接下來，將描述上述分區結構30及中間結構40之功能。
如上文所描述，分區結構30係基本上藉由用一預定材料填充用於下文將描述之更換程序之一狹縫來形成。狹縫用於在更換程序中移除犧牲層及形成導電層11。
另外，如上文所描述，第一分區結構31及第二分區結構32在X方向上交替提供。一個區塊由在X方向上連續之第二分區結構32、第一分區結構31及第二分區結構32組成。在相同區塊中，除由第一分區結構31之第二部分31b及中間結構40在X方向上劃分之導電層11之外，包含於堆疊層體10中之導電層11之各者共通電連接。即，在相同區塊中，各導電層11用作一共通字線或用作下選擇電晶體部分之閘極電極之一下選擇閘極線。
中間結構40提供於在X方向上相鄰之分區結構30之間的一大致中心位置處。即，中間結構40提供於第一分區結構31與第二分區結構32之間的一大致中心位置處。因此，在本實施例中，配置於中間結構40與第一分區結構31之間的柱狀結構20之行數與配置於中間結構40與第二分區結構32之間的柱狀結構20之行數(4行)相同。
另外，如上文所描述，中間結構40在X方向上劃分預定數目個導電層11 (在所繪示之實例中，三個導電層11)。如已描述，預定數目個導電層11 (三個導電層11)用作上選擇電晶體部分之閘極電極。因此，位於相同層中之選擇電晶體之閘極電極共有於彼此相鄰之中間結構40與分區結構30之間，且預定數目個導電層11用作共通上選擇閘極線。
如上文所描述，在本實施例中，第一分區結構31包含自堆疊層體10之上端延伸至堆疊層體10之上端與下端之間的預定位置之第二部分31b。藉此可獲得具有一穩定結構之一半導體記憶裝置。特定言之，在下文將描述之更換程序中可維持一穩定結構。下文將添加描述。
如已描述，分區結構30係藉由用一預定材料填充用於更換程序之狹縫來形成。更換程序係在形成堆疊層體10時執行之一程序。更具體而言，堆疊層體10藉由交替堆疊絕緣層及犧牲層、接著藉由蝕穿狹縫移除犧牲層以形成空腔及用導電層填充空腔來形成。因此，在形成空腔之階段中，構成堆疊層體10之絕緣層12僅由柱狀結構20支撐且不穩定。
在本實施例中，第一分區結構31包含第一部分31a及第二部分31b。第一部分31a自堆疊層體10之上端延伸至下端，類似於第二分區結構32。為此，在對應於第一部分31a之一區域中，狹縫在更換程序中形成且實際上在更換程序中起作用。第二部分31b自堆疊層體10之上端延伸至堆疊層體10之上端與下端之間的預定位置。為此，絕緣層12可在更換程序中由第二部分31b支撐，且可提高結構之穩定性。因此，根據本實施例之結構，可在不干擾更換程序之情況下達成結構之穩定性。
另外，在本實施例中，中間結構40之線寬(X方向上之寬度)小於第一分區結構31之第一部分31a之線寬及第二分區結構32之線寬，且中間結構40之佔用面積(X方向上之佔用面積)小於第一分區結構31及第二分區結構32之佔用面積(X方向上之佔用面積)。若具有一大線寬之一部分(諸如第一分區結構31之第一部分31a)提供於中間結構40中，則中間結構40之佔用面積實質上由具有一大線寬之部分規定，且單元陣列區域之總面積增大。在本實施例中，由於整個中間結構40之線寬較小，所以可減小單元陣列區域之總面積。
另外，在本實施例中，包含導電部分31a1之第一部分31a之Y方向總長度長於第二部分31b之Y方向總長度。如已描述，第一部分31a之導電部分31a1自堆疊層體10之上端延伸至下端且連接至半導體基板100之共通源極區域。因此，Y方向上之電阻可藉由使第一部分31a之長度相對較長來降低，且自整個單元陣列區域之角度看，可減小源極線電阻。
接下來，將參考圖4A至圖9A (平面圖案圖)及圖4B至圖9B (橫截面圖)描述根據本實施例之半導體記憶裝置之一製造方法。
首先，如圖4A及圖4B中所繪示，其中複數個絕緣層12及複數個犧牲層13在Z方向上交替堆疊之一堆疊膜10x形成於半導體基板100上。例如，絕緣層12由氧化矽形成且犧牲層13由氮化矽形成。隨後，在堆疊膜10x中，狹縫自堆疊膜10x之一上端形成至對應於中間結構40之下端之一高度位置之一位置，且絕緣結構部分51係藉由用一絕緣體(例如氧化矽)填充狹縫來形成。絕緣結構部分51形成於對應於第一分區結構31、第二分區結構32及中間結構40之平面位置處。
接著，如圖5A及圖5B中所繪示，記憶體孔形成於堆疊膜10x中，且柱狀結構20形成於記憶體孔中。柱狀結構20亦作為虛設柱狀結構20d形成於對應於絕緣結構部分51之部分之位置處。
接下來，如圖6A及圖6B中所繪示，一絕緣層61形成於整個表面上且接著狹縫52穿過絕緣層61形成於堆疊膜10x中。更具體而言，狹縫52形成於對應於第一分區結構31之第一部分31a之位置及對應於第二分區結構32之位置處。此時，不形成狹縫52，但絕緣結構部分51留在對應於第一分區結構31之第二部分31b之位置處。此外，一蝕刻溶液透過狹縫52引入且犧牲層13經選擇性蝕刻。因此，空腔53形成於其中移除犧牲層13之區域中。如上文所描述，不形成狹縫52，但絕緣結構部分51留在對應於第一分區結構31之第二部分31b之位置處。為此，可提高結構之穩定性，即使形成空腔53。
接下來，如圖7A及圖7B中所繪示，空腔53用一金屬材料(諸如鎢(W))填充以形成導電層11。此外，絕緣部分31a2及32a2及導電部分31a1及32a1形成於狹縫52中。導電部分31a1及32a1連接至半導體基板100之共通源極區域以將一預定電位提供至半導體基板100之共通源極區域。因此，可獲得第一分區結構31、第二分區結構32及中間結構40。
包括圖1A、圖1B及圖1C中所繪示之基本構形之半導體記憶裝置可依上述方式獲得。
接下來，如圖8A及圖8B中所繪示，絕緣層61進一步形成於整個表面上，且複數個插塞62a、62b及62c形成於具有一增大厚度之絕緣層61之部分中。插塞62a連接至第一分區結構31之第一部分31a，且插塞62b連接至第二分區結構32。另外，插塞62c連接至柱狀結構20。更具體而言，插塞62c連接至上選擇電晶體之汲極。
接下來，如圖9A及圖9B中所繪示，用於分流之一佈線63形成於絕緣層61、插塞62a及插塞62b上。即，用於分流之佈線63形成於第一分區結構31、第二分區結構32及中間結構40上方。複數個插塞62a及62b由佈線63共通連接。因此，第一分區結構31之在Y方向上彼此相鄰之第一部分31a透過插塞62a連接。另外，第一分區結構31之第一部分31a及第二分區結構32亦透過插塞62a及62b連接。此外，在X方向上配置之第一分區結構31之第一部分31a亦透過插塞62a連接。因此，一預定電位可藉由將一預定電位供應至佈線63來透過插塞62a及62b、第一分區結構31之第一部分31a及第二分區結構32供應至半導體基板100之共通源極區域。
如上文所描述，根據本實施例之製造方法，當空腔53形成於圖6A及圖6B之程序中時，絕緣結構部分51留在對應於第一分區結構31之第二部分31b之位置處，且可藉此提高形成腔體53時結構之穩定性。
另外，在本實施例中，第一分區結構31之第一部分31a形成於與第二分區結構32之程序共通之程序中，且第一分區結構31之第二部分31b與中間結構40形成於共通程序中。因此，可在不添加一特殊程序之情況下形成具有上述優點之半導體記憶裝置。
圖10及圖11係示意性展示其中改變用於分流之佈線之一情況中製造半導體記憶裝置之一方法之平面圖案圖。
在製造方法中，在圖7A及圖7B之程序之後，一絕緣層61在圖10之一程序中形成於整個表面上，類似於圖8A及圖8B之程序。此外，複數個插塞62a及62c形成於厚度增大之絕緣層61之部分中。插塞62a連接至第一分區結構31之第一部分31a，且插塞62c連接至柱狀結構20。
接下來，如圖11中所繪示，用於分流之佈線63形成於絕緣層61及插塞62a上。即，用於分流之佈線63沿第一分區結構31形成於第一分區結構31上方。第一分區結構31之在Y方向上彼此相鄰之第一部分31a由佈線63透過插塞62a連接。因此，一預定電位可藉由將一預定電位供應至佈線63來透過插塞62a及第一分區結構31之第一部分31a供應至半導體基板100之共通源極區域。
圖12係示意性展示集中用於分流之佈線之半導體記憶裝置之一平面配置之一平面圖案圖。如圖12中所繪示，其中用於分流之佈線63如圖9A所繪示般提供之區域、其中用於分流之佈線63如圖11中所繪示般提供之區域及其中未提供用於分流之佈線63之區域可同時存在。
鑑於電路，第一分區結構31變成等效於第二分區結構32，且此等等效分區結構30藉由由用於分流之佈線63連接在Y方向上彼此相鄰之第一部分31a來在X方向上以一小節距配置。另外，如上文所描述，第一分區結構31之第一部分31a之導電部分31a1及第二分區結構32之導電部分32a1自堆疊層體10之上端延伸至下端且連接至半導體基板100之共通源極區域。因此，自整個單元陣列區域之觀點看，可藉由提供用於分流之上述佈線63來減小源極線電阻。
此外，圖13A、圖13B、圖13C及圖13D中繪示根據本實施例之半導體記憶裝置之構形，且將相較於圖13A、圖13B、圖13C及圖13D而描述根據本實施例之一修改實例之半導體記憶裝置。
圖13A對應於圖1A且示意性繪示平面圖案。圖13B係示意性繪示沿圖13A之線B-B截取之一截面之一橫截面圖。圖13C係示意性繪示對應於圖13B之平面C-C之一位置處之構形之一橫截面圖。圖13D係示意性繪示對應於圖13B之平面D-D之一位置處之構形之一橫截面圖。順便提及，在圖13A、圖13B、圖13C及圖13D之實例中，在形成導電層11之更換程序中，當移除填充狹縫中之一部分之金屬材料且在Z方向上分離導電層11時，導電層11之一狹縫側端部分比絕緣層12之一狹縫側端部分更後退，且假設下文將描述之修改實例具有相同構形。
圖14A、圖14B、圖14C及圖14D繪示根據本實施例之第一修改實例之半導體記憶裝置之構形。圖14A、圖14B、圖14C及圖14D之間的一相互關係相同於圖13A、圖13B、圖13C及圖13D之間的一相互關係。在修改實例中，第一分區結構31之第二部分31b在Y方向上之長度減小。為此，在更換程序中，金屬材料僅在第二部分31b下方消失以致金屬材料在Y方向上自第二部分31b之兩側後退，且導電層11僅不存在於第二部分31b下方。因此，在X方向上相鄰之第一分區結構31與第二分區結構32之間的各部分可經構形為共用字線之一個區塊。
圖15A及圖15B繪示根據本實施例之一第二修改實例之半導體記憶裝置之一構形。圖15A與圖15B之間的一相互關係相同於圖13A與圖13B之間的一相互關係。在修改實例中，第一分區結構31之第一部分31a及第二部分31b在Y方向上以一針跡形式交替配置。如已描述，可期望第一部分31a在Y方向上之總長度長於第二部分31b在Y方向上之總長度。因此，可期望各第一部分31a在Y方向上之長度長於各第二部分31b在Y方向上之長度。
圖16A及圖16B繪示根據本實施例之一第三修改實例之半導體記憶裝置之一構形。圖16A與圖16B之間的一相互關係相同於圖13A與圖13B之間的一相互關係。在此修改實例中，第一分區結構31之整個第一部分31a及整個第二分區結構(未繪示)由一絕緣材料形成。
上述第一、第二及第三修改實例之基本構形相同於上述實施例之構形，且上述實施例之相同優點亦可自第一、第二及第三修改實例獲得。
儘管已描述特定實施例，但此等實施例僅供實例，且不意欲限制本發明之範疇。實際上，本文中所描述之新穎實施例可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所描述之實施例之形式進行各種省略、替換及改變。隨附申請專利範圍及其等效物意欲覆蓋落入本發明之範疇及精神內之此等形式或修改。 [相關申請案之交叉參考]
本申請案基於且主張2020年9月18日申請之日本專利申請案第2020-157519號之優先權權益，該申請案之全部內容以引用的方式併入本文中。
10:堆疊層體 10x:堆疊膜 11:導電層 12:絕緣層 13:犧牲層 20:柱狀結構 20d:虛設柱狀結構 21:半導體層 22:穿隧絕緣層 23:電荷儲存層 24:阻擋絕緣層 25:核心絕緣層 30:分區結構 31:第一分區結構 31a:第一部分 31a1:導電部分 31a2:絕緣部分 31b:第二部分 32:第二分區結構 32a1:導電部分 32a2:絕緣部分 40:中間結構 51:絕緣結構部分 52:狹縫 53:空腔 61:絕緣層 62a:插塞 62b:插塞 62c:插塞 63:佈線 100:半導體基板
圖1A係示意性繪示根據實施例之一半導體記憶裝置之一基本構形之一平面圖案的一視圖。
圖1B係示意性繪示根據實施例之半導體記憶裝置之基本構形之一橫截面圖。
圖1C係示意性繪示根據實施例之半導體記憶裝置之基本構形之一橫截面圖。
圖2係示意性繪示根據實施例之半導體記憶裝置之構形之部分之一透視圖。
圖3A係示意性繪示根據實施例之半導體記憶裝置之一記憶單元單位之一詳細構形之一橫截面圖。
圖3B係示意性繪示根據實施例之半導體記憶裝置之記憶單元單位之一詳細構形之一橫截面圖。
圖4A、圖5A、圖6A、圖7A、圖8A及圖9A係示意性展示根據實施例之一半導體記憶裝置製造方法之部分之平面圖案圖。
圖4B、圖5B、圖6B、圖7B、圖8B及圖9B係示意性展示根據實施例之一半導體記憶裝置製造方法之部分之橫截面圖。
圖10係示意性繪示其中根據實施例之半導體記憶裝置中改變用於分流之一佈線圖案之一情況中之製造方法之一部分之一平面圖案圖。
圖11係示意性繪示其中根據實施例之半導體記憶裝置中改變用於分流之一佈線圖案之一情況中之製造方法之一部分之一平面圖案圖。
圖12係示意性繪示根據實施例之半導體記憶裝置中集中用於分流之佈線之一構形之一平面圖案圖。
圖13A係示意性繪示根據實施例之半導體記憶裝置之平面圖案之一視圖。
圖13B係示意性繪示根據實施例之半導體記憶裝置之構形之一橫截面圖。
圖13C係示意性繪示根據實施例之半導體記憶裝置之構形之一橫截面圖。
圖13D係示意性繪示根據實施例之半導體記憶裝置之構形之一橫截面圖。
圖14A係示意性繪示根據實施例之半導體記憶裝置之一第一修改實例之平面圖案之一視圖。
圖14B係示意性繪示根據實施例之半導體記憶裝置之第一修改實例之一橫截面圖。
圖14C係示意性繪示根據實施例之半導體記憶裝置之第一修改實例之一橫截面圖。
圖14D係示意性繪示根據實施例之半導體記憶裝置之第一修改實例之一橫截面圖。
圖15A係示意性繪示根據實施例之半導體記憶裝置之一第二修改實例之平面圖案之一視圖。
圖15B係示意性繪示根據實施例之半導體記憶裝置之第二修改實例之一橫截面圖。
圖16A係示意性繪示根據實施例之半導體記憶裝置之一第三修改實例之平面圖案之一視圖。
圖16B係示意性繪示根據實施例之半導體記憶裝置之第三修改實例之一橫截面圖。
10:堆疊層體
20:柱狀結構
20d:虛設柱狀結構
30:分區結構
31:第一分區結構
31a:第一部分
31b:第二部分
32:第二分區結構
40:中間結構

Claims (9)

  1. 一種半導體記憶裝置，其包括：一堆疊層體，其包含其中複數個導電層及複數個絕緣層在一第一方向上交替堆疊之一結構；複數個柱狀結構，其等各包含在該第一方向上延伸穿過該堆疊層體之一半導體層；複數個分區結構，其等各在該堆疊層體中在該第一方向及與該第一方向相交之一第二方向上延伸，且在與該第一方向及該第二方向相交之一第三方向上將該複數個柱狀結構分割成複數個群組；及一中間結構，其提供於在該第三方向上彼此相鄰之該等分區結構之間，該中間結構在該第一方向上自該堆疊層體之一上端延伸且終止於該堆疊層體之該上端與一下端之間的一位置處，其中該等分區結構包含一第一分區結構，其包含在該第二方向上配置之至少兩個第一部分及至少一個第二部分，該第二部分位於在該第二方向上彼此相鄰之該等第一部分之間，該等第一部分之各者在該第一方向上自該堆疊層體之該上端延伸至該下端，該第二部分在該第一方向上自該堆疊層體之該上端延伸且終止於該堆疊層體之該上端與該下端之間的該位置處，該第二部分在該第三方向上劃分該第一方向上之預定數目個該等導電層， 該中間結構在該第三方向上劃分該第一方向上之與該預定數目相同之數目之該等導電層，該預定數目係複數；且設置於劃分該預定數目之該等導電層之該第一分區結構之該第二部分終止之部分之下方的該等絕緣層之層數，與設置於劃分該預定數目之該等導電層之該中間結構終止之部分之下方的該等絕緣層之層數為複數之相同數目。
  2. 如請求項1之半導體記憶裝置，其中該第二部分由與該中間結構之一材料相同之一材料形成。
  3. 如請求項1之半導體記憶裝置，其中該第二部分由一絕緣材料形成。
  4. 如請求項1之半導體記憶裝置，其中該預定數目個該等導電層用作一NAND串之選擇電晶體之閘極電極。
  5. 如請求項1之半導體記憶裝置，其中該第一部分包含自該堆疊層體之該上端延伸至該下端之一第一導電部分。
  6. 如請求項1之半導體記憶裝置，其中 該至少兩個第一部分在該第二方向上之一總長度長於該至少一個第二部分在該第二方向上之一總長度。
  7. 如請求項5之半導體記憶裝置，其中該等分區結構進一步包含一第二分區結構，其經由該中間結構在該第三方向上相鄰於一延伸部分，該延伸部分包含該第一分區結構中之該等至少兩個第一部分及該至少一個第二部分，且該第二分區結構包含整體在沿該第一分區結構之該延伸部分之該第二方向上之在該第一方向上自該堆疊層體之該上端延伸至該下端之一第二導電部分。
  8. 如請求項5之半導體記憶裝置，其進一步包括：一半導體部分，其上提供該堆疊層體，其中該第一導電部分連接至該半導體部分。
  9. 如請求項1之半導體記憶裝置，其進一步包括：一佈線，其提供於該第一分區結構上方，該佈線使在該第二方向上彼此相鄰之該等第一部分彼此電連接。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
TW201830670A (zh) * 2016-11-08 2018-08-16 愛思開海力士有限公司 半導體裝置及其製造方法
TW202023030A (zh) * 2018-12-07 2020-06-16 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
US20200203366A1 (en) * 2018-12-24 2020-06-25 Samsung Electronics Co., Ltd. Semiconductor device including word line cut
TW202029477A (zh) * 2019-01-18 2020-08-01 大陸商長江存儲科技有限責任公司 立體記憶體件的源極接觸結構及該記憶體件的製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
TW201830670A (zh) * 2016-11-08 2018-08-16 愛思開海力士有限公司 半導體裝置及其製造方法
TW202023030A (zh) * 2018-12-07 2020-06-16 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
US20200203366A1 (en) * 2018-12-24 2020-06-25 Samsung Electronics Co., Ltd. Semiconductor device including word line cut
TW202029477A (zh) * 2019-01-18 2020-08-01 大陸商長江存儲科技有限責任公司 立體記憶體件的源極接觸結構及該記憶體件的製造方法

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