JP2022537085A - ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 - Google Patents

Abstract

三次元（３Ｄ）メモリデバイスを形成するための構造および方法の実施形態が提供される。例では、３Ｄメモリデバイスは、メモリスタックであって、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を有するメモリスタックを備える。３Ｄメモリデバイスは、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも１つのメモリブロックへと分割し、複数のスリット開口と、隣接するスリット開口同士の間の支持構造とを各々備える少なくとも１つのスリット構造をさらに備える。支持構造は、隣接するメモリブロックと接触しており、基板と接触する。

Description

関連出願の相互参照
本出願は、２０１９年６月１７日に出願された中国特許出願第２０１９１０５２２００７．２号への優先権の便益を主張し、その内容は参照によりその全体において本明細書に組み込まれている。

本開示の実施形態は、ゲート線スリット（ＧＬＳ： Ｇａｔｅ Ｌｉｎｅ Ｓｌｉｔ）に支持構造を伴う三次元（３Ｄ）メモリデバイスと、３Ｄメモリデバイスを形成するための方法とに関する。

平面型メモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを向上させることで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。

３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを備える。

３Ｄメモリデバイスの実施形態と、３Ｄメモリデバイスを形成するための方法の実施形態とが提供されている。

一例では、３Ｄメモリデバイスは、メモリスタックであって、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を有するメモリスタックを備える。３Ｄメモリデバイスは、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造であって、複数のチャネル構造と複数の導体層とが互いと交差し、複数のメモリセルを形成する、複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも１つのメモリブロックへと分割し、複数のスリット開口と、隣接するスリット開口同士の間の支持構造とを各々備える少なくとも１つのスリット構造をさらに備える。支持構造は、隣接するブロック構造と接触しており、基板と接触する。３Ｄメモリデバイスは、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを有するソース構造をさらに備える。

別の例では、３Ｄメモリデバイスを形成するための方法が提供されている。方法は、交互の複数の初期絶縁層および複数の初期犠牲層を備える誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて鉛直および横に延び、誘電スタックを複数のブロック領域へと分割する少なくとも１つのスリット構造を形成するステップとを含む。少なくとも１つのスリット構造は、基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の初期支持構造とを各々備える。複数のブロック領域の各々は交互の複数の絶縁層および複数の犠牲層を備えてもよく、初期支持構造は交互の複数の絶縁部分および複数の犠牲部分を備えてもよい。複数の絶縁部分および複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触していてもよい。一部の実施形態では、方法は、誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、ソース構造を各々のスリット構造に形成するステップとを同じく含む。ソース構造は、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを備えてもよい。

異なる例では、３Ｄメモリデバイスを形成するための方法が提供されている。方法は、交互の複数の初期絶縁層および複数の初期犠牲層の誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて横方向に沿って延びる誘電構造を形成するステップであって、誘電構造は第１の初期絶縁層へと鉛直に延びる、ステップと、誘電スタックにおいて鉛直および横に延び、誘電スタックをブロック領域の対へと分割するスリット構造を形成するために、誘電構造をエッチングマスクとして使用して誘電スタックをパターン形成するステップとを含む。スリット構造は、基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の複数の初期支持構造とを備えてもよい。複数のブロック領域の各々は交互の複数の絶縁層および複数の犠牲層を備えてもよく、複数の初期支持構造は交互の複数の絶縁部分および複数の犠牲部分を備えてもよい。複数の絶縁部分および複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触していてもよい。方法は、誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、ソース構造を各々のスリット構造に形成するステップとを同じく含んでもよい。ソース構造は、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを備えてもよい。

本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を製作および使用させることができるように、さらに供する。

本開示の一部の実施形態による、ＧＬＳにおける支持構造を伴う例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＪ－Ｋ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＧ－Ｈ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＧ－Ｈ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図６Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図６Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図７Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＬ－Ｍ方向に沿っての断面図である。 本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＬ－Ｍ方向に沿っての断面図である。 本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、例示の初期支持構造の拡大図である。 本開示の一部の実施形態による、例示の支持構造の拡大図である。 本開示の一部の実施形態による、スリット構造に支持構造を伴う３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。 本開示の一部の実施形態による、スリット構造に支持構造を伴う３Ｄメモリデバイスを形成するための別の例示の製作プロセスの流れ図である。

本開示の実施形態が添付の図面を参照して説明される。

特定の構成および配置が検討されているが、これが例示の目的のためだけに行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用することができることを認識するものである。本開示が様々な他の用途においても採用することができることは、当業者には明らかとなる。

本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを示していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されているかどうかに拘わらず、他の実施形態との関連でこのような特徴、構造、または特性に影響することは、当業者の知識の範囲内である。

概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、ここでも少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解され得る。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解することができ、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容し得る。

本明細書で使用されているように、「定格の／定格的に」という用語は、所望のもしくは目的の値を上回る値および／または下回る値の範囲と共に、製品またはプロセスの設計の局面の間に設定される構成要素またはプロセス工程についての特徴またはパラメータの値を言っている。値の範囲は、製造プロセスにおける若干の変化、または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体装置と関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示する。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％内（例えば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を指示することができる。

本明細書で使用されているように、階段構造は、各々の水平面が水平面の第１の縁から上向きに延びる第１の鉛直面に隣接され、水平面の第２の縁から下向きに延びる第２の鉛直面に隣接されるように、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿って）と、少なくとも２つの（例えば、第１および第２の）鉛直面（例えば、ｚ軸に沿って）とを含む表面の集まりを言っている。「段差」または「階段」は、隣接する表面同士の集まりの高さにおける鉛直のずれを言っている。本開示では、「階段」という用語と、「段差」という用語とは、階段構造のある高度を言っており、置き換え可能に使用されている。本開示では、水平方向は、基板（例えば、それ自体にわたる構造の形成のための製作プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）と言うことができ、鉛直方向は、構造の上面に対して垂直な方向（例えば、ｚ軸）と言うことができる。

様々な電子製品で広く使用されているＮＡＮＤフラッシュメモリデバイスは、不揮発性で軽量であり、低消費電力および良好な性能のものである。現在の平面型ＮＡＮＤフラッシュメモリデバイスはその記憶限界に到達している。記憶容量をさらに増加させ、１ビット当たりの記憶コストを低下させるために、３Ｄ型ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するためのプロセスは、以下の工程をしばしば含む。初めに、複数の交互の犠牲層および絶縁層のスタック構造が基板にわたって形成される。スタック構造において延びるチャネルホールが形成される。チャネルホールの底が、基板にリセスを形成するためにエッチングされる。エピタキシャル部分が、選択的エピタキシャル成長によってチャネルホールの底に形成される。エピタキシャル部分に導電的に接続される半導体チャネルがチャネルホールに形成される。犠牲層が除去され、導体層で置き換えられ得る。導体層は、３Ｄ型ＮＡＮＤメモリデバイスにおいてワード線として機能する。

既存の３Ｄ型ＮＡＮＤメモリデバイスは複数のメモリブロックをしばしば備える。隣接するメモリブロックはＧＬＳによってしばしば分離され、アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が形成される。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するための製作方法において、ＧＬＳの形体寸法は振動を受けやすく、潜在的に３Ｄ型ＮＡＮＤメモリデバイスの性能に影響を与える。

本開示は、スリット構造（例えば、ＧＬＳ）に支持構造を伴う３Ｄメモリデバイス（例えば、３Ｄ型ＮＡＮＤメモリデバイス）と、３Ｄメモリデバイスを形成するための方法とを提供する。３Ｄメモリデバイスは、ソース接点が形成される複数のスリット開口へとスリット構造を分割する１つまたは複数の支持構造を用いる。支持構造は、隣接するメモリブロックと各々接触しており、導体層／導体部分およびソース接点の形成の間、３Ｄメモリデバイスの構造全体に支持を提供する。そのため、３Ｄメモリデバイスは、製作プロセスの間、変形または損傷をより受けにくくなる。支持構造は、分割構造と、分割構造の下の複数の交互の導体部分および絶縁部分とを各々備える。分割構造は、メモリスタックの最上位部分における隣接するメモリブロック同士にわたって延びて接続し、複数の交互の導体部分および絶縁部分は、隣接するメモリブロックの交互の導体層および絶縁層とそれぞれ接触することができる。一部の実施形態では、支持構造の導体部分と、隣接するメモリブロック同士の導体層とは、同じ堆積プロセスによって形成される。本開示の構造および方法を適用することで、隣接するメモリブロック同士は、スリット構造およびソース接点の形成の間に支持構造を通じて連結され、したがって、３Ｄメモリデバイスは製作プロセスの間により変形しにくい。スリット構造の形体寸法は振動をより受けにくい。

図１Ａは、一部の実施形態による例示の３Ｄメモリデバイス１５０の平面図を示している。図１Ｂは、図１Ａに示された３Ｄメモリデバイス１５０のＡ－Ｂ方向に沿っての断面図を示している。図１Ｃは、図１Ａに示された３Ｄメモリデバイス１５０のＣ－Ｄ方向に沿っての断面図を示している。図１Ａに示されているように、３Ｄメモリデバイス１５０は、例えばｙ方向に沿って、コア領域３１と階段領域３２とに分割され得る。チャネル構造および支持ピラーがコア領域３１に形成され得る。導体層と外側回路（例えば、接点プラグ）との間の階段および電気接続が、階段領域３２に形成され得る。コア領域３１は、ｘ方向に沿って延びる例えば一対といった１つまたは複数の第１のソース領域２３を備え得る。第１のソース構造が各々の第１のソース領域２３に形成され得る。複数のチャネル構造およびメモリセルが形成されるチャネル領域４１が、隣接する第１のソース領域２３同士の間に位置させられる。一部の実施形態では、チャネル領域４１は、ｘ方向に沿って延びる１つまたは複数の第２のソース領域２２によって、複数のブロック領域２１へと分割され得る。メモリブロックが各々のブロック領域２１に形成され、第２のソース構造が各々の第２のソース領域２２に形成され得る。

図１Ａ～図１Ｃに示されているように、３Ｄメモリデバイス１５０は、基板１００と、緩衝酸化層１０１と、緩衝酸化層１０１にわたるスタック構造１１とを備え得る。ブロック領域２１では、スタック構造１１は、緩衝酸化層１０１にわたって交互にされた複数の導体層および複数の絶縁層１０４を備え得る。一部の実施形態では、複数の導体層は、複数の最上位選択導体層を有する最上位導体層１２９と、複数の最下位選択導体層を有する最下位導体層１２８と、最上位導体層１２９と最下位導体層１２８との間の制御導体層１２７とを備え得る。スタック構造１１は、複数の導体層（つまり、符号１２７～１２９）と絶縁層１０４とを覆う誘電キャップ層１０５も備え得る。ブロック領域２１では、スタック構造１１は、誘電キャップ層１０５の上面から鉛直方向（例えば、ｚ方向）に沿って基板１００へと延びる複数のチャネル構造１４０も備え得る。各々のチャネル構造１４０は、最下位部分におけるエピタキシャル部分１１５と、最上位部分におけるドレイン構造１２０と、エピタキシャル部分１１５とドレイン構造１２０との間の半導体チャネル１１９とを備え得る。半導体チャネル１１９は、メモリ膜１１６と、半導体層１１７と、誘電コア１１８とを備え得る。エピタキシャル部分１１５は基板１００に接触して導電的に接続することができ、半導体チャネル１１９はドレイン構造１２０およびエピタキシャル部分１１５に接触して導電的に接続することができる。複数のメモリセルが半導体チャネル１１９および制御導体層１２７によって形成され得る。階段領域３２において、スタック構造１１は、絶縁体１３０において、それぞれの導体層（例えば、符号１２７、１２８、または１２９）および周辺回路（図示されていない）と各々接触している複数の接点プラグ１３１を備え得る。接点プラグ１３１は、接続された導体層にワード線電圧を適用することができる。

第１のソース構造が、コア領域３１および階段領域３２においてｘ方向に沿って延びるように第１のソース領域２３に形成され得る。第１のソース構造は絶縁構造１３７にソース接点１２６を備え得る。第２のソース構造が、コア領域３１および階段領域３２においてｘ方向に沿って延びるように第２のソース領域２２に形成され得る。第２のソース構造は、各々がそれぞれの絶縁構造１３６に複数のソース接点１２５を備え得る。（例えば、同じ第２のソース構造の）１つの第２のソース領域２２に形成されるソース接点１２５およびそれぞれの絶縁構造１３６は、ｘ方向に沿って並べられ得る。第１および第２のソース構造は、各々がスタック構造１１を通じて鉛直に延びて基板１００に接触することができ、ソース電圧を、基板１００を通じてメモリセルに適用することができる。３Ｄメモリデバイス１５０は、ｘ方向に沿って並べられ、第２のソース構造をそれぞれの絶縁構造１３６における複数のソース接点１２５の各々へと分割する１つまたは複数の支持構造１５２を備え得る。一部の実施形態では、支持構造１５２は、分割構造１１２であって、分割構造１１２の下で、隣接するメモリブロック（またはブロック領域２１）と、複数の交互の導体部分（例えば、符号１２７－０および１２８－０）と、絶縁部分１０４－０とを接続する分割構造１１２を備える。支持構造１５２は、第２のソース構造および導体層（例えば、符号１２７～１２９）の形成の間、３Ｄメモリデバイス１５０に支持を提供することができる。一部の実施形態では、チャネル領域４１において第１のソース構造および第２のソース構造と平行に延びる１つまたは複数の切断構造１１１が形成され得る。切断構造１１１は、最上位導体層１２９を、最上位選択ゲート電極として機能する複数の最上位選択導体層へと分割することができる。

基板１００は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板１００は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、基板１００はシリコンを含む。

チャネル構造１４０は、アレイを形成することができ、基板１００の上方で鉛直に各々延び得る。チャネル構造１４０は、導体層（例えば、符号１２７、１２８、または１２９）と絶縁層１０４とを各々含む複数の対（本明細書では「導体／絶縁層の対」と称される）を通じて延びることができる。一部の実施形態では、緩衝酸化層１０１が基板１００とスタック構造１１との間に形成される。少なくとも水平方向（例えば、ｘ方向および／またはｙ方向）に沿う一方の側において、スタック構造１１は、例えば階段領域３２において、階段構造を備え得る。スタック構造１１における導体／絶縁層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス１５０におけるメモリセルの数を決定する。一部の実施形態では、スタック構造１１における導体層（例えば、符号１２７～１２９）および絶縁層１０４は、ブロック領域２１において鉛直方向に沿って交互に配置される。導体層（例えば、符号１２７～１２９）は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１０４は、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電材料を含み得る。一部の実施形態では、緩衝酸化層１０１および誘電キャップ層１０５は、酸化ケイ素などの誘電材料を各々含む。一部の実施形態では、最上位導体層１２９は、最上位選択ゲート電極として機能する複数の最上位選択導体層を備える。制御導体層１２７が、選択ゲート電極として機能することができ、交差するチャネル構造１４０を伴うメモリセルを形成することができる。一部の実施形態では、最下位導体層１２８は、最下位選択ゲート電極として機能する複数の最下位選択導体層を備える。最上位選択ゲート電極および最下位選択ゲート電極は、所望のメモリブロック／フィンガー／ページを選択するために所望の電圧がそれぞれ適用され得る。

図１Ｂに示されているように、チャネル構造１４０が、スタック構造１１を通じて鉛直に延びる半導体チャネル１１９を備え得る。半導体チャネル１１９は、例えば半導体材料（例えば、半導体層１１７として）および誘電材料（例えば、メモリ膜１１６として）といった、チャネル形成構造で満たされるチャネルホールを備え得る。一部の実施形態では、半導体層１１７は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜１１６は、トンネル層、メモリ層（「電荷トラップ層」としても知られている）、およびブロック層を含む複合層である。半導体チャネル１１９のチャネルホールの残りの空間は、酸化ケイ素などの誘電材料を含む誘電コア１１８で一部または全部満たされ得る。半導体チャネル１１９は円筒形（例えば、柱の形）を有し得る。誘電コア１１８、半導体層１１７、トンネル層、メモリ層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含み得る。メモリ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを備え得る。一例では、メモリ層は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含み得る。

一部の実施形態では、チャネル構造１４０は、チャネル構造１４０の下方部分（例えば、底の下端）にエピタキシャル部分１１５（例えば、半導体プラグ）をさらに備える。本明細書で使用されているように、構成要素（例えば、チャネル構造１４０）の「上端」は、鉛直方向において基板１００からより遠くに離れた端であり、構成要素（例えば、チャネル構造１４０）の「下端」は、基板１００が３Ｄメモリデバイス１５０の最も低い平面に位置付けられるとき、鉛直方向において基板１００により近い端である。エピタキシャル部分１１５は、任意の適切な方向において基板１００からエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、エピタキシャル部分１１５が基板１００と同じ材料の単結晶シリコンを含むことは理解される。別の言い方をすれば、エピタキシャル部分１１５は、基板１００から成長させられるエピタキシャル成長半導体層を含み得る。エピタキシャル部分１１５は基板１００と異なる材料を含んでもよい。一部の実施形態では、エピタキシャル部分１１５は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。一部の実施形態では、エピタキシャル部分１１５の一部は、基板１００の上面の上方にあり、半導体チャネル１１９と接触している。エピタキシャル部分１１５は半導体チャネル１１９に導電的に接続され得る。一部の実施形態では、エピタキシャル部分１１５の上面が、最下位の絶縁層１０４（例えば、スタック構造１１の底における絶縁層）の上面と底面との間に位置させられる。

一部の実施形態では、チャネル構造１４０は、チャネル構造１４０の上方部分（例えば、上端）にドレイン構造１２０（例えば、チャネルプラグ）をさらに備える。ドレイン構造１２０は、半導体チャネル１１９の上端と接触することができ、半導体チャネル１１９に導電的に接続され得る。ドレイン構造１２０は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含み得る。一部の実施形態では、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体材料としてのタングステンとで満たされる開口を備える。３Ｄメモリデバイス１５０の製作の間に半導体チャネル１１９の上端を覆うことで、ドレイン構造１２０は、酸化ケイ素および窒化ケイ素など、半導体チャネル１１９に満たされる誘電体のエッチングを防止するために、エッチング阻止層として機能することができる。

図１Ａに示されているように、第１のソース領域２３および第２のソース領域２２はチャネル領域４１を複数のブロック領域２１へと分割することができ、それらブロック領域２１は、１つまたは複数の切断構造１１１によって、複数のメモリフィンガーを形成するためにさらに分割され得る。複数のチャネル構造１４０（例えば、メモリセル）が、各々のメモリブロック／フィンガーにおいて形成され得る。一部の実施形態では、第１のソース領域２３、第２のソース領域２２、および切断構造１１１はｘ方向に沿って延び得る。一部の実施形態では、切断構造１１１はチャネル領域４１においてｘ方向に沿って延び、第１のソース領域２３および第２のソース領域２２はコア領域３１および階段領域３２において横に延び得る。ブロック領域２１（つまり、メモリブロック）における切断構造１１１の数は０からｎの範囲とすることができ、ｎは適切な正の整数である。ｎの数は、３Ｄメモリデバイス１５０の設計および／または製作に基づかれて決定されるべきであり、本開示の実施形態によって限定されるべきではない。例示の目的について、本開示ではｎは１に等しい。

一部の実施形態では、切断構造１１１は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの１つまたは複数などの適切な誘電材料を含み、それぞれのブロック領域２１（またはメモリブロック）をメモリフィンガーの対へと分割する。明確には、切断構造１１１は、最上位の絶縁層１０４（つまり、最上位導体層１２９の下の絶縁層１０４）へと鉛直に（つまり、ｚ方向に沿って）延び得る。一部の実施形態では、切断構造１１１の底面が最上位の絶縁層１０４の上面と底面との間にある。一部の実施形態では、切断構造１１１は最上位導体層１２９を複数の最上位選択導体層へと分割する。電圧が、所望のメモリフィンガー／ページ／ブロックを選択するために、１つまたは複数の最上位選択導体層へと加えられ得る。

一部の実施形態では、第１のソース構造が、絶縁構造１３７においてｘ方向に沿って延びるソース接点１２６を備える。ソース接点１２６は、ソース電圧をメモリセルに加えるために、基板１００と接触して導電性の接続を形成することができる。一部の実施形態では、ソース接点１２６は、ポリシリコン、ケイ化物、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、およびタングステンのうちの１つまたは複数を含む。一部の実施形態では、絶縁構造１３７は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの１つまたは複数を含む。一部の実施形態では、絶縁体１３０は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素などの適切な誘電材料を含む。一部の実施形態では、接点プラグ１３１は、各々がそれぞれの導体層（例えば、符号１２７、１２８、または１２９）と接触して導電的に接続される。接点プラグ１３１は、ポリシリコン、ケイ化物、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、およびタングステンのうちの１つまたは複数を含み得る。

一部の実施形態では、第２のソース構造は、各々がそれぞれの絶縁構造１３６に複数のソース接点１２５を備え得る。ソース接点１２５および絶縁構造１３６の材料はソース接点１２６および絶縁構造１３７と同様または同じとすることができるため、ここでは説明は繰り返されない。少なくとも１つの支持構造１５２が、ソース接点１２５の対（および絶縁構造１３６の対）の間に形成され、隣接するブロック領域２１（またはメモリブロック）と接触し得る。図１Ｂおよび図１Ｃに示されているように、支持構造１５２は、分割構造１１２と、分割構造１１２の下の複数の交互の導体部分（例えば、符号１２７－０および１２８－０）および絶縁部分１０４－０とを備え得る。導体部分（例えば、符号１２７－０および１２８－０）および絶縁部分１０４－０は、ｙ方向に沿って、隣接するブロック領域２１（またはメモリブロック）における同じ高度の導体層（例えば、符号１２７および１２８）および絶縁層１０４とそれぞれ接触することができる（例えば、接続させることができる）。一部の実施形態では、導体部分（例えば、符号１２７－０および１２８－０）および絶縁部分１０４－０は、ｘ方向に沿ってそれぞれの第２のソース領域２２において、任意のブロック領域２１（またはメモリブロック）の導体層（例えば、符号１２７および１２８）および絶縁層１０４と接続されない。一部の実施形態では、３Ｄメモリデバイス１５０は、第２のソース構造をそれぞれの絶縁構造１３６における複数のソース接点１２５の各々へと分割するために、ｘ方向に沿って並べられる１つまたは複数の支持構造１５２を備える。図１Ａ～図１Ｃに示されているように、複数の支持構造１５２は、第２のソース構造を、ｘ方向に沿って、複数の接続されないソース接点１２５および絶縁構造１３６へと分割することができる。複数の支持構造１５２は、ｙ方向に沿って、隣接するブロック領域２１の導体層（例えば、符号１２７および１２８）および絶縁層１０４に接続することもできる。一部の実施形態では、支持構造１５２はチャネル領域４１に形成されてもよい。

一部の実施形態では、分割構造１１２は、十分な剛性および強度を有する適切な材料を含み、第２のソース構造の形成の前に、スリット構造の形成のためのエッチングマスクとして使用することができる。分割構造１１２の材料は、導体層（例えば、符号１２７～１２９）および導体部分（例えば、符号１２７－０および１２８－０）の形成のためのゲート置換プロセスに耐えることもできる。一部の実施形態では、分割構造１１２は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素のうちの１つまたは複数を含む。一部の実施形態では、分割構造１１２および切断構造１１１は、例えば酸化ケイ素といった同じ材料を含み得る。一部の実施形態では、導体部分（例えば、符号１２７－０および１２８－０）および絶縁部分１０４－０は、隣接するブロック領域２１（またはメモリブロック）における同じ高度のそれぞれの導体層（例えば、符号１２７および１２８）および絶縁層１０４と同じ材料を含み得る。一部の実施形態では、分割構造１１２の底面が最上位の絶縁層１０４の上面と底面との間にある。一部の実施形態では、分割構造１１２の深さと切断構造１１１の深さとは、例えば誘電キャップ層１４５の上面から最上位の絶縁層１０４における同じ高度までといった、ｚ軸に沿って同じであり得る。

ｙ方向に沿っての分割構造１１２の幅は、ｙ方向に沿っての第２のソース構造の幅以上であってもよい。図１３Ｂは、分割構造１１２、隣接するソース接点１２５、および隣接する絶縁構造１３６の拡大した平面図１３２０を示している。図１３Ｂに示されているように、ｙ方向に沿っての分割構造１１２の幅ｄ２は、ｙ方向に沿っての第２のソース構造（または絶縁構造１３６）の幅ｄ１以上である。一部の実施形態では、ｄ２はｄ１より大きい。一部の実施形態では、ｄ２がｄ１より大きいことによって、支持構造１５２（または交互の導体部分（例えば、符号１２７－０および１２８－０）および絶縁部分１０４－０）が、隣接するメモリブロックと接続されないことを防止する。詳細は以下のように説明される。

３Ｄメモリデバイス１５０は、モノリシックな３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイ装置）が単一の基板に形成されることを意味する。モノリシックな３Ｄメモリデバイスについて、製作は、周辺デバイスの加工およびメモリアレイ装置の加工の重畳のため、追加的な制約に直面する。例えば、メモリアレイ装置（例えば、ＮＡＮＤチャネル構造）の製作は、同じ基板に形成されたか形成される周辺デバイスに関連するサーマルバジェットによって制約される。

代替で、３Ｄメモリデバイス１５０は、構成要素（例えば、周辺デバイスおよびメモリアレイ装置）が異なる基板において別に形成されてから、例えば面同士の様態で接合され得る非モノリシックの３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイ装置基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスの基板として残り、周辺デバイス（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１５０の工程を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路を含む）がひっくり返され、ハイブリッドボンディングのためにメモリアレイ装置（例えば、ＮＡＮＤメモリストリング）に向けて下に向けられる。一部の実施形態では、メモリアレイ装置基板（例えば、基板１００）は、接合された非モノリシックの３Ｄメモリデバイスにおいてメモリアレイ装置が周辺デバイスの上方になるように、ひっくり返され、ハイブリッドボンディングのために周辺デバイス（図示されていない）に向けて下に向けられることが理解される。メモリアレイ装置基板（例えば、基板１００）は、薄くされた基板（接合された非モノリシックの３Ｄメモリデバイスの基板ではない）とすることができ、非モノリシックの３Ｄメモリデバイスのバックエンドライン（ＢＥＯＬ）の相互接続は、薄くされたメモリアレイ装置基板の後側に形成することができる。

一部の実施形態により、図２～図４、図７、および図９～図１２は、３Ｄメモリデバイス１５０を形成するための製作プロセスを示しており、図１４Ａは、製作プロセスの流れ図１４００を示している。

プロセスの開始において、交互の複数の初期絶縁層および複数の初期犠牲層のスタック構造が形成される（工程１４０２）。図２Ａ～図２Ｄは、対応する構造２００を示している。

図２Ａ～図２Ｄに示されているように、交互の初期絶縁層１０４ｉおよび初期犠牲層１０３ｉの誘電スタックを有するスタック構造１１が、基板１００にわたって形成される。初期犠牲層１０３ｉは、制御導体層１２７の続いての形成のために使用され得る。スタック構造１１は、最上位導体層１２９および最下位導体層１２８の続いてのそれぞれの形成のための最上位初期犠牲層１０６ｉおよび最下位初期犠牲層１０５ｉも備え得る。一部の実施形態では、スタック構造１１は、初期犠牲層（例えば、符号１０３ｉ、１０５ｉ、および１０６ｉ）および初期絶縁層１０４ｉにわたって誘電キャップ層１４５を備える。３Ｄメモリデバイス１５０は、チャネル構造１４０および支持ピラー（図示されていない）を形成するためのコア領域３１と、階段、および階段における接点プラグ（例えば、符号１３１）を形成するための階段領域３２とを備え得る。コア領域３１は、チャネル構造１４０を形成するためのチャネル領域４１を備え得る。一部の実施形態では、チャネル領域４１は第１のソース領域２３同士の間にあり得る。続いて、１つまたは複数の第２のソース領域２２が第１のソース領域２３同士の間に形成され、ブロック領域２１が、第１のソース領域２３と第２のソース領域２２との間、または、第２のソース領域２２同士の間に各々位置させられ得る。

スタック構造１１は、図２Ｄに示されているように、階段構造を有し得る。階段構造は、例えば、材料スタックにわたるパターン形成されたＰＲ層といったエッチングマスクを使用して、複数の交互の犠牲材料層および絶縁材料層を備える材料スタックを繰り返しエッチングすることで形成され得る。交互の犠牲材料層および絶縁材料層は、所望の数の層に到達されるまで、緩衝酸化層１０１にわたって犠牲材料の層と絶縁材料の層とを交互に堆積させることで形成することができる。一部の実施形態では、犠牲材料層が緩衝酸化層１０１にわたって堆積させられ、絶縁材料層が犠牲材料層にわたって堆積させられ、以下同じように続く。犠牲材料層および絶縁材料層は同じ厚さまたは異なる厚さを有し得る。一部の実施形態では、犠牲材料層と、下にある絶縁材料層とは、誘電体の対１０７と称される。一部の実施形態では、１つまたは複数の誘電体の対１０７が１つの高度／階段を形成することができる。階段構造の形成の間、ＰＲ層は切り取られ（例えば、しばしばすべての方向から、材料スタックの境界から段階的に内側へエッチングされる）、材料スタックの露出された一部分をエッチングするためのエッチングマスクとして使用される。切り取られたＰＲの量は、階段の寸法に直接的に関連され得る（例えば、決定要因であり得る）。ＰＲ層の切り取りは、例えばウェットエッチングなどの等方性ドライエッチングといった、適切なエッチングを用いて得られ得る。１つまたは複数のＰＲ層が、階段構造の形成のために連続的に形成および切り取りされ得る。各々の誘電体の対１０７が、犠牲材料層と、下にある絶縁材料層との両方の一部分を除去するために、適切なエッチング液を用いて、ＰＲ層の切り取りの後にエッチングされ得る。エッチングされた犠牲材料層および絶縁材料層は、初期犠牲層（例えば、符号１０３ｉ、１０５ｉ、および１０６ｉ）および初期絶縁層１０４ｉを形成し得る。次に、ＰＲ層は除去され得る。

絶縁材料層および犠牲材料層は、続いてのゲート交換プロセスの間、異なるエッチング選択性を有し得る。一部の実施形態では、絶縁材料層および犠牲材料層は異なる材料を含む。一部の実施形態では、絶縁材料層は酸化ケイ素を含み、絶縁材料層の堆積は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理的気相成長法（ＰＶＤ）、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層は窒化ケイ素を含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層および絶縁材料層のエッチングは、例えばドライエッチングといった、１つまたは複数の適切な異方性エッチングプロセスを含む。

図１４Ａに戻って参照すると、複数の支持開口が横方向に沿って並べられるように形成され、支持開口の長さはソース構造の長さより小さい（工程１４０４）。任意選択で、横方向に沿って延びる切断開口が形成される。図３Ａ～図３Ｄは、対応する構造３００を示している。

図３Ａ～図３Ｄに示されているように、少なくとも１つの支持開口１０９が第２のソース領域２２に形成されている。一部の実施形態では、複数の支持開口１０９が、互いから離間されて、ｘ方向に沿って各々の第２のソース領域２２に形成される。ｘ方向に沿って、支持開口１０９の長さは、形成される第２のソース構造の長さ（または、第２のソース領域２２の長さ、もしくは、第２のソース構造が形成されるスリット構造の長さ）より小さくなり得る。複数の支持開口１０９は同じまたは異なる寸法を有し得る。一部の実施形態では、複数の支持開口１０９は、ｘ－ｙ平面に沿っての同じ形および寸法と、ｚ方向に沿っての同じ深さとを有してもよい。ｙ方向に沿って、支持開口１０９の幅は第２のソース領域２２の幅以上であり得る。一部の実施形態では、支持開口１０９の底面が、最上位の初期絶縁層１０４ｉ（例えば、最上位初期犠牲層１０６ｉの下の初期絶縁層１０４ｉ）の上面と底面との間にあり得る。例えば、ドライエッチングおよび／またはウェットエッチングなどのエッチングプロセスといった、適切なパターン形成プロセスが、支持開口１０９を形成するために実施され得る。

一部の実施形態では、支持開口１１０を形成する同じパターン形成／エッチングプロセスによって、ｘ方向に沿って延びる１つまたは複数の切断開口１０８が形成され得る。ｘ方向に沿って、切断開口１０８の長さは、ｘ方向に沿ってのチャネル領域４１（例えば、またはコア領域３１）の長さと同じとなり得る。１つまたは複数の切断開口１０８が、例えば、メモリブロックに形成されるメモリフィンガーの数に依存して、１つのブロック領域２１に形成され得る。一部の実施形態では、切断開口１０８の底面が、最上位の初期絶縁層１０４ｉ（例えば、最上位初期犠牲層１０６ｉの下の初期絶縁層１０４ｉ）の上面と底面との間にあり得る。一部の実施形態では、支持開口１０９の深さが、鉛直方向に沿っての切断開口１０８の深さと同じであり、例えば、支持開口１０９および切断開口１０８の底面は最上位の初期絶縁層１０４ｉと同じ高度にある。

図１４Ａに戻って参照すると、支持開口は、隣接するブロック領域同士を接続する分割構造を形成するために、誘電材料で満たされる（工程１４０６）。任意選択で、任意の切断開口が、それぞれのブロック領域において切断構造を形成するために、誘電材料で満たされる。図４Ａ～図４Ｄは、対応する構造４００を示している。

図４Ａ～図４Ｄに示されているように、支持開口１０９は、分割構造１１２を形成するために適切な材料で満たされ得る。分割構造１１２は、第２のソース構造の形成の前に、スリット構造の形成のためのエッチングマスクとして機能するのに十分な剛性および強度を有し得る。分割構造１１２は、導体層（例えば、符号１２７～１２９）および導体部分（例えば、符号１２７－０および１２８－０）の形成のためのゲート置換プロセスに耐えることもできる。一部の実施形態では、分割構造１１２は、犠牲層が取り除かれるようにエッチングされるゲート交換プロセスの間にほとんどまたはまったく損傷がないように、犠牲層と異なる材料を含み得る。一部の実施形態では、分割構造１１２は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素のうちの１つまたは複数を含む。分割構造１１２は、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、またはそれらの組み合わせなど、適切な堆積プロセスによって堆積させられ得る。任意選択で、切断開口１０８は、同じ堆積プロセスを用いて、支持開口１０９を満たすのと同じ材料で満たされてもよい。ｘ方向に沿って延びる切断構造１１１が形成されてもよい。

図１４Ａに戻って参照すると、複数のチャネル構造が形成される（工程１４０８）。図７Ａおよび図７Ｂは、対応する構造７００を示している。

図７Ａおよび図７Ｂに示されているように、複数のチャネル構造１４０が、例えば各々のブロック領域２１において、チャネル領域４１に形成することができる。スタック構造１１を通じて鉛直に延びる複数のチャネルホールが形成され得る。一部の実施形態では、複数のチャネルホールが、交互の初期犠牲層（例えば、符号１０３ｉ、１０５ｉ、および１０６ｉ）および初期絶縁層１０４ｉを通じて形成される。複数のチャネルホールは、スタック構造１１の一部分を除去して基板１００を露出させるために、パターン形成されたＰＲ層などのエッチングマスクを使用して、異方性エッチングプロセスを実施することで形成され得る。一部の実施形態では、少なくとも１つのチャネルホールが、ｙ方向に沿って分割構造１１２の各々の側方に形成される。一部の実施形態では、複数のチャネルホールが各々のブロック領域２１に形成される。リセス領域が、基板１００の上方にチャネルホールを形成する同じエッチングプロセスによって、および／または、別のリセスエッチングプロセスによって、基板１００の最上位部分を露出させるために各々のチャネルホールの底に形成され得る。一部の実施形態では、半導体プラグが、例えばリセス領域にわたって、各々のチャネルホールの底に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。一部の実施形態では、半導体プラグがエピタキシャル成長によって形成され、エピタキシャル部分１１５と称される。任意選択で、リセスエッチング（例えば、ドライエッチングおよび／またはウェットエッチング）が、チャネルホールの側壁における過剰な半導体材料を除去するために、および／または、所望の位置におけるエピタキシャル部分１１５の上面を制御するために、実施され得る。一部の実施形態では、エピタキシャル部分１１５の上面は、最下位の初期絶縁層１０４ｉの上面と底面との間に位置させられる。

一部の実施形態では、チャネルホールは、例えば異方性エッチングプロセス（例えば、ドライエッチング）および／または等方性エッチングプロセス（ウェットエッチング）といった、適切なエッチングプロセスを実施することで形成される。一部の実施形態では、エピタキシャル部分１１５は、基板１００からエピタキシャル成長させられることで形成される単結晶シリコンを含む。一部の実施形態では、エピタキシャル部分１１５は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させられたエピタキシャル部分１１５の形成は、限定されることはないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含み得る。堆積させられたエピタキシャル部分１１５の形成は、限定されることはないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。

一部の実施形態では、半導体チャネル１１９は、チャネルホールにおけるエピタキシャル部分１１５にわたって形成され、エピタキシャル部分１１５と接触している。半導体チャネルは、メモリ膜１１６（例えば、ブロック層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分１１５の上方に形成されてエピタキシャル部分１１５と接続する半導体層１１７と、チャネルホールの残りを満たす誘電コア１１８と有するチャネル形成構造を備え得る。一部の実施形態では、メモリ膜１１６は、最初に、チャネルホールの側壁およびエピタキシャル部分１１５の上面を覆うように堆積させられ、次に、半導体層１１７がメモリ膜１１６にわたってエピタキシャル部分１１５の上方で堆積させられる。続いて、ブロック層、メモリ層、およびトンネル層は、メモリ膜１１６を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてこの順番で堆積させられ得る。次に、半導体層１１７が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトンネル層に堆積させられ得る。一部の実施形態では、誘電コア１１８が、酸化ケイ素など、半導体層１１７の堆積の後に誘電材料を堆積させることで、チャネルホールの残りの空間において満たされる。

一部の実施形態では、ドレイン構造１２０が各々のチャネルホールの上方部分に形成される。一部の実施形態では、スタック構造１１の上面、および各々のチャネルホールの上方部分におけるメモリ膜１１６、半導体層１１７、および誘電コア１１８の一部は、半導体チャネルの上面が誘電キャップ層１０５の上面と底面との間になり得るようにチャネルホールの上方部分にリセスを形成するために、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去され得る。次に、ドレイン構造１２０が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をリセスへと堆積させることで形成され得る。それによってチャネル構造１４０が形成される。続いて、複数のメモリセルが、半導体チャネル１１９および制御導体層１２７の交差によって形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１の上面における過剰な材料を除去するために実施される。

図１４Ａに戻って参照すると、複数の分割構造が、複数の分割構造によって分割されている複数のスリット開口を伴うスリット構造を形成するために、エッチングマスクとして使用され得る（工程１４１０）。図９Ａ～図９Ｅは、対応する構造９００を示している。

図９Ａ～図９Ｅに示されているように、複数のスリット開口を有するスリット構造１２３は、ｘ方向に沿って延びる第２のソース領域２２に形成され得る。ｘ方向に沿って、隣接するスリット開口同士は、分割構造１１２と、分割構造１１２によって分割構造１１２の下で覆われるスタック構造１１の残りの部分とによって分離され得る。スリット開口は、スタック構造１１を通じて鉛直に延びることができ、基板１００を露出させることができる。パターン形成／エッチングされた初期犠牲層は、ブロック領域２１における複数の犠牲層と、分割構造１１２によって分割構造１１２の下で覆われる複数の犠牲部分とを形成する。各々の犠牲部分は、ｙ方向に沿って、隣接するブロック領域２１における同じ高度の犠牲層と、例えば接続されるなど、接触することができる。パターン形成／エッチングされた初期絶縁層は、ブロック領域２１における複数の絶縁層１０４と、分割構造１１２によって分割構造１１２の下で覆われる複数の絶縁部分１０４－０とを形成する。各々の絶縁部分１０４－０は、ｙ方向に沿って、隣接するブロック領域２１における同じ高度の絶縁層１０４と、例えば接続されるなど、接触することができる。それぞれの分割構造１１２の下から基板１００へと延びる複数の絶縁部分１０４－０および複数の犠牲部分は、互いと交互にされ得る。

ｙ方向に沿っての分割構造１１２の幅は、ｙ方向に沿ってのそれぞれのスリット構造１２３（例えば、隣接するスリット開口）の幅以上であってもよい。図１３Ａは、分割構造１１２および隣接するスリット開口の拡大した平面図１３１０を示している。図１３Ａに示されているように、ｙ方向に沿っての分割構造１１２の幅ｄ２は、ｙ方向に沿ってのスリット構造１２３の幅ｄ１以上である。一部の実施形態では、ｄ２はｄ１より大きい。一部の実施形態では、ｄ２がｄ１より大きいことによって、スリット構造１２３の形成の間、交互の犠牲部分および絶縁部分１０４－０が、隣接するブロック領域２１と接続されないことを防止する。つまり、分割構造１１２は、スリット構造１２３の形成の間、隣接するメモリブロック同士を、交互の犠牲部分および絶縁部分１０４－０を通じて接続させたままにすることができる。一部の実施形態では、分割構造１１２はエッチングマスクとして使用され、例えばドライエッチングといった異方性エッチングプロセスが、スリット構造１２３を形成するために、第２のソース領域２２におけるスタック構造１１の一部分を除去するために実施される。第２のソース領域２２におけるスタック構造１１の残りの部分は、交互の犠牲部分および絶縁部分を形成し得る。分割構造１１２と、下にある交互の犠牲部分および絶縁部分１０４－０とは、初期支持構造を形成することができる。

図９Ａ～図９Ｅに戻って参照すると、一部の実施形態では、１つまたは複数の他のスリット構造１２４は、スリット構造１２３のスリット開口を形成するのと同じパターン形成／エッチングプロセスによって、第１のソース領域２３に形成され得る。例えば単一のスリット開口を有する各々の他のスリット構造１２４は、基板１００を露出させるために、ｘ方向に沿ってスタック構造１１を通じて延び得る。一部の実施形態では、他のスリット構造１２４がコア領域３１および階段領域３２において延び得る。

図１４Ａに戻って参照すると、複数の導体層と、複数のメモリブロックと、隣接するメモリブロックを接続する複数の支持構造とが形成される（工程１４１２）。図９Ａ～図９Ｅは、対応する構造を示している。

図９Ａ～図９Ｅに示されているように、ブロック領域２１における犠牲層と、第２のソース領域２２における犠牲部分とが、複数の横リセスを形成するために除去することができ、適切な導体材料が横リセスを満たすために堆積させられ、複数の導体層（例えば、符号１２７～１２９）をブロック領域２１に、複数の導体部分（例えば、１２７－０および１２８－０）を第２のソース領域２２に形成する。分割構造１１２と、下にある交互の導体部分（例えば、符号１２７－０および１２８－０）と、絶縁部分１０４－０とを有する支持構造１５２が、形成され得る。制御導体層１２７は、半導体チャネル１１９と交差することができ、メモリブロックを形成する各々のブロック領域２１において複数のメモリセルを形成することができる。一部の実施形態では、ブロック領域２１における最上位の犠牲層が最上位導体層１２９を形成し、ブロック領域２１における最下位の犠牲層が最下位導体層１２８を形成してもよい。一部の実施形態では、初期支持構造は支持構造１５２を形成してもよい。

導体材料は、タングステン、アルミニウム、銅、コバルト、ケイ化物、およびポリシリコンのうちの１つまたは複数を含み得る。例えばウェットエッチングといった適切な等方性エッチングプロセスが、犠牲層および犠牲部分を除去するために、ならびに、複数の横リセスを形成するために、実施することができる。ＣＶＤ、ＰＶＤ、ＡＬＤ、および／またはスパッタリングなどの適切な堆積プロセスが、導体層（例えば、符号１２７～１２９）および導体部分（例えば、符号１２７－０および１２８－０）を形成するために、導体材料を横リセスへと堆積させるために実施され得る。

図１４Ａに戻って参照すると、ソース構造が各々のスリット構造において形成される（工程１４１４）。図１０Ａ～図１０Ｅは、対応する構造１０００を示している。

図１０Ａ～図１０Ｅに示されているように、絶縁構造１３６がスリット構造１２３の各々のスリット開口に形成することができ、ソース接点１２５がそれぞれの絶縁構造１３６に形成することができる。各々の第２のソース領域２２における絶縁構造１３６およびソース接点１２５は第２のソース構造を形成することができる。絶縁構造１３７は各々の他のスリット構造１２４に形成することができ、ソース接点１２６は各々の他のスリット構造１２４に形成することができる。絶縁構造１３７およびそれぞれのソース接点１２６は第１のソース構造を形成することができる。支持構造１５２は、隣接するソース接点１２５と絶縁構造１３６とをｘ軸に沿って分離することができ、隣接するメモリブロック同士をｙ方向に沿って接続することができる。一部の実施形態では、絶縁構造１３６および１３７は、酸化ケイ素を含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。リセスエッチングが、基板１００を露出させるために、それぞれのスリット構造の底において絶縁構造１３６および１３７の一部分を除去するために実施され得る。一部の実施形態では、ソース接点１２５および１２６は、タングステン、アルミニウム、銅、コバルト、ケイ化物、およびポリシリコンのうちの１つまたは複数を各々含み、例えばＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数といった適切な堆積プロセスが、ソース接点１２５および１２６をそれぞれのスリット構造へと堆積させるために実施される。

図１４Ａに戻って参照すると、絶縁体が階段領域に形成され、１つまたは複数の接点プラグが、導体層に接触するために絶縁体に形成される（工程１４１６）。図１１および図１２は、対応する構造１１００および１２００を示している。

図１１および図１２に示されているように、絶縁体１３０が、階段（例えば、導体層１２７～１２９）を覆い、接点プラグ１３１を互いから絶縁するために、階段領域３２において形成され得る。１つまたは複数の接点プラグ１３１が、導体層１２７～１２９と接触して導電性の接続を形成するために、絶縁体１３０に形成される。一部の実施形態では、絶縁体１３０は、酸化ケイ素を含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。例えばドライエッチングといった適切な異方性エッチングプロセスが、絶縁体１３０を通じて１つまたは複数のプラグ開口を形成し、１つまたは複数の導体層（例えば、符号１２７、１２８、および／または１２９）を露出させるために実施され得る。タングステンなどの適切な導電性材料が、プラグ開口を満たすために堆積させられる。一部の実施形態では、少なくとも１つの接点プラグが１つの導体層（例えば、符号１２７、１２８、および／または１２９）に形成される。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、スタック構造１１にわたって、例えば様々な構造の形成などからのあらゆる過剰な材料を除去するために実施される。

一部の実施形態により、図２、図５、図６、および図８～図１２は、３Ｄメモリデバイス１５０を形成するための別の製作プロセスを示しており、図１４Ｂは、製作プロセスの流れ図１４５０を示している。図２～図４、図７、および図９～図１２に示された製作プロセスと異なり、１つまたは複数の初期分割構造が、１つまたは複数の分割構造を形成するために形成およびエッチングされる。図示の容易性のために、図２～図４、図７、および図９～図１２に示された同じまたは同様の工程は、説明が繰り返されない。

プロセスの開始において、交互の複数の初期絶縁層および複数の初期犠牲層のスタック構造が形成される（工程１４５２）。図２Ａ～図２Ｄは、対応する構造２００を示している。製作プロセスおよび構造２００の記載は、工程１４０２の記載を参照することができ、ここでは繰り返さない。

図１４Ｂに戻って参照すると、横方向に沿って延びる複数の支持開口が形成することができ、支持開口の長さはソース構造の長さに等しい（工程１４５４）。任意選択で、横方向に沿って延びる切断開口が形成される。図５Ａ～図５Ｃは、対応する構造５００を示している。

図５Ａ～図５Ｃに示されているように、支持開口１１０が第２のソース領域２２に形成されている。ｘ方向に沿って、支持開口１１０の長さは、形成される第２のソース構造の長さ（または、第２のソース領域２２の長さ、もしくは、第２のソース構造が形成されるスリット構造の長さ）と等しくなり得る。ｙ方向に沿って、支持開口１０９の幅は第２のソース領域２２の幅以上であり得る。一部の実施形態では、支持開口１１０の底面が、最上位初期犠牲層１０６ｉの下の第１の初期絶縁層１０４ｉ（例えば、初期絶縁層１０４ｉ）の上面と底面との間にあり得る。任意選択で、１つまたは複数の切断開口１０８がブロック領域２１に形成される。支持開口１１０および任意の切断開口１０８の製作は、図３Ａ～図３Ｄに描写されている支持開口１０９および切断開口１０８の製作が参照することができ、ここでは繰り返さない。一部の実施形態では、支持開口１１０の深さが、鉛直方向に沿っての切断開口１０８の深さと同じであり、例えば、支持開口１１０および切断開口１０８の底面は最上位の初期絶縁層１０４ｉと同じ高度にある。

図１４Ｂに戻って参照すると、支持開口は、隣接するブロック領域同士を接続する初期分割構造を形成するために、誘電材料で満たされる（工程１４５６）。任意選択で、任意の切断開口が、ブロック領域において切断構造を形成するために、誘電材料で満たされる。図６Ａ～図６Ｃは、対応する構造６００を示している。

図６Ａ～図６Ｃに示されているように、誘電材料が、支持開口１１０を満たし、初期分割構造１１３を形成するために堆積させられ得る。一部の実施形態では、初期分割構造１１３が、隣接するブロック領域２１同士の間に位置させられる。一部の実施形態では、初期分割構造１１３の長さが、第２のソース構造、または、形成されるスリット構造の長さに等しい。任意の切断開口が、それぞれのブロック領域において切断構造１１１を形成するために、誘電材料で満たされ得る。初期分割構造１１３および任意の切断構造１１１を形成するための誘電材料の堆積は、図４Ａ～図４Ｃに描写されている分割構造１１２および切断構造１１１の形成が参照することができ、ここでは繰り返さない。

図１４Ｂに戻って参照すると、複数のチャネル構造が形成され得る（工程１４５８）。図８Ａおよび図８Ｂは、対応する構造８００を示している。

図８Ａおよび図８Ｂに示されているように、複数のチャネル構造１４０がチャネル領域４１に形成することができる。一部の実施形態では、少なくとも１つのチャネル構造１４０が、ｙ方向に沿って初期分割構造１１３の各々の側方に形成される。一部の実施形態では、複数のチャネル構造１４０が各々のブロック領域２１に形成される。チャネル構造１４０の形成は、図７Ａおよび図７Ｂに描写されているチャネル構造１４０の形成が参照することができ、ここでは繰り返さない。

図１４Ｂに戻って参照すると、分割構造を有する初期支持構造が形成される（工程１４６０）。初期分割構造の一部分が分割構造を形成するために除去することができ、分割構造は、スタック構造の一部分を除去するために、および、初期支持構造を形成するために、エッチングマスクとして使用することができる。図９Ａ～図９Ｅは、対応する構造９００を示している。

図９Ａ～図９Ｅに示されているように、初期分割構造１１３の一部分が、ｘ方向に沿って配置される１つまたは複数の分割構造１１２を形成し、スタック構造１１の一部分を露出させるために除去することができる。一部の実施形態では、最上位の初期絶縁層１０４ｉが露出される。分割構造１１２は、第２のソース領域２２において露出されるスタック構造１１の一部分を除去して、基板１００を露出させる接続されていない複数のスリット開口を伴うスリット構造１２３を形成するために、エッチングマスクとして使用され得る。初期分割構造１１３およびスタック構造１１は、同じパターン形成／エッチングプロセス、または、別のパターン形成／エッチングプロセスを用いてパターン形成／エッチングされ得る。例えば、最初に、初期分割構造１１３が分割構造１１２を形成するためにパターン形成することができ、異なるエッチングプロセスが、スタック構造１１の露出された一部分を除去し、スリット構造１２３のスリット開口と、１つまたは複数の初期支持構造とを形成するために実施され得る。代替で、初期分割構造１１３と、初期分割構造１１３の下のスタック構造１１の一部分とが、スリット構造１２３のスリット開口と、１つまたは複数の初期支持構造とを形成するために、同じエッチングプロセスを用いてパターン形成されてもよい。一部の実施形態では、初期分割構造１１３およびスタック構造１１は、パターン形成工程のステップおよび時間を減らすために、同じエッチングプロセスを用いてパターン形成される。初期分割構造１１３およびスタック構造１１は、例えばドライエッチングおよび／またはウェットエッチングといった、１つまたは複数の適切なエッチングプロセスを用いてパターン形成／エッチングされ得る。初期支持構造の詳細は、流れ図１４００の図９Ａ～図９Ｅに描写されている初期支持構造の記載が参照することができ、ここでは繰り返さない。

図１４Ｂに戻って参照すると、複数の導体層、複数のメモリブロック、および支持構造が形成され（工程１４６２）、ソース構造が各々のスリット構造に形成される（工程１４６４）。絶縁体および接点プラグが階段領域に形成される（工程１４６６）。図９～図１２は、対応する構造９００～１２００を示している。工程１４６２～１４６６の詳細な記載は工程１４１２～１４１６の記載が参照することができ、ここでは繰り返さない。

一部の実施形態では、３Ｄメモリデバイスは、メモリスタックであって、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を有するメモリスタックを備える。３Ｄメモリデバイスは、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造であって、複数のチャネル構造と複数の導体層とが互いと交差し、複数のメモリセルを形成する、複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも１つのメモリブロックへと分割し、複数のスリット開口と、隣接するスリット開口同士の間の支持構造とを各々備える少なくとも１つのスリット構造をさらに備える。支持構造は、隣接するメモリブロックと接触しており、基板と接触する。３Ｄメモリデバイスは、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを有するソース構造をさらに備える。

一部の実施形態では、支持構造は、メモリスタックを通じて基板へと鉛直に延び、隣接するソース接点から、隣接するソース接点のそれぞれの絶縁スペーサによって絶縁される。

一部の実施形態では、支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって分割構造を備える。分割構造は、隣接するメモリブロックに連結するように横に延びることができ、メモリスタックの第１の絶縁層へと鉛直に延びる。交互の複数の導体部分および複数の絶縁部分は、隣接するメモリブロックから、同じ高度の対応する導体層および対応する絶縁層と各々接触している。

一部の実施形態では、少なくとも１つのスリット構造が沿って延びる横方向に対して垂直な別の横方向に沿って、分割構造の幅が、隣接するスリット開口の各々の幅以上である。

一部の実施形態では、分割構造は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくともの１つを含む。

一部の実施形態では、複数の導体部分は、タングステン、アルミニウム、銅、コバルト、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。一部の実施形態では、複数の絶縁部分は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む。

一部の実施形態では、複数の導体部分と、隣接するメモリブロックの導体層とは同じ材料から作られ、複数の絶縁部分と、隣接するメモリブロックの絶縁層とは同じ材料から作られる。

一部の実施形態では、ソース接点は、タングステン、アルミニウム、銅、コバルト、ケイ化物、またはポリシリコンのうちの少なくとも１つを各々含む。

一部の実施形態では、３Ｄメモリデバイスは、少なくとも１つのメモリブロックにおけるスリット構造と平行に横および鉛直に延び、少なくとも１つのメモリブロックを複数のメモリフィンガーへと分割する切断構造をさらに備える。

一部の実施形態では、切断構造は、メモリスタックの第１の絶縁層へと鉛直に延び、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む。切断構造の深さは分割構造の深さと同じであり得る。

一部の実施形態では、複数のチャネル構造は、エピタキシャル部分と、半導体チャネルと、ドレイン構造とを各々備え、エピタキシャル部分は基板に導電的に接続され、半導体チャネルはエピタキシャル部分および誘電キャップ層に導電的に接続され、ドレイン構造は半導体チャネルに導電的に接続される。

一部の実施形態では、半導体チャネルの上面が、交互の複数の導体層および複数の絶縁層にわたって誘電キャップ層の上面と底面との間にあり、エピタキシャル部分の上面が最下位の絶縁層の上面と底面との間にあり、半導体チャネルは、半導体チャネルの側壁から中心へと内側へと配置されるブロック層、メモリ層、トンネル層、半導体層、および誘電コアを備える。

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、交互の複数の初期絶縁層および複数の初期犠牲層を備える誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて鉛直および横に延び、誘電スタックを複数のブロック領域へと分割する少なくとも１つのスリット構造を形成するステップとを含む。少なくとも１つのスリット構造は、基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の初期支持構造とを各々備える。複数のブロック領域の各々は交互の複数の絶縁層および複数の犠牲層を備えてもよく、初期支持構造は交互の複数の絶縁部分および複数の犠牲部分を備えてもよい。複数の絶縁部分および複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触していてもよい。一部の実施形態では、方法は、誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、ソース構造を各々のスリット構造に形成するステップとを同じく含む。ソース構造は、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを備えてもよい。

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、それぞれのスリット構造が延びる横方向に沿って支持開口を形成するために、誘電スタックをパターン形成するステップを含む。支持開口の長さは、横方向に沿ってのスリット構造の長さより小さくなり得る。支持開口の底が、誘電スタックの第１の初期絶縁層の上面と底面との間にあり得る。少なくとも１つのスリット構造を形成するステップは、支持開口を満たして分割構造を形成するために誘電材料を堆積させるステップも含む。

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、基板を露出させるスリット開口の対を形成するために、横方向に沿って分割構造に隣接する誘電スタックの一部分を除去するステップを含む。スリット開口の対の各々の幅が、横方向に対して垂直な別の横方向に沿っての分割構造の幅以下であり得る。一部の実施形態では、分割構造と、分割構造の下の残りの交互の犠牲部分および絶縁部分とが、初期支持構造を形成する。

一部の実施形態では、誘電スタックの一部分を除去するステップは、分割構造に隣接する誘電スタックの一部分をエッチングし、分割構造の下の交互の犠牲部分および絶縁部分を保持するために、分割構造をエッチングマスクとして使用するステップを含む。

一部の実施形態では、複数のチャネル構造を形成するステップは、別の横方向に沿って分割構造の両側に少なくとも１つのチャネル構造を形成するステップを含む。

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、それぞれのスリット構造が延びる横方向に沿って支持開口を形成するために、誘電スタックをパターン形成するステップを含む。支持開口の長さは、横方向に沿ってのスリット構造の長さと等しくなり得る。支持開口の底が、誘電スタックの第１の初期絶縁層の上面と底面との間にあり得る。一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、支持開口を満たして初期分割構造を形成するために誘電材料を堆積させるステップも含む。

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、初期分割構造の横方向に沿って、第１の部分に隣接する第２の部分の対を、第２の部分の下の誘電スタックの一部分を露出させるために除去するステップをさらに含む。一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、基板を露出させるために、および、スリット開口の対を形成するために、誘電スタックの露出された一部分を除去するステップも含む。スリット開口の対の各々の幅が、横方向に対して垂直な別の横方向に沿っての初期分割構造の幅以下であり得る。初期分割構造の残りの第１の部分が分割構造を形成することができる。分割構造と、分割構造の下の残りの交互の犠牲部分および絶縁部分とが、初期支持構造を形成し得る。

一部の実施形態では、誘電スタックの露出された一部分を除去するステップは、分割構造に隣接する誘電スタックの一部分をエッチングし、分割構造の下の交互の導体部分および絶縁部分を保持するために、分割構造をエッチングマスクとして使用するステップを含む。

一部の実施形態では、複数のチャネル構造を形成するステップは、別の横方向に沿って初期分割構造の両側に少なくとも１つのチャネル構造を形成するステップを含む。

一部の実施形態では、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップは、複数の横リセスを形成するために、同じエッチングプロセスにおいて、初期支持構造の複数の犠牲部分、および、複数のブロック領域の複数の犠牲層を除去するステップを含む。複数の犠牲層および複数の犠牲部分を置き換えるステップは、同じ堆積プロセスにおいて、導体材料を複数の横リセスへと堆積させるステップも含み得る。複数の導体層と複数のチャネル構造とは複数のメモリセルを形成することができる。複数のブロック領域は複数のメモリブロックを形成することができる。分割構造と、下にある交互の導体部分および絶縁部分とは支持構造を形成することができる。

一部の実施形態では、方法は、複数のブロック領域のうちの少なくとも１つにおいて切断構造を形成するステップをさらに含み、切断構造は、少なくとも１つのスリット構造と平行に延び、複数のメモリブロックのうちの少なくとも１つを複数のメモリフィンガーへと分割する。

一部の実施形態では、切断構造を形成するステップは、支持開口を形成するのと同じパターン形成工程において複数のブロック領域のうちの少なくとも１つにおいて切断開口を形成するステップを含む。切断開口は少なくとも１つのスリット構造と平行に延び得る。切断開口の底面が、第１の初期絶縁層の上面と底面との間にあり得る。一部の実施形態では、切断構造を形成するステップは、支持開口を満たすのと同じ堆積工程で切断開口を満たすために誘電材料を堆積させて、切断構造を形成するステップも含む。

一部の実施形態では、複数のチャネル構造を形成するステップは、誘電キャップ層から誘電スタックにわたって基板へと鉛直に延びる複数のチャネルホールを形成するステップと、複数のチャネルホールの各々においてエピタキシャル部分を形成するステップとを含む。エピタキシャル部分は基板に導電的に接続され得る。一部の実施形態では、複数のチャネル構造を形成するステップは、半導体チャネルをエピタキシャル部分にわたって形成するステップと、ドレイン構造を半導体チャネルにわたって形成するステップとをも含む。ドレイン構造は半導体チャネルに導電的に接続され得る。半導体はエピタキシャル部分に導電的に接続され得る。

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、交互の複数の初期絶縁層および複数の初期犠牲層の誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて横方向に沿って延びる誘電構造を形成するステップであって、誘電構造は第１の初期絶縁層へと鉛直に延びる、ステップと、誘電スタックにおいて鉛直および横に延び、誘電スタックをブロック領域の対へと分割するスリット構造を形成するために、誘電構造をエッチングマスクとして使用して誘電スタックをパターン形成するステップとを含む。スリット構造は、基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の複数の初期支持構造とを備えてもよい。複数のブロック領域の各々は交互の複数の絶縁層および複数の犠牲層を備えてもよく、複数の初期支持構造の各々は交互の複数の絶縁部分および複数の犠牲部分を備えてもよい。複数の絶縁部分および複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触していてもよい。方法は、誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、ソース構造を各々のスリット構造に形成するステップとを同じく含んでもよい。ソース構造は、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを備えてもよい。

一部の実施形態では、誘電構造は、互いから接続されない複数の分割構造を備え、誘電構造を形成するステップは、横方向に沿って複数の支持開口を形成するために誘電スタックをパターン形成するステップを含む。複数の支持開口の各々の長さは、横方向に沿ってのスリット構造の長さより小さくなり得る。複数の支持開口は各々互いから接続されなくてもよく、第１の初期絶縁層の上面と底面との間に底面を有し得る。一部の実施形態では、誘電構造を形成するステップは、複数の支持開口を満たして複数の分割構造を形成するために誘電材料を堆積させるステップも含む。

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、複数のスリット開口を形成するために、横方向に沿って複数の分割構造の各々に隣接する誘電スタックの一部分を除去するステップを含む。複数のスリット開口の各々の幅が、横方向に対して垂直な別の横方向に沿っての分割構造の幅以下であり得る。一部の実施形態では、少なくとも１つのスリット構造を形成するステップは分割構造も含み、分割構造の下の残りの交互の犠牲部分および絶縁部分が初期支持構造を形成する。

一部の実施形態では、誘電スタックの一部分を除去するステップは、分割構造に隣接する誘電スタックの一部分をエッチングし、分割構造の下の交互の犠牲部分および絶縁部分を保持するために、分割構造をエッチングマスクとして使用するステップを含む。

一部の実施形態では、複数のチャネル構造を形成するステップは、別の横方向に沿って誘電構造の両側に少なくとも１つのチャネル構造を形成するステップを含む。

一部の実施形態では、誘電構造は１つの初期分割構造を備え、誘電構造を形成するステップは、誘電構造を形成するステップは、横方向に沿って延びる支持開口を形成するために誘電スタックをパターン形成するステップを含む。支持開口の長さが、横方向に沿ってのスリット構造の長さと等しくでき、支持開口の底が、誘電スタックの第１の初期絶縁層の上面と底面との間にあり得る。一部の実施形態では、誘電構造を形成するステップは、支持開口を満たして初期分割構造を形成するために誘電材料を堆積させるステップも含む。

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、初期分割構造の横方向に沿って、第１の部分に隣接する第２の部分の対を、第２の部分の下の誘電スタックの一部分を露出させるために除去するステップをさらに含む。一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、基板を露出させるために、および、スリット開口の対を形成するために、誘電スタックの露出された一部分を除去するステップも含む。スリット開口の対の各々の幅が、横方向に対して垂直な別の横方向に沿っての初期分割構造の幅以下であり得る。初期分割構造の残りの第１の部分が分割構造を形成することができる。分割構造と、分割構造の下の残りの交互の犠牲部分および絶縁部分とが、初期支持構造を形成し得る。

一部の実施形態では、誘電スタックの露出された一部分を除去するステップは、分割構造に隣接する誘電スタックの一部分をエッチングし、分割構造の下の交互の導体部分および絶縁部分を保持するために、分割構造をエッチングマスクとして使用するステップを含む。

一部の実施形態では、複数のチャネル構造を形成するステップは、別の横方向に沿って初期分割構造の両側に少なくとも１つのチャネル構造を形成するステップを含む。

一部の実施形態では、複数の犠牲層および複数の犠牲部分を、複数の導体層および複数の導体部分と置き換えるステップは、複数の横リセスを形成するために、同じエッチングプロセスにおいて、初期支持構造の複数の犠牲部分、および、複数のブロック領域の複数の犠牲層を除去するステップを含む。一部の実施形態では、複数の犠牲層および複数の犠牲部分を複数の導体層および複数の導体部分で置き換えるステップは、同じ堆積プロセスにおいて、導体材料を複数の横リセスへと堆積させるステップも含む。複数の導体層と複数のチャネル構造とは複数のメモリセルを形成することができる。複数のブロック領域は複数のメモリブロックを形成することができる。分割構造と、下にある交互の導体部分および絶縁部分とは支持構造を形成することができる。

一部の実施形態では、方法は、複数のブロック領域のうちの少なくとも１つにおいて切断構造を形成するステップをさらに含む。切断構造は、少なくとも１つのスリット構造と平行に延びることができ、複数のメモリブロックのうちの少なくとも１つを複数のメモリフィンガーへと分割する。

一部の実施形態では、切断構造を形成するステップは、支持開口を形成するのと同じパターン形成工程において複数のブロック領域のうちの少なくとも１つにおいて切断開口を形成するステップを含む。切断開口は少なくとも１つのスリット構造と平行に延びることができ、切断開口の底面が、第１の初期絶縁層の上面と底面との間にあり得る。一部の実施形態では、切断構造を形成するステップは、支持開口を満たすのと同じ堆積工程で切断開口を満たすために誘電材料を堆積させて、切断構造を形成するステップも含む。

一部の実施形態では、複数のチャネル構造を形成するステップは、誘電キャップ層から誘電スタックにわたって基板へと鉛直に延びる複数のチャネルホールを形成するステップと、複数のチャネルホールの各々においてエピタキシャル部分を形成するステップであって、エピタキシャル部分は基板に導電的に接続される、ステップと、半導体チャネルをエピタキシャル部分にわたって形成するステップであって、半導体はエピタキシャル部分に導電的に接続される、ステップと、ドレイン構造を半導体チャネルにわたって形成するステップであって、ドレイン構造は前記半導体チャネルに導電的に接続される、ステップとを含む。

特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書における表現または用語は、本明細書における用語または表現がそれらの教示および案内を考慮して当業者によって理解されるように、説明の目的のためであって、限定の目的のためではないことは、理解されるものである。

本開示の実施形態は、その特定の機能および関係の実施を示す機能的なビルディングブロックの助けで、先に記載されている。これらの機能的なビルディングブロックの境界は、説明の利便性のために、本明細書において任意に定められている。入れ替わりの境界が、特定された機能および関係が適切に実施される限り、定められてもよい。

概要および要約の部分は、本発明者によって検討されるすべてではない本開示の１つまたは複数の例示の実施形態を明記することができ、したがって、本開示、および添付の請求項をいかなる形でも限定するようには意図されていない。

本開示の広がりおよび範囲は、上記の例示の実施形態のいずれによっても限定されるべきではなく、以下の請求項およびそれらの等価に従ってのみ定められるべきである。

１１ スタック構造
２１ ブロック領域
２２ 第２のソース領域
２３ 第１のソース領域
３１ コア領域
３２ 階段領域
４１ チャネル領域
１００ 基板
１０１ 緩衝酸化層
１０２ 基板
１０３ｉ 初期犠牲層
１０４ 絶縁層
１０４－０ 絶縁部分
１０４ｉ 初期絶縁層
１０５ 誘電キャップ層
１０５ｉ 最下位初期犠牲層
１０６ｉ 最上位初期犠牲層
１０７ 誘電体の対
１０８ 切断開口
１０９、１１０ 支持開口
１１１ 切断構造
１１２ 分割構造
１１３ 初期分割構造
１１５ エピタキシャル部分
１１６ メモリ膜
１１７ 半導体層
１１８ 誘電コア
１１９ 半導体チャネル
１２０ ドレイン構造
１２３、１２４ スリット構造
１２５、１２６ ソース接点
１２７ 制御導体層
１２７－０、１２８－０ 導体部分
１２８ 最下位導体層
１２９ 最上位導体層
１３０ 絶縁体
１３１ 接点プラグ
１３６、１３７ 絶縁構造
１４０ チャネル構造
１４５ 誘電キャップ層
１５０ ３Ｄメモリデバイス
１５２ 支持構造
２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００ 構造
１３１０ 拡大した平面図
１３２０ 拡大した平面図
１４００ 流れ図
１４５０ 流れ図
ｄ１ 第２のソース構造の幅
ｄ２ 分割構造の幅

Claims (38)

1. メモリスタックであって、前記メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
   前記メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造であって、前記複数のチャネル構造と前記複数の導体層とが互いと交差し、複数のメモリセルを形成する、複数のチャネル構造と、
   前記メモリスタックにおいて鉛直および横に延び、前記複数のメモリセルを少なくとも１つのメモリブロックへと分割し、複数のスリット開口、および、隣接するスリット開口同士の間の支持構造を各々備える少なくとも１つのスリット構造であって、前記支持構造は、隣接するメモリブロックと接触しており、前記基板と接触する、少なくとも１つのスリット構造と、
   前記複数のスリット開口の各々における絶縁スペーサ、および、それぞれの絶縁スペーサにおけるソース接点を備えるソース構造と
   を備える三次元（３Ｄ）メモリデバイス。
2. 前記支持構造は、前記メモリスタックを通じて前記基板へと鉛直に延び、隣接するソース接点から、前記隣接するソース接点のそれぞれの絶縁スペーサによって絶縁される、請求項１に記載の３Ｄメモリデバイス。
3. 前記支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって分割構造を備え、
   前記分割構造は、隣接する前記メモリブロックに連結するように横に延び、前記メモリスタックの第１の絶縁層へと鉛直に延び、
   前記交互の複数の導体部分および複数の絶縁部分は、隣接するメモリブロックから、同じ高度の対応する導体層および対応する絶縁層と各々接触している、請求項２に記載の３Ｄメモリデバイス。
4. 前記少なくとも１つのスリット構造が沿って延びる横方向に対して垂直な別の横方向に沿って、前記分割構造の幅が、隣接する前記スリット開口の各々の幅以上である、請求項３に記載の３Ｄメモリデバイス。
5. 前記分割構造は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
6. 前記複数の導体部分は、タングステン、アルミニウム、銅、コバルト、ケイ化物、またはポリシリコンのうちの少なくとも１つを含み、
   前記複数の絶縁部分は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、請求項５に記載の３Ｄメモリデバイス。
7. 前記複数の導体部分と、隣接するメモリブロックの前記導体層とは同じ材料から作られ、
   前記複数の絶縁部分と、隣接するメモリブロックの前記絶縁層とは同じ材料から作られる、請求項６に記載の３Ｄメモリデバイス。
8. 前記ソース接点は、タングステン、アルミニウム、銅、コバルト、ケイ化物、またはポリシリコンのうちの少なくとも１つを各々含む、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
9. 前記少なくとも１つのメモリブロックにおける前記スリット構造と平行に横および鉛直に延び、前記少なくとも１つのメモリブロックを複数のメモリフィンガーへと分割する切断構造をさらに備える、請求項５に記載の３Ｄメモリデバイス。
10. 前記切断構造は、前記メモリスタックの前記第１の絶縁層へと鉛直に延び、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含み、前記切断構造の深さは前記分割構造の深さと同じである、請求項９に記載の３Ｄメモリデバイス。
11. 前記複数のチャネル構造は、エピタキシャル部分と、半導体チャネルと、ドレイン構造とを各々備え、前記エピタキシャル部分は前記基板に導電的に接続され、前記半導体チャネルは前記エピタキシャル部分および誘電キャップ層に導電的に接続され、前記ドレイン構造は前記半導体チャネルに導電的に接続される、請求項１から１０のいずれか一項に記載の３Ｄメモリデバイス。
12. 前記半導体チャネルの上面が、前記交互の複数の導体層および複数の絶縁層にわたって誘電キャップ層の上面と底面との間にあり、
    前記エピタキシャル部分の上面が最下位の絶縁層の上面と底面との間にあり、
    前記半導体チャネルは、前記半導体チャネルの側壁から中心へと内側へと配置されるブロック層、メモリ層、トンネル層、半導体層、および誘電コアを備える、請求項１１に記載の３Ｄメモリデバイス。
13. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    交互の複数の初期絶縁層および複数の初期犠牲層を備える誘電スタックを基板にわたって形成するステップと、
    前記誘電スタックにおいて鉛直および横に延び、前記誘電スタックを複数のブロック領域へと分割する少なくとも１つのスリット構造を形成するステップであって、前記少なくとも１つのスリット構造は、前記基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の初期支持構造とを各々備え、
    前記複数のブロック領域の各々は、交互の複数の絶縁層および複数の犠牲層を備え、
    前記初期支持構造は交互の複数の絶縁部分および複数の犠牲部分を備え、前記複数の絶縁部分および前記複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触している、
    ステップと、
    前記誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、
    前記複数の犠牲層および前記複数の犠牲部分を、前記少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、
    ソース構造を各々のスリット構造に形成するステップであって、前記ソース構造は、前記複数のスリット開口の各々における絶縁スペーサ、および、それぞれの絶縁スペーサにおけるソース接点を備える、ステップと
    を含む方法。
14. 前記少なくとも１つのスリット構造を形成するステップは、
    それぞれの前記スリット構造が延びる横方向に沿って支持開口を形成するために、前記誘電スタックをパターン形成するステップであって、前記支持開口の長さが、前記横方向に沿っての前記スリット構造の長さより小さく、前記支持開口の底が、前記誘電スタックの第１の初期絶縁層の上面と底面との間にある、ステップと、
    前記支持開口を満たして分割構造を形成するために誘電材料を堆積させるステップと
    を含む、請求項１３に記載の方法。
15. 前記少なくとも１つのスリット構造を形成するステップは、前記基板を露出させるスリット開口の対を形成するために、前記横方向に沿って前記分割構造に隣接する前記誘電スタックの一部分を除去するステップであって、前記スリット開口の対の各々の幅が、前記横方向に対して垂直な別の横方向に沿っての前記分割構造の幅以下である、ステップを含み、
    前記分割構造と、前記分割構造の下の残りの交互の犠牲部分および絶縁部分とが、前記初期支持構造を形成する、請求項１４に記載の方法。
16. 前記誘電スタックの前記一部分を除去するステップは、前記分割構造に隣接する前記誘電スタックの前記一部分をエッチングし、前記分割構造の下の前記交互の犠牲部分および絶縁部分を保持するために、前記分割構造をエッチングマスクとして使用するステップを含む、請求項１５に記載の方法。
17. 前記複数のチャネル構造を形成するステップは、前記別の横方向に沿って前記分割構造の両側に少なくとも１つのチャネル構造を形成するステップを含む、請求項１４から１６のいずれか一項に記載の方法。
18. 前記少なくとも１つのスリット構造を形成するステップは、
    それぞれの前記スリット構造が延びる横方向に沿って支持開口を形成するために、前記誘電スタックをパターン形成するステップであって、前記支持開口の長さが、前記横方向に沿っての前記スリット構造の長さと等しく、前記支持開口の底が、前記誘電スタックの第１の初期絶縁層の上面と底面との間にある、ステップと、
    前記支持開口を満たして初期分割構造を形成するために誘電材料を堆積させるステップと
    を含む、請求項１３に記載の方法。
19. 前記少なくとも１つのスリット構造を形成するステップは、
    前記初期分割構造の前記横方向に沿って、第１の部分に隣接する第２の部分の対を、前記第２の部分の下の前記誘電スタックの一部分を露出させるために除去するステップと、
    前記基板を露出させるために、および、スリット開口の対を形成するために、前記誘電スタックの前記露出された一部分を除去するステップであって、前記スリット開口の対の各々の幅が、前記横方向に対して垂直な別の横方向に沿っての前記初期分割構造の幅以下であり、前記初期分割構造の残りの第１の部分が分割構造を形成し、前記分割構造と、前記分割構造の下の残りの交互の犠牲部分および絶縁部分とが、前記初期支持構造を形成する、ステップと
    をさらに含む、請求項１８に記載の方法。
20. 前記誘電スタックの前記露出された一部分を除去するステップは、前記分割構造に隣接する前記誘電スタックの前記一部分をエッチングし、前記分割構造の下の交互の導体部分および絶縁部分を保持するために、前記分割構造をエッチングマスクとして使用するステップを含む、請求項１９に記載の方法。
21. 前記複数のチャネル構造を形成するステップは、前記別の横方向に沿って前記初期分割構造の両側に少なくとも１つのチャネル構造を形成するステップを含む、請求項１８から２０のいずれか一項に記載の方法。
22. 前記複数の犠牲層および前記複数の犠牲部分を、前記少なくとも１つのスリット構造を通じて、前記複数の導体層および前記複数の導体部分と置き換えるステップは、
    複数の横リセスを形成するために、同じエッチングプロセスにおいて、前記初期支持構造の前記複数の犠牲部分、および、前記複数のブロック領域の前記複数の犠牲層を除去するステップと、
    同じ堆積プロセスにおいて、導体材料を前記複数の横リセスへと堆積させるステップであって、
    前記複数の導体層と前記複数のチャネル構造とは複数のメモリセルを形成し、
    前記複数のブロック領域は複数のメモリブロックを形成し、
    前記分割構造と、下にある前記交互の導体部分および絶縁部分とは支持構造を形成する、
    ステップと
    を含む、請求項１３から２１のいずれか一項に記載の方法。
23. 前記複数のブロック領域のうちの少なくとも１つにおいて切断構造を形成するステップであって、前記切断構造は、前記少なくとも１つのスリット構造と平行に延び、前記複数のメモリブロックのうちの少なくとも１つを複数のメモリフィンガーへと分割する、ステップをさらに含む、請求項１３から１５および１８から１９のいずれか一項に記載の方法。
24. 前記切断構造を形成するステップは、
    前記支持開口を形成するのと同じパターン形成工程において前記複数のブロック領域のうちの前記少なくとも１つにおいて切断開口を形成するステップであって、前記切断開口は前記少なくとも１つのスリット構造と平行に延び、前記切断開口の底面が前記第１の初期絶縁層の上面と底面との間にある、ステップと、
    前記支持開口を満たすのと同じ堆積工程で前記切断開口を満たすために誘電材料を堆積させて、前記切断構造を形成するステップと
    を含む、請求項２３に記載の方法。
25. 前記複数のチャネル構造を形成するステップは、
    誘電キャップ層から前記誘電スタックにわたって前記基板へと鉛直に延びる複数のチャネルホールを形成するステップと、
    前記複数のチャネルホールの各々においてエピタキシャル部分を形成するステップであって、前記エピタキシャル部分は前記基板に導電的に接続される、ステップと、
    半導体チャネルを前記エピタキシャル部分にわたって形成するステップであって、前記半導体は前記エピタキシャル部分に導電的に接続される、ステップと、
    ドレイン構造を前記半導体チャネルにわたって形成するステップであって、前記ドレイン構造は前記半導体チャネルに導電的に接続される、ステップと
    を含む、請求項１７または２１に記載の方法。
26. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    交互の複数の初期絶縁層および複数の初期犠牲層の誘電スタックを基板にわたって形成するステップと、
    前記誘電スタックにおいて横方向に沿って延びる誘電構造を形成するステップであって、前記誘電構造は第１の初期絶縁層へと鉛直に延びる、ステップと、
    前記誘電スタックにおいて鉛直および横に延び、前記誘電スタックをブロック領域の対へと分割するスリット構造を形成するために、前記誘電構造をエッチングマスクとして使用して前記誘電スタックをパターン形成するステップであって、前記スリット構造は、前記基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の複数の初期支持構造とを備え、
    前記複数のブロック領域の各々は、交互の複数の絶縁層および複数の犠牲層を備え、
    前記複数の初期支持構造の各々は交互の複数の絶縁部分および複数の犠牲部分を備え、前記複数の絶縁部分および前記複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触している、
    ステップと、
    前記誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、
    前記複数の犠牲層および前記複数の犠牲部分を、前記少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、
    ソース構造を各々のスリット構造に形成するステップであって、前記ソース構造は、前記複数のスリット開口の各々における絶縁スペーサ、および、それぞれの絶縁スペーサにおけるソース接点を備える、ステップと
    を含む方法。
27. 前記誘電構造は、互いから接続されない複数の分割構造を備え、前記誘電構造を形成するステップは、
    前記横方向に沿って複数の支持開口を形成するために前記誘電スタックをパターン形成するステップであって、前記複数の支持開口の各々の長さが、前記横方向に沿っての前記スリット構造の長さより小さく、前記複数の支持開口は、各々が互いから接続されておらず、前記第１の初期絶縁層の上面と底面との間に底面を有する、ステップと、
    前記複数の支持開口を満たして前記複数の分割構造を形成するために誘電材料を堆積させるステップと
    を含む、請求項２６に記載の方法。
28. 前記少なくとも１つのスリット構造を形成するステップは、前記複数のスリット開口を形成するために、前記横方向に沿って前記複数の分割構造の各々に隣接する前記誘電スタックの一部分を除去するステップであって、前記複数のスリット開口の各々の幅が、前記横方向に対して垂直な別の横方向に沿っての前記分割構造の幅以下である、ステップを含み、
    前記分割構造と、前記分割構造の下の残りの交互の犠牲部分および絶縁部分とが、前記初期支持構造を形成する、請求項２７に記載の方法。
29. 前記誘電スタックの前記一部分を除去するステップは、前記分割構造に隣接する前記誘電スタックの前記一部分をエッチングし、前記分割構造の下の前記交互の犠牲部分および絶縁部分を保持するために、前記分割構造をエッチングマスクとして使用するステップを含む、請求項２８に記載の方法。
30. 前記複数のチャネル構造を形成するステップは、前記別の横方向に沿って前記誘電構造の両側に少なくとも１つのチャネル構造を形成するステップを含む、請求項２７から２９のいずれか一項に記載の方法。
31. 前記誘電構造は１つの初期分割構造を備え、前記誘電構造を形成するステップは、
    前記横方向に沿って延びる支持開口を形成するために前記誘電スタックをパターン形成するステップであって、前記支持開口の長さが、前記横方向に沿っての前記スリット構造の長さと等しく、前記支持開口の底が、前記誘電スタックの第１の初期絶縁層の上面と底面との間にある、ステップと、
    前記支持開口を満たして前記初期分割構造を形成するために誘電材料を堆積させるステップと
    を含む、請求項２６に記載の方法。
32. 前記少なくとも１つのスリット構造を形成するステップは、
    前記初期分割構造の前記横方向に沿って、第１の部分に隣接する第２の部分の対を、前記第２の部分の下の前記誘電スタックの一部分を露出させるために除去するステップと、
    前記基板を露出させるために、および、スリット開口の対を形成するために、前記誘電スタックの前記露出された一部分を除去するステップであって、前記スリット開口の対の各々の幅が、前記横方向に対して垂直な別の横方向に沿っての前記初期分割構造の幅以下であり、前記初期分割構造の残りの第１の部分が分割構造を形成し、前記分割構造と、前記分割構造の下の残りの交互の犠牲部分および絶縁部分とが、前記初期支持構造を形成する、ステップと
    をさらに含む、請求項３１に記載の方法。
33. 前記誘電スタックの前記露出された一部分を除去するステップは、前記分割構造に隣接する前記誘電スタックの前記一部分をエッチングし、前記分割構造の下の交互の導体部分および絶縁部分を保持するために、前記分割構造をエッチングマスクとして使用するステップを含む、請求項３２に記載の方法。
34. 前記複数のチャネル構造を形成するステップは、前記別の横方向に沿って前記初期分割構造の両側に少なくとも１つのチャネル構造を形成するステップを含む、請求項３１から３３のいずれか一項に記載の方法。
35. 前記複数の犠牲層および前記複数の犠牲部分を、前記複数の導体層および前記複数の導体部分と置き換えるステップは、
    複数の横リセスを形成するために、同じエッチングプロセスにおいて、前記初期支持構造の前記複数の犠牲部分、および、前記複数のブロック領域の前記複数の犠牲層を除去するステップと、
    同じ堆積プロセスにおいて、導体材料を前記複数の横リセスへと堆積させるステップであって、
    前記複数の導体層と前記複数のチャネル構造とは複数のメモリセルを形成し、
    前記複数のブロック領域は複数のメモリブロックを形成し、
    前記分割構造と、前記下にある交互の導体部分および絶縁部分とは支持構造を形成する、
    ステップと
    を含む、請求項２６から３４のいずれか一項に記載の方法。
36. 前記複数のブロック領域のうちの少なくとも１つにおいて切断構造を形成するステップであって、前記切断構造は、前記少なくとも１つのスリット構造と平行に延び、前記複数のメモリブロックのうちの少なくとも１つを複数のメモリフィンガーへと分割する、ステップをさらに含む、請求項２７または３１に記載の方法。
37. 前記切断構造を形成するステップは、
    前記支持開口を形成するのと同じパターン形成工程において前記複数のブロック領域のうちの前記少なくとも１つにおいて切断開口を形成するステップであって、前記切断開口は前記少なくとも１つのスリット構造と平行に延び、前記切断開口の底面が前記第１の初期絶縁層の上面と底面との間にある、ステップと、
    前記支持開口を満たすのと同じ堆積工程で前記切断開口を満たすために誘電材料を堆積させて、前記切断構造を形成するステップと
    を含む、請求項３６に記載の方法。
38. 前記複数のチャネル構造を形成するステップは、
    誘電キャップ層から前記誘電スタックにわたって前記基板へと鉛直に延びる複数のチャネルホールを形成するステップと、
    前記複数のチャネルホールの各々においてエピタキシャル部分を形成するステップであって、前記エピタキシャル部分は前記基板に導電的に接続される、ステップと、
    半導体チャネルを前記エピタキシャル部分にわたって形成するステップであって、前記半導体は前記エピタキシャル部分に導電的に接続される、ステップと、
    ドレイン構造を前記半導体チャネルにわたって形成するステップであって、前記ドレイン構造は前記半導体チャネルに導電的に接続される、ステップと
    を含む、請求項３０または３４に記載の方法。

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