CN109844949A - 三维存储器件的源极接触结构及该存储器件的制造方法 - Google Patents

三维存储器件的源极接触结构及该存储器件的制造方法 Download PDF

Info

Publication number
CN109844949A
CN109844949A CN201980000183.8A CN201980000183A CN109844949A CN 109844949 A CN109844949 A CN 109844949A CN 201980000183 A CN201980000183 A CN 201980000183A CN 109844949 A CN109844949 A CN 109844949A
Authority
CN
China
Prior art keywords
contact portion
source contact
source
stack
channel structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980000183.8A
Other languages
English (en)
Other versions
CN109844949B (zh
Inventor
刘毅华
刘峻
范鲁明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010892855.5A priority Critical patent/CN111968991A/zh
Publication of CN109844949A publication Critical patent/CN109844949A/zh
Application granted granted Critical
Publication of CN109844949B publication Critical patent/CN109844949B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了在存储堆叠体中具有源极接触结构的三维(3D)存储器件的实施例。所述3D存储器件具有：存储堆叠体，包含在衬底之上延伸的多个交错的导体层和绝缘层；多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。所述源极接触结构可以包含多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。

Description

三维存储器件的源极接触结构及该存储器件的制造方法
技术领域
本公开涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法、以及制造工艺，平面存储单元被调整至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性和昂贵。结果，对于平面存储单元的存储密度接近上限。
3D存储架构能够处理平面存储单元中的密度限制。3D存储架构包含存储阵列和用于控制信号来往于存储阵列的***器件。
发明内容
于此公开了3D存储器件以及制造3D存储器件的制造方法。
在一个范例中，一种存储器件包含：存储堆叠体，具有在衬底之上延伸的多个交错的导体层和绝缘层；多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。所述源极接触结构可以包含多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
在另一范例中，一种存储器件，包含：存储堆叠体，具有在衬底之上延伸的多个交错的导体层和绝缘层；多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。所述源极接触结构可以包含多个源极接触部，所述多个源极接触部在电介质层中且通过所述电介质层彼此绝缘；以及所述多个源极接触部中的每一个源极接触部电耦合至所述多个沟道结构的公共源极。
在又一范例中，一种形成存储器件的方法，包含：形成多个沟道结构，所述多个沟道结构均垂直延伸穿过存储堆叠体到衬底中；以及形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。形成所述源极接触结构可以包含形成多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
在再一范例中，一种形成存储器件的方法，包含：形成多个沟道结构，所述多个沟道结构均垂直延伸穿过存储堆叠体到衬底中；以及形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。所述源极接触结构的形成可以包含在源极导体之上形成多个源极接触部。所述多个源极接触部中的每一个源极接触部可以电耦合至所述多个沟道结构的公共源极。
附图说明
并入于此并形成说明书的部分的附图示例了本公开的实施例，并且与描述一起，还用于解释本公开的原理，并使得本领域技术人员能够实现并使用本公开。
图1A示例了根据本公开的一些实施例的示范性3D存储器件的横截面视图。
图1B示例了根据本公开的一些实施例的图1A中示出的3D存储器件的顶视图。
图2-图5A示例了根据本公开的一些实施例的示范性3D存储器件在制造工艺的各个阶段的横截面视图。
图5B示例了根据本公开的一些实施例的图5A中示出的3D存储器件的顶视图。
图6示例根据本公开的一些实施例的用于形成3D存储器件的示范性工艺流程。
将参照附图描述本公开的实施例。
具体实施方式
虽然讨论了具体配置和布置，但是应当理解，这仅仅是为示例目的。本领域技术人员将认识到，能够使用其它配置和布置，而不脱离本公开的精神和范围。对本领域技术人员将明显的是，也能够将本公开采用于各种其它应用中。
应当注意，申请文件中对“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等的引用指示描述的实施例可以包含特定特征、结构、或特性，但是每一个实施例可以不必包含该特定特征、结构、或特性。此外，该短语不必然指相同的实施例。此外，当联系实施例描述特定特征、结构或特性时，不管是否明确描述，与其它实施例相联系来实施该特征、结构或特性都在本领域技术人员的知识范围内。
通常，至少部分根据上下文中的使用来理解术语学。例如，于此使用的术语“一个或多个”，至少部分取决于上下文，可以用于在单数的意义上描述任何特征、结构、或特性，或可以用于在复数的意义上描述特征、结构或特性的组合。类似地，诸如“一”、“一个”、或“所述”的术语再次可以被理解为传达单数使用或传达复数使用，至少部分取决于上下文。另外，术语“基于”可以被理解为不必然意图传达排它的因素集，而是可以容许不必然清楚描述的附加因素的存在，再次，至少部分取决于上下文。
将易于理解的是，本公开中的“在……上”、“在……以上”、以及“在……之上”的意思应当被以最宽的方式解释，使得“在……上”不仅意指“直接在……(某物)上”，而且也包含“在……(某物)上”且其间具有中间特征或层，并且“在……以上”或“在……之上”不仅意指“在……(某物)以上”或“在……(某物)之上”的意思，而且也能够包含“在……(某物)以上”或“在……(某物)之上”，而其间没有中间特征或层(即，直接在某物上)的意思。
此外，空间上的相对术语，诸如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等于此可以用于易于描述，以描述如图中示例的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中的器件的不同取向。装置可以另外地取向(旋转90度或以其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。
如于此使用的，术语“衬底”指一种材料，随后的材料层要增加到该材料上。能够对衬底自身进行构图。能够对增加到衬底顶上的材料进行构图，或者增加到衬底顶上的材料能够保持未被构图。此外，衬底能够包含宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底能够由诸如玻璃、塑料、或蓝宝石晶片的非导电材料构成。
如于此使用的，术语“层”指包含具有厚度的区域的材料部分。层能够在下覆或上覆结构的整个之上延伸，或可以具有比下覆或上覆结构的广度小的广度。此外，层能够是同质或异质连续结构的区域，该区域的厚度小于该连续结构的厚度。例如，层能够位于连续结构的顶部表面和底部表面之间的水平平面的任何对之间，位于连续结构的顶部表面和底部表面处的水平平面的任何对之间。层能够横向地、垂直地、和/或沿着锥形表面延伸。衬底能够是层，能够在其中包含一个或更多层，和/或能够在其上、其以上、和/或其以下具有一个或多个层。层能够包含多个层。例如，互连层能够包含一个或多个导体和接触层(其中，形成了互连线、和/或过孔接触部)和一个或多个电介质层。
如于此使用的，术语“名义的/名义上”指在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望或目标值与期望值以上和/或以下的值的范围一起。值的范围能够归因于公差或制造工艺的稍微变化。如于此使用的，术语“大约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”能够指示给定量的值能够在例如该值的10-30％之内(例如，该值的±10％、±20％、或±30％)变化。
如于此使用的，术语“3D存储器件”指半导体器件，该半导体器件在横向取向的衬底上具有存储单元晶体管的垂直取向的串(于此称为“存储串”，诸如NAND存储串)，使得存储串在相对于衬底垂直的方向上延伸。如于此使用的，术语“垂直的/垂直地”意指名义上正交于衬底的横向表面。
如于此使用的，能够互换地使用术语“阶梯”、“台阶”、以及“水平面”。如于此使用的，阶梯结构指如下一组表面：包含至少两个水平表面和至少两个垂直表面，使得每一个水平表面毗连从该水平表面的第一边缘向上延伸的第一垂直表面，并且毗连从该水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”指一组毗连表面在高度上的垂直移位。
如于此使用的，x轴和y轴(正交于x-y平面)水平延伸并形成水平平面。水平平面基本上平行于衬底的顶表面。如于此使用的，z轴垂直延伸，即沿正交于水平平面的方向。术语“x轴”和“y轴”能够与“横向方向”、“水平方向”等互换地使用，术语“x-y平面”能够与“水平平面”等互换地使用，并且术语“z轴”能够与“垂直方向”等互换地使用。
在3D存储器件中，诸如读、写、以及擦除的数据操作包含数据通过存储单元的源极和漏极电极的传输。由半导体沟道和栅极电极的交点形成的存储单元共享分布于相邻半导体沟道之间的源极接触结构(例如，阵列公共源极或“ACS”)。源极接触结构通常由一种或多种导电材料做成并从衬底的要连接至源极线的表面垂直延伸，其通常在存储堆叠体(单个或多个)的最高表面以上。
随着对用于数据储存的较高存储容量的需求的增张，3D存储器件采用垂直布置的增大数量的存储单元来增大存储密度。沿垂直方向获得更多存储单元的方式通常包含增大存储堆叠体中沿垂直方向的存储单元的数量。这些途径能够使得源极接触结构具有一些问题。例如，源极接触结构沿垂直方向的增大的高度能够导致源极接触结构的导电材料(例如，钨)具有增大的应力，影响源极接触结构的材料质量。还有，随着增大量的导电材料用于源极接触结构中，一些导电材料(例如，多晶硅)能够导致源极接触结构的增大的电阻，影响器件性能。从而，需要改进源极接触结构。
根据本公开的各种实施例提供了3D存储器件的结构和制造方法，其解决与源极接触结构的应力和导电性相关联的上述问题。例如，3D存储器件的源极接触结构包含多个金属源极接触部(例如，钨)，每一个通过沿垂直方向的电介质层彼此绝缘。电介质层中的分开的源极接触部(而不是一体结构)能够减小金属材料的应力。能够灵活地控制和调整电介质层的应力，以保持源极接触结构的低的净应力和期望的材料质量。还有，充分低的电阻率的源极导体形成于源极接触结构的底部。源极导体与多个源极接触部和衬底接触并包含硅化物材料。源极导体将3D存储器件的沟道结构的公共源极耦合至源极接触结构。在一些实施例中，通过形成与栅极电极接触的字线接触部的相同工艺形成多个源极接触部。
图1A示例了根据一些实施例的3D存储器件的横截面视图。图1B示例了图1A中示出的3D存储器件的顶视图。图2-图5A示例了在用于形成图1A和1B中示出的3D存储器件的制造工艺的不同阶段，3D存储器件的横截面视图。图5B示例了图5A中示出的3D存储器件的顶视图。图6示例了形成图1-图5B中示出的3D存储器件的示范性制造工艺600。为方便示例，作为范例示例的存储堆叠体具有一个阶梯结构。也能够以相同或类似方式采用本公开的结构和方法来形成多个堆叠阶梯结构的3D存储器件。
如图1A中示出的，3D存储器件(或“存储结构”)100可以包含衬底102之上的存储堆叠体。存储堆叠体124可以包含阶梯结构，阶梯结构具有沿垂直方向堆叠在衬底102之上的多个交错的导体层120-1(例如，栅极电极)和绝缘层120-2。存储堆叠体124可以是绝缘堆叠体125并且可以包含垂直延伸穿过存储堆叠体124到衬底102中的多个沟道结构108(例如，半导体沟道)。沟道结构108可以包含阻隔层108-1、存储层108-2、隧穿层108-3、半导体层108-4、以及电介质芯108-5。存储器件100可以包含例如在衬底102中的沟道结构108的底部的掺杂半导体部分110。存储堆叠体124也可以包含源极接触结构130，源极接触结构130包含电介质层118中的多个源极接触部116。存储器件100还可以包含与多个源极接触部116和衬底接触的源极导体106。存储器件100还可以包含每一个源极接触部116之上的第一接触部112、每一个沟道结构108之上的第二接触部114-1、以及每一个第二接触部114-1之上的第三接触部114-2。衬底102还可以包含在存储堆叠体124之下的掺杂半导体区域104和掺杂半导体区域104中的多个掺杂半导体部分110。每一个掺杂半导体部分110可以在相应沟道结构108之下。为示例方便，存储堆叠体124被划分成阵列区域126-1和阶梯区域126-2。由导体层120-1和沟道结构108的交点形成的存储单元可以形成于阵列区域126-1中。字线接触部122可以形成于阶梯区域126-2中。如下描述图1A中示出的每一个元件的细节。
衬底102能够包含硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、和/或任何其它适合的材料。在一些实施例中，衬底102包含硅。
在一些实施例中，衬底102包含掺杂半导体区域104(例如，阱层)。掺杂半导体区域104可以位于存储堆叠体124之下(例如，在沟道结构108和源极接触结构130之下)。掺杂半导体区域104可以包含诸如单晶硅的元素半导体材料、化合物半导体材料、有机半导体材料、和/或其它半导体材料。例如，掺杂半导体区域104能够包含通过适合的沉积工艺和/或离子注入工艺形成的掺杂单晶硅。
存储堆叠体124可以包含沿垂直方向堆叠在衬底120之上的多个交错的半导体层120-1和绝缘层120-2。存储堆叠体124可以具有：形成于阶梯区域126-2中的具有阶梯的阶梯结构；和形成于阵列区域126-1中的存储单元。在一些实施例中，每一个导体层120-1和对应的/在下绝缘层120-2形成阶梯。绝缘层120-2可以使导体层120-1彼此绝缘。导体层120-1和绝缘层120-2可以均具有彼此相同的厚度(例如，沿垂直方向)，或具有与其它层不同的厚度。导体层120-1能够包含导电材料，包含但不限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多结晶硅(多晶硅)、掺杂硅、硅化物、或其任何组合。绝缘层120-2能够包含电介质材料，包含但不限于，氧化硅(SiO)、氮化硅(SiN)、和/或氮氧化硅(SiON)。在一些实施例中，导体层120-1包含诸如W的金属，且绝缘层120-2包含SiO。
在一些实施例中，通过重复地蚀刻垂直堆叠在衬底102之上以形成多个交错的绝缘层和牺牲层的多个交错的绝缘材料层和牺牲材料层(例如，多个绝缘材料层/牺牲材料层对)的电介质堆叠体，并以适合的导电材料替代牺牲层，来形成存储堆叠体124。可以通过使用任何适合的沉积工艺例如交替地沉积多个绝缘材料层和牺牲材料层来形成电介质堆叠体，任何适合的沉积工艺诸如是化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、和/或低压力CVD(LPCVD)。在形成绝缘层和牺牲层之后，可以去除牺牲层，并且可以将期望的导电材料沉积到由牺牲层的去除而形成的空间中，以形成导体层120-1。可以通过诸如干法蚀刻和/或湿法蚀刻的任何适合的蚀刻工艺来去除牺牲层。导体层120-1的沉积可以包含诸如CVD、PVD、和/或ALD的任何适合的沉积工艺。存储堆叠体124中的绝缘层/牺牲层对的数量可以是诸如32、64、96、或128的任何适合的数量。牺牲层能够包含与绝缘层的材料不同的任何适合的材料。在一些实施例中，牺牲层包含SiN。
在一些实施例中，存储堆叠体124的形成能够包含：重复地蚀刻/整修电介质堆叠体之上的蚀刻掩膜(例如，光刻胶层)以暴露绝缘材料层/牺牲材料层对的待蚀刻的部分；以及使用适合的蚀刻工艺蚀刻/去除暴露的部分。能够使用诸如湿法蚀刻和/或干法蚀刻的任何适合的蚀刻工艺来执行蚀刻掩膜和绝缘材料层/牺牲材料层对的蚀刻。在一些实施例中，蚀刻包含干法蚀刻，例如感应耦合等离子体适合(ICP)和/或反应离子蚀刻(RIE)。
沟道结构108均可以包含阻隔层108-1、存储层108-2、隧穿层108-3、半导体层108-4、以及电介质芯108-5。可以通过形成穿过存储堆叠体124以暴露衬底102的沟道孔来形成沟道结构108。每一个沟道孔的位置对应于相应沟道结构的位置。阻隔层108-1能够减小或防止电荷逃逸到随后形成的栅极电极中。阻隔层108-1能够包含单层结构或多层结构。例如，阻隔层108-1能够包含第一阻隔层和第二阻隔层。能够通过任何适合的共形沉积方法将第一阻隔层形成于沟道孔的表面之上。第一阻隔层能够包含电介质材料(例如，电介质金属氧化物)。例如，第一阻隔层能够包含具有足够高的介电常数(例如，大于7.9)的电介质金属氧化物。第一阻隔层的范例包含AlO、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物、和/或其合金。能够通过诸如CVD、ALD、脉冲激光沉积(PLD)、和/或液体源雾化化学沉积的适合的沉积方法形成第一阻隔层。在一些实施例中，第一阻隔层包含AlO。
第二阻隔层能够形成于第一阻隔层之上，并且能够包含与第一阻隔层不同的电介质材料。例如，第二阻隔层能够包含SiO、SiON、和/或SiN。在一些实施例中，第二阻隔层包含SiO，其能够通过诸如LPCVD、和/或ALD的任何适合的共形沉积方法形成。
存储层108-2能够包含电荷捕获材料并且能够形成于阻隔层108-1之上。存储层108-2能够包含单层结构或多层结构。例如，存储层108-2能够包含导电材料和/或半导体，诸如钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、和/或多结晶硅或非晶半导体材料(例如，多晶硅和非晶硅)。存储层108-2也能够包含诸如SiN和/或SiON的一种或多种绝缘材料。在一些实施了中，存储层108-2包含由SiON层夹置的SiN层，其还由SiN层夹置。能够通过诸如CVD、ALD、和PVD的任何适合的沉积方法来形成存储层108-2。
隧穿层108-3能够包含电介质材料，在适合的偏置下，隧穿能够经该电介质材料发生。隧穿层108-3能够形成于存储层108-2之上，并且能够包含单层结构或多层结构，并且能够包含SiO、SiN、SiON、电介质金属氧化物、电介质金属氮化物、电介质金属硅酸盐、和/或其合金。隧穿层108-3能够通过诸如CVD、ALD、和/或PVD的适合的沉积方法形成。在一些实施例中，隧穿层108-3包含多个SiON层和SiO层，其中，多个SiON层位于存储层108-2与SiO层之间。
半导体层108-4能够有助于电荷的输运并且能够形成于隧穿层108-3之上。半导体层108-4能够包含一种或多种半导体材料，诸如一元素半导体材料、III-V化合物半导体材料、II-VI化合物半导体材料、和/或有机半导体材料。半导体层108-4能够通过诸如LPCVD、ALD、和/或金属有机物化学气相沉积(MOCVD)的任何适合的沉积方法形成。在一些实施例中，半导体层108-4包含多晶硅层。
电介质芯108-5能够包含适合的电介质材料并能够填满由半导体层108-4围绕的空间。在一些实施例中，电介质芯108-5包含SiO(例如，纯度充分高的SiO)并能够通过诸如CVD、LPCVD、ALD、和/或PVD的任何适合的沉积方法形成。
掺杂半导体部分110可以包含形成于衬底102中的促进源极接触结构130与沟道结构108的公共源极之间的电耦合的掺杂半导体材料(例如，掺杂半导体区域104)。掺杂半导体部分110可以包含通过外延生长和/或离子注入形成的掺杂半导体材料。例如，掺杂半导体部分110可以包含通过外延生长形成的掺杂单晶硅。
第二接触部114-1均可以形成于沟道结构108之上，且第三接触部114-2均可以形成于相应第二接触部114-1之上。在一些实施例中，第二接触部114-1沿水平面的尺寸(例如，直径或宽度)大于相应第三接触部114-2的尺寸并且小于相应沟道结构108的尺寸，从而沟道结构108能够在随后的工艺中耦合至相应位线。在一些实施例中，第二接触部114-1包含多晶硅，且第三接触部114-2包含诸如铝、铜、钨、和/或钴的金属材料。第一接触部112可以包含适合的导体材料并且均可以形成于相应源极接触部116之上，以促进源极接触部116与相应源极线之间的电耦合。在一些实施例中，第一接触部112沿水平面的尺寸小于源极接触部116沿水平面的尺寸。在一些实施例中，第一接触部112和第三接触部114-2包含诸如钨的相同金属材料。在一些实施例中，第一接触部112、第二接触部114-1、以及第三接触部114-2均通过诸如CVD、PVD、和/或ALD的适合的沉积工艺并随后进行构图工艺(例如，光刻工艺)而形成。
在一些实施例中，字线接触部122形成于绝缘堆叠体125中并包含适合的导电材料，诸如钨、铜、铝、钴、和多晶硅中的一种或多种。可以通过以期望的导电材料填满绝缘堆叠体125中的开口(例如，暴露对应的导体层120-1)来形成字线接触部122。在一些实施例中，字线接触部122通过形成多个源极接触部116的相同制造工艺形成，并且可以包含多个源极接触部116的相同导电材料。绝缘堆叠体125可以包含诸如SiO的任何适合的电介质材料。
在一些实施例中，源极接触结构130垂直延伸穿过存储堆叠体124到衬底102中。源极接触结构130也可以横向延伸，例如，沿y方向(例如，正交于x-z平面)。在一些实施例中，源极接触结构130包含多个源极接触部116和电介质层118。多个源极接触部116可以沿源极接触结构130延伸的方向布置。多个源极接触部116可以位于电介质层118中，从而电介质层118可以使衬底102之上的每一个源极接触部116彼此绝缘。源极接触部116可以具有任何适合的形状并且可以以任何适合的图案布置。例如，源极接触部116可以布置成阵列并且均可以具有名义上具有相同尺寸的柱子形状。可以基于例如源极接触结构130的尺寸、源极接触部116的尺寸、和/或设计规则要求来确定沿x方向和/或y方向布置的源极接触部116的数量。图1B示例了图1A中示出的存储结构的顶视图。
如图1B中示出的，源极接触结构130可以在存储堆叠体124的第一部分151-1与第二部分151-2之间横向延伸(例如，沿y轴并平行于x-y平面)。阵列区域126-1可以由阶梯区域126-2围绕。为示例方便，图1B中未示出阶梯区域126-2中的特征。沟道结构108可以位于存储堆叠体124的第一部分151-1和第二部分151-2中。多个源极接触部116可以在电介质层118中布置成阵列，并且可以垂直延伸穿过存储堆叠体124并在存储堆叠体124中横向延伸以将存储堆叠体124分成第一部分151-1和151-2。例如，阵列可以包含沿x轴布置的至少一个源极接触部116和沿y轴布置的一个以上的源极接触部116。在一些实施例中，两个相邻源极接触部的中心之间的距离D可以在从大约250nm至大约1.4μm的范围中，诸如从250nm至1.4μm(例如，250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、1.1μm、1.2μm、1.3μm、1.4μm，由这些值中的任何值由较低端界定的任何范围，或在由这些值中的任何两个值限定的任何范围中)。在一些实施例中，每一个源极接触部116的尺寸(例如，直径d)可以在从大约80nm至大约150nm的范围中，诸如从80nm至150nm(例如，80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm，由这些值中的任何值的较低端界定的任何范围，或在由这些值中的任何两个值限定的任何范围中)。在一些实施例中，每一个源极接触部116的直径d为大约120nm，诸如120nm。应当注意，于此将第一部分151-1和第二部分151-2描述为仅示例源极接触结构130的结构和/或位置。其它结构，诸如其它源极接触结构130，也可以形成于存储堆叠体124的第一部分151-1和第二部分151-2中，但是为描述简单，于此省略了该其它结构。
源极接触部116可以包含诸如铝、钨、钴、和/或铜的任何适合的导电材料。在一些实施例中，源极接触部116包含钨。电介质层118可以包含使源极接触部116彼此绝缘并与导体层120-1绝缘的任何适合的电介质材料。例如，电介质层118可以包含SiO、SiN、和/或SiON。在一些实施例中，电介质层118包含SiO。
可以控制和/或调整电介质层118(例如，由SiO制成)的应力以确保源极接触结构130具有低的净应力和/或源极接触部116具有低应力。例如，可以通过例如控制源极接触部116的总体积(total volume)相对于源极接触结构130的总体积的比率、控制SiO的组分(例如，SiO分子中硅原子的数量相对于氧原子的数量的比率)、和/或控制形成SiO的形成/沉积条件来控制和/或调整电介质层118的应力。在一些实施例中，多个源极接触部116的总体积相对于源极接触结构130的总体积的比率在从大约30％至大约70％的范围中，诸如从30％至70％(例如，30％、35％、40％、45％、50％、55％、60％、65％、70％，由这些值中的任何值的较低端界定的任何范围，或在由这些值中的任何两个值限定的任何范围中)。
返回参照图1A，在一些实施例中，源极接触结构130也包含源极接触结构130的底部的源极导体106。源极导体106可以与多个源极接触部116和衬底102接触。在一些实施例中，源极导体106的至少一部分位于衬底102中。源极导体106可以具有足够低的电阻率并且可以促进源极接触结构130(或源极接触部116)与沟道结构108的公共源极之间的电耦合。在一些实施例中，衬底102包含硅，且源极导体106包含硅化物层。例如，源极导体106能够包含以下中的一种或多种：硅化钨、硅化钛、硅化镍、硅化钠、硅化铂、硅化镁、以及硅化钼。源极导体106可以通过自对准工艺形成。例如，可以将一种或多种期望的金属沉积在第一部分151-1与第二部分151-2之间，以与衬底102(例如，硅)反应并形成硅化物。形成源极导体106的工艺可以包含在衬底102之上执行期望的金属材料的CVD、PVD、ALD、和溅射中的一种或多种，然后进行热反应和/或退火。
可以基于图2-6描述存储器件100的形成。参照图6，在制造工艺的开始，在存储堆叠体中形成缝隙开口以暴露存储堆叠体之下的衬底的部分(操作602)。图2示例了对应的结构200的横截面视图。
如图2中示出的，缝隙开口218可以形成于存储堆叠体224中以暴露存储堆叠体224之下的衬底202的部分。在一些实施例中，存储堆叠体224在初始绝缘堆叠体225中包含阶梯结构。阶梯结构可以包含多个交错的导体层220-1和堆叠在衬底202之上的绝缘层220-2。存储堆叠体224可以包含多个沟道结构208，多个沟道结构208均具有阻隔层208-1、存储层208-2、隧穿层208-3、半导体层208-4、以及电介质芯208-5。存储堆叠体224可以包含均形成于相应沟道结构208之上的多个第二接触部214-1。衬底202可以包含存储堆叠体224之下的掺杂半导体区域204以及均在相应沟道结构208之下的多个掺杂半导体部分210。初始绝缘堆叠体225可以包含诸如SiO、SiN、和/或SiON的适合的电介质材料，并且可以通过诸如CVD、PVD、LPCVD、和/或ALD的任何适合的沉积工艺形成。在一些实施例中，初始绝缘堆叠体225包含通过CVD形成的SiO。可以将存储堆叠体224划分成阵列区域226-1和阶梯区域226-2。在一些实施例中，衬底202、导体层220-1、绝缘层220-2、沟道结构208、阵列区域126-1、阶梯区域126-2、存储堆叠体124的第一部分151-1和第二部分151-2、以及第二接触部214-1可以与衬底102、导体层120-1、绝缘层120-2、沟道结构108、阵列区域226-1、阶梯区域226-2、存储堆叠体124的第一部分251-1和第二部分251-2、以及第二接触部114-1相同或类似。对这些元件的详细描述可以参照图1A和图1B的描述，并且在此不对其进行重复。
缝隙开口218可以形成于存储堆叠体224的第一部分251-1和第二部分251-2之间。缝隙开口218的图案和位置可以对应于随后形成的源极接触结构(例如，源极接触结构130)的图案和位置。缝隙开口218可以垂直延伸穿过存储堆叠体224到衬底202中，并横向延伸以将存储堆叠体224分成第一部分251-1和第二部分251-2。可以在缝隙开口218的底部暴露衬底202的部分(或掺杂半导体区域204)。在一些实施例中，缝隙开口218是存储堆叠体224的栅极线缝隙。
可以通过任何适合的工艺来形成缝隙开口218，该工艺诸如是：在存储堆叠体224之上形成构图的蚀刻掩膜以暴露存储堆叠体224的部分；以及蚀刻存储堆叠体224的暴露的部分以暴露衬底202来形成缝隙开口218。可以采用任何适合的蚀刻工艺。在一些实施例中，执行干法蚀刻(例如，感应耦合等离子体(ICP)蚀刻和或反应离子蚀刻(RIE))来形成缝隙开口218。
返回参照图6，在缝隙开口的形成之后，在衬底之上，在缝隙开口的底部处，形成源极导体(操作604)。图3示例了对应的结构300的横截面视图。
如图3中示出的，可以在衬底202之上在缝隙开口218的底部处形成源极导体306。在一些实施例中，源极导体306包含自对准硅化物层并且类似于源极导体106或与源极导体106相同。源极导体306的结构和形成的详细描述可以参照图1A的描述并且于此不对其进行重复。
返回参照图6，在形成源极导体之后，沉积电介质材料以填充缝隙开口并形成初始电介质层(操作606)。图4示例对应结构400的横截面视图。
如图6中示出的，电介质材料被沉积以填充缝隙开口218并形成初始电介质层418。初始电介质层418可以覆盖源极导体306。初始电介质层418可以包含与绝缘堆叠体225相同的电介质材料或可以包含与绝缘堆叠体225不同的电介质材料。在一些实施例中，初始电介质层418和绝缘堆叠体225包含相同的材料，例如SiO。可以通过诸如CVD、PVD、LPCVD、和/或ALD的任何适合的沉积工艺来形成初始电介质层418。可选地，在沉积电介质材料之后，执行平面化工艺(例如，化学机械抛光(CMP)和/或凹陷蚀刻)，以去除初始电介质层418之上的任何过量电介质材料。
返回参照图6，在形成初始电介质层之后，可以形成穿过初始电介质层的多个源极接触部和穿过初始绝缘堆叠体的多个字线接触部，多个源极接触部与源极导体接触(操作608)。图5A示例对应结构500的横截面视图。
如图5A中示出的，可以形成穿过初始电介质层418的多个源极接触部516并且可以形成穿过初始绝缘堆叠体225的多个字线接触部522。可以形成电介质层518和绝缘堆叠体525。多个源极接触部516可以与源极导体306接触。在一些实施例中，多个源极接触部516和多个字线接触部522均分别与多个源极接触部116和多个字线接触部122相同或类似。多个源极接触部516和多个字线接触部522的详细描述可以分别参照多个字线接触部122和多个源极接触部116的描述，并且不于此重复。类似地，电介质层518和绝缘堆叠体525的详细描述可以分别参照电介质层118和绝缘堆叠体125的描述，并且不于此重复。
在一些实施例中，初始电介质层418和初始绝缘堆叠体225包含相同的电介质材料，例如SiO，并且可以通过相同的制造工艺来形成多个源极接触部516和多个字线接触部522。在一些实施例中，可以在存储堆叠体224之上形成构图的蚀刻掩膜，以暴露初始电介质层418的部分和初始绝缘堆叠体225的部分。可以执行诸如ICP蚀刻和/或RIE的适合的蚀刻工艺(例如，干法蚀刻)，来在初始电介质层418和初始绝缘堆叠体225中形成开口(例如，开口的阵列)，以分别暴露源极导体306和导体层220-1。然后可以执行诸如CVD、PVD、溅射、和/或ALD的适合的沉积工艺，以将相同的导电材料沉积到开口中，并分别形成多个源极接触部516和多个字线接触部522。可选地，可以执行平面化工艺(例如，CMP和/或凹陷蚀刻)，以去除存储堆叠体224之上的任何过量的导电材料。
在一些实施例中，初始电介质层418和初始绝缘堆叠体225包含不同的电介质材料。可以分开执行初始电介质层418和初始绝缘堆叠体225的构图，从而能够分开控制不同电介质材料的蚀刻，以得到它们的优化蚀刻结果。多个源极接触部516和多个字线接触部522也可以填充有不同的导电材料，例如通过分开的沉积工艺。形成源极接触部516和字线接触部522的特定材料和制造工艺应当基于不同3D存储器件和/或制造要求来确定，并且不应受到本公开的实施例的限制。
图5B示例了图5A中示出的结构500的顶视图。在一些实施例中，多个源极接触部516在存储堆叠体224的第一部分551-1与第二部分551-2之间的电介质层518中布置成阵列。多个源极接触部516可以沿x-y平面横向延伸。存储堆叠体224的第一部分551-1和第二部分551-2分别与存储堆叠体124的第一部分151-1与第二部分151-2相同或类似。存储堆叠体224的第一部分551-1和第二部分551-2的详细描述可以分别参照存储堆叠体124的第一部分151-1与第二部分151-2的描述，并且不于此重复。
返回参照图6，在形成多个源极接触部和多个字线接触部之后，在每一个沟道结构和每一个源极接触部之上形成相应的接触部(操作610)。图1A和图1B示例存储器件100(例如，通过工艺600形成的最终结构)。
如返回参照图1A和图1B，接触部(例如，第一接触部112和第三接触部114-2)可以分别形成于每一个接触部116(例如，与源极接触部516相同或类似)和每一个第二接触部114-1(例如，与第二接触部214-1相同或类似)之上。第一接触部112和第三接触部114-2的详细描述可以参照图1A的描述并且不于此重复。
应当注意，在一些实施例中，可以改变形成沟道结构、导体层、和源极接触结构的顺序。例如，可以例如在电介质堆叠体中在形成沟道结构和/或导体层之前，形成源极接触结构。还有，可以在形成源极接触结构之后且在形成第三接触部之前，形成沟道结构之上的第二接触部。形成这些结构的特定顺序应当基于制造工艺来确定并且不应受到本公开的实施例的限制。
在一些实施例中，一种存储器件包含：存储堆叠体，具有在衬底之上延伸的多个交错的导体层和绝缘层；个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。所述源极接触结构可以包含多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
在一些实施例中，所述多个源极接触部中的每一个包含以下至少之一：铝、钨、钴、或铜。
在一些实施例中，所述多个源极接触部中的每一个包含钨。
在一些实施例中，所述源极接触结构还包含所述存储堆叠体的所述第一部分与所述第二部分之间的电介质层，并且所述电介质层使所述多个源极接触部与所述存储堆叠体的所述第一部分和所述第二部分绝缘。
在一些实施例中，所述电介质层包含以下至少之一：氧化硅、氮化硅、或氮氧化硅。
在一些实施例中，所述电介质层包含氧化硅。
在一些实施例中，所述源极接触结构还包含与所述多个源极接触部和所述衬底接触的源极导体。
在一些实施例中，所述衬底包含硅，且所述源极导体包含硅化物层。
在一些实施例中，所述多个源极接触部在所述源极导体之上布置成阵列。
在一些实施例中，所述多个源极接触部的总体积与所述源极接触结构的总体积的比率在从大约30％至大约70％的范围中。
在一些实施例中，两个相邻的源极接触部的中心之间的距离在从大约250nm至大约1.4μm的范围中。
在一些实施例中，所述多个源极接触部中的每一个的直径在从大约80nm至大约150nm的范围中。
在一些实施例中，所述多个源极接触部中的每一个源极接触部的所述直径为大约120nm。
在一些实施例中，所述存储器件还包含在所述衬底中的在所述多个沟道结构和所述源极导体之下的掺杂半导体区域和在所述掺杂半导体区域中的在所述多个沟道结构中的每一个沟道结构之下的掺杂半导体部分。所述掺杂半导体部分可以经由所述掺杂半导体区域电耦合至所述源极导体。
在一些实施例中，所述存储器件还包含所述多个源极接触部中的每一个源极接触部之上的第一接触部。
在一些实施例中，所述存储器件还包含所述多个沟道结构中的每一个沟道结构之上的第二接触部和所述第二接触部之上的第三接触部。
在一些实施例中，一种存储器件包含：存储堆叠体，具有在衬底之上延伸的多个交错的导体层和绝缘层；多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。所述源极接触结构可以包含多个源极接触部，所述多个源极接触部在电介质层中且通过所述电介质层彼此绝缘；以及所述多个源极接触部中的每一个源极接触部电耦合至所述多个沟道结构的公共源极。
在一些实施例中，所述多个源极接触部中的每一个包含以下至少之一：铝、钨、钴、或铜。
在一些实施例中，所述多个源极接触部中的每一个包含钨。
在一些实施例中，所述电介质层包含以下至少之一：氧化硅、氮化硅、或氮氧化硅。
在一些实施例中，所述电介质层包含氧化硅。
在一些实施例中，所述源极接触结构还包含与所述多个源极接触部和所述衬底接触的源极导体。
在一些实施例中，所述衬底包含硅，且所述源极导体包含硅化物层。
在一些实施例中，所述多个源极接触部的总体积与所述源极接触结构的总体积的比率在从大约30％至大约70％的范围中。
在一些实施例中，两个相邻的源极接触部的中心之间的距离在从大约250nm至大约1.4μm的范围中。
在一些实施例中，所述多个源极接触部中的每一个源极接触部的直径在从大约80nm至大约150nm的范围中。
在一些实施例中，所述多个源极接触部中的每一个源极接触部的所述直径为大约120nm。
在一些实施例中，所述存储器件还包含在所述衬底中的在所述多个沟道结构和所述源极导体之下的掺杂半导体区域和在所述掺杂半导体区域中的在所述多个沟道结构中的每一个沟道结构之下的掺杂半导体部分。所述掺杂半导体部分可以经由所述掺杂半导体区域电耦合至所述源极导体。
在一些实施例中，所述存储器件还包含：所述多个源极接触部中的每一个源极接触部之上的第一接触部；以及所述多个沟道结构中的每一个沟道结构之上的第二接触部和所述第二接触部之上的第三接触部。
在一些实施例中，一种用于形成存储器件的方法，包含：形成多个沟道结构，所述多个沟道结构均垂直延伸穿过存储堆叠体到衬底中；以及形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。形成所述源极接触结构可以包含形成多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
在一些实施例中，形成所述多个源极接触部包含：形成缝隙开口，所述缝隙开口垂直延伸穿过所述存储堆叠体并且横向延伸，以将所述存储堆叠体分成所述第一部分和所述第二部分并暴露所述存储堆叠体的所述第一部分与所述第二部分之间的所述衬底。形成所述多个源极接触部也可以包含以初始电介质层填充所述缝隙开口并且在所述存储堆叠体的所述第一部分与所述第二部分之间的所述初始电介质层中形成所述多个源极接触部。
在一些实施例中，所述方法还包含形成与所述多个源极接触部和所述存储堆叠体的所述第一部分与所述第二部分之间的所述缝隙开口的底部处的所述衬底接触的源极导体。
在一些实施例中，形成所述源极导体包含在所述衬底之上形成自对准硅化物层。
在一些实施例中，形成所述自对准硅化物层包含执行以下中的一种或多种来形成所述自对准硅化物层：化学气相沉积、物理气相沉积、原子层沉积、溅射、热反应、以及退火。
在一些实施例中，以所述初始电介质层填充所述缝隙开口包含：沉积绝缘材料，以覆盖所述源极导体并填满所述缝隙开口；以及对所述绝缘材料的顶表面进行平面化。
在一些实施例中，沉积所述绝缘材料包含沉积氧化硅以填满所述缝隙开口。
在一些实施例中，在所述初始电介质层中形成所述多个源极接触部包含形成在所述源极导体之上且与所述源极导体接触的源极接触部的阵列。
在一些实施例中，形成所述源极接触部的阵列包含：在所述初始电介质层中形成开口的阵列以暴露所述源极导体；以及沉积导电材料以填满所述开口的阵列。
在一些实施例中，所述方法还包含：在所述衬底之上形成初始绝缘堆叠体，从而所述存储堆叠体在所述初始绝缘堆叠体中；在所述存储堆叠体中形成多个交错的导体层和绝缘层。所述多个交错的导体层和绝缘层可以在所述衬底之上延伸。所述方法还可以包含通过形成所述多个源极接触部的相同制造工艺来形成多个字线接触部和绝缘堆叠体。所述多个字线接触部可以在所述初始绝缘堆叠体中垂直延伸，所述多个字线接触部与所述多个导体层接触。
在一些实施例中，形成所述多个字线接触部和所述绝缘堆叠体包含：通过形成所述初始电介质层中的所述多个开口的相同制造工艺来形成在所述初始绝缘堆叠体中垂直延伸的多个其它开口；以及通过填充所述初始电介质层中的所述多个开口的相同沉积工艺来填充所述多个其它开口。
在一些实施例中，所述方法还包含在所述多个源极接触部中的每一个源极接触部之上形成第一接触部。
在一些实施例中，所述方法还包含在所述多个沟道结构中的每一个沟道结构之上形成第二接触部和在所述第二接触部之上形成第三接触部。所述第二接触部的形成可以包含在所述多个沟道结构中的每一个沟道结构之上形成多晶硅部分。所述第三接触部的形成可以包含通过形成所述第一接触部的相同制造工艺来形成导电材料。
在一些实施例中，所述方法还包含：在所述衬底中形成掺杂半导体区域。所述掺杂半导体区域可以在所述多个沟道结构和所述多个源极接触部之下。所述方法还包含在所述掺杂半导体区域中在所述多个沟道结构中的每一个沟道结构的底部处形成掺杂半导体部分，从而所述多个沟道结构电连接至所述多个源极接触部。
在一些实施例中，一种用于形成存储器件的方法，包含：形成多个沟道结构，所述多个沟道结构垂直延伸穿过存储堆叠体到衬底中；以及形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。形成所述源极接触结构可以包含在源极导体之上形成多个源极接触部。所述多个源极接触部中的每一个源极接触部可以电耦合至所述多个沟道结构的公共源极。
在一些实施例中，在所述源极导体之上形成所述多个源极接触部包含：形成缝隙开口，所述缝隙开口垂直延伸穿过所述存储堆叠体并且横向延伸，以将所述存储堆叠体分成所述第一部分和所述第二部分并暴露所述存储堆叠体的所述第一部分与所述第二部分之间的所述衬底；以及在所述缝隙开口的底部处形成所述源极导体。所述源极接触部可以至少部分在所述衬底中并且电耦合至所述多个沟道结构。所述形成还包含：以所述源极导体之上的初始电介质层填充所述缝隙开口；以及在所述初始电介质层中形成与所述存储堆叠体的所述第一部分与所述第二部分之间的所述源极导体接触的所述多个源极接触部。
在一些实施例中，形成所述源极导体包含在所述衬底之上形成自对准硅化物层。
在一些实施例中，在所述缝隙开口的底部处形成所述自对准硅化物层包含执行以下中的一种或多种来形成所述自对准硅化物层：化学气相沉积、物理气相沉积、溅射、热反应、以及退火。
在一些实施例中，以所述初始电介质层填充所述缝隙开口包含：沉积氧化硅、氮化硅、和氮氧化硅中的至少一种以覆盖所述源极导体并填满所述缝隙开口；以及对氧化硅、氮化硅、和氮氧化硅中的所述至少一种的顶表面进行平面化。
在一些实施例中，在所述初始电介质层中形成所述多个源极接触部包含形成在所述源极导体之上且与所述源极导体接触的源极接触部的阵列。
在一些实施例中，形成所述源极接触部的阵列包含：在所述初始电介质层中形成开口的阵列以暴露所述源极导体；以及沉积导电材料以填满所述开口的阵列。
在一些实施例中，所述方法还包含：在所述衬底之上形成初始绝缘堆叠体，从而所述存储堆叠体在所述绝缘堆叠体中；以及在所述存储堆叠体中形成多个交错的导体层和绝缘层。所述多个交错的导体层和绝缘层可以在所述衬底之上延伸。所述方法还包含通过形成所述多个源极接触部的相同制造工艺来形成多个字线接触部和绝缘堆叠体。所述多个字线接触部可以在所述初始绝缘堆叠体中垂直延伸，并且所述多个字线接触部可以与所述多个导体层接触。
在一些实施例中，形成所述多个字线接触部和所述绝缘堆叠体包含：通过形成所述初始电介质层中的所述多个开口的相同制造工艺来形成在所述初始绝缘堆叠体中垂直延伸的多个其它开口；以及通过填充所述初始电介质层中的所述多个开口的相同沉积工艺来填充所述多个其它开口。
在一些实施例中，所述方法还包含在所述多个源极接触部中的每一个源极接触部之上形成第一接触部。
在一些实施例中，所述方法还包含在所述多个沟道结构中的每一个沟道结构之上形成第二接触部和在所述第二接触部之上形成第三接触部。所述第二接触部的形成可以包含在所述多个沟道结构中的每一个沟道结构之上形成多晶硅部分。所述第三接触部的形成包含通过形成所述第一接触部的相同制造工艺来形成导电材料。
在一些实施例中，所述方法还包含：在所述衬底中形成掺杂半导体区域，所述掺杂半导体区域在所述多个沟道结构和所述多个源极接触部之下；以及在所述掺杂半导体区域中在所述多个沟道结构中的每一个沟道结构的底部处形成掺杂半导体部分，从而所述多个沟道结构电连接至所述多个源极接触部。
特定实施例的前述描述将如此充分地从而揭露本公开的总体特性，以致其他人通过应用本领域技术人员的知识，在没有不适当的试验的情况下，能够容易地修改和/或适应该特定实施例的各种应用，而不脱离本公开的总体概念。因此，基于于此陈述的教导和指导，意图该适应和修改在公开的实施例的等同的意义和范围内。应当理解，于此的措词和术语是用于描述目的，而不是限制，使得本说明书的术语或措词应由本领域技术人员基于该教导和指导来进行解释。
以上已经借助于示例实施特定功能及其关系的功能构建块描述了本公开的实施例。为描述方便，于此任意限定了和这些功能构建块的边界。能够限定替代边界，只要适合地执行了指定功能及其关系就行。
发明内容和摘要部分可以阐述由发明人(一个或多个)设想的本公开的一个或多个但不是全部示范性实施例，并且从而不是意在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受到任何上述示范性实施例的限制，而仅仅应当被根据以下权利要求及其等同物限定。

Claims (55)

1.一种存储器件，包括：
存储堆叠体，包括在衬底之上延伸的多个交错的导体层和绝缘层；
多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及
源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，所述源极接触结构包括多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
2.如权利要求1所述的存储器件，其中，所述多个源极接触部中的每一个包括以下至少之一：铝、钨、钴、或铜。
3.如权利要求2所述的存储器件，其中，所述多个源极接触部中的每一个包括钨。
4.如权利要求1-3中的任一项所述的存储器件，其中，所述源极接触结构还包括所述存储堆叠体的所述第一部分与所述第二部分之间的电介质层，并且所述电介质层使所述多个源极接触部与所述存储堆叠体的所述第一部分和所述第二部分绝缘。
5.如权利要求4所述的存储器件，其中，所述电介质层包括以下至少之一：氧化硅、氮化硅、或氮氧化硅。
6.如权利要求4或5所述的存储器件，其中，所述电介质层包括氧化硅。
7.如权利要求1-6中的任一项所述的存储器件，其中，所述源极接触结构还包括与所述多个源极接触部和所述衬底接触的源极导体。
8.如权利要求7所述的存储器件，其中，所述衬底包括硅，且所述源极导体包括硅化物层。
9.如权利要求1-8中的任一项所述的存储器件，其中，所述多个源极接触部在所述源极导体之上布置成阵列。
10.如权利要求4-6中的任一项所述的存储器件，其中，所述多个源极接触部的总体积与所述源极接触结构的总体积的比率在从大约30％至大约70％的范围中。
11.如权利要求1-10中的任一项所述的存储器件，其中，两个相邻的源极接触部的中心之间的距离在从大约250nm至大约1.4μm的范围中。
12.如权利要求1-11中的任一项所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的直径在从大约80nm至大约150nm的范围中。
13.如权利要求12所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的所述直径为大约120nm。
14.如权利要求7-13中的任一项所述的存储器件，还包括在所述衬底中的在所述多个沟道结构和所述源极导体之下的掺杂半导体区域和在所述掺杂半导体区域中的在所述多个沟道结构中的每一个沟道结构之下的掺杂半导体部分，所述掺杂半导体部分经由所述掺杂半导体区域电耦合至所述源极导体。
15.如权利要求1-14中的任一项所述的存储器件，还包括所述多个源极接触部中的每一个源极接触部之上的第一接触部。
16.如权利要求1-15中的任一项所述的存储器件，还包括所述多个沟道结构中的每一个沟道结构之上的第二接触部和所述第二接触部之上的第三接触部。
17.一种存储器件，包括：
存储堆叠体，包括在衬底之上延伸的多个交错的导体层和绝缘层；
多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及
源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，其中：
所述源极接触结构包括多个源极接触部，所述多个源极接触部在电介质层中且通过所述电介质层彼此绝缘；以及
所述多个源极接触部中的每一个源极接触部电耦合至所述多个沟道结构的公共源极。
18.如权利要求17所述的存储器件，其中，所述多个源极接触部中的每一个包括以下至少之一：铝、钨、钴、或铜。
19.如权利要求18所述的存储器件，其中，所述多个源极接触部中的每一个包括钨。
20.如权利要求17-19中的任一项所述的存储器件，其中，所述电介质层包括以下至少之一：氧化硅、氮化硅、或氮氧化硅。
21.如权利要求20所述的存储器件，其中，所述电介质层包括氧化硅。
22.如权利要求17-21中的任一项所述的存储器件，其中，所述源极接触结构还包括与所述多个源极接触部和所述衬底接触的源极导体。
23.如权利要求17-22中的任一项所述的存储器件，其中，所述衬底包括硅，且所述源极导体包括硅化物层。
24.如权利要求17-23中的任一项所述的存储器件，其中，所述多个源极接触部的总体积与所述源极接触结构的总体积的比率在从大约30％至大约70％的范围中。
25.如权利要求17-24中的任一项所述的存储器件，其中，两个相邻的源极接触部的中心之间的距离在从大约250nm至大约1.4μm的范围中。
26.如权利要求17-25中的任一项所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的直径在从大约80nm至大约150nm的范围中。
27.如权利要求26所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的所述直径为大约120nm。
28.如权利要求22-27中的任一项所述的存储器件，还包括在所述衬底中的在所述多个沟道结构和所述源极导体之下的掺杂半导体区域和在所述掺杂半导体区域中的在所述多个沟道结构中的每一个沟道结构之下的掺杂半导体部分，所述掺杂半导体部分经由所述掺杂半导体区域电耦合至所述源极导体。
29.如权利要求17-28中的任一项所述的存储器件，还包括：
所述多个源极接触部中的每一个源极接触部之上的第一接触部；以及
所述多个沟道结构中的每一个沟道结构之上的第二接触部和所述第二接触部之上的第三接触部。
30.一种用于形成存储器件的方法，包括：
形成多个沟道结构，所述多个沟道结构均垂直延伸穿过存储堆叠体到衬底中；以及
形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，其中，形成所述源极接触结构包括形成多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
31.如权利要求30所述的方法，其中，形成所述多个源极接触部包括：
形成缝隙开口，所述缝隙开口垂直延伸穿过所述存储堆叠体并且横向延伸，以将所述存储堆叠体分成所述第一部分和所述第二部分并暴露所述存储堆叠体的所述第一部分与所述第二部分之间的所述衬底；以及
以初始电介质层填充所述缝隙开口；以及
在所述存储堆叠体的所述第一部分与所述第二部分之间的所述初始电介质层中形成所述多个源极接触部。
32.如权利要求31所述的方法，还包括形成与所述多个源极接触部和所述存储堆叠体的所述第一部分与所述第二部分之间的所述缝隙开口的底部处的所述衬底接触的源极导体。
33.如权利要求32所述的方法，其中，形成所述源极导体包括在所述衬底之上形成自对准硅化物层。
34.如权利要求33所述的方法，其中，形成所述自对准硅化物层包括执行以下中的一种或多种来形成所述自对准硅化物层：化学气相沉积、物理气相沉积、原子层沉积、溅射、热反应、以及退火。
35.如权利要求34所述的方法，其中，以所述初始电介质层填充所述缝隙开口包括：
沉积绝缘材料，以覆盖所述源极导体并填满所述缝隙开口；以及
对所述绝缘材料的顶表面进行平面化。
36.如权利要求35所述的方法，其中，沉积所述绝缘材料包括沉积氧化硅以填满所述缝隙开口。
37.如权利要求32-36中的任一项所述的方法，其中，在所述初始电介质层中形成所述多个源极接触部包括形成在所述源极导体之上且与所述源极导体接触的源极接触部的阵列。
38.如权利要求37所述的方法，其中，形成所述源极接触部的阵列包括：
在所述初始电介质层中形成开口的阵列以暴露所述源极导体；以及
沉积导电材料以填满所述开口的阵列。
39.如权利要求38所述的方法，还包括：
在所述衬底之上形成初始绝缘堆叠体，从而所述存储堆叠体在所述初始绝缘堆叠体中；
在所述存储堆叠体中形成多个交错的导体层和绝缘层，所述多个交错的导体层和绝缘层在所述衬底之上延伸；以及
通过形成所述多个源极接触部的相同制造工艺来形成多个字线接触部和绝缘堆叠体，所述多个字线接触部在所述初始绝缘堆叠体中垂直延伸，所述多个字线接触部与所述多个导体层接触。
40.如权利要求39所述的方法，其中，形成所述多个字线接触部和所述绝缘堆叠体包括：
通过形成所述初始电介质层中的所述多个开口的相同制造工艺来形成在所述初始绝缘堆叠体中垂直延伸的多个其它开口；以及
通过填充所述初始电介质层中的所述多个开口的相同沉积工艺来填充所述多个其它开口。
41.如权利要求31-40中的任一项所述的方法，还包括在所述多个源极接触部中的每一个源极接触部之上形成第一接触部。
42.如权利要求41所述的方法，还包括在所述多个沟道结构中的每一个沟道结构之上形成第二接触部和在所述第二接触部之上形成第三接触部，其中：
所述第二接触部的形成包括在所述多个沟道结构中的每一个沟道结构之上形成多晶硅部分；以及
所述第三接触部的形成包括通过形成所述第一接触部的相同制造工艺来形成导电材料。
43.如权利要求31-42中的任一项所述的方法，还包括：
在所述衬底中形成掺杂半导体区域，所述掺杂半导体区域在所述多个沟道结构和所述多个源极接触部之下；以及
在所述掺杂半导体区域中在所述多个沟道结构中的每一个沟道结构的底部处形成掺杂半导体部分，从而所述多个沟道结构电连接至所述多个源极接触部。
44.一种用于形成存储器件的方法，包括：
形成多个沟道结构，所述多个沟道结构垂直延伸穿过存储堆叠体到衬底中；以及
形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，其中，形成所述源极接触结构包括在源极导体之上形成多个源极接触部，所述多个源极接触部中的每一个源极接触部电耦合至所述多个沟道结构的公共源极。
45.如权利要求44所述的方法，其中，在所述源极导体之上形成所述多个源极接触部包括：
形成缝隙开口，所述缝隙开口垂直延伸穿过所述存储堆叠体并且横向延伸，以将所述存储堆叠体分成所述第一部分和所述第二部分并暴露所述存储堆叠体的所述第一部分与所述第二部分之间的所述衬底；
在所述缝隙开口的底部处形成所述源极导体，所述源极接触部至少部分在所述衬底中并且电耦合至所述多个沟道结构；
以所述源极导体之上的初始电介质层填充所述缝隙开口；以及
在所述初始电介质层中形成与所述存储堆叠体的所述第一部分与所述第二部分之间的所述源极导体接触的所述多个源极接触部。
46.如权利要求45所述的方法，其中，形成所述源极导体包括在所述衬底之上形成自对准硅化物层。
47.如权利要求46所述的方法，其中，在所述缝隙开口的底部处形成所述自对准硅化物层包括执行以下中的一种或多种来形成所述自对准硅化物层：化学气相沉积、物理气相沉积、溅射、热反应、以及退火。
48.如权利要求44-47中的任一项所述的方法，其中，以所述初始电介质层填充所述缝隙开口包括：
沉积氧化硅、氮化硅、和氮氧化硅中的至少一种以覆盖所述源极导体并填满所述缝隙开口；以及
对氧化硅、氮化硅、和氮氧化硅中的所述至少一种的顶表面进行平面化。
49.如权利要求44-48中的任一项所述的方法，其中，在所述初始电介质层中形成所述多个源极接触部包括形成在所述源极导体之上且与所述源极导体接触的源极接触部的阵列。
50.如权利要求49所述的方法，其中，形成所述源极接触部的阵列包括：
在所述初始电介质层中形成开口的阵列以暴露所述源极导体；以及
沉积导电材料以填满所述开口的阵列。
51.如权利要求50所述的方法，还包括：
在所述衬底之上形成初始绝缘堆叠体，从而所述存储堆叠体在所述绝缘堆叠体中；
在所述存储堆叠体中形成多个交错的导体层和绝缘层，所述多个交错的导体层和绝缘层在所述衬底之上延伸；以及
通过形成所述多个源极接触部的相同制造工艺来形成多个字线接触部和绝缘堆叠体，所述多个字线接触部在所述初始绝缘堆叠体中垂直延伸，所述多个字线接触部与所述多个导体层接触。
52.如权利要求51所述的方法，其中，形成所述多个字线接触部和所述绝缘堆叠体包括：
通过形成所述初始电介质层中的所述多个开口的相同制造工艺来形成在所述初始绝缘堆叠体中垂直延伸的多个其它开口；以及
通过填充所述初始电介质层中的所述多个开口的相同沉积工艺来填充所述多个其它开口。
53.如权利要求44-52中的任一项所述的方法，还包括在所述多个源极接触部中的每一个源极接触部之上形成第一接触部。
54.如权利要求53所述的方法，还包括在所述多个沟道结构中的每一个沟道结构之上形成第二接触部和在所述第二接触部之上形成第三接触部，其中：
所述第二接触部的形成包括在所述多个沟道结构中的每一个沟道结构之上形成多晶硅部分；以及
所述第三接触部的形成包括通过形成所述第一接触部的相同制造工艺来形成导电材料。
55.如权利要求44-54中的任一项所述的方法，还包括：
在所述衬底中形成掺杂半导体区域，所述掺杂半导体区域在所述多个沟道结构和所述多个源极接触部之下；以及
在所述掺杂半导体区域中在所述多个沟道结构中的每一个沟道结构的底部处形成掺杂半导体部分，从而所述多个沟道结构电连接至所述多个源极接触部。
CN201980000183.8A 2019-01-18 2019-01-18 三维存储器件的源极接触结构及该存储器件的制造方法 Active CN109844949B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010892855.5A CN111968991A (zh) 2019-01-18 2019-01-18 三维存储器件的源极接触结构及该存储器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/072365 WO2020147119A1 (en) 2019-01-18 2019-01-18 Source contact structure of three-dimensional memory devices and fabrication methods thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010892855.5A Division CN111968991A (zh) 2019-01-18 2019-01-18 三维存储器件的源极接触结构及该存储器件的制造方法

Publications (2)

Publication Number Publication Date
CN109844949A true CN109844949A (zh) 2019-06-04
CN109844949B CN109844949B (zh) 2020-09-25

Family

ID=66887224

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010892855.5A Pending CN111968991A (zh) 2019-01-18 2019-01-18 三维存储器件的源极接触结构及该存储器件的制造方法
CN201980000183.8A Active CN109844949B (zh) 2019-01-18 2019-01-18 三维存储器件的源极接触结构及该存储器件的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010892855.5A Pending CN111968991A (zh) 2019-01-18 2019-01-18 三维存储器件的源极接触结构及该存储器件的制造方法

Country Status (7)

Country Link
US (1) US10971517B2 (zh)
EP (1) EP3853903A4 (zh)
JP (1) JP2022510650A (zh)
KR (1) KR102674860B1 (zh)
CN (2) CN111968991A (zh)
TW (1) TWI681549B (zh)
WO (1) WO2020147119A1 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622312A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
CN110741474A (zh) * 2019-08-30 2020-01-31 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
CN111192879A (zh) * 2020-01-02 2020-05-22 长江存储科技有限责任公司 一种nand存储器及其制备方法
CN111801800A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 三维存储器件
WO2021146889A1 (en) * 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335599B2 (en) * 2019-05-24 2022-05-17 Tokyo Electron Limited Self-aligned contacts for 3D logic and memory
WO2021097796A1 (en) * 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
US11410992B2 (en) * 2020-07-01 2022-08-09 Tokyo Electron Limited 3D semiconductor apparatus manufactured with a cantilever structure and method of manufacture thereof
CN112071850B (zh) * 2020-08-04 2024-07-09 长江存储科技有限责任公司 三维存储器结构及其制备方法
JP2022051180A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
US11521898B2 (en) * 2020-11-12 2022-12-06 Macronix Iniernational Co., Ltd. Three-dimensional NAND flash memory device and method of fabricating the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150004763A1 (en) * 2013-02-20 2015-01-01 Macronix International Co., Ltd. 3d nand flash memory
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US20150340377A1 (en) * 2013-03-14 2015-11-26 Samsung Electronics Co., Ltd. Vertical memory devices with vertical isolation structures and methods of fabricating the same
US20160307910A1 (en) * 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
CN107863351A (zh) * 2017-11-21 2018-03-30 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
CN107887395A (zh) * 2017-11-30 2018-04-06 长江存储科技有限责任公司 Nand存储器及其制备方法
US20180102316A1 (en) * 2016-01-28 2018-04-12 Samsung Electronics Co., Ltd. Integrated circuit device including vertical memory device and method of manufacturing the same
CN107968093A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
CN108962896A (zh) * 2018-09-19 2018-12-07 长江存储科技有限责任公司 存储器
CN109075169A (zh) * 2018-05-03 2018-12-21 长江存储科技有限责任公司 用于三维存储器件的贯穿阵列触点(tac)

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981720B (zh) * 2008-04-01 2013-10-23 Nxp股份有限公司 垂直相变存储单元
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101964263B1 (ko) * 2012-02-22 2019-04-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9349450B2 (en) * 2013-06-10 2016-05-24 Micron Technology, Inc. Memory devices and memory operational methods including single erase operation of conductive bridge memory cells
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US9812461B2 (en) 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US20160322379A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US20160322377A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR101944229B1 (ko) * 2015-11-20 2019-01-30 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
IT201700019392A1 (it) * 2017-02-21 2018-08-21 Sabrina Barbato Dispositivo di memoria 3d
KR102333173B1 (ko) * 2017-03-03 2021-12-01 삼성전자주식회사 반도체 장치
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR102395987B1 (ko) * 2017-04-05 2022-05-10 삼성전자주식회사 수직 적층 메모리 소자
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
KR102380820B1 (ko) * 2017-06-21 2022-03-31 삼성전자주식회사 수직형 메모리 장치
US10147732B1 (en) * 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
CN108565265B (zh) * 2018-04-17 2019-05-24 长江存储科技有限责任公司 一种三维存储器及其数据操作方法
JP7046228B2 (ja) * 2018-07-20 2022-04-01 長江存儲科技有限責任公司 三次元メモリ素子
CN113345910B (zh) * 2018-08-14 2024-02-27 长江存储科技有限责任公司 3d存储器中的堆叠连接件及其制造方法
CN109148461B (zh) * 2018-08-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150004763A1 (en) * 2013-02-20 2015-01-01 Macronix International Co., Ltd. 3d nand flash memory
US20150340377A1 (en) * 2013-03-14 2015-11-26 Samsung Electronics Co., Ltd. Vertical memory devices with vertical isolation structures and methods of fabricating the same
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US20160307910A1 (en) * 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
US20180102316A1 (en) * 2016-01-28 2018-04-12 Samsung Electronics Co., Ltd. Integrated circuit device including vertical memory device and method of manufacturing the same
CN107968093A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种提高共源极钨墙与钨栅极之间击穿电压的3d nand制备方法
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
CN107863351A (zh) * 2017-11-21 2018-03-30 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
CN107887395A (zh) * 2017-11-30 2018-04-06 长江存储科技有限责任公司 Nand存储器及其制备方法
CN109075169A (zh) * 2018-05-03 2018-12-21 长江存储科技有限责任公司 用于三维存储器件的贯穿阵列触点(tac)
CN108962896A (zh) * 2018-09-19 2018-12-07 长江存储科技有限责任公司 存储器

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11653495B2 (en) 2019-08-13 2023-05-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN110622312A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
WO2021026759A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN113270418A (zh) * 2019-08-13 2021-08-17 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
US11785772B2 (en) 2019-08-13 2023-10-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN110741474B (zh) * 2019-08-30 2021-01-29 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
WO2021035739A1 (en) * 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and forming methods thereof
US11043565B2 (en) 2019-08-30 2021-06-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by an adhesion layer and methods for forming the same
CN110741474A (zh) * 2019-08-30 2020-01-31 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
CN111192879A (zh) * 2020-01-02 2020-05-22 长江存储科技有限责任公司 一种nand存储器及其制备方法
CN111192879B (zh) * 2020-01-02 2022-09-27 长江存储科技有限责任公司 一种nand存储器及其制备方法
WO2021146889A1 (en) * 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
US11665901B2 (en) 2020-01-21 2023-05-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
US11985826B2 (en) 2020-01-21 2024-05-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11557601B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN111801800A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 三维存储器件

Also Published As

Publication number Publication date
US20200235121A1 (en) 2020-07-23
JP2022510650A (ja) 2022-01-27
US10971517B2 (en) 2021-04-06
TW202029477A (zh) 2020-08-01
KR20210076967A (ko) 2021-06-24
CN111968991A (zh) 2020-11-20
EP3853903A4 (en) 2022-05-11
WO2020147119A1 (en) 2020-07-23
KR102674860B1 (ko) 2024-06-12
TWI681549B (zh) 2020-01-01
EP3853903A1 (en) 2021-07-28
CN109844949B (zh) 2020-09-25

Similar Documents

Publication Publication Date Title
CN109844949A (zh) 三维存储器件的源极接触结构及该存储器件的制造方法
TWI693700B (zh) 記憶裝置
CN110062958A (zh) 用于形成三维存储器件的方法
JP7345568B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110121778A (zh) 三维存储器件
CN109417075A (zh) 多堆叠层三维存储器件
CN109075174A (zh) 多堆叠层三维存储器件及其制造方法
JP7442504B2 (ja) 接合メモリ装置およびその製作方法
CN106057804A (zh) 半导体器件
CN110140214A (zh) 用于形成三维存储器件的方法
EP3891810B1 (en) High-k dielectric layer in three-dimensional memory devices and methods for forming the same
CN108122924A (zh) 闪存器件及其制造方法
CN109643717B (zh) 三维存储器件及其制造方法
CN109473445A (zh) 存储器件及其制造方法及包括该存储器件的电子设备
TWI735238B (zh) 立體記憶體元件和製作方法
TWI773082B (zh) 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法
US20210296361A1 (en) Three-dimensional memory devices and fabrication methods thereof
TW202407883A (zh) 半導體結構製備方法及半導體結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant