JP2022510650A - 三次元メモリ装置のソースコンタクト構造、および三次元メモリ装置のソースコンタクト構造の製作方法 - Google Patents

三次元メモリ装置のソースコンタクト構造、および三次元メモリ装置のソースコンタクト構造の製作方法 Download PDF

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Abstract

メモリスタックにおいてソースコンタクト構造を有する三次元（３Ｄ）メモリ装置の実施形態が開示されている。３Ｄメモリ装置は、基板にわたって延びる交互配置された複数の導体層および絶縁層を備えるメモリスタックと、メモリスタックを通じて基板へと各々が鉛直に延びる複数のチャネル構造と、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造とを有する。ソースコンタクト構造は、複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを備え得る。

Description

本開示の実施形態は、三次元（３Ｄ）メモリ装置およびその製作方法に関する。
平面状のメモリセルは、プロセス技術、回路設計、プログラムアルゴリズム、および製作工程を改良することでより小さい大きさへと縮小されている。しかしながら、メモリセルの加工寸法が下限に近付くにつれて、平面の工程および製作技術は困難になり、コストが掛かる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリ配列と、メモリ配列と行き来する信号を制御するための周辺装置とを含む。
３Ｄメモリ装置、および３Ｄメモリ装置を製作するための製作方法の実施形態が、本明細書に開示されている。
一例では、メモリ装置は、基板にわたって延びる交互配置された複数の導体層および絶縁層を有するメモリスタックと、メモリスタックを通じて基板へと各々が鉛直に延びる複数のチャネル構造と、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造とを備える。ソースコンタクト構造は、複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを備え得る。
別の例では、メモリ装置は、基板にわたって延びる交互配置された複数の導体層および絶縁層を有するメモリスタックと、メモリスタックを通じて基板へと各々が鉛直に延びる複数のチャネル構造と、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造とを備える。ソースコンタクト構造は、誘電体層において、誘電体層によって互いから絶縁される複数のソースコンタクトを備えることができ、複数のソースコンタクトの各々１つは複数のチャネル構造の共通ソースに電気的に結合される。
なおも別の例では、メモリ装置を形成するための方法は、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造を形成するステップと、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造を形成するステップとを含む。ソースコンタクト構造を形成するステップは、複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを形成するステップを含み得る。
さらに別の例では、メモリ装置を形成するための方法は、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造を形成するステップと、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造を形成するステップとを含む。ソースコンタクト構造の形成は、複数のソースコンタクトをソース導体にわたって形成するステップを含み得る。複数のソースコンタクトの各々１つは複数のチャネル構造の共通ソースに電気的に結合され得る。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。
本開示の一部の実施形態による例示の３Ｄメモリ装置の断面図である。 本開示の一部の実施形態による、図１Ａに示された３Ｄメモリ装置の上面図である。 本開示の一部の実施形態による製作工程の様々な段階における例示の３Ｄメモリ装置の断面図である。 本開示の一部の実施形態による製作工程の様々な段階における例示の３Ｄメモリ装置の断面図である。 本開示の一部の実施形態による製作工程の様々な段階における例示の３Ｄメモリ装置の断面図である。 本開示の一部の実施形態による製作工程の様々な段階における例示の３Ｄメモリ装置の断面図である。 本開示の一部の実施形態による、図５Ａに示された３Ｄメモリ装置の上面図である。 本開示の一部の実施形態による３Ｄメモリ装置を形成するための例示の工程の流れを示す図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の趣旨および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例示的実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などの用語は、ここでも少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「基づいて」という用語は、因子の排他的なセットを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容できる。
本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味は、「～の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、最も幅広い形で解釈されるべきであることは容易に理解されるべきである。
さらに、「～の下に」、「～の下方に」、「下方」、「～の上方に」、「上方」などの空間的に相対的な用語が、他の要素または特徴に対する１つの要素または特徴の関係を、図において示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中に装置の異なる配向を網羅するように意図されている。装置は他に配向させてもよく（９０度または他の配向で回転させてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
本明細書で使用されるとき、「基板」という用語は、その上に次の材料層が追加される材料を言う。基板自体はパターン形成され得る。基板の上に追加される材料は、パターン形成できる、または、パターン形成されないままとすることができる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの半導体材料の幅広い配列を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェーハなど、非導電性材料から作ることができる。
本明細書で使用されるとき、「層」という用語は、厚さを伴う領域を含む材料部分を言う。層は、下にある構造もしくは上にある構造の全体にわたって延在することができ、または、下にある構造もしくは上にある構造の範囲未満の範囲を有し得る。さらに、層は、連続的な構造の厚さより小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、任意の対の水平な平面の間に、連続的な構造の上面と下面との間に、または、そのような上面および下面に位置し得る。層は、横に、鉛直に、および／または、先細りとされた表面に沿って延び得る。基板は、層であり得、１つもしくは複数の層を含み得、ならびに／または、その上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層は複数の層を含み得る。例えば、相互連結層は、１つまたは複数の導体および接触層（相互連結線および／またはビアコンタクトが形成される）と、１つまたは複数の誘電体層とを含み得る。
本明細書で使用されるとき、「名目上の／名目上は」という用語は、製品の設計の局面の間または工程の間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素または工程作業についての特性またはパラメータの所望の値または目標値を言う。値の範囲は、製造工程における若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体装置と関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。
本明細書で使用されるとき、「３Ｄメモリ装置」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板においてメモリセルトランジスタの鉛直に配向されるストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では称される）を伴う半導体装置を言う。本明細書で使用されるとき、「鉛直の／鉛直に」という用語は、基板の横の表面に対して名目上は垂直であることを意味する。
本明細書で使用されるとき、「階段」、「段」、および「レベル」という用語が置き換え可能に使用され得る。本明細書で使用されるとき、階段構造は、少なくとも２つの水平な表面と少なくとも２つの鉛直な表面とを、各々の水平な表面が、水平な表面の第１の縁から上向きに延びる第１の鉛直な表面に隣接し、水平な表面の第２の縁から下向きに延びる第２の鉛直な表面に隣接するように含む表面のセットを言う。「階段」は、隣接された表面のセットの高さにおける鉛直でのずれを言う。
本明細書で使用されるとき、ｘ軸およびｙ軸（ｘ－ｚ平面に対して垂直である）が水平に延び、水平面を形成する。水平面は基板の上面と実質的に平行である。本明細書で使用されるとき、ｚ軸は鉛直に延び、つまり、水平面に対して垂直の方向に沿って延びる。「ｘ軸」および「ｙ軸」の用語は、「横方向」、「水平方向」などと置き換え可能に使用でき、「ｘ－ｙ平面」の用語は「水平面」などと置き換え可能に使用でき、「ｚ軸」の用語は「鉛直方向」などと置き換え可能に使用できる。
３Ｄメモリ装置では、読取り、書込み、および消去などのデータ動作は、メモリセルのソースおよびドレイン電極を通じたデータの送信を含む。半導体チャネルおよびゲート電極の交差によって形成されるメモリセルは、隣接する半導体チャネル同士の間で分配されるソースコンタクト構造（例えば、配列共通ソースまたは「ＡＣＳ」）を共用する。ソースコンタクト構造は、１つまたは複数の導電性材料からしばしば作られ、メモリスタックの最上面の上方にしばしばあるソース線に連結させるために、基板の表面から鉛直に延びる。
データ保存のためのより大きな記憶容量への要求が高まるにつれて、３Ｄメモリ装置は、記憶密度を増加させるために、鉛直に配置されるメモリセルの数を増加させている。鉛直方向に沿ってより多くのメモリセルを得るための方法は、メモリスタックにおいて鉛直方向に沿ってメモリセルの数を増加させることをしばしば含む。この手法は、ソースコンタクト構造にいくつかの問題をもたらす可能性がある。例えば、鉛直方向に沿ったソースコンタクト構造の高さの増加は、ソースコンタクト構造の導電性材料（例えば、タングステン）に大きな応力をもたらし、ソースコンタクト構造の材料品質を損なわせる可能性がある。また、増加した量の導電性材料がソースコンタクト構造において使用されるため、一部の導電性材料（例えば、ポリシリコン）は、ソースコンタクト構造の抵抗の増加をもたらし、装置性能に影響を与える可能性がある。したがって、ソースコンタクト構造は改善される必要がある。
本開示による様々な実施形態が３Ｄメモリ装置の構造および製作方法を提供しており、これは、応力およびソースコンタクト構造の伝導性と関連する上記の問題を解決する。例えば、３Ｄメモリ装置のソースコンタクト構造は、鉛直方向に沿って誘電体層により互いから各々が絶縁される複数の金属ソースコンタクト（例えば、タングステン）を含む。誘電体層において一体の構造の代わりに分離されたソースコンタクトは、金属材料の応力を低減することができる。誘電体層の応力は、ソースコンタクト構造の小さい正味の応力と所望の材料品質とを維持するために、柔軟に制御および調節できる。また、十分に小さい抵抗率のソース導体がソースコンタクト構造の底に形成される。ソース導体は複数のソースコンタクトおよび基板と接触しており、シリサイド材料を含む。ソース導体は、３Ｄメモリ装置のチャネル構造の共通ソースをソースコンタクト構造に電気的に結合する。一部の実施形態では、複数のソースコンタクトが、ゲート電極と接触しているワード線コンタクトを形成する同じ製作工程によって形成される。
図１Ａは、一部の実施形態による３Ｄメモリ装置の断面図を示している。図１Ｂは、図１Ａに示された３Ｄメモリ装置の上面図を示している。図２～図５Ａは、一部の実施形態による、図１Ａおよび図１Ｂに示された３Ｄメモリ装置を形成するための製作工程の異なる段階における３Ｄメモリ装置の断面図を示している。図５Ｂは、図５Ａに示された３Ｄメモリ装置の上面図を示している。図６は、図１～図５Ｂに示された３Ｄメモリ装置を形成するための例示の製作工程６００を示している。図示を容易にするために、例として示されているメモリスタックは１つの階段構造を有する。本開示の構造および方法は、複数の積み重なる階段構造の３Ｄメモリ装置を形成するために、同じ方法または同様の方法でも用いられ得る。
図１Ａに示されているように、３Ｄメモリ装置（または「メモリ構造」）１００は、基板１０２にわたるメモリスタック１２４を備え得る。メモリスタック１２４は、基板１０２にわたる、鉛直方向に沿って積み重なる交互配置された複数の導体層１２０－１（例えば、ゲート電極）および絶縁層１２０－２を有する階段構造を含み得る。メモリスタック１２４は、絶縁スタック１２５にあり得、メモリスタック１２４を通じて基板１０２へと鉛直に延びる複数のチャネル構造１０８（例えば、半導体チャネル）を備え得る。チャネル構造１０８は、遮断層１０８－１と、メモリ層１０８－２と、トンネル層１０８－３と、半導体層１０８－４と、誘電コア１０８－５とを備え得る。メモリ装置１００は、例えば基板１０２では、チャネル構造１０８の底においてドープ半導体部分１１０を備え得る。メモリスタック１２４は、誘電体層１１８において複数のソースコンタクト１１６を備えるソースコンタクト構造１３０も備え得る。メモリ装置１００は、複数のソースコンタクト１１６および基板と接触しているソース導体１０６も備え得る。メモリ装置１００は、各々のソースコンタクト１１６にわたる第１のコンタクト１１２と、各々のチャネル構造１０８にわたる第２のコンタクト１１４－１と、各々の第２のコンタクト１１４－１にわたる第３のコンタクト１１４－２とをさらに備え得る。基板１０２は、メモリスタック１２４の下のドープ半導体領域１０４と、ドープ半導体領域１０４における複数のドープ半導体部分１１０とをさらに備え得る。各々のドープ半導体部分１１０はそれぞれのチャネル構造１０８の下にあり得る。図示の容易性のために、メモリスタック１２４は配列領域１２６－１と階段領域１２６－２とに分割されている。導体層１２０－１とチャネル構造１０８との交差によって形成されたメモリセルが配列領域１２６－１に形成されてもよい。ワード線コンタクト１２２が階段領域１２６－２に形成されてもよい。図１Ａに示された各々の要素の詳細は次のように説明される。
基板１０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、および／または任意の他の適切な材料を含み得る。一部の実施形態では、基板１０２はシリコンを含む。
一部の実施形態では、基板１０２はドープ半導体領域１０４（例えば、井戸層）を備える。ドープ半導体領域１０４はメモリスタック１２４の下に（例えば、チャネル構造１０８およびソースコンタクト構造１３０の下に）位置し得る。ドープ半導体領域１０４は、単結晶シリコンなどの元素半導体材料、化合物の半導体材料、または有機半導体材料、および／または他の半導体材料を含み得る。例えば、ドープ半導体領域１０４は、適切な堆積工程および／またはイオン注入工程によって形成されるドープ単結晶シリコンを含み得る。
メモリスタック１２４は、鉛直方向に沿って基板１０２にわたって積み重なる交互配置された複数の導体層１２０－１および絶縁層１２０－２を含み得る。メモリスタック１２４は、階段領域１２６－２に形成された階段と、配列領域１２６－１に形成されたメモリセルとを伴う階段構造を有し得る。一部の実施形態では、各々の導体層１２０－１と、対応する／下にある絶縁層１２０－２とが階段を形成する。絶縁層１２０－２は導体層１２０－１を互いから絶縁することができる。導体層１２０－１と絶縁層１２０－２とは、（例えば、鉛直方向に沿って）互いに同じ厚さを各々有し得、または、他とは異なる厚さを有し得る。導体層１２０－１は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１２０－２は、限定されることはないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、および／または酸窒化シリコン（ＳｉＯＮ）を含む誘電材料を含み得る。一部の実施形態では、導体層１２０－１はＷなどの金属を含み、絶縁層１２０－２はＳｉＯを含む。
一部の実施形態では、メモリスタック１２４は、交互配置された複数の絶縁層および犠牲層を形成するために、基板１０２にわたって鉛直に積み重なる複数の交互配置された絶縁材料層および犠牲材料層（例えば、絶縁材料層／犠牲材料層の複数の対）の誘電体スタックを繰り返しエッチングし、犠牲層を適切な導電性材料で置き換えることで形成される。誘電体スタックは、例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、および／または低圧ＣＶＤ（ＬＰＣＶＤ）などの任意の適切な堆積工程を使用して、複数の絶縁材料層および犠牲材料層を交互に堆積させることなどによって、形成できる。絶縁層および犠牲層が形成された後、犠牲層を除去させることができ、所望の導電性材料を、導体層１２０－１を形成するために、犠牲層の除去によって形成された空間に堆積させることができる。犠牲層は、乾式エッチングおよび／または湿式エッチングなどの任意の適切なエッチング工程によって除去され得る。導体層１２０－１の堆積はＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの任意の適切な堆積工程を含み得る。メモリスタック１２４における絶縁層／犠牲層の対の数は、３２個、６４個、９６個、または１２８個などの任意の適切な数であり得る。犠牲層は、絶縁層の材料と異なる任意の適切な材料を含み得る。一部の実施形態では、犠牲層はＳｉＮを含む。
一部の実施形態では、メモリスタック１２４の形成は、エッチングされる絶縁材料層／犠牲材料層の対の部分を露出させるために、誘電体スタックにわたるエッチングマスク（例えば、フォトレジスト層）を繰り返しエッチング／トリミングすることと、適切なエッチング工程を用いて露出させた部分をエッチング／除去することとを含み得る。エッチングマスクおよび絶縁材料層／犠牲材料層の対のエッチングは、湿式エッチングおよび／または乾式エッチングなどの任意の適切なエッチング工程を用いて実施できる。一部の実施形態では、エッチングは、例えば誘導結合プラズマエッチング（ＩＣＰ）および／または反応性イオンエッチング（ＲＩＥ）といった乾式エッチングを含む。
チャネル構造１０８は、遮断層１０８－１と、メモリ層１０８－２と、トンネル層１０８－３と、半導体層１０８－４と、誘電コア１０８－５とを各々備え得る。チャネル構造１０８は、基板１０２を露出させるために、メモリスタック１２４を通じたチャネルホールを形成することで形成できる。各々のチャネルホールの場所はそれぞれのチャネル構造の場所に対応する。遮断層１０８－１は、続いて形成されるゲート電極へと電荷が逃れるのを低減または防止することができる。遮断層１０８－１は単層構造または多層構造を備え得る。例えば、遮断層１０８－１は第１の遮断層と第２の遮断層とを備え得る。第１の遮断層は、任意の適切な共形の堆積方法によってチャネルホールの表面にわたって形成できる。第１の遮断層は誘電材料（例えば、誘電金属酸化物）を含み得る。例えば、第１の遮断層は、十分に大きな誘電率（例えば、７．９より大きい）を有する誘電金属酸化物を含み得る。第１の遮断層の例には、ＡｌＯ、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドーピング化合物、および／またはそれらの合金がある。第１の遮断層は、ＣＶＤ、ＡＬＤ、パルスレーザー堆積（ＰＬＤ）、および／または液体ミスト化学堆積などの適切な堆積方法によって形成され得る。一部の実施形態では、第１の遮断層はＡｌＯを含む。
第２の遮断層は、第１の遮断層にわたって形成でき、第１の遮断層と異なる誘電材料を含み得る。例えば、第２の遮断層はＳｉＯ、ＳｉＯＮ、および／またはＳｉＮを含み得る。一部の実施形態では、第２の遮断層はＳｉＯを含み、ＬＰＣＶＤおよび／またはＡＬＤなどの任意の適切な共形の堆積方法によって形成できる。
メモリ層１０８－２は、電荷トラップ材料を含むことができ、遮断層１０８－１にわたって形成され得る。メモリ層１０８－２は単層構造または多層構造を備え得る。例えば、メモリ層１０８－２は、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのシリサイド、および／または、多結晶もしくは非晶質の半導体材料（例えば、ポリシリコンおよび非晶質シリコン）などの導電性材料および／または半導体を含み得る。メモリ層１０８－２は、ＳｉＮおよび／またはＳｉＯＮなどの１つまたは複数の絶縁材料も含み得る。一部の実施形態では、メモリ層１０８－２は、ＳｉＯＮ層によって挟まれるＳｉＮ層を含み、ＳｉＯＮ層はさらにＳｉＮ層によって挟まれる。メモリ層１０８－２は、ＣＶＤ、ＡＬＤ、およびＰＶＤなどの任意の適切な堆積方法によって形成され得る。
トンネル層１０８－３は、適切なバイアスの下でトンネル効果が起こり得る誘電材料を備え得る。トンネル層１０８－３は、メモリ層１０８－２にわたって形成でき、単層構造または多層構造を含むことができ、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電金属酸化物、誘電金属酸窒化物、誘電金属ケイ酸塩、および／またはそれらの合金を含み得る。トンネル層１０８－３は、ＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの適切な堆積方法によって形成され得る。一部の実施形態では、トンネル層１０８－３は複数のＳｉＯＮ層とＳｉＯ層とを備え、複数のＳｉＯＮ層はメモリ層１０８－２とＳｉＯ層との間に位置付けられる。
半導体層１０８－４は、電荷の輸送を容易にすることができ、トンネル層１０８－３にわたって形成できる。半導体層１０８－４は、一元素の半導体材料、ＩＩＩ－Ｖ族化合物半導体材料、ＩＩ－ＶＩ族化合物半導体材料、および／または有機半導体材料など、１つまたは複数の半導体材料を含み得る。半導体層１０８－４は、ＬＰＣＶＤ、ＡＬＤ、および／または金属－有機化学蒸着（ＭＯＣＶＤ）などの任意の適切な堆積方法によって形成され得る。一部の実施形態では、半導体層１０８－４は多結晶シリコン層を含む。
誘電コア１０８－５は、適切な誘電材料を含むことができ、半導体層１０８－４によって包囲された空間を満たすことができる。一部の実施形態では、誘電コア１０８－５は、ＳｉＯ（例えば、十分に高い純度のＳｉＯ）を含み、ＣＶＤ、ＬＰＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの任意の適切な堆積方法によって形成され得る。
ドープ半導体部分１１０は、チャネル構造１０８の共通ソースとソースコンタクト構造１３０との間の電気的結合を容易にする基板１０２（例えば、ドープ半導体領域１０４）に形成されるドープ半導体材料を含み得る。ドープ半導体部分１１０は、エピタキシャル成長および／またはイオン注入によって形成されるドープ半導体材料を含み得る。例えば、ドープ半導体部分１１０は、エピタキシャル成長によって形成されるドープ単結晶シリコンを含み得る。
第２のコンタクト１１４－１は各々チャネル構造１０８にわたって形成され得、第３のコンタクト１１４－２はそれぞれの第２のコンタクト１１４－１にわたって各々形成され得る。一部の実施形態では、水平面に沿った第２のコンタクト１１４－１の寸法（例えば、直径または幅）は、それぞれの第３のコンタクト１１４－２の寸法より大きく、それぞれのチャネル構造１０８の寸法より小さく、そのためチャネル構造１０８は、後に続く工程におけるそれぞれのビット線に結合され得る。一部の実施形態では、第２のコンタクト１１４－１はポリシリコンを含み、第３のコンタクト１１４－２は、アルミニウム、銅、タングステン、および／またはコバルトなどの金属材料を含む。第１のコンタクト１１２は適切な導電性材料を含み得、ソースコンタクト１１６とそれぞれのソース線との間の電気的結合を容易にするために、それぞれのソースコンタクト１１６にわたって各々形成され得る。一部の実施形態では、水平面に沿った第１のコンタクト１１２の寸法が、水平面に沿ったソースコンタクト１１６の寸法より小さい。一部の実施形態では、第１のコンタクト１１２と第３のコンタクト１１４－２とはタングステンなどの同じ金属材料を含む。一部の実施形態では、第１のコンタクト１１２、第２のコンタクト１１４－１、および第３のコンタクト１１４－２は、パターン形成工程（例えば、フォトリソグラフィ工程）が後に続くＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの適切な堆積工程によって各々形成される。
一部の実施形態では、ワード線コンタクト１２２は、絶縁スタック１２５において形成され、タングステン、銅、アルミニウム、コバルト、およびポリシリコンのうちの１つまたは複数などの適切な導電性材料を含む。ワード線コンタクト１２２は、所望の導電性材料で絶縁スタック１２５における開口部（例えば、対応する導体層１２０－１を露出する）を満たすことで形成され得る。一部の実施形態では、ワード線コンタクト１２２は、複数のソースコンタクト１１６を形成する同じ製作工程によって形成され、複数のソースコンタクト１１６と同じ導電性材料を含み得る。絶縁スタック１２５は、ＳｉＯなどの任意の適切な誘電材料を含み得る。
一部の実施形態では、ソースコンタクト構造１３０はメモリスタック１２４を通じて基板１０２へと鉛直に延びる。ソースコンタクト構造１３０は、例えばｙ方向に沿って（例えば、ｘ－ｚ平面に対して垂直に）、横に延びてもよい。一部の実施形態では、ソースコンタクト構造１３０は複数のソースコンタクト１１６と誘電体層１１８とを含む。複数のソースコンタクト１１６は、ソースコンタクト構造１３０が延びる方向に沿って配置され得る。複数のソースコンタクト１１６は誘電体層１１８に位置付けられてもよく、そのため誘電体層１１８は各々のソースコンタクト１１６を基板１０２にわたって互いから絶縁できる。ソースコンタクト１１６は、任意の適切な形を有することができ、任意の適切なパターンで配置され得る。例えば、ソースコンタクト１１６は、配列で配置されてもよく、名目上は同じ寸法を有する柱状の形を各々有し得る。ｘ方向および／またはｙ方向に沿って配置されるソースコンタクト１１６の数は、例えば、ソースコンタクト構造１３０の寸法、ソースコンタクト１１６の寸法、および／または設計ルールの要件などに基づいて決定され得る。図１Ｂは、図１Ａに示されたメモリ構造の上面図を示している。
図１Ｂに示されているように、ソースコンタクト構造１３０は、メモリスタック１２４の第１の部分１５１－１と第２の部分１５１－２との間で横に（例えば、ｙ軸に沿って、ｘ－ｙ平面と平行に）延び得る。配列領域１２６－１は階段領域１２６－２によって包囲され得る。図示の容易性のために、階段領域１２６－２における特徴は図１Ｂでは示されていない。チャネル構造１０８はメモリスタック１２４の第１の部分１５１－１および第２の部分１５１－２に位置付けられ得る。複数のソースコンタクト１１６は、誘電体層１１８において配列で配置でき、メモリスタック１２４を第１の部分１５１－１と第２の部分１５１－２とに分離するために、メモリスタック１２４を通じて鉛直に、および、メモリスタック１２４において横に延び得る。例えば、配列は、ｘ軸に沿って配置される少なくとも１つのソースコンタクト１１６と、ｙ軸に沿って配置される２つ以上のソースコンタクト１１６とを含み得る。一部の実施形態では、２つの隣接するソースコンタクトの中心同士の間の距離Ｄは、２５０ｎｍから１．４μｍまで（例えば、２５０ｎｍ、３００ｎｍ、３５０ｎｍ、４００ｎｍ、４５０ｎｍ、５００ｎｍ、５５０ｎｍ、６００ｎｍ、６５０ｎｍ、７００ｎｍ、７５０ｎｍ、８００ｎｍ、８５０ｎｍ、９００ｎｍ、９５０ｎｍ、１μｍ、１．１μｍ、１．２μｍ、１．３μｍ、１．４μｍ、これらの値のうちのいずれかによる下限によって境界付けられる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲内）など、約２５０ｎｍから約１．４μｍまでの範囲であり得る。一部の実施形態では、各々のソースコンタクト１１６の寸法（例えば、直径ｄ）は、８０ｎｍから１５０ｎｍまで（例えば、８０ｎｍ、９０ｎｍ、１００ｎｍ、１１０ｎｍ、１２０ｎｍ、１３０ｎｍ、１４０ｎｍ、１５０ｎｍ、これらの値のうちのいずれかによる下限によって境界付けられる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲内）など、約８０ｎｍから約１５０ｎｍまでの範囲にあり得る。一部の実施形態では、各々のソースコンタクト１１６の直径ｄは、１２０ｎｍなど、約１２０ｎｍである。第１の部分１５１－１および第２の部分１５１－２は、ソースコンタクト構造１３０の構造および／または位置を示すためだけに、本明細書において記載されていることに留意されたい。他のソースコンタクト構造１３０などの他の構造が、メモリスタック１２４の第１の部分１５１－１および第２の部分１５１－２に形成されてもよいが、本明細書では記載の簡潔性のために省略されている。
ソースコンタクト１１６は、アルミニウム、タングステン、コバルト、および／または銅などの任意の適切な導電性材料を含み得る。一部の実施形態では、ソースコンタクト１１６はタングステンを含む。誘電体層１１８は、ソースコンタクト１１６を、互いから、および、導体層１２０－１から絶縁する任意の適切な誘電材料を含み得る。例えば、誘電体層１１８はＳｉＯ、ＳｉＮ、および／またはＳｉＯＮを含み得る。一部の実施形態では、誘電体層１１８はＳｉＯを含む。
誘電体層１１８（例えば、ＳｉＯから作られる）の応力は、ソースコンタクト構造１３０に小さい正味の応力を持たせること、および／または、ソースコンタクト１１６に小さい応力を持たせることを確保するために、制御および／または調節され得る。例えば、誘電体層１１８の応力は、例えば、ソースコンタクト構造１３０の全体積に対するソースコンタクト１１６の全体積の割合を制御すること、ＳｉＯの組成（例えば、ＳｉＯ分子における酸素原子の数に対するシリコン原子の数の割合）を制御すること、および／または、ＳｉＯを形成するために形成／堆積の条件を制御することなどによって、制御および／または調節できる。一部の実施形態では、ソースコンタクト構造１３０の全体積に対する複数のソースコンタクト１１６の全体積の割合が、３０％から７０％まで（例えば、３０％、３５％、４０％、４５％、５０％、５５％、６０％、６５％、７０％、これらの値のうちのいずれかによる下限によって境界付けられる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲内）など、約３０％から約７０％までの範囲にある。
図１Ａに戻って参照すると、一部の実施形態では、ソースコンタクト構造１３０は、ソースコンタクト構造１３０の底にソース導体１０６も含む。ソース導体１０６は、複数のソースコンタクト１１６および基板１０２と接触し得る。一部の実施形態では、ソース導体１０６の少なくとも一部分が基板１０２に位置決めされる。ソース導体１０６は、十分に小さい抵抗率を有することができ、チャネル構造１０８の共通ソースとソースコンタクト構造１３０（またはソースコンタクト１１６）との間の電気的結合を容易にすることができる。一部の実施形態では、基板１０２はシリコンを含み、ソース導体１０６はシリサイド層を含む。例えば、ソース導体１０６は、ケイ化タングステン、ケイ化チタニウム、ケイ化ニッケル、ケイ化ナトリウム、ケイ化白金、ケイ化マグネシウム、およびケイ化モリブデンのうちの１つまたは複数を含み得る。ソース導体１０６は自己整合工程によって形成され得る。例えば、１つまたは複数の所望の金属を、基板１０２（例えば、シリコン）と反応し、シリサイドを形成するために、第１の部分１５１－１と第２の部分１５１－２との間に堆積させることができる。ソース導体１０６を形成するための工程は、熱反応および／または焼鈍しが後に続く、基板１０２にわたって所望の金属材料のＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を実施することを含み得る。
メモリ装置１００の形成は図２～図６を参照して説明され得る。図６を参照すると、製作工程の開始において、メモリスタックの下の基板の一部分を露出させるために、スリット開口部がメモリスタックにおいて形成される（作業６０２）。図２は、対応する構造２００の断面図を示している。
図２に示されているように、スリット開口部２１８が、メモリスタック２２４の下の基板２０２の一部分を露出させるためにメモリスタック２２４において形成され得る。一部の実施形態では、メモリスタック２２４は、初期絶縁スタック２２５において階段構造を含む。階段構造は、基板２０２にわたって積み重なる交互配置された複数の導体層２２０－１および絶縁層２２０－２を含み得る。メモリスタック２２４は、遮断層２０８－１と、メモリ層２０８－２と、トンネル層２０８－３と、半導体層２０８－４と、誘電コア２０８－５とを各々が有する複数のチャネル構造２０８を含み得る。メモリスタック２２４は、それぞれのチャネル構造２０８にわたって各々が形成される複数の第２のコンタクト２１４－１を備え得る。基板２０２は、メモリスタック２２４の下のドープ半導体領域２０４と、それぞれのチャネル構造２０８の下に各々ある複数のドープ半導体部分２１０とを備え得る。初期絶縁スタック２２５は、ＳｉＯ、ＳｉＮ、および／またはＳｉＯＮなどの適切な誘電材料を含むことができ、ＣＶＤ、ＰＶＤ、ＬＰＣＶＤ、および／またはＡＬＤなどの任意の適切な堆積工程によって形成できる。一部の実施形態では、初期絶縁スタック２２５は、ＣＶＤによって形成されるＳｉＯを含む。メモリスタック２２４は配列領域２２６－１と階段領域２２６－２とに分割され得る。一部の実施形態では、基板２０２、導体層２２０－１、絶縁層２２０－２、チャネル構造２０８、配列領域１２６－１、階段領域１２６－２、メモリスタック１２４の第１の部分１５１－１および第２の部分１５１－２、ならびに第２のコンタクト２１４－１は、基板１０２、導体層１２０－１、絶縁層１２０－２、チャネル構造１０８、配列領域２２６－１、階段領域２２６－２、メモリスタック１２４の第１の部分２５１－１および第２の部分２５１－２、ならびに第２のコンタクト１１４－１と同じかまたは同様であり得る。これらの要素の詳細な記載は、図１Ａおよび図１Ｂの記載を参照でき、ここでは繰り返さない。
スリット開口部２１８は、メモリスタック２２４の第１の部分２５１－１と第２の部分２５１－２との間に形成され得る。スリット開口部２１８のパターンおよび場所は、後で形成されるソースコンタクト構造（例えば、ソースコンタクト構造１３０）のパターンおよび場所に対応し得る。スリット開口部２１８は、メモリスタック２２４を第１の部分２５１－１と第２の部分２５１－２とに分離するために、メモリスタック２２４を通じて基板２０２へと鉛直に延びつつ横に延び得る。基板２０２（またはドープ半導体領域２０４）の一部分がスリット開口部２１８の底において露出され得る。一部の実施形態では、スリット開口部２１８はメモリスタック２２４のゲート線スリットである。
スリット開口部２１８は、メモリスタック２２４の一部分を露出させるために、メモリスタック２２４にわたるパターン形成エッチングマスクを形成し、基板２０２を露出させてスリット開口部２１８を形成するために、メモリスタック２２４の露出させた部分をエッチングするなど、任意の適切な工程によって形成できる。任意の適切なエッチング工程が採用され得る。一部の実施形態では、乾式エッチング（例えば、誘導結合プラズマ（ＩＣＰ）エッチングおよび／または反応性イオンエッチング（ＲＩＥ））が、スリット開口部２１８を形成するために実施される。
図６に戻って参照すると、スリット開口部の形成の後、ソース導体がスリット開口部の底において基板にわたって形成される（作業６０４）。図３は、対応する構造３００の断面図を示している。
図３に示されているように、ソース導体３０６が、スリット開口部２１８の底において基板２０２にわたって形成され得る。一部の実施形態では、ソース導体３０６は、自己整合シリサイド層を含み、ソース導体１０６と同様または同じである。ソース導体３０６の構造および形成の詳細な記載は、図１Ａの記載を参照でき、ここでは繰り返さない。
図６に戻って参照すると、ソース導体の形成の後、誘電材料を、スリット開口部を満たして初期誘電体層を形成するために堆積させる（作業６０６）。図４は、対応する構造４００の断面図を示している。
図６に示されているように、誘電材料を、スリット開口部２１８を満たして初期誘電体層４１８を形成するために堆積させる。初期誘電体層４１８はソース導体３０６を覆うことができる。初期誘電体層４１８は、絶縁スタック２２５と同じ誘電材料を含み得、または、絶縁スタック２２５と異なる誘電材料を含み得る。一部の実施形態では、初期誘電体層４１８および絶縁スタック２２５は、例えばＳｉＯといった同じ材料を含む。初期誘電体層４１８は、ＣＶＤ、ＰＶＤ、ＬＰＣＶＤ、および／またはＡＬＤなどの任意の適切な堆積工程によって形成され得る。任意選択で、平坦化工程（例えば、化学機械研磨（ＣＭＰ）および／またはリセスエッチング）が、初期誘電体層４１８にわたる過剰な誘電材料を除去するために、誘電材料の堆積の後に実施される。
図６に戻って参照すると、初期誘電体層の形成の後、初期誘電体層を通じた複数のソースコンタクトと、初期絶縁スタックを通じた複数のワード線コンタクトとが形成でき、複数のソースコンタクトはソース導体と接触している（作業６０８）。図５Ａは、対応する構造５００の断面図を示している。
図５Ａに示されているように、初期誘電体層４１８を通じた複数のソースコンタクト５１６が形成でき、初期絶縁スタック２２５を通じた複数のワード線コンタクト５２２が形成できる。誘電体層５１８および絶縁スタック５２５が形成され得る。複数のソースコンタクト５１６はソース導体３０６と接触していてもよい。一部の実施形態では、複数のソースコンタクト５１６および複数のワード線コンタクト５２２は各々、複数のソースコンタクト１１６および複数のワード線コンタクト１２２とそれぞれ同じまたは同様である。複数のワード線コンタクト５２２および複数のソースコンタクト５１６の詳細な記載は、複数のワード線コンタクト１２２および複数のソースコンタクト１１６の記載をそれぞれ参照でき、ここでは繰り返さない。同様に、誘電体層５１８および絶縁スタック５２５の詳細な記載は、誘電体層１１８および絶縁スタック１２５の記載をそれぞれ参照でき、ここでは繰り返さない。
一部の実施形態では、初期誘電体層４１８および初期絶縁スタック２２５は、例えばＳｉＯといった同じ誘電材料を含み、複数のソースコンタクト５１６と複数のワード線コンタクト５２２とは同じ製作工程によって形成されてもよい。一部の実施形態では、パターン形成エッチングマスクは、初期誘電体層４１８の一部分と初期絶縁スタック２２５の一部分とを露出させるためにメモリスタック２２４にわたって形成され得る。ＩＣＰエッチングおよび／またはＲＩＥなどの適切なエッチング工程（例えば、乾式エッチング）が、初期誘電体層４１８および初期絶縁スタック２２５において開口部（例えば、開口部の配列）を形成してソース導体３０６および導体層２２０－１をそれぞれ露出させるために実施され得る。次に、同じ導電性材料を開口部内に堆積させ、複数のソースコンタクト５１６および複数のワード線コンタクト５２２をそれぞれ形成するためにＣＶＤ、ＰＶＤ、スパッタリング、および／またはＡＬＤなどの適切な堆積工程が実施され得る。任意選択で、平坦化工程（例えば、ＣＭＰおよび／またはリセスエッチング）が、メモリスタック２２４にわたる過剰な導電性材料を除去するために実施され得る。
一部の実施形態では、初期誘電体層４１８および初期絶縁スタック２２５は異なる誘電材料を含む。初期誘電体層４１８および初期絶縁スタック２２５のパターン形成は、異なる誘電材料のエッチングがそれらの最適なエッチング結果のために別々に制御できるように、別々に実施され得る。複数のソースコンタクト５１６および複数のワード線コンタクト５２２は、例えば別々の堆積工程によって、異なる導電性材料で満たされてもよい。ソースコンタクト５１６およびワード線コンタクト５２２を形成するための特定の材料および製作工程は、異なる３Ｄメモリ装置および／または製作要件に基づいて決定されるべきであり、本開示の実施形態によって限定されるべきではない。
図５Ｂは、図５Ａに示された構造５００の上面図を示している。一部の実施形態では、複数のソースコンタクト５１６が、メモリスタック２２４の第１の部分５５１－１と第２の部分５５１－２との間の誘電体層５１８において配列で配置される。複数のソースコンタクト５１６はｘ－ｙ平面に沿って横に延び得る。メモリスタック２２４の第１の部分５５１－１および第２の部分５５１－２は、メモリスタック１２４の第１の部分１５１－１および第２の部分１５１－２とそれぞれ同じまたは同様であり得る。メモリスタック２２４の第１の部分５５１－１および第２の部分５５１－２の詳細な記載は、メモリスタック１２４の第１の部分１５１－１および第２の部分１５１－２の記載を参照でき、ここでは繰り返されない。
図６に戻って参照すると、複数のソースコンタクトおよび複数のワード線コンタクトの形成の後、それぞれのコンタクトが各々のチャネル構造および各々のソースコンタクトにわたって形成される（作業６１０）。図１Ａおよび図１Ｂはメモリ装置１００（例えば、工程６００によって形成される最終的な構造）を示している。
図１Ａおよび図１Ｂに戻って参照すると、コンタクト（例えば、第１のコンタクト１１２および第３のコンタクト１１４－２）は、各々のソースコンタクト１１６（例えば、ソースコンタクト５１６と同じまたは同様）および、各々の第２のコンタクト１１４－１（例えば、第２のコンタクト２１４－１と同じまたは同様）にわたってそれぞれ形成され得る。第１のコンタクト１１２および第３のコンタクト１１４－２の詳細な記載は、図１Ａの記載を参照でき、ここでは繰り返さない。
一部の実施形態では、チャネル構造、導体層、およびソースコンタクト構造を形成する順番は変化してもよいことに留意されたい。例えば、ソースコンタクト構造は、例えば、チャネル構造および／または導体層の形成の前に、誘電体スタックにおいて形成されてもよい。また、チャネル構造にわたる第２のコンタクトは、ソースコンタクト構造の形成の後で、第３のコンタクトの形成の前に形成されてもよい。これらの構造を形成するための特定の順番は、製作工程に基づいて決定されるべきであり、本開示の実施形態によって限定されるべきではない。
一部の実施形態では、メモリ装置は、基板にわたって延びる交互配置された複数の導体層および絶縁層を有するメモリスタックと、メモリスタックを通じて基板へと各々が鉛直に延びる複数のチャネル構造と、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造とを備える。ソースコンタクト構造は、複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを備え得る。
一部の実施形態では、複数のソースコンタクトの各々は、アルミニウム、タングステン、コバルト、または銅のうちの少なくとも１つを含む。
一部の実施形態では、複数のソースコンタクトの各々はタングステンを含む。
一部の実施形態では、ソースコンタクト構造は、メモリスタックの第１の部分と第２の部分との間に誘電体層をさらに含み、誘電体層は、複数のソースコンタクトをメモリスタックの第１の部分および第２の部分から絶縁する。
一部の実施形態では、誘電体層は、酸化シリコン、窒化シリコン、または酸窒化シリコンのうちの少なくとも１つを含む。
一部の実施形態では、誘電体層は酸化シリコンを含む。
一部の実施形態では、ソースコンタクト構造は、複数のソースコンタクトおよび基板と接触しているソース導体をさらに含む。
一部の実施形態では、基板はシリコンを含み、ソース導体はシリサイド層を含む。
一部の実施形態では、複数のソースコンタクトは、ソース導体にわたって配列で配置される。
一部の実施形態では、ソースコンタクト構造の全体積に対する複数のソースコンタクトの全体積の割合が約３０％から約７０％までの範囲にある。
一部の実施形態では、２つの隣接するソースコンタクトの中心同士の間の距離が約２５０ｎｍから約１．４μｍまでの範囲にある。
一部の実施形態では、複数のソースコンタクトの各々１つの直径が約８０ｎｍから約１５０ｎｍまでの範囲にある。
一部の実施形態では、複数のソースコンタクトの各々１つの直径が約１２０ｎｍである。
一部の実施形態では、メモリ装置は、複数のチャネル構造およびソース導体の下の基板におけるドープ半導体領域と、ドープ半導体領域における複数のチャネル構造の各々１つの下のドープ半導体部分とをさらに含む。ドープ半導体部分はドープ半導体領域を介してソース導体に電気的に結合され得る。
一部の実施形態では、メモリ装置は、複数のソースコンタクトの各々１つにわたる第１のコンタクトをさらに含む。
一部の実施形態では、メモリ装置は、複数のチャネル構造の各々１つにわたる第２のコンタクトと、第２のコンタクトにわたる第３のコンタクトとをさらに含む。
一部の実施形態では、メモリ装置は、基板にわたって延びる交互配置された複数の導体層および絶縁層を有するメモリスタックと、メモリスタックを通じて基板へと各々が鉛直に延びる複数のチャネル構造と、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造とを備える。ソースコンタクト構造は、誘電体層において、誘電体層によって互いから絶縁される複数のソースコンタクトを備えることができ、複数のソースコンタクトの各々１つは複数のチャネル構造の共通ソースに電気的に結合される。
一部の実施形態では、複数のソースコンタクトの各々は、アルミニウム、タングステン、コバルト、または銅のうちの少なくとも１つを含む。
一部の実施形態では、複数のソースコンタクトの各々はタングステンを含む。
一部の実施形態では、誘電体層は、酸化シリコン、窒化シリコン、または酸窒化シリコンのうちの少なくとも１つを含む。
一部の実施形態では、誘電体層は酸化シリコンを含む。
一部の実施形態では、ソースコンタクト構造は、複数のソースコンタクトおよび基板と接触しているソース導体をさらに含む。
一部の実施形態では、基板はシリコンを含み、ソース導体はシリサイド層を含む。
一部の実施形態では、ソースコンタクト構造の全体積に対する複数のソースコンタクトの全体積の割合が約３０％から約７０％までの範囲にある。
一部の実施形態では、２つの隣接するソースコンタクトの中心同士の間の距離が約２５０ｎｍから約１．４μｍまでの範囲にある。
一部の実施形態では、複数のソースコンタクトの各々１つの直径が約８０ｎｍから約１５０ｎｍまでの範囲にある。
一部の実施形態では、複数のソースコンタクトの各々１つの直径が約１２０ｎｍである。
一部の実施形態では、メモリ装置は、複数のチャネル構造およびソース導体の下の基板におけるドープ半導体領域と、ドープ半導体領域における複数のチャネル構造の各々１つの下のドープ半導体部分とをさらに含む。ドープ半導体部分はドープ半導体領域を介してソース導体に電気的に結合され得る。
一部の実施形態では、メモリ装置は、複数のソースコンタクトの各々１つにわたる第１のコンタクトと、複数のチャネル構造の各々１つにわたる第２のコンタクト、および、第２のコンタクトにわたる第３のコンタクトとをさらに含む。
一部の実施形態では、メモリ装置を形成するための方法は、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造を形成するステップと、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造を形成するステップとを含む。ソースコンタクト構造を形成するステップは、複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを形成するステップを含み得る。
一部の実施形態では、複数のソースコンタクトを形成するステップは、メモリスタックを第１の部分と第２の部分とに分離し、基板をメモリスタックの第１の部分と第２の部分との間で露出させるために、メモリスタックを通じて鉛直に延びつつ横に延びるスリット開口部を形成するステップを含む。複数のソースコンタクトを形成するステップはまた、スリット開口部を初期誘電体層で満たすステップと、メモリスタックの第１の部分と第２の部分との間で初期誘電体層において複数のソースコンタクトを形成するステップとを含み得る。
一部の実施形態では、方法は、メモリスタックの第１の部分と第２の部分との間でスリット開口部の底において、複数のソースコンタクトおよび基板と接触しているソース導体を形成するステップをさらに含む。
一部の実施形態では、ソース導体を形成するステップは、基板にわたる自己整合シリサイド層を形成するステップを含む。
一部の実施形態では、自己整合シリサイド層を形成するステップは、自己整合シリサイド層を形成するために、化学蒸着、物理蒸着、原子層堆積、スパッタリング、熱反応、および焼鈍しのうちの１つまたは複数を実施するステップを含む。
一部の実施形態では、スリット開口部を初期誘電体層で満たすステップは、ソース導体を覆い、スリット開口部を満たすために、絶縁材料を堆積させるステップと、絶縁材料の上面を平坦化するステップとを含む。
一部の実施形態では、絶縁材料を堆積させるステップは、スリット開口部を満たすために酸化シリコンを堆積させるステップを含む。
一部の実施形態では、初期誘電体層において複数のソースコンタクトを形成するステップは、ソース導体にわたりかつソース導体と接触しているソースコンタクトの配列を形成するステップを含む。
一部の実施形態では、ソースコンタクトの配列を形成するステップは、ソース導体を露出させるために初期誘電体層において開口部の配列を形成するステップと、開口部の配列を満たすために導電性材料を堆積させるステップとを含む。
一部の実施形態では、方法は、初期絶縁スタックを、メモリスタックが初期絶縁スタックにあるように基板にわたって形成するステップと、交互配置された複数の導体層および絶縁層をメモリスタックにおいて形成するステップとをさらに含む。交互配置された複数の導体層および絶縁層が基板にわたって延び得る。方法は、複数のソースコンタクトを形成する同じ製作工程によって複数のワード線コンタクトおよび絶縁スタックを形成するステップをさらに含み得る。複数のワード線コンタクトは初期絶縁スタックにおいて鉛直に延び得、複数のワード線コンタクトは複数の導体層と接触している。
一部の実施形態では、複数のワード線コンタクトおよび絶縁スタックを形成するステップは、複数の開口部を初期誘電体層において形成する同じ製作工程によって、初期絶縁スタックにおいて鉛直に延びる複数の他の開口部を形成するステップと、複数の他の開口部を、初期誘電体層における複数の開口部を満たす同じ堆積工程によって満たすステップとを含む。
一部の実施形態では、方法は、複数のソースコンタクトの各々１つにわたる第１のコンタクトを形成するステップをさらに含む。
一部の実施形態では、方法は、複数のチャネル構造の各々１つにわたる第２のコンタクトと、第２のコンタクトにわたる第３のコンタクトとを形成するステップをさらに含む。第２のコンタクトの形成は、ポリシリコン部分を複数のチャネル構造の各々１つにわたって形成するステップを含み得る。第３のコンタクトの形成は、導電性材料を、第１のコンタクトを形成する同じ製作工程によって形成するステップを含み得る。
一部の実施形態では、方法は、ドープ半導体領域を基板に形成するステップをさらに含む。ドープ半導体領域は複数のチャネル構造および複数のソースコンタクトの下にあり得る。方法は、複数のチャネル構造が複数のソースコンタクトに電気的に連結されるように、ドープ半導体領域における複数のチャネル構造の各々１つの底にドープ半導体部分を形成するステップも含む。
一部の実施形態では、メモリ装置を形成するための方法は、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造を形成するステップと、メモリスタックを第１の部分と第２の部分とに分離するために、メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造を形成するステップとを含む。ソースコンタクト構造の形成は、複数のソースコンタクトをソース導体にわたって形成するステップを含み得る。複数のソースコンタクトの各々１つは複数のチャネル構造の共通ソースに電気的に結合され得る。
一部の実施形態では、複数のソースコンタクトのソース導体にわたる形成は、メモリスタックを第１の部分と第２の部分とに分離し、基板をメモリスタックの第１の部分と第２の部分との間で露出させるために、メモリスタックを通じて鉛直に延びつつ横に延びるスリット開口部を形成するステップと、ソース導体をスリット開口部の底において形成するステップとを含む。ソースコンタクトは、基板に少なくとも部分的にあり、複数のチャネル構造に電気的に結合され得る。形成はまた、スリット開口部を初期誘電体層でソース導体にわたって満たすステップと、メモリスタックの第１の部分と第２の部分との間で、ソース導体と接触している初期誘電体層において、複数のソースコンタクトを形成するステップとを含む。
一部の実施形態では、ソース導体を形成するステップは、基板にわたる自己整合シリサイド層を形成するステップを含む。
一部の実施形態では、スリット開口部の底において自己整合シリサイド層を形成するステップは、自己整合シリサイド層を形成するために、化学蒸着、物理蒸着、スパッタリング、熱反応、および焼鈍しのうちの１つまたは複数を実施するステップを含む。
一部の実施形態では、スリット開口部を初期誘電体層で満たすステップは、ソース導体を覆い、スリット開口部を満たすために、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの少なくとも１つを堆積させるステップと、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの少なくとも１つの上面を平坦化するステップとを含む。
一部の実施形態では、初期誘電体層において複数のソースコンタクトを形成するステップは、ソース導体にわたりかつソース導体と接触しているソースコンタクトの配列を形成するステップを含む。
一部の実施形態では、ソースコンタクトの配列を形成するステップは、ソース導体を露出させるために初期誘電体層において開口部の配列を形成するステップと、開口部の配列を満たすために導電性材料を堆積させるステップとを含む。
一部の実施形態では、方法は、初期絶縁スタックを、メモリスタックが絶縁スタックにあるように基板にわたって形成するステップと、交互配置された複数の導体層および絶縁層をメモリスタックにおいて形成するステップとをさらに含む。交互配置された複数の導体層および絶縁層が基板にわたって延び得る。方法は、複数のソースコンタクトを形成する同じ製作工程によって複数のワード線コンタクトおよび絶縁スタックを形成するステップも含む。複数のワード線コンタクトは初期絶縁スタックにおいて鉛直に延び得、複数のワード線コンタクトは複数の導体層と接触し得る。
一部の実施形態では、複数のワード線コンタクトおよび絶縁スタックを形成するステップは、複数の開口部を初期誘電体層において形成する同じ製作工程によって、初期絶縁スタックにおいて鉛直に延びる複数の他の開口部を形成するステップと、複数の他の開口部を、初期誘電体層における複数の開口部を満たす同じ堆積工程によって満たすステップとを含む。
一部の実施形態では、方法は、複数のソースコンタクトの各々１つにわたる第１のコンタクトを形成するステップをさらに含む。
一部の実施形態では、方法は、複数のチャネル構造の各々１つにわたる第２のコンタクトと、第２のコンタクトにわたる第３のコンタクトとを形成するステップをさらに含む。第２のコンタクトの形成は、ポリシリコン部分を複数のチャネル構造の各々１つにわたって形成するステップを含み得る。第３のコンタクトの形成は、導電性材料を、第１のコンタクトを形成する同じ製作工程によって形成するステップを含む。
一部の実施形態では、方法は、ドープ半導体領域を基板に形成するステップであって、ドープ半導体領域は複数のチャネル構造および複数のソースコンタクトの下にある、ステップと、複数のチャネル構造が複数のソースコンタクトに電気的に連結されるように、ドープ半導体領域における複数のチャネル構造の各々１つの底にドープ半導体部分を形成するステップとをさらに含む。
特定の実施形態の前述の記載は、本開示の大まかな性質を明らかにするようになっているため、他者が、当業者の知識を適用することによって、本開示の大まかな概念から逸脱することなく、必要以上の実験をすることなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合させることができる。そのため、このような適合および変更は、本明細書において提示された教示および案内に基づいて、開示されている実施形態の等価の意味および範囲内にあるように意図されている。本明細書の専門用語または表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および専門用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約の節は、本発明者によって考えられているような本開示の１つまたは複数の例示の実施形態を述べることができるが、本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの方法で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれかによって限定されるべきでなく、以下の特許請求の範囲およびその等価に従ってのみ定められるべきである。
１００ ３Ｄメモリ装置
１０２ 基板
１０４ ドープ半導体領域
１０８ チャネル構造
１０８－１ 遮断層
１０８－２ メモリ層
１０８－３ トンネル層
１０８－４ 半導体層
１０８－５ 誘電コア
１１０ ドープ半導体部分
１１２ 第１のコンタクト
１１４－１ 第２のコンタクト
１１４－２ 第３のコンタクト
１１６ ソースコンタクト
１１８ 誘電体層
１２０－１ 導体層
１２０－２ 絶縁層
１２４ メモリスタック
１２５ 絶縁スタック
１２６－１ 配列領域
１２６－２ 階段領域
１３０ ソースコンタクト構造
１５１－１ 第１の部分
１５１－２ 第２の部分
２００ 構造
２０２ 基板
２０４ ドープ半導体領域
２０８ チャネル構造
２０８－１ 遮断層
２０８－２ メモリ層
２０８－３ トンネル層
２０８－４ 半導体層
２０８－５ 誘電コア
２１０ ドープ半導体部分
２１４－１ 第２のコンタクト
２１８ スリット開口部
２２０－１ 導体層
２２０－２ 絶縁層
２２４ メモリスタック
２２５ 初期絶縁スタック
２２６－１ 配列領域
２２６－２ 階段領域
３００ 構造
３０６ ソース導体
４００ 構造
４１８ 初期誘電体層
５００ 構造
５１６ ソースコンタクト
５１８ 誘電体層
５２２ ワード線コンタクト
５２５ 絶縁スタック
５５１－１ 第１の部分
５５１－２ 第２の部分

Claims (55)

  1. 基板にわたって延びる交互配置された複数の導体層および絶縁層を備えるメモリスタックと、
    前記メモリスタックを通じて前記基板へと各々が鉛直に延びる複数のチャネル構造と、
    前記メモリスタックを第１の部分と第２の部分とに分離するために、前記メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造であって、前記複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを備える、ソースコンタクト構造と
    を備える、メモリ装置。
  2. 前記複数のソースコンタクトの各々は、アルミニウム、タングステン、コバルト、または銅のうちの少なくとも１つを含む、請求項１に記載のメモリ装置。
  3. 前記複数のソースコンタクトの各々はタングステンを含む、請求項２に記載のメモリ装置。
  4. 前記ソースコンタクト構造は、前記メモリスタックの前記第１の部分と前記第２の部分との間に誘電体層をさらに備え、前記誘電体層は、前記複数のソースコンタクトを前記メモリスタックの前記第１の部分および前記第２の部分から絶縁する、請求項１から３のいずれか一項に記載のメモリ装置。
  5. 前記誘電体層は、酸化シリコン、窒化シリコン、または酸窒化シリコンのうちの少なくとも１つを含む、請求項４に記載のメモリ装置。
  6. 前記誘電体層は酸化シリコンを含む、請求項４または５に記載のメモリ装置。
  7. 前記ソースコンタクト構造は、前記複数のソースコンタクトおよび前記基板と接触しているソース導体をさらに備える、請求項１から６のいずれか一項に記載のメモリ装置。
  8. 前記基板はシリコンを含み、前記ソース導体はシリサイド層を備える、請求項７に記載のメモリ装置。
  9. 前記複数のソースコンタクトは、前記ソース導体にわたって配列で配置される、請求項１から８のいずれか一項に記載のメモリ装置。
  10. 前記ソースコンタクト構造の全体積に対する前記複数のソースコンタクトの全体積の割合が約３０％から約７０％までの範囲にある、請求項４から６のいずれか一項に記載のメモリ装置。
  11. ２つの隣接するソースコンタクトの中心同士の間の距離が約２５０ｎｍから約１．４μｍまでの範囲にある、請求項１から１０のいずれか一項に記載のメモリ装置。
  12. 前記複数のソースコンタクトの各々１つの直径が約８０ｎｍから約１５０ｎｍまでの範囲にある、請求項１から１１のいずれか一項に記載のメモリ装置。
  13. 前記複数のソースコンタクトの各々１つの前記直径が約１２０ｎｍである、請求項１２に記載のメモリ装置。
  14. 前記複数のチャネル構造および前記ソース導体の下の前記基板におけるドープ半導体領域と、前記ドープ半導体領域における前記複数のチャネル構造の各々１つの下のドープ半導体部分とをさらに備え、前記ドープ半導体部分は前記ドープ半導体領域を介して前記ソース導体に電気的に結合される、請求項７から１３のいずれか一項に記載のメモリ装置。
  15. 前記複数のソースコンタクトの各々１つにわたる第１のコンタクトをさらに備える、請求項１から１４のいずれか一項に記載のメモリ装置。
  16. 前記複数のチャネル構造の各々１つにわたる第２のコンタクトと、前記第２のコンタクトにわたる第３のコンタクトとをさらに備える、請求項１から１５のいずれか一項に記載のメモリ装置。
  17. 基板にわたって延びる交互配置された複数の導体層および絶縁層を備えるメモリスタックと、
    前記メモリスタックを通じて前記基板へと各々が鉛直に延びる複数のチャネル構造と、
    前記メモリスタックを第１の部分と第２の部分とに分離するために、前記メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造であって、
    前記ソースコンタクト構造は、誘電体層において、前記誘電体層によって互いから絶縁される複数のソースコンタクトを備え、
    前記複数のソースコンタクトの各々１つは前記複数のチャネル構造の共通ソースに電気的に結合される、
    ソースコンタクト構造と
    を備える、メモリ装置。
  18. 前記複数のソースコンタクトの各々は、アルミニウム、タングステン、コバルト、または銅のうちの少なくとも１つを含む、請求項１７に記載のメモリ装置。
  19. 前記複数のソースコンタクトの各々はタングステンを含む、請求項１８に記載のメモリ装置。
  20. 前記誘電体層は、酸化シリコン、窒化シリコン、または酸窒化シリコンのうちの少なくとも１つを含む、請求項１７から１９のいずれか一項に記載のメモリ装置。
  21. 前記誘電体層は酸化シリコンを含む、請求項２０に記載のメモリ装置。
  22. 前記ソースコンタクト構造は、前記複数のソースコンタクトおよび前記基板と接触しているソース導体をさらに備える、請求項１７から２１のいずれか一項に記載のメモリ装置。
  23. 前記基板はシリコンを含み、前記ソース導体はシリサイド層を備える、請求項１７から２２のいずれか一項に記載のメモリ装置。
  24. 前記ソースコンタクト構造の全体積に対する前記複数のソースコンタクトの全体積の割合が約３０％から約７０％までの範囲にある、請求項１７から２３のいずれか一項に記載のメモリ装置。
  25. ２つの隣接するソースコンタクトの中心同士の間の距離が約２５０ｎｍから約１．４μｍまでの範囲にある、請求項１７から２４のいずれか一項に記載のメモリ装置。
  26. 前記複数のソースコンタクトの各々１つの直径が約８０ｎｍから約１５０ｎｍまでの範囲にある、請求項１７から２５のいずれか一項に記載のメモリ装置。
  27. 前記複数のソースコンタクトの各々１つの前記直径が約１２０ｎｍである、請求項２６に記載のメモリ装置。
  28. 前記複数のチャネル構造および前記ソース導体の下の前記基板におけるドープ半導体領域と、前記ドープ半導体領域における前記複数のチャネル構造の各々１つの下のドープ半導体部分とをさらに備え、前記ドープ半導体部分は前記ドープ半導体領域を介して前記ソース導体に電気的に結合される、請求項２２から２７のいずれか一項に記載のメモリ装置。
  29. 前記複数のソースコンタクトの各々１つにわたる第１のコンタクトと、
    前記複数のチャネル構造の各々１つにわたる第２のコンタクト、および、前記第２のコンタクトにわたる第３のコンタクトと
    をさらに備える、請求項１７から２８のいずれか一項に記載のメモリ装置。
  30. メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造を形成するステップと、
    前記メモリスタックを第１の部分と第２の部分とに分離するために、前記メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造を形成するステップであって、前記複数のチャネル構造の共通ソースに各々が電気的に結合される複数のソースコンタクトを形成するステップを含む、ステップと
    を含む、メモリ装置を形成するための方法。
  31. 前記複数のソースコンタクトを形成するステップは、
    前記メモリスタックを前記第１の部分と前記第２の部分とに分離し、前記基板を前記メモリスタックの前記第１の部分と前記第２の部分との間で露出させるために、前記メモリスタックを通じて鉛直に延びつつ横に延びるスリット開口部を形成するステップと、
    前記スリット開口部を初期誘電体層で満たすステップと、
    前記メモリスタックの前記第１の部分と前記第２の部分との間で前記初期誘電体層において前記複数のソースコンタクトを形成するステップと
    を含む、請求項３０に記載の方法。
  32. 前記メモリスタックの前記第１の部分と前記第２の部分との間で前記スリット開口部の底において、前記複数のソースコンタクトおよび前記基板と接触しているソース導体を形成するステップをさらに含む、請求項３１に記載の方法。
  33. 前記ソース導体を形成するステップは、前記基板にわたる自己整合シリサイド層を形成するステップを含む、請求項３２に記載の方法。
  34. 前記自己整合シリサイド層を形成するステップは、前記自己整合シリサイド層を形成するために、化学蒸着、物理蒸着、原子層堆積、スパッタリング、熱反応、および焼鈍しのうちの１つまたは複数を実施するステップを含む、請求項３３に記載の方法。
  35. 前記スリット開口部を前記初期誘電体層で満たすステップは、
    前記ソース導体を覆い、前記スリット開口部を満たすために、絶縁材料を堆積させるステップと、
    前記絶縁材料の上面を平坦化するステップと
    を含む、請求項３４に記載の方法。
  36. 前記絶縁材料を堆積させるステップは、前記スリット開口部を満たすために酸化シリコンを堆積させるステップを含む、請求項３５に記載の方法。
  37. 前記初期誘電体層において前記複数のソースコンタクトを形成するステップは、前記ソース導体にわたりかつ前記ソース導体と接触しているソースコンタクトの配列を形成するステップを含む、請求項３２から３６のいずれか一項に記載の方法。
  38. 前記ソースコンタクトの配列を形成するステップは、
    前記ソース導体を露出させるために前記初期誘電体層において開口部の配列を形成するステップと、
    開口部の前記配列を満たすために導電性材料を堆積させるステップと
    を含む、請求項３７に記載の方法。
  39. 初期絶縁スタックを、前記メモリスタックが前記初期絶縁スタックにあるように前記基板にわたって形成するステップと、
    交互配置された複数の導体層および絶縁層を前記メモリスタックにおいて形成するステップであって、前記交互配置された複数の導体層および絶縁層が前記基板にわたって延びる、ステップと、
    前記複数のソースコンタクトを形成する同じ製作工程によって複数のワード線コンタクトおよび絶縁スタックを形成するステップであって、前記複数のワード線コンタクトは前記初期絶縁スタックにおいて鉛直に延び、前記複数のワード線コンタクトは前記複数の導体層と接触している、ステップと
    をさらに含む、請求項３８に記載の方法。
  40. 前記複数のワード線コンタクトおよび前記絶縁スタックを形成するステップは、
    前記複数の開口部を前記初期誘電体層において形成する同じ製作工程によって、前記初期絶縁スタックにおいて鉛直に延びる複数の他の開口部を形成するステップと、
    前記複数の他の開口部を、前記初期誘電体層における前記複数の開口部を満たす同じ堆積工程によって満たすステップと
    を含む、請求項３９に記載の方法。
  41. 前記複数のソースコンタクトの各々１つにわたる第１のコンタクトを形成するステップをさらに含む、請求項３１から４０のいずれか一項に記載の方法。
  42. 前記複数のチャネル構造の各々１つにわたる第２のコンタクトと、前記第２のコンタクトにわたる第３のコンタクトとを形成するステップをさらに含み、
    前記第２のコンタクトの形成は、ポリシリコン部分を前記複数のチャネル構造の各々１つにわたって形成するステップを含み、
    前記第３のコンタクトの形成は、導電性材料を、前記第１のコンタクトを形成する同じ製作工程によって形成するステップを含む、
    請求項４１に記載の方法。
  43. ドープ半導体領域を前記基板に形成するステップであって、前記ドープ半導体領域は前記複数のチャネル構造および前記複数のソースコンタクトの下にある、ステップと、
    前記複数のチャネル構造が前記複数のソースコンタクトに電気的に連結されるように、前記ドープ半導体領域における前記複数のチャネル構造の各々１つの底にドープ半導体部分を形成するステップと
    をさらに含む、請求項３１から４２のいずれか一項に記載の方法。
  44. メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造を形成するステップと、
    前記メモリスタックを第１の部分と第２の部分とに分離するために、前記メモリスタックを通じて鉛直に延びつつ横に延びるソースコンタクト構造を形成するステップであって、前記ソースコンタクト構造を形成するステップは、複数のソースコンタクトをソース導体にわたって形成するステップを含み、前記複数のソースコンタクトの各々１つは、前記複数のチャネル構造の共通ソースに電気的に結合される、ステップと
    を含む、メモリ装置を形成するための方法。
  45. 前記複数のソースコンタクトを前記ソース導体にわたって形成するステップは、
    前記メモリスタックを前記第１の部分と前記第２の部分とに分離し、前記基板を前記メモリスタックの前記第１の部分と前記第２の部分との間で露出させるために、前記メモリスタックを通じて鉛直に延びつつ横に延びるスリット開口部を形成するステップと、
    前記ソース導体を前記スリット開口部の底において形成するステップであって、前記ソースコンタクトは、前記基板に少なくとも部分的にあり、前記複数のチャネル構造に電気的に結合される、ステップと、
    前記スリット開口部を初期誘電体層で前記ソース導体にわたって満たすステップと、
    前記メモリスタックの前記第１の部分と前記第２の部分との間で、前記ソース導体と接触している前記初期誘電体層において、前記複数のソースコンタクトを形成するステップと
    を含む、請求項４４に記載の方法。
  46. 前記ソース導体を形成するステップは、前記基板にわたる自己整合シリサイド層を形成するステップを含む、請求項４５に記載の方法。
  47. 前記スリット開口部の前記底において前記自己整合シリサイド層を形成するステップは、前記自己整合シリサイド層を形成するために、化学蒸着、物理蒸着、スパッタリング、熱反応、および焼鈍しのうちの１つまたは複数を実施するステップを含む、請求項４６に記載の方法。
  48. 前記スリット開口部を前記初期誘電体層で満たすステップは、
    前記ソース導体を覆い、前記スリット開口部を満たすために、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの少なくとも１つを堆積させるステップと、
    酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの前記少なくとも１つの上面を平坦化するステップと
    を含む、請求項４４から４７のいずれか一項に記載の方法。
  49. 前記初期誘電体層において前記複数のソースコンタクトを形成するステップは、前記ソース導体にわたりかつ前記ソース導体と接触しているソースコンタクトの配列を形成するステップを含む、請求項４４から４８のいずれか一項に記載の方法。
  50. 前記ソースコンタクトの配列を形成するステップは、
    前記ソース導体を露出させるために前記初期誘電体層において開口部の配列を形成するステップと、
    開口部の前記配列を満たすために導電性材料を堆積させるステップと
    を含む、請求項４９に記載の方法。
  51. 初期絶縁スタックを、前記メモリスタックが前記初期絶縁スタックにあるように前記基板にわたって形成するステップと、
    交互配置された複数の導体層および絶縁層を前記メモリスタックにおいて形成するステップであって、前記交互配置された複数の導体層および絶縁層が前記基板にわたって延びる、ステップと、
    前記複数のソースコンタクトを形成する同じ製作工程によって複数のワード線コンタクトおよび絶縁スタックを形成するステップであって、前記複数のワード線コンタクトは前記初期絶縁スタックにおいて鉛直に延び、前記複数のワード線コンタクトは前記複数の導体層と接触している、ステップと
    をさらに含む、請求項５０に記載の方法。
  52. 前記複数のワード線コンタクトおよび前記絶縁スタックを形成するステップは、
    前記複数の開口部を前記初期誘電体層において形成する同じ製作工程によって、前記初期絶縁スタックにおいて鉛直に延びる複数の他の開口部を形成するステップと、
    前記複数の他の開口部を、前記初期誘電体層における前記複数の開口部を満たす同じ堆積工程によって満たすステップと
    を含む、請求項５１に記載の方法。
  53. 前記複数のソースコンタクトの各々１つにわたる第１のコンタクトを形成するステップをさらに含む、請求項４４から５２のいずれか一項に記載の方法。
  54. 前記複数のチャネル構造の各々１つにわたる第２のコンタクトと、前記第２のコンタクトにわたる第３のコンタクトとを形成するステップをさらに含み、
    前記第２のコンタクトの形成は、ポリシリコン部分を前記複数のチャネル構造の各々１つにわたって形成するステップを含み、
    前記第３のコンタクトの形成は、導電性材料を、前記第１のコンタクトを形成する同じ製作工程によって形成するステップを含む、
    請求項５３に記載の方法。
  55. ドープ半導体領域を前記基板に形成するステップであって、前記ドープ半導体領域は前記複数のチャネル構造および前記複数のソースコンタクトの下にある、ステップと、
    前記複数のチャネル構造が前記複数のソースコンタクトに電気的に連結されるように、前記ドープ半導体領域における前記複数のチャネル構造の各々１つの底にドープ半導体部分を形成するステップと
    をさらに含む、請求項４４から５４のいずれか一項に記載の方法。
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