KR20150101373A - 반도체 디바이스 및 이의 제조 방법 - Google Patents

반도체 디바이스 및 이의 제조 방법 Download PDF

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KR20150101373A
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KR
South Korea
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layer
substrate
gate structure
etch stop
semiconductor device
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KR1020140161118A
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Inventor
청 유 치앙
쿠앙 신 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 반도체 디바이스를 제조하는 방법이 제공된다. 반도체 디바이스는 기판, 기판 위의 게이트 구조물, 기판에서 한 쌍의 스페이서들에 인접한 소스/드레인 영역, 게이트 구조물 옆에 있고 기판 위에 놓여 있는 에칭 정지층, 소스/드레인 영역으로 연장되고 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그, 기판 위에 놓여 있는 에칭 정지층 위에 있고 콘택 플러그 없이 게이트 구조물 옆의 에칭 정지층을 커버하는 보호층, 및 보호층 위의 층간 유전체층을 포함한다. 콘택 플러그는 게이트 구조물에 대해 어떠한 콘택 대 게이트 단락 문제도 없다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 산업은 급속한 성장을 이루었다. 집적 회로(integrated circuit; IC)의 제조는 웨이퍼의 개개의 IC들의 소형화와 함께 IC들의 수의 증가에 초점을 맞추고 있다. IC 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)와 같은 다양한 마이크로 전자 컴포넌트들을 포함한다. 게다가, MOSFET는 게이트 전극, 게이트 유전체층, 스페이서, 및 소스 영역과 드레인 영역의 확산 영역과 같은 여러 컴포넌트들을 포함한다. 통상적으로, 층간 유전체(interlayer dielectric; ILD) 층이 MOSFET를 커버하도록 퇴적되고, 소스/드레인 영역을 접속하는 ILD 층들에 콘택 플러그를 형성함으로써 전기적 접속이 뒤따른다. IC 디바이스들의 크기 축소로, MOSFET들 간의 거리 및 게이트 길이 양자 모두는 감소하고, 이는 IC 디바이스의 제조에서 콘택 단락과 같은 다양한 문제들을 야기시킬 수 있다.
본 발명의 목적은 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공하는 것이다.
본 발명개시의 다양한 실시예들에서, 반도체 디바이스는 기판, 기판 위의 게이트 구조물로서, 게이트 구조물은 기판 위의 게이트 유전체층; 게이트 유전체층 위의 게이트 전극; 게이트 전극 위의 분리층; 및 게이트 전극의 두 개의 측면들 옆의 한 쌍의 스페이서들을 포함하는 것인 게이트 구조물; 기판에서 한 쌍의 스페이서들에 인접한 소스/드레인 영역; 한 쌍의 스페이서들 옆에 있고 기판 위에 놓여 있는 에칭 정지층; 소스/드레인 영역으로 연장되고 스페이서를 통해 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그; 기판 위에 놓여 있는 에칭 정지층 위에 있고 콘택 플러그 없이 스페이서 옆의 에칭 정지층을 커버하는 보호층; 및 보호층 위의 층간 유전체층을 포함한다.
본 발명개시의 다양한 실시예들에서, 반도체 디바이스는 기판; 기판 위의 게이트 구조물로서, 게이트 구조물은 기판 위의 게이트 유전체층; 게이트 유전체층 위의 게이트 전극; 게이트 전극 위의 분리층; 및 게이트 전극의 두 개의 측면들 옆의 한 쌍의 스페이서들을 포함하는 것인, 게이트 구조물; 기판에서 한 쌍의 스페이서들에 인접한 소스/드레인 영역; 한 쌍의 스페이서들 옆에 있고 기판 위에 놓여 있는 에칭 정지층; 소스/드레인 영역으로 연장되고 스페이서를 통해 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그; 기판 위에 놓여 있는 에칭 정지층 위의 보호층; 및 보호층 위의 층간 유전체층을 포함한다.
본 발명개시의 다양한 실시예들에서, 반도체 디바이스를 제조하는 방법은 다음 동작들을 포함한다. 더미 게이트 전극을 갖는 게이트 구조물 및 더미 게이트 구조물에 인접한 소스/드레인 영역이 기판 위에 형성된다. 에칭 정지층이 기판 위에 퇴적된다. 보호층이 에칭 정지층 위에 퇴적된다. 층간 유전체층이 에칭 정지층 위에 퇴적된다. 층간 유전체층은 연마 및 어닐링된다. 금속 게이트 구조물이 더미 게이트 구조물의 일부를 교체함으로써 형성된다. 분리층이 금속 게이트 구조물 위에 퇴적된다. 콘택 개구부가 층간 유전체층을 관통하여 소스/드레인 영역 및 분리층까지 형성된다. 또한, 콘택 플러그가 콘택 개구부에 형성된다.
본 발명에 따르면, 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스의 횡단면도이다.
도 2a 내지 도 2i는 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스를 제조하는 다양한 단계들에서의 횡단면도이다.
도 3은 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스의 횡단면도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
본 명세서에서 이용되는 바와 같이, 용어 "구성하는", "포함하는", "구비하는", "함유하는", "수반하는" 등은 제약을 두지 않는 것, 즉, 비제한적인 것을 의미하는 것으로 이해될 것이다.
본 명세서에서 이용되는 단수 형태 "a", "an" 및 "the"는 문맥이 명백히 달리 지시하지 않는 한, 복수의 지시 대상을 포함한다. 그러므로, 예를 들어, 유전체층에 대한 참조는, 문맥이 명백히 달리 지시하지 않는 한, 2개 이상의 이러한 유전체층들을 갖는 실시예들을 포함한다. 본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 함께 기술된 특정한 피처, 구조물, 또는 특성이 본 발명개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 그러므로, 본 명세서 전반에 걸쳐 다양한 장소에서 "일 실시예에서" 또는 "실시예에서" 구절의 출현은 반드시 모두 동일한 실시예를 나타낼 필요는 없다. 게다가, 특정한 피처, 구조물, 또는 특성은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 다음 도면들은 실척도로 도시된 것이 아니고, 이러한 도면들은 예시를 위한 것임을 이해해야 한다.
반도체 디바이스 피치가 감소함에 따라, 콘택 플러그의 구조물도 또한 조정할 필요가 있다. 본 발명개시의 다양한 실시예들에 따라, 콘택 플러그를 설계하는 방법은 콘택 플러그와 다른 게이트 구조물 사이의 공간을 절약하기 위해서 게이트 구조물 바로 옆에 콘택 플러그를 형성하는 것이다. 본 발명개시의 다양한 실시에들에 따라, 콘택 플러그를 설계하는 다른 방법은 콘택 플러그의 일부를 연장하는 것으로, 이는 게이트 구조물 위에 있어 다른 콘택들이 콘택 플러그와 용이하게 정렬되도록 한다. 이러한 부분-연장 콘택 플러그의 형성 시에, 콘택 대 게이트 단락 문제를 방지하기 위해 분리층이 게이트 구조물 위에 퇴적된다. 그러나, 본 발명개시의 다양한 실시예들에 따라, 콘택 플러그 구조물을 위해 앞서 언급한 2가지 방법들을 조합하는 경우, 다른 문제의 콘택 대 게이트 단락이 생긴다. 게이트 구조물 바로 옆에 있는 콘택 플러그에 대한 개구부의 형성은, 소스/드레인 영역의 일부 및 분리층의 일부를 노출시키는 것을 포함하고, 분리층은 에칭 공정 동안에 오버 에칭되어 콘택 대 게이트 단락을 일으킬 수 있다. 그러므로, 반도체 디바이스를 형성하는 메커니즘이 제공된다.
도 1을 참조하면, 도 1은 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스의 횡단면도이다. 반도체 디바이스(100)는 기판(110), 기판(110) 위의 게이트 구조물(120), 기판(110)에서 게이트 구조물(120)에 인접한 소스/드레인 영역(130), 게이트 구조물(120) 옆에 있고 기판(110) 위에 놓인 에칭 정지층(140), 소스/드레인 영역(130)으로 연장되고 게이트 구조물(120)을 부분적으로 오버랩하는 콘택 플러그(170), 기판 위에 놓여 있는 에칭 정지층(140) 위에 있고 콘택 플러그(170) 없는 게이트 구조물(120) 옆의 에칭 정지층(140)을 커버하는 보호층(150), 및 보호층(150) 위의 층간 유전체층(160)을 포함한다. 게이트 구조물(120)은 기판(110) 위의 게이트 유전체층(122), 게이트 유전체층(122) 위의 게이트 전극(124), 게이트 전극(124) 위의 분리층(126), 및 게이트 전극(124)의 두 개의 측면들 옆의 한 쌍의 스페이서들(128)을 포함한다.
본 발명개시의 다양한 실시예들에서, 기판(110)은 실리콘을 포함할 수 있다. 소스/드레인 영역(130)은, 붕소, 인, 또는 비소로 도핑될 수 있다. 게이트 유전체층(122)은 실리콘 산화물을 포함할 수 있고, 게이트 전극(124)은 폴리실리콘을 포함할 수 있다. 본 발명개시의 다양한 실시예들에서, 게이트 유전체층(122)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, 또는 HfZrO와 같은 하이-k(high-k) 유전체 물질을 포함할 수 있고, 게이트 전극(124)은 알루미늄, 구리, 텅스텐, 또는 금속 합금과 같은 금속을 포함할 수 있다. 분리층(126)은 실리콘 질화물(SiN)을 포함할 수 있다. 분리층(126)의 두께는 대략 5 nm 내지 대략 50 nm의 범위에 있다. 스페이서들(128)은 실리콘 질화물을 포함할 수 있다. 에칭 정지층(140)은 실리콘 질화물(Si3N4)을 포함할 수 있다. 에칭 정지층(140)의 두께는 대략 1 nm 내지 15 nm 범위에 있다. 보호층(150)은 대략 1.4 내지 대략 2의 범위에 있는 굴절률을 갖는 실리콘 산화질화물(SiON)과 같은 산화물을 포함할 수 있다. 그리고, 보호층(150)의 두께는 대략 1 nm 내지 5 nm의 범위에 있다. 층간 유전체층(160)은 대략 2.5 내지 대략 4의 범위에 있는 굴절률을 갖는 유동성 산화물과 같은 물질을 포함할 수 있다. 그리고, 콘택 플러그(170)는 텅스텐을 포함할 수 있다.
본 발명개시의 다양한 실시예들에 따라, 보호층(150)은 기판을 보호하는데 이용된다. 에칭 정지층(140)의 두께가 분리층(126)의 두께에 가까운 경우, 분리층(126)은 소스/드레인 영역(130)과 접속하는 콘택 플러그(170)를 형성하기 위해 에칭 정지층(140)을 뚫고 나아가기 위한 에칭 동작 동안에 관통될 수 있다. 그러므로, 일부 실시예들에 따라, 반도체 디바이스(100)는 에칭 정지층(140)과 분리층(126) 간의 낮은 에칭 선택성으로 인해 게이트 단락 문제에 접할 수 있다. 앞서 언급한 문제를 해결하기 위한 방법은 에칭 정지층(140)의 두께를 감소시키는 것이다. 그러나, 에칭 정지층(140)의 두께가 감소하는 경우, 층간 유전체층(160)을 어닐링하는 동작에서 산소가 에칭 정지층(140)을 관통하여 소스/드레인 영역(130)에 도달할 수 있고, 이는 높은 콘택 저항을 야기하고 심지어 기판의 산화를 유도한 수 있다. 고품질 산화물을 포함하는 보호층(150)이 산소 관통 문제를 방지할 수 있고, 이러한 산화물은 에칭 정지층(140) 위에 퇴적된, 실리콘 산화질화물(SiON)과 같은, 대락 1.4 내지 대략 2에 이르는 굴절률을 갖는다. 또한, 보호층(150)은 에칭 정지층(140) 및 분리층(126)에 높은 에칭 선택성을 가지므로, 분리층(126)은 보호층(150)을 뚫고 나아갈 때 에칭되지 않을 수 있다. 그러므로, 에칭 정지층(140)의 두께는 소스/드레인 영역(130)과 접속하는 콘택 플러그(170)를 형성하기 위해 에칭 정지층(140)을 뚫고 나아가기 위한 에칭 동작 동안에 분리층(126)이 관통되는 것을 피하기 위해 감소될 수 있다.
도 2a 내지 도 2i를 참조하면, 도 2a 내지 도 2i는 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스를 제조하는 다양한 단계들에서의 횡단면도이다. 도 2a를 참조하면, 게이트 구조물(216)이 더미 게이트 전극(212)을 포함하고, 한 쌍의 스페이서들(214)이 기판(200) 위에 형성된다. 소스/드레인 영역(210)이 기판(200)에서 게이트 구조물(216)에 인접해 있다. 기판(200)은 실리콘, 게르마늄, 탄소와 같은 반도체 물질, III-V족 물질 또는 II-VI족 물질과 같은 다른 반도체 물질, 또는 이들의 조합을 포함한다. 실시예들에서, 기판(200)은 결정질 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 게다가, 기판(200)은 변형되는 에피택셜층(epi 층) 및/또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물을 포함할 수 있다. 본 발명개시의 다양한 실시예들에 따라, 기판(200)은 설계 요건에 따라서, p웰 및 n웰과 같은 다양한 도핑 구성을 포함하는 활성 영역들을 포함할 수 있다. 소스/드레인 영역(210)은 p형 도펀트 또는 n형 도펀트로 도핑될 수 있다. 예를 들어, 소스/드레인 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다.
게이트 전극(212)은 폴리실리콘을 포함할 수 있고, 스페이서들(214)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 다른 적합한 물질, 및/또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 스페이서들(214)은 다층 구조물을 포함할 수 있다. 게이트 구조물(216)은 임의의 적합한 공정에 의해 형성될 수 있다. 예를 들어, 게이트 구조물(216)은 퇴적, 포토리소그래피 패턴화, 및 에칭 공정 및/또는 이들의 조합에 의해 형성될 수 있다. 퇴적 공정은, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 유기 금속 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 에피택셜 성장 방법(예컨대, 선택적 에피택시 성장), 스퍼터링, 도금, 스핀 온 코팅, 다른 적합한 방법, 및/또는 이들의 조합을 포함할 수 있다. 포토리소그래피 패턴화 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적합한 공정, 및/또는 이들의 조합을 포함할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법(예컨대, 반응성 이온 에칭)을 포함할 수 있다. 에칭 공정은 또한 순수하게 화학적(플라즈마 에칭), 순수하게 물리적(이온 에칭), 및/또는 이들의 조합 중 하나일 수 있다.
도 2b를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 에칭 정지층(220)이 게이트 구조물(216) 및 기판(200) 위에 퇴적된다. 에칭 정지층(220)은 실리콘 질화물(Si3N4)을 포함할 수 있다. 에칭 정지층(220)은 CVD와 같은 임의의 적합한 방법들에 의해 퇴적될 수 있다. 에칭 정지층(220)의 두께는 대략 1 nm 내지 대략 15 nm의 범위에 있을 수 있다.
도 2c를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 보호층(230)이 에칭 정지층(220) 위에 퇴적된다. 보호층(230)은 고품질 산화물을 포함할 수 있고, 여기서 고품질 산화물은 산화물의 굴절률이 대략 1.4 내지 대략 2의 범위에 있다는 것을 의미한다. 예를 들어, 보호층(230)은 SiO2, SiOCN, SiON, 및/또는 이들의 조합을 포함할 수 있다. 보호층(230)은 고밀도 플라즈마 CVD(HDP-CVD) 또는 ALD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 보호층(230)은 에징 정지층(220)을 통해 기판(200)으로의 산소 확산을 방지할 수 있다. 그러므로, 에칭 정지층(220)의 두께는 콘택 대 게이트 문제를 방지하기 위해 감소할 수 있다. 보호층(230)의 두께는 대략 1 nm 내지 5 nm 범위에 있을 수 있다.
도 2d를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 층간 유전체층(240)이 보호층(230) 위에 퇴적된다. 반도체 디바이스 피치가 축소되기 때문에, 예를 들어, 2개의 금속 게이트들 간의 공간은 50 nm보다 작기 때문에, 층간 유전체(240)의 물질은 그 공간을 충전하기 위해 양호한 갭-필 능력(gap-fill capability)을 필요로 한다. 양호한 갭-필 능력의 물질은 대략 2.5 내지 대략 4의 범위에 있는 굴절률을 갖는 산화물일 수 있다. 본 발명개시의 다양한 실시예들에서, 층간 유전체층(240)의 물질은 유동성 산화물일 수 있고, 층간 유전체층(240)은 유동성 CVD(flowable CVD; FCVD) 또는 다른 적합한 퇴적 방법에 의해 퇴적될 수 있다.
도 2e를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 반도체 디바이스는 게이트 구조물(216)의 상부 표면을 노출시키기 위해 평탄화된다. 게이트 구조물(216)의 상부 표면 위에 있는 층간 유전체층(240), 보호층(230) 및 에칭 정지층(220)의 일부는 게이트 구조물(216)을 노출시키기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP)에 의해 제거된다. 반도체 디바이스는 층간 유전체층(240)의 밀도를 높이기 위해 산소를 이용하여 어닐링된다. 고품질 산화물을 포함하는 보호층(230)은 어닐링 공정에서 산소 확산을 가로막을 수 있으므로, 기판이 산화되지 않도록 보호할 수 있다.
도 2f를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 더미 게이트 전극(212)은 제거되어 금속 게이트 전극(254)으로 교체된다. 예를 들어, 다양한 실시예들에서, 더미 게이트 전극(212)은 2개의 스페이서들(214) 간의 기판 위의 하이-k 유전체층(250), 하이-k 유전체층(250) 위의 일함수층(252), 및 일함수층(252) 위의 금속 게이트 전극(254)으로 교체되어 하이-k 금속 게이트(high-k metal gate; HKMG) 구조물을 형성한다. 더미 게이트 전극(212)은 임의의 적합한 공정에 의해, 스페이서들(214) 간에 트렌치를 형성하도록 제거될 수 있다. 하이-k 유전체층(250), 일함수층(252), 및 금속 게이트 전극(254)은 게이트 구조물(216)의 트렌치에 형성될 수 있다. 하이-k 유전체층(250)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산화질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화 알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 물질 및/또는 이들의 조합을 포함할 수 있다. 일함수층(252)은 PMOS를 위한 TiN, WN, 또는 W, 및 NMOS를 위한 TiAl, TiAlN, 또는 TaCN, 또는 적절한 일함수를 갖는 다른 적합한 물질을 포함할 수 있다. 금속 게이트 전극(254)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN, 다른 적합한 물질, 및/또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예들에서, 하이-k 유전체층(250), 일함수층(252), 및 금속 게이트 전극(254)은 게이트 구조물(216)에 다수의 층들을 포함할 수 있다. 그리고, 하이-k 유전체층(250), 일함수층(252), 및 금속 게이트 전극(254)은 임의의 적합한 공정에 의해 임의의 적합한 두께로 형성될 수 있다.
도 2g를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 금속 게이트 전극(254)의 일부가 제거되고, 분리층(260)이 2개의 스페이서들(214) 간의 금속 게이트 전극(254) 위에 퇴적된다. 금속 게이트 전극(254), 일함수층(252) 및 하이-k 유전체층(250)의 일부가 제거된다. 그런 다음, 분리층(260)이 자기 정렬 방식으로 2개의 스페이서들(214) 간의 금속 게이트 전극(254) 위에 퇴적될 수 있다. 분리층(260)은 금속 게이트 전극(254)가 콘택 플러그와 접촉하지 않도록 보호할 수 있다. 다양한 실시예들에서, 분리층(260)은 실리콘 질화물(SiN) 또는 다른 적합한 물질들을 포함할 수 있다. 분리층(260)의 두께는 에칭 정지층(220)보다 두꺼울 수 있어, 분리층(260)은 콘택 개구부가 형성될 때 관통되지 않을 수 있다. 본 발명개시의 다양한 실시예들에서, 분리층(260)의 두께는 대략 5 nm 내지 대략 50 nm의 범위에 있을 수 있다. 분리층(260)은 본 명세서에 개시된 CVD와 같은 임의의 적합한 공정에 의해 형성될 수 있다.
도 2h를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 콘택 개구부(270)가 층간 유전체층(240)에 형성되고, 분리층(260) 및 소스/드레인 영역(210)을 접촉한다. 콘택 개구부(270)는 게이트 구조물(216) 옆에 그리고 게이트 구조물(216) 일부 위에 형성되고, 분리층(260) 및 스페이서들(214)의 일부로 연장된다. 콘택 개구부(270)는 2번의 에칭 동작들에 의해 형성될 수 있다. 제 1 에칭 동작은 스페이서들(214) 옆의 보호층(230) 및 층간 유전체층(240)의 일부를 에칭할 수 있고, 에칭 정지층(220) 및 분리층(260)에서 정지한다. 제 1 에칭 공정은 에칭 정지층(220) 및 보호층(230)에 에칭 선택성을 가질 수 있고, 또한 분리층(260) 및 층간 유전체층(240)에 에칭 선택성을 가질 수 있다. 보호층(230) 및 층간 유전체층(240) 양자 모두는 산화물을 포함하기 때문에, 에칭 정지층(220) 및 분리층(260) 양자 모두는 질화물을 포함한다. 그러므로, 보호층(230)은 에칭 공정에 영향을 미치지 않을 수 있고, 층간 유전체층(240)과 함께 에칭될 수 있으며, 또한 기판이 산화되지 않도록 보호할 수 있다. 그러므로, 에칭 정지층(220)의 두께는 감소할 수 있고, 어닐링 공정을 통한 산소 확산이 없다. 제 2 에칭 공정은 소스/드레인 영역에 접촉하기 위해 에칭 정지층(220)의 일부를 뚫고 나아갈 수 있다. 그 동안에, 분리층(260)과 에칭 정지층(220) 간의 에칭 선택성이 실리콘 질화물과 질리콘 산화물 간의 선택성과 비교하여 낮기 때문에, 분리층(260)의 일부는 또한 제 2 에칭 공정에 의해 에칭될 수 있다. 분리층(260)의 두께는 에칭 정지층(220)보다 두껍기 때문에, 분리층(260)은 금속 게이트 전극(254)을 노출시키지 않도록 오버 에칭되지 않을 수 있으므로, 이는 콘택 대 게이트 단락 문제를 피한다.
도 2i를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 콘택 플러그(280)가 콘택 개구부(270)에 형성된다. 콘택 플러그(280)는 소스/드레인 영역(210)을 접촉하기 위해 에칭 정지층(220) 및 보호층(230)을 통해 연장되고 분리층(260)을 접촉하는 층간 유전체층(240)에 형성될 수 있다. 콘택 플러그(280)는 스페이서(214)를 통해 게이트 구조물(216)을 부분적으로 오버랩할 수 있고, 분리층(260)으로 연장될 수 있다. 게이트 구조물(216) 바로 옆에 형성된 콘택 플러그(280)는 반도체 디바이스에서 게이트 구조물들 간의 공간을 절약할 수 있다. 게이트 구조물(216)을 오버랩하는 콘택 플러그(280)의 일부는 콘택 플러그(280)의 상부 표면으로 연장되어, 추가 동작들의 공정 윈도우를 확대시킬 수 있다.
도 2a 내지 도 2i를 참조하면, 본 발명개시의 다양한 실시예들에 따라, 반도체를 제조하는 방법이 제공된다. 제조 방법은, 기판 위에 더미 게이트 전극을 갖는 게이트 구조물 및 더미 게이트 구조물에 인접한 소스/드레인 영역을 형성하는 단계를 포함한다. 에칭 정지층이 기판 위에 형성되고, 보호층이 에칭 정지층 위에 퇴적된다. 또한, 층간 유전체층이 에칭 정지층 위에 퇴적된다. 그 뒤에, 층간 유전체층은 연마 및 어닐링된다. 금속 게이트 구조물이 더미 게이트 구조물의 일부를 교체함으로써 형성되고, 분리층이 금속 게이트 구조물 위에 퇴적된다. 콘택 개구부가 층간 유전체층을 관통하여 소스/드레인 영역 및 분리층까지 형성되고, 콘택 플러그가 콘택 개구부에 형성된다. 일부 실시예들에 따라, 더미 게이트 구조물의 일부를 교체함으로써 금속 게이트 구조물을 형성하는 동작은, 더미 게이트 전극을 제거하는 동작, 게이트 구조물에 게이트 유전체층을 형성하는 동작, 게이트 유전체층 위에 일함수층을 형성하는 동작, 및 일함수층 위에 금속 전극을 형성하는 동작을 포함한다. 일부 실시예들에 따라, 층간 유전체층을 관통하여 소스/드레인 영역 및 분리층까지 콘택 개구부를 형성하는 동작은, 스페이서들 옆의 보호층 및 층간 유전체층의 일부를 에칭하는 동작, 및 소스/드레인 영역을 접촉하기 위해 에칭 정지층의 일부를 에칭하는 동작을 포함한다.
도 3, 도 2c 및 도 2i를 참조하면, 도 3는 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스의 횡단면도이다. 도 2i와 도 3의 차이는, 도 3의 보호층(230)은 기판(200) 위에 놓인 에칭 정지층(220) 위에서만 형성되지만, 도 2i의 보호층(230)은 기판(200) 위에 놓인 에칭 정지층(220) 위에 형성되고 콘택 플러그(280) 없는 스페이서(214) 옆의 에칭 정지층(220)을 커버한다는 것이다. 도 2c의 동작에서, 보호층(230)이 게이트 구조물(216)을 커버하지 않고, 기판(200) 위에 놓인 에칭 정지층(220) 위에만 형성되는 경우, 도 3의 반도체 디바이스는 도 2i의 반도체 디바이스와 거의 동일한 공정으로 형성될 수 있다. 보호층(230)은 퇴적, 포토리소그래피 패턴화, 및 에칭 공정, 및/또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예들에서, 보호층(230)은 PVD 또는 열악한 측벽 스텝 커버리지를 갖는 다른 퇴적 방법에 의해 형성될 수 있고, 습식 에칭과 같은 등방성 에칭이 뒤따른다.
본 발명개시의 다양한 실시예들에 따라, 반도체 디바이스를 제조하는 메커니즘이 제공된다. 개시된 반도체 디바이스는 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그를 형성함으로써 콘택 플러그의 상부 표면을 넓힐 수 있지만, 콘택 대 게이트 단락 문제는 없다. 기판 위에 놓인 에칭 정지층 위에 형성된 보호층은 기판이 어닐링 동작에서 산소에 의해 산화되지 않도록 보호하므로, 에칭 정지층의 두께는 감소되어 분리층이 콘택 대 게이트 단락 문제를 형성하는 콘택 개구부 형성 동작에서 오버 에칭되는 것을 방지할 수 있다.
본 발명개시의 다양한 실시예들에서, 반도체 디바이스는 기판, 기판 위의 게이트 구조물로서, 게이트 구조물은 기판 위의 게이트 유전체층; 게이트 유전체층 위의 게이트 전극; 게이트 전극 위의 분리층; 및 게이트 전극의 두 개의 측면들 옆의 한 쌍의 스페이서들을 포함하는 것인 게이트 구조물; 기판에서 한 쌍의 스페이서들에 인접한 소스/드레인 영역; 한 쌍의 스페이서들 옆에 있고 기판 위에 놓여 있는 에칭 정지층; 소스/드레인 영역으로 연장되고 스페이서를 통해 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그; 기판 위에 놓여 있는 에칭 정지층 위에 있고 콘택 플러그 없이 스페이서 옆의 에칭 정지층을 커버하는 보호층; 및 보호층 위의 층간 유전체층을 포함한다.
본 발명개시의 다양한 실시예들에서, 반도체 디바이스는 기판; 기판 위의 게이트 구조물로서, 게이트 구조물은 기판 위의 게이트 유전체층; 게이트 유전체층 위의 게이트 전극; 게이트 전극 위의 분리층; 및 게이트 전극의 두 개의 측면들 옆의 한 쌍의 스페이서들을 포함하는 것인, 게이트 구조물; 기판에서 한 쌍의 스페이서들에 인접한 소스/드레인 영역; 한 쌍의 스페이서들 옆에 있고 기판 위에 놓여 있는 에칭 정지층; 소스/드레인 영역으로 연장되고 스페이서를 통해 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그; 기판 위에 놓여 있는 에칭 정지층 위의 보호층; 및 보호층 위의 층간 유전체층을 포함한다.
본 발명개시의 다양한 실시예들에서, 반도체 디바이스를 제조하는 방법은 다음 동작들을 포함한다. 더미 게이트 전극을 갖는 게이트 구조물 및 더미 게이트 구조물에 인접한 소스/드레인 영역이 기판 위에 형성된다. 에칭 정지층이 기판 위에 퇴적된다. 보호층이 에칭 정지층 위에 퇴적된다. 층간 유전체층이 에칭 정지층 위에 퇴적된다. 층간 유전체층은 연마 및 어닐링된다. 금속 게이트 구조물이 더미 게이트 구조물의 일부를 교체함으로써 형성된다. 분리층이 금속 게이트 구조물 위에 퇴적된다. 콘택 개구부가 층간 유전체층을 관통하여 소스/드레인 영역 및 분리층까지 형성된다. 또한, 콘택 플러그가 콘택 개구부에 형성된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 게이트 구조물로서, 상기 게이트 구조물은,
    상기 기판 위의 게이트 유전체층;
    상기 게이트 유전체층 위의 게이트 전극;
    상기 게이트 전극 위의 분리층; 및
    상기 게이트 전극의 두 개의 측면들 옆의 한 쌍의 스페이서들을 포함하는 것인, 상기 게이트 구조물;
    상기 기판에서 상기 한 쌍의 스페이서들에 인접한 소스/드레인 영역;
    상기 한 쌍의 스페이서들 옆에 있고 상기 기판 위에 놓여 있는 에칭 정지층;
    상기 소스/드레인 영역으로 연장되고 상기 스페이서를 통해 상기 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그;
    상기 기판 위에 놓여 있는 상기 에칭 정지층 위에 있고 상기 콘택 플러그 없이 상기 스페이서 옆의 상기 에칭 정지층을 커버하는 보호층; 및
    상기 보호층 위의 층간 유전체층
    을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 층간 유전체층의 물질의 굴절률은 2.5 내지 4의 범위에 있는 것인, 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 층간 유전체층의 물질은 유동성 산화물인 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 보호층의 물질의 굴절률은 1.4 내지 2의 범위에 있는 것인, 반도체 디바이스.
  5. 제 4 항에 있어서, 상기 보호층의 물질은 SiON, SiOCN, 및 SiO2로 구성된 그룹으로부터 선택되는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 보호층의 두께는 1 nm 내지 5 nm의 범위에 있는 것인, 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 에칭 정지층의 두께는 1 nm 내지 15 nm의 범위에 있는 것인, 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 에칭 정지층의 물질은 Si3N4 또는 SiN을 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 게이트 구조물로서, 상기 게이트 구조물은,
    상기 기판 위의 게이트 유전체층;
    상기 게이트 유전체층 위의 게이트 전극;
    상기 게이트 전극 위의 분리층; 및
    상기 게이트 전극의 두 개의 측면들 옆의 한 쌍의 스페이서들을 포함하는 것인, 상기 게이트 구조물;
    상기 기판에서 상기 한 쌍의 스페이서들에 인접한 소스/드레인 영역;
    상기 한 쌍의 스페이서들 옆에 있고 상기 기판 위에 놓여 있는 에칭 정지층;
    상기 소스/드레인 영역으로 연장되고 상기 스페이서를 통해 상기 게이트 구조물을 부분적으로 오버랩하는 콘택 플러그;
    상기 기판 위에 놓여 있는 상기 에칭 정지층 위의 보호층; 및
    상기 보호층 위의 층간 유전체층
    을 포함하는 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 더미 게이트 전극을 갖는 게이트 구조물 및 상기 더미 게이트 구조물에 인접한 소스/드레인 영역을 형성하는 단계;
    상기 기판 위에 에칭 정지층을 퇴적하는 단계;
    상기 에칭 정지층 위에 보호층을 퇴적하는 단계;
    상기 에칭 정지층 위에 층간 유전체층을 퇴적하는 단계;
    상기 층간 유전체층을 연마 및 어닐링하는 단계;
    상기 더미 게이트 구조물의 일부를 교체함으로써 금속 게이트 구조물을 형성하는 단계;
    상기 금속 게이트 구조물 위에 분리층을 퇴적하는 단계;
    상기 층간 유전체층을 관통하여 상기 소스/드레인 영역 및 상기 분리층까지 콘택 개구부를 형성하는 단계; 및
    상기 콘택 개구부에 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210128883A (ko) * 2020-04-16 2021-10-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 버티드 콘택 및 반도체 디바이스 내에 이를 제조하는 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105225937B (zh) * 2014-06-30 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9761483B1 (en) * 2016-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
CN107180760A (zh) * 2016-03-09 2017-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10164111B2 (en) * 2016-08-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10276677B2 (en) * 2016-11-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10163643B2 (en) * 2016-12-14 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device using titanium-containing layer and device formed
KR102291538B1 (ko) 2017-11-10 2021-08-18 삼성전자주식회사 반도체 장치
US11183423B2 (en) * 2017-11-28 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structure in interlayer dielectric structure for semiconductor devices
US10593599B2 (en) * 2018-03-07 2020-03-17 Globalfoundries Inc. Contact structures
TWI719430B (zh) * 2018-03-21 2021-02-21 台灣積體電路製造股份有限公司 積體晶片及其形成方法
KR102451417B1 (ko) * 2018-04-26 2022-10-06 삼성전자주식회사 반도체 장치
CN110534433B (zh) * 2018-05-25 2023-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10685872B2 (en) * 2018-05-30 2020-06-16 International Business Machines Corporation Electrically isolated contacts in an active region of a semiconductor device
US10529818B1 (en) * 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise
US11245019B2 (en) * 2020-01-10 2022-02-08 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method
CN115148689A (zh) * 2021-03-30 2022-10-04 华邦电子股份有限公司 半导体装置及其形成方法
CN114725218B (zh) * 2022-06-07 2022-09-02 广州粤芯半导体技术有限公司 半导体器件单元及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492282B1 (en) 1997-04-30 2002-12-10 Siemens Aktiengesellschaft Integrated circuits and manufacturing methods
KR100434495B1 (ko) 2001-11-10 2004-06-05 삼성전자주식회사 반도체 소자의 제조방법
KR100441998B1 (ko) 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100541369B1 (ko) 2003-06-30 2006-01-11 주식회사 하이닉스반도체 반도체 소자의 배선 형성방법
US7138323B2 (en) * 2004-07-28 2006-11-21 Intel Corporation Planarizing a semiconductor structure to form replacement metal gates
JP4799229B2 (ja) 2006-03-14 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置の製造方法
JP2007266526A (ja) 2006-03-30 2007-10-11 Fujitsu Ltd 半導体装置の製造方法
US7655986B2 (en) * 2006-12-21 2010-02-02 Intel Corporation Systems and methods for reducing contact to gate shorts
US20090108359A1 (en) * 2007-10-31 2009-04-30 Agere Systems Inc. A semiconductor device and method of manufacture therefor
KR20090077299A (ko) 2008-01-10 2009-07-15 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8404533B2 (en) * 2010-08-23 2013-03-26 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
US9324577B2 (en) * 2014-02-07 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Modified self-aligned contact process and semiconductor device
US9524965B2 (en) * 2014-02-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures with various widths and method for forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210128883A (ko) * 2020-04-16 2021-10-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 버티드 콘택 및 반도체 디바이스 내에 이를 제조하는 방법

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