KR100434495B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

실리사이드막을 형성하기 위한 열처리 공정시 실리사이드막의 흐트러짐을 방지하면서, 실리사이드막을 노출시키기 위한 콘택홀 형성시, 에치 스톱퍼의 기능을 수행할 수 있는 캡핑층을 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 전극 구조물 및 그 양측에 접합 영역을 포함하는 모스 트랜지스터를 형성한다음, 상기 반도체 기판 결과물 상부에 전이 금속막을 증착한다. 이어서, 전이 금속막을 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 실리사이드막을 형성한다음, 반응되지 않은 전이 금속막을 제거한다. 그 후에, 비정질 실리사이드막이 형성된 반도체 기판 상부에 캡핑층을 형성한다음, 상기 비정질 상태의 실리사이드막을 결정화하여, 결정질 실리사이드막을 형성한다. 그리고 나서, 결정화된 실리사이드막이 형성된 반도체 기판상부에 버퍼 에치 스톱퍼를 형성한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 선택적 실리사이드막을 보호하면서 에치 스톱퍼의 역할을 하는 캡핑층(capping layer)을 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 실리사이드막은 모스 트랜지스터의 게이트 전극 및 접합 영역 상부에 형성되어, 게이트 전극의 전도 특성을 개선시키고, 접합 영역의 접촉 저항을 감소시킴으로써 RC 지연 시간을 낮추는 역할을 한다. 이러한 실리사이드막은 코발트, 티타늄, 텅스텐등과 같은 전이 금속막과 실리콘과의 화합물로서, 모스 트랜지스터 상에 예를들어, 선택적 증착 방식으로 형성된다.
여기서, 선택적 증착 방식에 의하여 실리사이드막을 형성하는 방법에 대하여, 도 1a 내지 도 1d를 참조하여 설명하도록 한다.
먼저, 도 1a를 참조하여, 소자 분리막(12)이 형성된 반도체 기판(10) 상부의 소정 부분에 게이트 절연막(14)과 게이트 전극(16)을 형성한다. 게이트 절연막(14) 및 게이트 전극(16)의 양측벽에 절연막 스페이서(18)를 공지의 방식으로 형성한다. 게이트 전극(16) 양측의 반도체 기판(10) 내부에 LDD(lightly doped drain) 방식으로 접합 영역(20)을 형성하여, 모스 트랜지스터를 완성한다. 모스 트랜지스터가 형성된 반도체 기판(10) 표면에 전이 금속막으로서, 코발트막(22:Co)을 소정 두께로 증착한다.
다음으로, 도 1b에 도시된 바와 같이, 반도체 기판(10)을 저온, 예를들어 450 내지 470℃의 온도에서 1차 급속 열처리(rapid thermal processing : 이하 RTP라 칭함)를 실시한다. 그러면, 코발트막(22)은 실리콘으로 구성된 하부의 게이트 전극(16) 및 접합 영역(20)과 반응하여, 게이트 전극(16) 및 접합 영역(20) 상부에 비정질 코발트 실리사이드막(24:CoxSiy)을 형성한다. 그후, 반응되지 않은 코발트막(22)을 제거한다.
그후, 도 1c에 도시된 바와 같이, 비정질 코발트 실리사이드막(24)이 형성된 반도체 기판(10) 상부에 캡핑층을 형성한다. 여기서, 캡핑층은 비정질 실리사이드막(24)을 결정화하기 위한 고온 RTP 공정시, 코발트 실리사이드가 인접하는 영역으로 흩어져서 인접 영역을 침식(encroachment)시키는 현상을 방지하기 위하여 고온 RTP 공정을 진행하기 전에 반도체 기판 결과물 상부에 형성되어야 한다. 캡핑층으로는 고온에서 비정질 코발트 실리사이드막(24)의 움직임을 차단할 수 있도록 안정하며, 후속의 콘택홀 형성 공정시 에치 스톱퍼로 사용할 수 있는 막이 이용됨이 바람직하다. 종래에는 이러한 캡핑층으로서, 안정한 막질을 가지며 층간 절연막인 실리콘 산화막과 식각 선택비가 우수한 실리콘 질산화막(SiON:26)을 이용하고 있다. 이때, 실리콘 질산화막(26)은 증착시 하부 비정질 코발트 실리사이드막(24)에 영향을 최소화하기 위하여, 350 내지 450℃에서 공정이 진행되는 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형성된다. 아울러, 캡핑층으로서의 실리콘 질산화막(26)은 약 400 내지 600Å 두께로 형성한다.
그 다음, 도 1d를 참조하여, PECVD 방식으로 형성된 실리콘 질산화막(26)을 덮은 채로, 고온, 예를들어 830 내지 880℃ 온도에서 2차 RTP 공정을 실시한다. 그러면, 비정질 상태의 코발트 실리사이드막(24)은 고온 공정에 의하여, 결정질 코발트 실리사이드막(28:CoSi2)으로 상변이된다. 이에따라, 낮은 저항을 갖는 코발트 실리사이드막이 얻어진다.
그 다음, 도 1e에 도시된 바와 같이, 캡핑층(26) 상부에 층간 절연막(30)을 형성한다. 게이트 전극(16) 및 접합 영역(20) 중 선택된 부분이 노출되도록 층간 절연막(30)의 소정 부분을 식각한다음, 노출된 캡핑층(26)을 선택적으로 식각하여, 콘택홀(H)을 형성한다.
그러나, 종래의 반도체 소자의 제조방법은 다음과 같은 문제점을 갖는다.
종래의 캡핑층으로 이용되는 PECVD 방식의 실리콘 질산화막(26)은 저온에서 증착되므로 코발트 실리사이드막에 영향을 덜 미친다는 장점이 있다. 그러나, PECVD 방식의 실리콘 질산화막은 스텝 커버리지 특성이 매우 열악하여, 어스펙트비가 높은 반도체 기판상에 균일한 두께로 증착하기 매우 어렵다. 특히, PECVD 방식의 실리콘 질산화막은 심하게 단차진 부분에서는 제대로 증착이 이루어지지 않는다.
이와같이 실리콘 질산화막(26)이 제대로 증착되지 않으면, 도 2에 도시된 바와 같이, 콘택홀(H) 형성시, 에치 스톱퍼의 기능을 수행하지 못하여, 코발트 실리사이드막(28)은 물론 접합 영역(20)이 패이게 되는 피팅(pitting) 현상이 유발된다. 이와같이 접합 영역(20)에 피팅이 발생되면, 접합 누설(junction leakage)이 발생되어, 소자의 특성이 저하된다. 여기서, 미설명 도면 부호 "P"는 피팅 발생 영역을 나타낸다.
또한, 종래의 다른 방법으로는, 스텝 커버리지 특성이 우수한 LPCVD(low pressure chemical vapor deposition) 방식의 실리콘 질산화막으로 캡핑층을 사용하는 방식이 제안되었다.
그러나, 상기한 LPCVD 방식에 의한 실리콘 질산화막은 약 650℃ 이상의 고온 공정에 의하여 형성되므로, LPCVD 방식에 의한 실리콘 질산화막 형성시, 비정질 코발트 실리사이드막의 막 특성을 변화된다. 이로 인하여, 코발트 실리사이드막의 저항을 제어하기 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 양질의 실리사이드막을 형성함과 동시에 접합 누설을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 실리사이드막을 형성하기 위한 열처리 공정시 실리사이드막의 침식 현상을 방지하면서, 실리사이드막을 노출시키기 위한 콘택홀 형성시, 에치 스톱퍼의 기능을 수행할 수 있는 캡핑층을 갖는 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 종래의 문제점을 설명하기 위한 반도체 소자의 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 버퍼 에치 스톱퍼를 형성 여부에 따른 접합 누설 전류 발생 정도를 나타낸 그래프이다.
도 5는 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 118 - 비정질 코발트 실리사이드막
120 - PECVD 실리콘 질산화막 122 - 결정질 코발트 실리사이드막
124 - LPCVD 실리콘 질화막 200 - ALD 실리콘 질화막
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 실시예에 의하면, 반도체 기판상에 게이트 전극 구조물 및 그 양측에 접합 영역을 포함하는 모스 트랜지스터를 형성한다음, 상기 반도체기판 결과물 상부에 전이 금속막을 증착한다. 이어서, 전이 금속막을 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 실리사이드막을 형성한다음, 반응되지 않은 전이 금속막을 제거한다. 그 후에, 비정질 실리사이드막이 형성된 반도체 기판 상부에 캡핑층을 형성한다음, 상기 비정질 상태의 실리사이드막을 결정화하여, 결정질 실리사이드막을 형성한다. 그리고 나서, 결정화된 실리사이드막이 형성된 반도체 기판상부에 버퍼 에치 스톱퍼를 형성한다.
여기서, 상기 전이 금속막은 코발트막(Co), 니켈(Ni), 티타늄(Ti), 텅스턴(W) 또는 탄탈륨(Ta)이 이용될 수 있다.
상기 비정질 상태의 실리사이드막을 형성하는 단계는, 상기 전이 금속막을 약 450 내지 470℃ 온도 범위에서 25 내지 35초간 급속 열처리하여 비정질 상태의 실리사이드막을 형성한다.
상기 캡핑층은 PECVD 방식에 의한 실리콘 질산화막(SiON), 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)이 이용될 수 있으며, 약 50 내지 400Å 두께로 증착하는 것이 바람직하다.
또한, 상기 결정질 실리사이드막을 형성하는 단계는, 상기 비정질 실리사이드막을 830 내지 880℃ 온도에서 40 내지 50초간 급속 열처리하여, 비정질 실리사이드막을 결정화한다.
여기서, 상기 버퍼 에치 스톱퍼로는 LPCVD 방식의 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)이 이용되거나, ALD 방식의 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)이 이용될 수 있다. 상기 버퍼 에치 스톱퍼는 150 내지 250Å 두께로 형성할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판상에 게이트 전극 구조물 및 그 양측에 접합 영역을 포함하는 모스 트랜지스터를 형성한다음, 상기 반도체 기판 결과물 상부에 코발트막을 증착한다. 그 후, 상기 코발트막을 1차 급속 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 코발트 실리사이드막을 형성한 후, 상기 반응되지 않은 코발트막을 제거한다. 그 후, 상기 비정질 실리사이드막이 형성된 반도체 기판 상부에 PECVD 방식으로 실리콘 질산화막을 형성한다. 이어서, 상기 비정질 상태의 코발트 실리사이드막을 2차 급속 열처리하여, 결정질 코발트 실리사이드막을 형성한다. 그리고 나서, 상기 결정질 코발트 실리사이드막이 형성된 반도체 기판 상부에 버퍼 에치 스톱퍼를 LPCVD 방식으로 실리콘 질화막을 형성한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 소자 분리막(102)이 형성된 반도체 기판(100) 상부에 게이트 절연막(104), 도핑된 폴리실리콘막(106) 및 난반사 방지막(108)을 순차적으로 증착한다. 여기서, 난반사 방지막(108)으로는 예를들어, 실리콘 질산화막이 이용될 수 있다. 그 다음, 난반사 방지막(108), 도핑된 폴리실리콘막(106) 및 게이트 절연막(104)을 소정 부분을 패터닝한다. 이에따라, 게이트 전극(109)이 한정된다. 게이트 전극(109)이 형성된 반도체 기판(100) 결과물 상부에 중온 산화막(middle temperature oxide:110) 및 스페이서용 절연막(112)을 순차적으로 적층한다. 이때, 스페이서용 절연막(112)으로는 예를들어, 실리콘 질산화막이 이용될 수 있으며, 중온 산화막(110)은 도핑된 폴리실리콘막(106)과 스페이서용 절연막(112)간의 접착 특성을 개선하기 위하여 형성된다.
또한, 도면에는 제시되지 않았지만, 게이트 전극(109)을 형성한 후, 중온 산화막(110)을 형성하기 전에, 게이트 전극 양측에 반도체 기판(100)과 반대 타입의 저농도 불순물을 이온 주입한다.
그 후, 도 3b에 도시된 바와 같이, 스페이서용 절연막(112) 및 중온 산화막(110)을 비등방성 블랭킷 식각하여, 게이트 전극(109)) 및 게이트 절연막(104)의 양측벽에, 게이트 스페이서(110a, 112a)를 형성한다. 이에따라, 게이트 전극 구조물(G)이 완성된다. 이때, 게이트 스페이서(110a,112a)를 형성하기 위한 비등방성 블랭킷 식각시, 스페이서용 절연막(112)과 난반사 방지막(108)이 유사한 물성을 가지므로, 난반사 방지막(108) 또한 동시에 제거된다. 그 후, 게이트 전극 구조물(G) 양측의 반도체 기판(100)에, 반도체 기판(100)과 반대 타입의 고농도 불순물을 이온 주입하여, LDD 형태의 접합 영역(114)을 형성한다. 이로써, 반도체 기판(100) 상에 모스 트랜지스터가 형성된다.
이어서, 반도체 기판(100) 표면을 세정 및 RF(radio frequency) 스퍼터링(sputtering)처리하여, 반도체 기판(100) 표면에 발생되는 자연 산화막(native oxide) 및 식각 잔재물들을 제거한다.
그리고 난 다음, 모스 트랜지스터가 형성된 반도체 기판(100) 결과물 상부에 전이 금속막으로서 코발트막(116:Co)을 소정 두께로 증착한다.
도 3c에 도시된 바와 같이, 코발트막(116)이 증착된 반도체 기판(100) 결과물을 450 내지 470℃, 바람직하게는 460℃의 온도에서 약 25 내지 35초간 1차 RTP 공정을 실시한다. 그러면, 코발트막(116)은 실리콘으로 구성된 하부의 게이트 전극(도핑된 폴리실리콘막) 및 접합 영역(114)과 반응하여, 게이트 전극 구조물(G) 및 접합 영역(114) 상부에 비정질 코발트 실리사이드막(118:CoxSiy)이 형성된다. 이어서, 반응하지 않고 잔류하는 코발트막(도시되지 않음) 즉, 게이트 스페이서(110a,112a) 및 소자 분리막(102) 상부에 형성되었던 코발트막(116)을 공지의 방식으로 제거한다.
알려진 바와 같이, 코발트 실리사이드는 고온 열처리 공정에 의하여 형성되어야 낮은 저항을 갖는다. 그러나, 상기 코발트막은 고온에서는 반응이 빠르게 진행되는 특성을 가지므로, 코발트 실리사이드막의 두께를 제어하기 힘들다. 이에따라, 현재에는 코발트 실리사이드막의 두께만을 제어하기 위하여, 일단 저온에서 비정질 코발트 실리사이드막을 형성한다음, 후속으로 고온 공정을 실시하여 결정질 코발트 실리사이드막을 형성한다.
다음, 도 3d에 도시된 바와 같이, 비정질 코발트 실리사이드막(118)이 형성된 반도체 기판(100) 상부에 캡핑층(120)을 형성한다. 이때, 본 실시예의 캡핑층으로는 PECVD 방식에 의한 실리콘 질산화막(SiON), PECVD 방식에 의한 실리콘 질화막(SiN) 또는 PECVD 방식에 의한 실리콘 산화막(SiO2)이 이용될 수 있다. 여기서, 캡핑층으로 PECVD 방식으로 형성되는 막을 채택하는 것은, PECVD 방식은 약 350 내지 450℃의 온도 범위에서 진행되므로, 하부의 비정질 코발트 실리사이드막(118)의 막질 특성에 영향을 미치지 않기 때문이다. 또한, 캡핑층(120)으로, 실리콘 질산화막 및 실리콘 질화막을 채용하는 경우, 이후 에치 스톱퍼로서 사용될 수 있다. 여기서, 본 실시예의 캡핑층은 약 50 내지 400Å 두께로 증착할 수 있다.
도 3e를 참조하여, 반도체 기판(100) 결과물을 830 내지 880℃ 온도에서 약 40 내지 50초간 2차 RTP 처리한다. 그러면, 고온의 RTP 공정에 의하여, 일정 두께를 갖는 비정질 상태의 코발트 실리사이드막(118)은 결정질 상태의 코발트 실리사이드막(122:CoSi2)으로 상변이된다. 이때, PECVD 방식을 형성된 캡핑층(120) 예를들어, 실리콘 질산화막이 비정질 코발트 실리사이드막(118)을 차폐하고 있으므로, 고온 2차 RTP 공정시 비정질 코발트 실리사이드막(118)이 인접 영역으로 흩어지지 않아, 침식 현상이 발생되지 않는다.
그 다음, 도 3f에 도시된 바와 같이, 캡핑층(120) 상부에, 버퍼 에치 스톱퍼(124)를 증착한다. 버퍼 에치 스톱퍼(124)는 캡핑층의 증착이 불량하게 된 곳에 발생될 수 있는 피팅 현상을 방지하기 위하여, 추가로 증착되는 에치 스톱퍼이다. 즉, 이를 자세히 설명하면, PECVD 방식으로 형성된 캡핑층(120)은 스텝 커버리지 특성이 열악하여, 반도체 기판 결과물 상부에 균일하게 증착되지 않을 수 있다. 이러한 경우, 캡핑층으로의 역할은 수행할 수 있지만, 에치 스톱퍼로서 역할은 수행하기 어렵다. 그러므로, 이후 콘택홀 식각 공정시 피팅 현상을 유발할 수 있다. 이에 본 실시예에서는 캡핑층 즉, PECVD 방식의 실리콘 질산화막(120) 상부에, 스텝 커버리지 특성이 매우 우수한 버퍼 에치 스톱퍼(124)를 추가로 형성한다. 이러한 버퍼 에치 스톱퍼(124)로는 예를들어, 스텝 커버리지 특성이 매우 탁월한 LPCVD 방식의 실리콘 질화막(SiN) 또는 LPCVD 방식의 실리콘 질산화막(SiON)이 이용된다. 이때, 알려진 바와 같이 LPCVD 방식은 스텝 커버리지 특성은 우수한 반면, 고온(650∼700℃)에서 증착되는 특성이 있다. 하지만, 본 실시예에서는 이미 코발트 실리사이드막을 결정화시킨 다음 LPCVD 방식으로 실리콘 질화막(또는 실리콘 질산화막)을 형성하므로, 코발트 실리사이드막의 특성에 전혀 영향을 미치지 않는다. 여기서, 버퍼 에치 스톱퍼(124)는 예를들어 약 150 내지 250Å 두께로 형성된다.
도 3g에서와 같이, 버퍼 에치 스톱퍼(124) 상부에 층간 절연막(126)을 증착한다. 층간 절연막(126)은 대체로 실리콘 산화막 계열의 절연막이 이용되며, 예를들어 평탄화막을 포함할 수 있다. 이어서, 게이트 전극 구조물(G) 및 접합 영역(114)중 선택되는 영역이 노출될 수 있도록, 층간 절연막(126)의 소정 부분을 식각한다. 그리고 나서, 노출된 버퍼 에치 스톱퍼(124) 및 캡핑층(120)을 CF4, CHF3, Ar 가스로 식각하여, 콘택홀(H)을 형성한다. 이때, 캡핑층(120)으로 실리콘 질화막 또는 실리콘 질산화막이 형성되는 경우, 버퍼 에치 스톱퍼(124)의 식각시 동시에 제거될 수 있다.
또한, 반도체 기판 결과물 전면에 LPCVD 방식에 의한 실리콘 질화막이 고르게 증착되어 있으므로, 콘택홀(H)을 형성하기 위한 식각시, 에치 스톱퍼의 부재로 발생되는 피팅 현상이 현저히 감소된다.
도 4는 버퍼 에치 스톱퍼를 형성 여부에 따른 접합 누설 전류를 나타낸 그래프이다. 도 4에 의하면, 종래의 PECVD 방식에 의한 실리콘 질산화막을 캡핑층으로 형성하는 경우 및 종래의 LPCVD 방식에 의한 실리콘 질화막을 캡핑층으로 형성하는 경우 보다, 본 발명과 같이 PECVD 방식의 실리콘 질산화막 상부에 LPCVD 방식의 실리콘 질화막(버퍼 에치 스톱퍼)을 형성하는 경우가, 접합 누설 전류가 현저히 작음을 알 수 있다.
이와같이, 본 발명에 의하면, PECVD 방식으로 캡핑층을 형성하여 결정질 실리사이드막을 형성한다음, 캡핑층 상부에 스텝 커버리지 특성이 우수한 LPCVD 방식의 버퍼 에치 스톱퍼를 증착한다. 이에따라, 양질의 실리사이드막을 형성하면서, 이후 콘택홀 형성시 피팅 현상을 방지할 수 있다.
첨부한 도면 도 5는 본 발명의 다른 실시예를 설명하기 위한 단면도이다. 본 실시예는 상술한 일 실시예와 결정질 실리사이드막(122)을 형성하는 공정까지는 동일하며, 그 이후 부분에 대하여만 설명하도록 한다. 더불어, 상술한 일실시예와 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.
도 5를 참조하여, 본 실시예에서는 버퍼 에치 스톱퍼로서, 원자층 증착 방식(atom layer deposition:이하 ALD라 칭함)으로 실리콘 질화막(200)을 형성한다. 알려진 바와 같이 ALD 방식은 막을 구성하는 화학 분자를 기판상에 흡착시켜 박막을 형성하는 방식으로, 스텝 커버리지 특성이 매우 우수하다. 또한, 버퍼 에치 스톱퍼로는 ALD 방식의 실리콘 질산화막이 적용될 수 있다.
이와같이, ALD 방식의 실리콘 질화막(200)으로 버퍼 에치 스톱퍼를 형성하여도 동일한 효과를 거둘 수 있다.
또한, 본 발명은 상기한 실시예들에 국한되는 것은 아니다.
본 실시예들에서는 예를들어, 버퍼 에치 스톱퍼로서 LPCVD 방식 또는 ALD 방식의 실리콘 질화막을 이용하였으나, 이에 국한되지 않고, 스텝 커버리지가 우수하면서 층간 절연막과 식각 선택비가 우수한 막이면 모두 적용될 수 있다.
또한, 본 실시예들에서는 전이 금속막으로 코발트막을 예로 들어 설명하였지만, 이에 국한하지 않고, 니켈(Ni), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta)과 같은 전이 금속막 역시 동일하게 적용될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 캡핑층으로는 저온에서 증착되는 PECVD 방식의 실리콘 질산화막을 형성하고, 결정질 실리사이드막을 형성한다. 그 다음, 캡핑층 상부에 스텝 커버리지가 우수한 LPCVD 방식 또는 ALD 방식의 실리콘 질화막을 버퍼 에치 스톱퍼로서 형성한다. 이에따라, 결정질의 코발트 실리사이드막을 형성할 때, 코발트 실리사이드막의 침식 현상을 방지할 수 있고, 이후 콘택홀 형성시 피팅없이 용이하게 콘택홀을 형성할 수 있다. 따라서, 접합 누설 전류를 감소할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (20)

  1. 반도체 기판상에 게이트 전극 구조물 및 그 양측에 접합 영역을 포함하는 모스 트랜지스터를 형성하는 단계;
    상기 반도체 기판 결과물 상부에 전이 금속막을 증착하는 단계;
    상기 전이 금속막을 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 실리사이드막을 형성하는 단계;
    상기 반응되지 않은 전이 금속막을 제거하는 단계;
    상기 비정질 실리사이드막이 형성된 반도체 기판 상부에 저온(350 내지 450℃)의 온도에서 캡핑층을 형성하는 단계;
    상기 비정질 상태의 실리사이드막을 결정화하여, 결정질 실리사이드막을 형성하는 단계; 및
    상기 결정화된 실리사이드막이 형성된 반도체 기판 상부에 상기 캡핑층에 보다 스텝 커버리지가 우수한 막으로 버퍼 에치 스톱퍼를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 전이 금속막은 코발트막(Co), 니켈(Ni), 티타늄(Ti), 텅스텐(W) 및 탄탈륨(Ta) 중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 제조방법
  3. 제 1 항에 있어서,
    상기 비정질 상태의 실리사이드막을 형성하는 단계는,
    상기 전이 금속막을 약 450 내지 470℃ 온도 범위에서 25 내지 35초간 급속 열처리하여 비정질 상태의 실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 캡핑층은 PECVD 방식에 의하여 형성되는 절연막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 캡핑층은 실리콘 질산화막(SiON), 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 캡핑층은 약 50 내지 400Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 결정질 실리사이드막을 형성하는 단계는,
    상기 비정질 실리사이드막을 830 내지 880℃ 온도에서 40 내지 50초간 급속 열처리하여, 비정질 실리사이드막을 결정화하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 버퍼 에치 스톱퍼는 LPCVD 방식으로 형성되는 절연막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 버퍼 에치 스톱퍼는 ALD 방식으로 형성된 절연막인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 버퍼 에치 스톱퍼는 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 버퍼 에치 스톱퍼는 150 내지 250Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 반도체 기판상에 게이트 전극 구조물 및 그 양측에 접합 영역을 포함하는 모스 트랜지스터를 형성하는 단계;
    상기 반도체 기판 결과물 상부에 코발트막을 증착하는 단계;
    상기 코발트막을 1차 급속 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 코발트 실리사이드막을 형성하는 단계;
    상기 반응되지 않은 코발트막을 제거하는 단계;
    상기 비정질 실리사이드막이 형성된 반도체 기판 상부에 저온(350 내지 450℃)에서 진행되는 PECVD 방식으로 절연막을 형성하여 상기 코발트 실리사이드막을 덮는 캡핑층을 형성하는 단계;
    상기 비정질 상태의 코발트 실리사이드막을 2차 급속 열처리하여, 결정질 코발트 실리사이드막을 형성하는 단계; 및
    상기 결정질 코발트 실리사이드막이 형성된 반도체 기판 상부에 상기 캡핑층보다 스텝 커버리지가 우수한 방식에 의해 버퍼 에치 스톱퍼를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 1차 급속 열처리 단계는, 상기 코발트막을 약 450 내지 470℃ 온도 범위에서 25 내지 35초간 급속 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 PECVD 방식에 의한 절연막은 실리콘 질산화막, 실리콘 질화막 및 실리콘 산화막 중 선택되는 한 항인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 PECVD 방식에 의한 절연막은 50 내지 400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 버퍼 에치 스톱퍼는 LPCVD 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 버퍼 에치 스톱퍼는 ALD 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 버퍼 에치 스톱퍼는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 버퍼 에치 스톱퍼는 150 내지 250Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 2차 급속 열처리하는 단계는, 상기 비정질 실리사이드막을 830 내지 880℃ 온도에서 40 내지 50초간 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
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