CN115148689A - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明实施例提供一种半导体装置及其形成方法，所述半导体装置包括：衬底、栅极、源极/漏极区、第一介电层、蚀刻停止层、第二介电层、附加介电层、导电接触件以及位线。栅极位于衬底上。源极/漏极区在衬底中位于栅极侧边。第一介电层位于栅极上方。蚀刻停止层位于第一介电层上。第二介电层位于蚀刻停止层上。附加介电层位于第二介电层及蚀刻停止层中。导电接触件穿过第一介电层且电性连接至源极/漏极区。位线穿过第二介电层、蚀刻停止层以及附加介电层，且与导电接触件电性连接。

Description

半导体装置及其形成方法
技术领域
本发明实施例涉及一种半导体装置及其形成方法
背景技术
快闪存储器装置具有位线及导电接触件，位线上覆于导电接触件并通过导电接触件电耦合至选择栅极的源极/漏极区。通常来说，导电接触件的顶面宽度形成为大于位线的底面宽度，以利于位线对准并接触于导电接触件。然而，随着快闪存储器设计的尺寸不断缩小，导电接触件和与其上覆位线的相邻位线之间容易发生短路。因此如何避免或降低导电接触件与位线之间的短路问题成为本领域亟待解决的问题。
发明内容
本发明实施例提供一种快闪存储器装置及其形成方法，所述方法可避免导电接触件与位线之间发生短路。
本发明实施例提供一种半导体装置，其包括：衬底、栅极、源极/漏极区、第一介电层、蚀刻停止层、第二介电层、附加介电层、导电接触件以及位线。栅极位于衬底上。源极/漏极区在衬底中位于栅极侧边。第一介电层位于栅极上方。蚀刻停止层位于第一介电层上。第二介电层位于蚀刻停止层上。附加介电层位于第二介电层及蚀刻停止层中。导电接触件穿过第一介电层且电性连接至源极/漏极区。位线穿过第二介电层、蚀刻停止层以及附加介电层，且与导电接触件电性连接。
本发明实施例提供一种半导体装置的形成方法，其包括：形成第一介电层；在第一介电层上形成蚀刻停止层；在蚀刻停止层上形成第二介电层；图案化第二介电层及蚀刻停止层，以在第二介电层及蚀刻停止层中形成开口；在开口中形成附加介电层；在第二介电层及附加介电层上形成图案化的掩模层；根据图案化的掩模层进行蚀刻工艺，以移除第二介电层、附加介电层、蚀刻停止层以及第一介电层的一些部分，并形成位线沟渠以及介层孔；移除图案化的掩模层；以及在位线沟渠以及介层孔中填入导电材料，以形成位于位线沟渠中的位线以及位于介层孔中的导电接触件。
综上所述，本发明通过在夹置于介电层中的蚀刻停止层中形成开口并填入介电材料，接着使用一次蚀刻工艺在介电层及蚀刻停止层中同时形成位线沟渠及介层孔。之后，在位线沟渠及介层孔中形成导电材料，以同时形成位线及导电接触件。通过此方法形成的导电接触件与位线自对准，且导电接触件的顶面宽度不大于位线的底面宽度。因此，可避免导电接触件与其上覆位线邻近的其它位线之间的短路问题。
附图说明
图1示出根据本发明一些实施例的半导体装置；
图2A示出根据本发明一些实施例的沿图1的线I-I’截取的半导体装置的剖视图；
图2B示出根据本发明一些实施例的沿图1的线II-II’截取的半导体装置的剖视图；
图3至图8A、图8B示出根据一些实施例的半导体装置的位线及导电接触件的制造方法的多个中间步骤的剖视图及对应的平面视图或上视图；
图4B、图5B、图7B、图8B分别是沿图4A、图5A、图7A、图8A的线A-A’的平面视图，且图4A、图5A、图7A、图8A分别是沿图4B、图5B、图7B、图8B的线B-B’截取的剖视图；
图6B是图6A的上视图，且图6A是沿图6B的线B-B’截取的剖视图。
具体实施方式
图1示出根据本发明一些实施例的半导体装置500。图2A示出根据本发明一些实施例的沿图1的线I-I’截取的半导体装置500的剖视图。图2B示出根据本发明一些实施例的沿图1的线II-II’截取的半导体装置500的剖视图。
参照图1、图2A以及图2B，在一些实施例中，半导体装置500可为或可包括存储器装置，例如是快闪存储器装置。如图2A及图2B所示，半导体装置500包括衬底10。衬底10例如是半导体衬底、半导体化合物或是半导体合金。举例而言，半导体衬底可包括硅衬底。硅衬底可为未经掺杂的硅衬底或掺杂的硅衬底。掺杂的硅衬底可以是经N型掺杂的硅衬底或经P型掺杂的硅衬底。
衬底10包括多个隔离结构8(在图2B示出)以及由隔离结构8定义的有源区9。隔离结构8的材料包括绝缘材料，例如氧化硅。在一些实施例中，隔离结构8可包括浅沟渠隔离结构(shallow trench isolation；STI)。
在一些实施例中，如图2A所示，在衬底10的有源区9上设置有多个栅极结构15及18。栅极结构15可包括穿隧介电层11、浮置栅极12、栅极间介电层13以及控制栅极14。栅极结构18例如包括栅介电层16及选择栅极17。栅极结构18又可被称为选择栅极结构。在一些实施例中，栅极结构18包括栅极结构18a及18b，且多个栅极结构15可位于栅极结构18a与栅极结构18b之间。浮置栅极12、控制栅极14以及选择栅极17的材料可分别包括多晶硅、金属或金属合金，例如铜、铝、钨或其合金等。穿隧介电层11、栅极间介电层13以与栅介电层16的材料分别包括合适的介电材料，例如氧化硅、氮化硅、氮氧化硅或其组合。
多个源极/漏极区19设置于衬底10中且位于多个栅极结构15及18的侧边。其中一些源极/漏极区19可位于选择栅极结构15与栅极结构18之间，并作为栅极结构15与18的共用源极/漏极区。源极/漏极区19可为位于衬底10中的掺杂区，且可包括P型掺质或N型掺质。P型掺质例如包括硼，N型掺质例如包括磷或砷。
在一些实施例中，在衬底10上设置有介电层100。介电层100的材料，例如氧化硅、氮化硅、氮氧化硅或其组合。介电层100覆盖栅极结构15与栅极结构18的侧壁及顶面，且可为单层或多层结构。导电接触件101及22嵌置于介电层100中并分别与栅极结构18a及18b的源极/漏极区19电性连接。导电接触件101及22又可称为源极/漏极接触件。在一些实施例中，源极线SL设置于导电接触件22上，并通过导电接触件22电性连接至栅极结构18b的源极/漏极区19。
介电层102、蚀刻停止层103、介电层104以及介电层106(图2B)设置于介电层100上。位线BL及导电接触件112嵌置于介电层、蚀刻停止层103、介电层104以及介电层106中且电性连接至导电接触件101。在本发明的实施例中，位线BL与导电接触件112一体成型，且在位线BL与导电接触件112之间不存在界面。关于位线BL及导电接触件112的形成方法和结构特征将在下文详细描述。
在一些实施例中，控制栅极14用作字线WL，选择栅极17用作选择栅极线SG。选择栅极线SG可包括选择栅极线SGD与SGS。举例来说，栅极结构18a中的选择栅极17可作为选择栅极线SGD，且栅极结构18b中的选择栅极17可作为选择栅极线SGS。
参照图1及图2A，在一些实施例中，多个选择栅极线SGS与SGD及多个字线WL并排设置，且可彼此平行地沿方向D1延伸。多个字线WL可位于选择栅极线SGS与选择栅极线SGD之间。源极线SL连接到选择栅极线SGS侧边的源极/漏极区19，且可沿方向D1延伸。在一些实施例中，位线BL位于选择栅极线SG及字线WL上方，且沿方向D2延伸。方向D1及方向D2例如是平行于衬底10的顶面，且方向D2可垂直于方向D1。导电接触件112位于位线BL下方，且自位线BL的底部沿方向D3延伸至导电接触件101。方向D3例如是垂直于衬底10的顶面。
图3、图4A、图4B至图8A、图8B是根据本发明一些实施例的半导体装置500中的位线BL及导电接触件112的制造方法的多个中间步骤的剖视图及对应的平面视图或上视图。为简要及清楚起见，图3至图8A/图8B仅示出半导体装置500的一部分，且一些构件(例如，衬底10、栅极结构15/18等)在图3至图8A/图8B中省略。
参照图3，在一些实施例中，在衬底10(图2A)上形成介电层100。介电层100的形成方法可包括合适的沉积工艺，例如化学气相沉积(chemical vapor deposition；CVD)。在介电层100中形成导电接触件101。导电接触件101穿过介电层100，以与位于介电层100下方的衬底中的源极/漏极区19(图2A)电性连接。导电接触件101的材料可包括金属或金属合金，例如铜、钨、铝、其合金或其组合。在一些实施例中，导电接触件101的形成可包括以下工艺：通过光刻与蚀刻工艺将介电层100图案化，以在介电层100中形成介层孔，接着利用合适的沉积工艺(例如，CVD、物理气相沉积(physical vapor deposition；PVD))在介电层100上形成金属材料，以填充介层孔。之后，使用平坦化工艺移除位于介电层100顶面上方的多余的金属材料。余留在介层孔中的金属材料形成导电接触件101。在一些实施例中，导电接触件101的顶面与介电层100的顶面实质上齐平。
仍参照图3，在一些实施例中，分别利用合适的沉积工艺(例如，CVD)在介电层100与导电接触件101上依次形成介电层102、蚀刻停止层103以及介电层104。介电层102及介电层104的材料与介电层100的材料类似，且可彼此相同或不同。蚀刻停止层103的材料与介电层102、104的材料不同。举例来说，蚀刻停止层103包括介电材料，例如氮化硅、氮氧化硅或其类似物。在一些实施例中，介电层102与104的材料包括氧化硅，而蚀刻停止层103的材料包括氮化硅。
在一些实施例中，在介电层104上形成图案化的掩模层105。图案化的掩模层105例如包括图案化的光刻胶。图案化的掩模层105具有多个掩模开口105a，暴露出介电层104的部分顶面。在一些实施例中，多个掩模开口105a分别位于导电接触件101正上方的对应位置处，且掩模开口105a的尺寸(例如，宽度、面积)大于对应导电接触件101的顶部尺寸。
参照图4A，将介电层104、蚀刻停止层103和/或介电层102图案化，以形成开口OP。所述图案化包括使用图案化的掩模层105作为蚀刻掩模进行蚀刻工艺，以移除被掩模开口105a暴露出的介电层104、蚀刻停止层103和/或介电层102的一些部分，并在介电层104、蚀刻停止层103和/或介电层102中形成开口OP。换句话说，图案化的掩模层105的开口105a被转移至介电层104、蚀刻停止层103和/或介电层102中，而形成开口OP。
开口OP至少延伸穿过介电层104及蚀刻停止层103，且在一些实施例中可进一步延伸至介电层102中。在一些实施例中，所述蚀刻工艺停止于介电层102中，使得开口OP的底面暴露出介电层102，且低于介电层102的最顶表面。在一些其他实施例中，所述蚀刻工艺停止于蚀刻停止层103被移除，且介电层102的顶面刚好露出，亦即，所述蚀刻工艺可能未移除介电层102，且开口OP的底面可实质上齐平于蚀刻停止层103的底面。换言之，开口OP的侧壁暴露出介电层104、蚀刻停止层103和/或介电层102。开口OP的底面暴露出介电层102。在一些实施例中，开口OP具有倾斜的侧壁，且具有自上而下逐渐减小的尺寸(例如，宽度)，但本发明并不以此为限。在替代实施例中，开口OP可具有实质上垂直的侧壁，即，开口OP自上而下可具有均匀的尺寸(例如，宽度)。
图4B示出沿图4A的线A-A’的平面视图，亦即，蚀刻停止层103的上视图。图4A是沿图4B的线B-B’截取的剖视图。如图4B所示，多个开口103a位于蚀刻停止层103中。开口103a是开口OP的由蚀刻停止层103的侧壁定义的一部分。在一些实施例中，多个开口103a可排列成阵列，且相邻两行的开口103a可彼此交错排列。换言之，蚀刻停止层103被打开，且具有多个由其侧壁定义的开口103a。
参照图4A及图5A，移除图案化的掩模层105，接着在开口OP中填入介电层106。介电层106又可称为附加介电层。介电层106的材料与介电层104、102的材料类似，且可与介电层104/102的材料相同或不同，并且与蚀刻停止层103的材料不同。在一些实施例中，介电层106包括氧化硅。介电层106的形成可包括以下工艺：在移除图案化的掩模层105之后，利用合适的沉积工艺(例如CVD)形成介电材料，介电材料可被形成为填充开口OP并覆盖介电层104的顶面。在一些实施例中，接着进行平坦化工艺(例如化学机械研磨(CMP)工艺)，以移除位于介电层104顶面上的介电材料，且余留在开口OP中的介电材料形成介电层106。在一些实施例中，介电层106的顶面与介电层104的顶面实质上齐平。然而，本发明并不以此为限。在一些替代实施例中，平坦化工艺并未完全移除介电层104的顶面上的介电材料，使得介电层106填充开口OP且延伸至覆盖介电层104的顶面。
图5B示出沿图5A的线A-A’的平面视图，亦即，蚀刻停止层103及部分介电层106的上视图。图5A是沿图5B的线B-B’截取的剖视图。参照图5A及图5B，介电层106位于介电层102上，且被介电层104、蚀刻停止层103和/或介电层102侧向环绕。介电层106的侧壁与介电层104、蚀刻停止层103和/或介电层102接触，且介电层106的底面与介电层102接触。换言之，被打开的蚀刻停止层103的开口103a被介电层106填充。
参照图6A，在介电层104及106上形成掩模层108。在一些实施例中，掩模层108的形成方法可包括多重图案化(multi patterning)工艺，例如是自对准双重图案化(self-aligned double patterning；SADP)工艺。举例来说，掩模层108的形成包括以下工艺：通过光刻工艺在介电层104及106上形成多个光刻胶图案。接着在介电层104/106上形成硬掩模层，以覆盖多个光刻胶图案。之后，进行回蚀刻工艺，以移除部分硬掩模层，余留下覆盖光刻胶图案侧壁的硬掩模层形成光刻胶图案的间隙壁。接着移除光刻胶图案，所述间隙壁构成掩模层108。
图6B是根据一些实施例的图6A的上视图。图6B是沿图6A的线B-B’截取的剖视图。
参照图6A及图6B，掩模层108具有多个掩模开口108a。在一些实施例中，多个开口108a例如是平行地沿方向D2延伸的多个沟渠。每一开口108a暴露出介电层106的部分顶面及介电层104的部分顶面，且开口108a的一部分位于导电接触件101及蚀刻停止层103的开口103a正上方。换言之，开口108a在方向D3上与蚀刻停止层103的开口103a以及导电接触件101交叠。在一些实施例中，开口108a的宽度不大于(例如，小于或大体上等于)开口103a的宽度。在本文中，开口108a的宽度及开口103a的宽度是指其在方向D1上的宽度。
参照图7A，图案化介电层104、介电层106、蚀刻停止层103以及介电层102，以形成沟渠109a及介层孔109b。所述图案化包括使用掩模层108作为蚀刻掩模进行蚀刻工艺，以移除被开口108a暴露出的介电层104、介电层106、蚀刻停止层103以及介电层102的一些部分，并形成多个开口109。在一些实施例中，每一开口109包括彼此空间联通的沟渠109a以及位于沟渠109a下方的介层孔109b。沟渠109a又可称为位线沟渠。
多个沟渠109a彼此平行的沿着方向D2延伸，多个介层孔109b分别自沟渠109a的底部在方向D3上向下延伸至暴露出导电接触件101的顶面。沟渠109a包括彼此相邻且连通的第一部分FP及第二部分SP。第一部分FP至少延伸穿过介电层104及蚀刻停止层103，且在一些实施例中可进一步延伸至介电层102中。第一部分FP的底面暴露出介电层102。第二部分SP与介层孔109b彼此空间连通，且穿过介电层106及介电层102，暴露出导电接触件101的顶面。
在一些实施例中，开口109的形成包括移除被掩模开口108a暴露出的介电层104、蚀刻停止层103以及介电层102的一些部分，以形成沟渠109a的第一部分FP。开口109的形成还包括移除被掩模开口108a暴露出的部分介电层106及其下方的介电层102，以形成沟渠109a的第二部分SP以及介层孔109b。在一些实施例中，蚀刻工艺所使用的蚀刻剂具有介电层106、104、102(例如氧化硅)对蚀刻停止层103(例如氮化硅)的高蚀刻选择比。举例来说，蚀刻工艺对介电层106/104/102的蚀刻速率实质上相同，且具有第一蚀刻速率。蚀刻工艺对蚀刻停止层103具有第二蚀刻速率，且第二蚀刻速率可远低于第一蚀刻速率。
在蚀刻工艺中，由于形成沟渠109a的第一部分FP需要移除蚀刻停止层103，而形成沟渠109a的第二部分SP以及介层孔109b不需移除蚀刻停止层103，因此在移除蚀刻停止层103以形成沟渠109a的第一部分FP的同时，蚀刻工艺以较快的蚀刻速率移除介电层106及102，从而形成沟渠109a的第二部分BP并往下形成更深的介层孔109b。在一些实施例中，在蚀刻工艺停止时，介层孔109b延伸至暴露出导电接触件101的顶面，而沟渠109a延伸至暴露出介电层102。沟渠109a的底面可实质上齐平于蚀刻停止层103的底面或者低于介电层102的最顶表面。
图7B示出沿图7A的线A-A’的平面视图。图7A是沿图7B的线B-B’截取的剖视图。如图7A及图7B所示，嵌置于蚀刻停止层103中的部分介电层106被移除。在一些实施例中，沟渠109a的宽度W1小于介电层106的宽度W2，余留下的部分介电层106位于沟渠109a的相对两侧且可被沟渠109a间隔开。沟渠109a的第二部分SP位于介电层106中，且至少由介电层106的侧壁定义。
参照图8A，移除掩模层108，并在沟渠109a及介层孔109b中形成位线BL及导电接触件112。在一些实施例中，位线BL与导电接触件112的材料可包括金属或金属合金，例如是铜、铝、钨、其合金或其组合。在一些实施例中，位线BL及导电接触件112的形成包括以下工艺：在移除掩模层108之后，使用CVD/PVD等合适的沉积工艺在介电层104/106上形成导电材料，以填充沟渠109a及介层孔109b，接着使用平坦化工艺(例如CMP)移除位于介电层104/106的顶面上方的导电材料的多余部分，余留在沟渠109a中的导电材料形成位线BL，余留在介层孔109b中的导电材料形成导电接触件112。在一些实施例中，位线BL的顶面与介电层106以及介电层104的顶面实质上齐平。
图8B示出沿图8A的线A-A’的平面视图。图8A是沿图8B的线B-B’截取的剖视图。
参照图8A及图8B，在一些实施例中，多条位线BL彼此平行的沿着方向D2延伸。导电接触件112位于位线BL与导电接触件101之间，以将位线BL电性连接至导电接触件101。每一位线BL包括第一部分113a及第二部分113b。第一部分113a位于介电层104、蚀刻停止层103和/或介电层102中。在一些实施例中，第一部分113a的底面与介电层102接触，且可实质上齐平于或低于蚀刻停止层103的底面(或齐平于或低于介电层102的最顶表面)。第一部分113a的侧壁与介电层104、蚀刻停止层103和/或介电层102物理接触。位线BL的第二部分113b位于介电层106中，且可进一步延伸至介电层102中。第二部分113b的底面(图8A中以虚线示出)与第一部分113a的底面实质上齐平，且与导电接触件112接触。第二部分113b的侧壁被介电层106环绕包覆且与介电层106物理接触。在一些实施例中，第二部分113b与介电层104及蚀刻停止层103被位于其间的介电层106间隔开。位线113的底面可高于、实质上齐平于或低于介电层106的底面。导电接触件112嵌置于介电层102中，被介电层102侧向环绕。在一些实施例中，导电接触件112嵌置于介电层102与介电层106两者中，且其侧壁与介电层102与106两者接触。
位线BL与导电接触件112一体成型。在位线BL与导电接触件112之间不存在界面。导电接触件112的顶部宽度Wt不大于位线BL的底部宽度Wb。在一些实施例中，导电接触件112的顶部宽度Wt事实上等于位线的底部宽度Wb。应注意，本文中所述的导电接触件112的顶部宽度Wt及位线BL的底部宽度Wb是指其在方向D1上的宽度。
在本发明的实施例中，通过一次蚀刻工艺形成位线沟渠及介层孔，接着在位线沟渠及介层孔中填入导电材料，以同时形成位线及导电接触件。如此一来，位线及导电接触件一体成型，可避免或降低导电接触件与其上覆位线邻近的位线之间的短路风险。此外，可通过调整蚀刻停止层的厚度较好的控制蚀刻工艺以及介层孔的深度。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体装置，包括：
衬底；
栅极，位于所述衬底上；
源极/漏极区，在所述衬底中位于所述栅极侧边；
第一介电层，位于所述栅极上方；
蚀刻停止层，位于所述第一介电层上；
第二介电层，位于所述蚀刻停止层上；
附加介电层，位于所述第二介电层及所述蚀刻停止层中；
导电接触件，穿过所述第一介电层且电性连接至所述源极/漏极区；以及
位线，穿过所述第二介电层、所述蚀刻停止层以及所述附加介电层，且与所述导电接触件电性连接。
2.根据权利要求1所述的半导体装置，其中在所述位线与所述导电接触件之间不存在界面。
3.根据权利要求1所述的半导体装置，其中所述位线包括：
第一部分，位于所述第一介电层及所述蚀刻停止层中；以及
第二部分，与所述第一部分连接且上覆于所述导电接触件，其中所述第二部分与所述第一介电层及所述蚀刻停止层被所述附加介电层间隔开。
4.根据权利要求1所述的半导体装置，其中所述位线沿第一方向延伸，所述导电接触件的顶部宽度不大于所述位线在第二方向上的底部宽度，所述第二方向垂直于所述第一方向。
5.根据权利要求1所述的半导体装置，还包括：
内层介电层，位于所述第一介电层与所述衬底之间，覆盖所述栅极的侧壁及顶面；以及
源极/漏极接触件，位于所述内层介电层中且连接至所述源极/漏极区，其中所述导电连接件通过所述源极/漏极接触件与所述源极/漏极区电性连接。
6.一种半导体装置的形成方法，包括：
形成第一介电层；
在所述第一介电层上形成蚀刻停止层；
在所述蚀刻停止层上形成第二介电层；
图案化所述第二介电层及所述蚀刻停止层，以在所述第二介电层及所述蚀刻停止层中形成开口；
在所述开口中形成附加介电层；
在所述第二介电层及所述附加介电层上形成图案化的掩模层；
根据所述图案化的掩模层进行蚀刻工艺，以移除所述第二介电层、所述附加介电层、所述蚀刻停止层以及所述第一介电层的一些部分，并形成位线沟渠以及介层孔；
移除所述图案化的掩模层；以及
在所述位线沟渠以及所述介层孔中填入导电材料，以形成位于所述位线沟渠中的位线以及位于所述介层孔中的导电接触件。
7.根据权利要求6所述的半导体装置的形成方法，其中所述图案化的掩模层具有掩模开口，以暴露出部分所述第二介电层及部分所述附加介电层，且所述掩模开口设置于所述附加介电层的嵌置于所述蚀刻停止层中的一部分的正上方。
8.根据权利要求7所述的半导体装置的形成方法，其中所述掩模开口的宽度小于所述附加介电层的所述一部分的宽度。
9.根据权利要求6所述的半导体装置的形成方法，其中所述蚀刻工艺包括：
移除所述第二介电层的一部分及其下方的所述蚀刻停止层的一部分，以形成所述位线沟渠的第一部分；以及
移除所述附加介电层的一部分及其下方的所述第一介电层的一部分，以形成所述位线沟渠的第二部分及其下方的所述介层孔。
10.根据权利要求6所述的半导体装置的形成方法，其中所述位线通过所述导电接触件电性连接到源极/漏极接触件，所述源极/漏极接触件连接到选择栅极的源极/漏极区。
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