TW201543679A - 半導體裝置結構及其製造方法 - Google Patents

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Abstract

本發明揭露一種半導體裝置結構，其包括一半導體基底。半導體裝置結構還包括一閘極堆疊，位於半導體基底上。閘極堆疊包括一閘極介電層、位於閘極介電層上的一金屬閘極、位於金屬閘極上的一第一絕緣層以及位於第一絕緣層上的一第二絕緣層。第一絕緣層的材料不同於第二絕緣層的材料。半導體裝置結構也包括位於閘極堆疊的相對側壁上的複數間隙壁。間隙壁及金屬閘極圍繞出一凹口，且第一絕緣層及第二絕緣層位於凹口內。

Description

半導體裝置結構及其製造方法
本發明係有關於一種半導體技術，特別為有關於一種半導體裝置結構及其製造方法。
半導體積體電路(integrated circuit，IC)產業已歷經了快速的成長。積體電路材料及設計之技術的進步造成積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。然而，這些技術進步增加了製程及製造積體電路的複雜性。
在積體電路的發展過程中，通常增加了功能密度(即，每晶片面積所內連接的裝置的數量)，卻降低了幾何尺寸(即，製程中所能製造出的最小元件或線路)。尺寸縮小所帶來的好處通常包括提高生產效率及降低相關成本。
然而，由於特徵尺寸持續縮小，因此製程也變得更加難以進行。上述製程為光微影製程、對準製程、間隙填充製程、蝕刻製程或類似的製程。因此，形成具有更小尺寸及良好可靠度的半導體裝置是一大挑戰。
本發明實施例係提供一種半導體裝置結構，其包括一半導體基底。一閘極堆疊位於半導體基底上，其中閘極堆疊包括一閘極介電層、位於閘極介電層上的一金屬閘極、位於 金屬閘極上的一第一絕緣層以及位於第一絕緣層上的一第二絕緣層，且第一絕緣層的材料不同於第二絕緣層的材料。複數間隙壁位於閘極堆疊的相對側壁上，其中間隙壁及金屬閘極圍繞出一凹口，且第一絕緣層及第二絕緣層位於凹口內。
本發明實施例係提供一種半導體裝置結構，其包括一半導體基底。一閘極堆疊位於半導體基底上，其中閘極堆疊包括一閘極介電層、位於閘極介電層上的一金屬閘極、位於金屬閘極上的一填充層以及位於填充層上的一保護層，且填充層的一第一厚度大於或等於保護層的一第二厚度。複數間隙壁位於閘極堆疊的相對側壁上，其中間隙壁及金屬閘極圍繞出一凹口，且填充層及保護層位於凹口內。
本發明實施例係提供一種半導體裝置結構的製造方法，包括在一半導體基底上形成分離的兩個間隙壁。在間隙壁之間形成一金屬閘極，其中間隙壁及金屬閘極圍繞出一凹口。在凹口內及金屬閘極上形成一第一絕緣層。在凹口內及第一絕緣層上形成一第二絕緣層，且第一絕緣層的材料不同於第二絕緣層的材料。
100‧‧‧半導體裝置(結構)
110‧‧‧半導體基底
112‧‧‧隔離結構
114‧‧‧閘極介電層
116‧‧‧虛設閘極
118‧‧‧密封層
119‧‧‧開口
119a、119b‧‧‧凹口
120‧‧‧摻雜區
122‧‧‧間隙壁
124a‧‧‧源極壓力源區
124b‧‧‧汲極壓力源區
125a、125b‧‧‧金屬矽化物區
126‧‧‧接觸蝕刻停止層
126s‧‧‧頂表面
128‧‧‧介電層
128s‧‧‧頂表面
140‧‧‧功函數金屬層
150a‧‧‧閘極電極層
150‧‧‧金屬閘極
160a‧‧‧第一絕緣材料層
160‧‧‧第一絕緣層
170a‧‧‧第二絕緣材料層
170‧‧‧第二絕緣層
170s‧‧‧頂表面
180‧‧‧接觸蝕刻停止層
190‧‧‧保護層
201‧‧‧接觸孔
201a‧‧‧側壁
201b‧‧‧底部
210‧‧‧介電隔離襯層
220‧‧‧接觸插塞
220a‧‧‧導電層
D‧‧‧深度
G‧‧‧閘極堆疊
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T22‧‧‧厚度
W‧‧‧寬度
第1A至1M圖係繪示出根據某些實施例之半導體裝置結構的製造過程的各個階段的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述 各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語等。可以理解的是，除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。可以理解的是，在所述方法之前、期間及之後，可提供額外的操作步驟，且在某些方法實施例中，所述的某些操作步驟可被替代或省略。
第1A至1M圖係繪示出根據某些實施例之半導體裝置結構100的製造過程的各個階段的剖面示意圖。如第1A圖所示，提供一半導體基底110。半導體基底110可為半導體晶圓(例如，矽晶圓)或半導體晶圓的一部分。
在某些實施例中，半導體基底110由元素半導體材 料(包括矽或鍺的單晶體、多晶體或非晶體結構)所構成。在某些其他實施例中，半導體基底110由化合物半導體所構成，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、合金半導體(例如，矽鍺(SiGe)或砷化鎵(GaAsP))或其組合。在某些實施例中，半導體基底110包括多層半導體、絕緣層上半導體(semiconductor on insulator，SOI)，例如，絕緣層上覆矽或絕緣層上覆鍺)或其組合。
如第1A圖所示，在某些實施例中，一隔離結構112形成於半導體基底110，以在半導體基底110內定義出各個主動區。隔離結構112用於將相鄰的裝置(例如，電晶體)彼此電性隔離。
在某些實施例中，隔離結構112由介電材料(例如，氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數(K)材料、其他適合的材料或其組合)所構成。在某些實施例中，使用隔離技術(例如，局部半導體氧化法(local oxidation of semiconductor，LOCOS)、淺溝槽隔離法(shallow trench isolation，STI)或類似的隔離技術)形成隔離結構112。
在某些實施例中，隔離結構112的形成包括透過光微影製程圖案化半導體基底110、在半導體基底110內蝕刻出一溝槽(例如，透過乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程或其組合)以及以介電材料填充溝槽(例如，透過化學氣相沉積(chemical vapor deposition，CVD)製程)。在某些實施例中，填充的溝槽具有多層結構(例如，填充氮化矽或氧化矽的熱氧化 襯層)。然而，在某些實施例中，並未形成隔離結構112。
如第1A圖所示，在某些實施例中，一閘極介電層114及一虛設閘極(dummy gate)116形成於半導體基底110上。後續將可透過後閘極法(gate-last)或取代閘極法(replacement-gate，RPG)形成金屬閘極。虛設閘極116可由多晶矽所構成。
在某些實施例中，閘極介電層114是由例如高介電常數(K)材料所構成的。舉例來說，高介電常數介電材料包括二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、其他適合的高介電常數介電材料或其組合。
高介電常數介電材料也可包括例如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氧氮化物、氧化鋁、二氧化鉿合金(HfO2-Al2O3)、其他適合的材料或其組合。
可透過適合的製程(例如，原子層沉積(atomic layer deposition，ALD)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、濺鍍製程、電鍍製程、其他適合的製程或其組合)沉積閘極介電層114。在某些實施例中，可進一步對閘極介電層114進行退火製程。
在形成閘極介電層114之前，一中間介電層(未繪示)可形成於半導體基底110上，在半導體基底110上。中間介電層可由適合的介電材料(例如，氧化矽、矽酸鉿、氮氧化矽或其 組合)所構成。
如第1A圖所示，在某些實施例中，密封層118形成於虛設閘極116及閘極介電層114的側壁上。在某些實施例中，密封層118用以保護虛設閘極116及閘極介電層114於後續的製程期間不被破壞。
密封層118包括介電材料，例如氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiON)、碳化矽(SiC)、矽(Si)、矽鍺(SiGe)、其他適合的材料或其組合。在某些實施例中，可透過沉積製程(例如，化學氣相沉積製程)及蝕刻製程形成密封層118。
如第1A圖所示，在某些實施例中，複數摻雜區120形成於半導體基底110內，且鄰近於虛設閘極116的相對兩側。在某些實施例中，摻雜區120為一輕摻雜源極區及一輕摻雜汲極區，且在形成密封層118之後形成。摻雜區120透過適合的製程(例如，離子佈植製程)而形成。
如第1A圖所示，在某些實施例中，間隙壁122形成於密封層118上。在某些實施例中，間隙壁122由介電材料(例如，氮化矽層、氮氧化矽層或其組合)所構成。在某些實施例中，可透過沉積製程(例如，化學氣相沉積製程)及蝕刻製程形成間隙壁122。
如第1A圖所示，在某些實施例中，一源極壓力源區(stressor region)124a及一汲極壓力源區124b形成於半導體基底110內。在某些實施例中，源極壓力源區124a及汲極壓力源區124b鄰近於間隙壁122。在某些實施例中，透過用於去除 一部分的半導體基底110的一蝕刻製程以及一選擇性磊晶生長(selective epitaxial growth，SEG)製程形成源極壓力源區124a及汲極壓力源區124b。
源極壓力源區124a及汲極壓力源區124b也可分別稱為源極區及汲極區。在某些實施例中，源極壓力源區124a及汲極壓力源區124b包括矽鍺、碳化矽或其他適合的材料。在某些實施例中，源極壓力源區124a及汲極壓力源區124b用以對閘極介電層114下方的通道區提供應變或應力，進而增加載子遷移率(carrier mobility)。
在某些實施例中，在源極壓力源區124a及汲極壓力源區124b成長或形成期間同時對其進行摻雜。或者，也可於後續進行佈植製程來摻雜源極壓力源區124a及汲極壓力源區124b。然而，在某些實施例中，並未形成源極壓力源區124a及汲極壓力源區124b。
在某些實施例中，一接觸蝕刻停止層(contact etch stop layer)126形成於半導體基底110、源極壓力源區124a、汲極壓力源區124b及虛設閘極116上。在某些實施例中，接觸蝕刻停止層126由介電材料(例如，氮化矽)所構成。然而，在某些實施例中，並未形成接觸蝕刻停止層126。
接著，如第1A圖所示，在某些實施例中，介電層128沉積於半導體基底110上。在某些實施例中，介電層128圍繞間隙壁122。在某些實施例中，介電層128由適合的介電材料(例如，氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass，BSG)、磷矽玻璃(phosphoric silicate glass，PSG)、硼磷矽玻璃 (borophosphosilicate glass，BPSG)、氟矽玻璃(fluorinated silicate glass，FSG)、低介電常數材料、多孔介電材料或其組合)所構成。在某些實施例中，可透過化學氣相沉積製程、高密度電漿化學氣相沉積製程(high density plasma chemical vapor deposition，HDPCVD)、旋塗製程、濺射製程、其他可應用的製程或其組合沉積介電層128。
之後，如第1B圖所示，對介電層128進行平坦化製程，直到露出虛設閘極116的一頂表面。舉例來說，平坦化製程包括化學機械研磨製程(chemical mechanical polishing，CMP)。在進行平坦化製程之後，介電層128具有大致上平坦的表面，以有利於後續的製程操作。
之後，如第1B圖所示，在某些實施例中，去除虛設閘極116。舉例來說，可透過濕蝕刻製程、乾蝕刻製程或其組合去除虛設閘極116。在去除虛設閘極116之後，在間隙壁122之間形成一開口119。在某些實施例中，開口119為一溝槽。
如第1B圖所示，在某些實施例中，在去除虛設閘極116之後，仍保留閘極介電層114。或者，在某些其他未繪示的實施例中，閘極介電層114作為虛設閘極介電層，且於後續的製程中被去除。
如第1C圖所示，在某些實施例中，一功函數(work function)金屬層140沉積於介電層128及開口119內的閘極介電層114上。功函數金屬層140對電晶體提供所需的功函數，以提高裝置效能，例如改善臨界(threshold)電壓。
在形成N型金屬氧化物半導體場效電晶體(NMOS) 的實施例中，功函數金屬層140可為N型金屬，其能夠對裝置提供適合的功函數數值(例如，等於或小於大約4.5電子伏特(eV))。N型金屬由金屬、金屬碳化物、金屬氮化物或其組合所構成。舉例來說，N型金屬可由鉭、氮化鉭或其組合所構成。
另一方面，在形成P型金屬氧化物半導體場效電晶體(PMOS)的實施例中，功函數金屬層140可為P型金屬，其能夠對裝置提供適合的功函數數值(例如，等於或大於大約4.8電子伏特(eV))。P型金屬由金屬、金屬碳化物、金屬氮化物或其組合所構成。舉例來說，P型金屬可由鈦、氮化鈦或其組合所構成。
在某些實施例中，功函數金屬層140由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿或碳化鋯)、鋁化物、釕或其組合。在某些實施例中，可透過物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、電鍍製程、其他適合的方法或其組合沉積功函數金屬層140。
在某些實施例中，一閘極電極層150a(也稱為金屬閘電極層)沉積於半導體基底110及功函數金屬層140上，以填充開口119。在某些實施例中，閘極電極層150a由適合的金屬材料(例如，鋁、鎢、金、鉑、鈷、其他適合的金屬、其合金或其組合)所構成。可透過物理氣相沉積製程、化學氣相沉積製程、電鍍製程、類似的製程、其組合或其他適合的沉積製程沉積閘極電極層150a。
之後，如第1D圖所示，在某些實施例中，進行平坦化製程，以去除開口119之外的閘極電極層150a及功函數金 屬層140。舉例來說，平坦化製程包括化學機械研磨製程(CMP)或類似的製程。
之後，如第1E圖所示，在某些實施例中，去除開口119內的閘極電極層150a的一部分以及功函數金屬層140的一部分。舉例來說，去除的步驟包括進行蝕刻製程。保留於開口119內的閘極電極層150a形成一金屬閘極150。
在去除的步驟之後，形成一凹口119a。在某些實施例中，凹口119a被間隙壁122及金屬閘極150所圍繞。在某些實施例中，凹口119a的一深度D大於或等於凹口119a的一寬度W。在某些實施例中，凹口119a的深寬比(D/W)介於大約1至大約3的範圍。
之後，如第1F圖所示，在某些實施例中，一第一絕緣材料層160a沉積於半導體基底110上，以填充凹口119a。第一絕緣材料層160a包括具有高間隙填充能力的絕緣材料。第一絕緣材料層160a可包括氧化物材料(例如，氧化矽)或其他適合的絕緣材料。在某些實施例中，可透過化學氣相沉積製程(例如，流動式化學氣相沉積製程(flowable chemical vapor deposition，FCVD)沉積第一絕緣材料層160a。
之後，如第1G圖所示，在某些實施例中，去除凹口119a之外的第一絕緣材料層160a及凹口119a內的第一絕緣材料層160a的一部分。保留於凹口119a內的第一絕緣材料層160a形成一第一絕緣層160。在去除的步驟之後，形成一凹口119b。凹口119b被間隙壁122及第一絕緣層160所圍繞。
凹口119a未被第一絕緣層160完全填充。在某些實 施例中，第一絕緣層160直接接觸金屬閘極150。在某些實施例中，去除的步驟包括進行蝕刻製程(例如，乾蝕刻製程或濕蝕刻製程)。在某些實施例中，乾蝕刻製程所使用的蝕刻氣體包括CF4及/或NF3。
之後，如第1H圖所示，在某些實施例中，一第二絕緣材料層170a沉積於半導體基底110上，以填充凹口119b。在某些實施例中，第二絕緣材料層170a直接接觸第一絕緣層160。
在某些實施例中，第二絕緣材料層170a包括具有高抗蝕性的絕緣材料。舉例來說，第二絕緣材料層170a包括氮化物材料，例如氮化矽(SiN)。在某些實施例中，可透過化學氣相沉積製程(例如，電漿增強化學氣相沉積製程(plasma enhanced chemical vapor deposition，PECVD)沉積第二絕緣材料層170a。
第一絕緣層160具有一第一厚度T1，凹口119b內的第二絕緣材料層170a具有一第二厚度T2。在某些實施例中，第一厚度T1與第二厚度T2的比值介於大約0.6至大約1.5的範圍。
之後，如第1I圖所示，去除凹口119a之外的第二絕緣材料層170a。在某些實施例中，保留於凹口119a內的第二絕緣材料層170a形成一第二絕緣層170。在某些實施例中，閘極介電層114、金屬閘極150、第一絕緣層160及第二絕緣層170構成閘極堆疊G。在某些實施例中，閘極堆疊G還包括功函數金屬層140。
在某些實施例中，後續形成的複數接觸插塞可能 出現非預期的偏移，而第一絕緣層160及第二絕緣層170皆能夠避免金屬閘極150與接觸插塞產生短路。接觸插塞用於分別電性連接至源極壓力源區124a及汲極壓力源區124b。第一絕緣層160及第二絕緣層170也能夠保護金屬閘極150於後續的製程中不被破壞。
在某些實施例中，第二絕緣層170的材料不同於第一絕緣層160的材料。第一絕緣層160的間隙填充能力高於第二絕緣層170的間隙填充能力，因此第一絕緣層160也可稱為填充層。第二絕緣層170的耐蝕刻性高於第一絕緣層160的耐蝕刻性，因此第二絕緣層170也可稱為保護層。
在某些實施例中，具有高間隙填充能力的第一絕緣層160填充了凹口119a的主要部分，以降低凹口119b的深寬比。因此，第二絕緣材料層170a(或者在第二絕緣層170)可完全填充具有低深寬比的凹口119b。如此一來，即使凹口119b具有高深寬比，第一絕緣層160及第二絕緣層170仍可完全地填充凹口119a。
在某些實施例中，去除的步驟也包括去除原本位於凹口119b內的第二絕緣材料層170a的一部分、密封層118的一部分、間隙壁122的一部分、接觸蝕刻停止層126的一部分、、介電層128的一部分。因此，第二絕緣層170的厚度T22小於凹口119b內的第二絕緣材料層170a的第二厚度T2(如第1H圖所示)。
在某些實施例中，第一絕緣層160的第一厚度T1與第二絕緣層170的厚度T22的比值(T1/T22)介於大約1至大約3的 範圍。在某些實施例中，如果比值(T1/T22)小於1(即，第一絕緣層160過薄)，第二絕緣層170無法填滿凹口119b。在某些實施例中，如果比值(T1/T22)大於3(即，第二絕緣層170過薄)，第二絕緣層170容易受到後續製程(例如，形成接觸孔的製程)破壞(或被移除)。
在某些實施例中，在去除的步驟之後，凹口119a的深度D降低了，因此減小凹口119a的深寬比。舉例來說，凹口119a的深寬比介於大約0.6至大約1.2的範圍。
在某些實施例中，去除的步驟包括進行平坦化製程，例如化學機械研磨製程。在某些實施例中，在進行平坦化製程之後，介電層128的一頂表面128s與第二絕緣層170的一頂表面170s大致上共平面。在某些實施例中，接觸蝕刻停止層126的一頂表面126s、介電層128的頂表面128s及第二絕緣層170的頂表面170s大致上彼此共平面。
如第1J圖所示，在某些實施例中，一接觸蝕刻停止層180沉積於介電層128、接觸蝕刻停止層126及閘極堆疊G上。在某些實施例中，接觸蝕刻停止層180由氮化矽或其他適合的材料所構成。
如第1J圖所示，一保護層190形成於接觸蝕刻停止層180上。在某些實施例中，保護層190用以保護接觸蝕刻停止層180於後續的一預非晶化佈植製程(pre-amorphization implant，PAI)期間不被破壞。保護層190包括例如電漿增強氧化物層(plasma-enhanced oxide，PEOX)。
之後，如第1K圖所示，在某些實施例中，圖案化 保護層190、接觸蝕刻停止層180、介電層128及接觸蝕刻停止層126，以形成複數接觸孔201。接觸孔201分別露出源極壓力源區124a及汲極壓力源區124b。在某些實施例中，圖案化的步驟包括進行光微影製程及蝕刻製程。
此後，在某些實施例中，一介電隔離襯層(dielectric spacer liner，DSL)210順應性地形成於保護層190上及接觸孔201的側壁201a上。介電隔離襯層210用以保護側壁201a不被後續的製程(例如，預非晶化佈植製程(PAI))破壞。介電隔離襯層210由例如摻碳氧化矽(SiOC)或其他適合的材料所構成。舉例來說，可透過原子層沉積製程或其他適合的製程形成介電隔離襯層210。
在某些實施例中，進行預非晶化佈植製程(PAI)，以減少摻雜物通道效應(dopant channeling effect)且提高摻雜物活化(dopant activation)。在某些實施例中，可使用矽、鍺或碳。在某些其他實施例中，可使用惰性氣體(例如，氖、氬、氪、氙及/或氡)。在進行預非晶化佈植製程之後，露出且位於接觸孔201的底部201b的源極壓力源區124a及汲極壓力源區124b的一部分變成非結晶狀態。
如第1K圖所示，在某些實施例中，進行矽化(salicidation)製程(自對準矽化(self-aligned silicidation)製程)，分別在源極壓力源區124a及汲極壓力源區124b上或內形成一金屬矽化物區125a及一金屬矽化物區125b。金屬矽化物區125a及125b由鎳矽化物所構成。
在某些實施例中，金屬矽化物區125a及125b由適 合的金屬材料的矽化物材料所構成。適合的金屬材料可包括鈷(Co)、鎳(Ni)、鉑(Pt)、鈦(Ti)、鐿(Yb)、鉬(Mo)、鉺(Er)或其組合。在某些實施例中，可選擇性進行自對準矽化製程。
如第1L圖所示，在某些實施例中，一導電層220a沉積於保護層190上，以填充接觸孔201。導電層220a與金屬矽化物區125a及125b連接。舉例來說，導電層220a由鎢或其他適合的導電材料所構成。可透過物理氣相沉積製程、電鍍製程、化學氣相沉積製程、或其他適合的製程形成導電層220a。
如第1M圖所示，在某些實施例中，去除接觸孔201之外的導電層220a及介電隔離襯層210，且去除保護層190。去除的步驟包括例如化學機械研磨製程(CMP)。在進行去除的步驟之後，保留於接觸孔201內的導電層220a形成接觸插塞220。接觸插塞220電性連接至源極壓力源區124a及汲極壓力源區124b(即源極/汲極區)。
如第1M圖所示，半導體裝置100大致上形成。半導體裝置100可為N型金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)或P型金屬氧化物半導體場效電晶體。
根據某些實施例，提供一種半導體裝置結構及其製造方法。具有高間隙填充能力的第一絕緣層及具有高耐刻蝕性的第二絕緣層依序形成於由金屬閘極及間隙壁圍繞的凹口內，以填滿凹口。第一絕緣層及第二絕緣層能夠避免金屬閘極與出現非預期偏移的接觸插塞產生短路。
根據某些實施例，提供一種半導體裝置結構。半 導體裝置結構包括一半導體基底。半導體裝置結構還包括一閘極堆疊，位於半導體基底上。閘極堆疊包括一閘極介電層、位於閘極介電層上的一金屬閘極、位於金屬閘極上的一第一絕緣層以及位於第一絕緣層上的一第二絕緣層。第一絕緣層的材料不同於第二絕緣層的材料。半導體裝置結構也包括間隙壁，位於閘極堆疊的相對側壁上。間隙壁及金屬閘極圍繞一凹口，且第一絕緣層及第二絕緣層位於凹口內。
根據某些實施例，提供一種半導體裝置結構。半導體裝置結構包括一半導體基底。半導體裝置結構還包括一閘極堆疊，位於半導體基底上。閘極堆疊包括一閘極介電層、位於閘極介電層上的一金屬閘極、位於金屬閘極上的一填充層以及位於填充層上的一保護層。填充層的一第一厚度大於或等於保護層的一第二厚度。半導體裝置結構也包括間隙壁，位於閘極堆疊的相對側壁上。間隙壁及金屬閘極圍繞一凹口，且填充層及保護層位於凹口內。
根據某些實施例，提供一種半導體裝置結構的製造方法。半導體裝置結構的製造方法包括在一半導體基底上形成分離的兩個間隙壁。半導體裝置結構的製造方法包括在間隙壁之間形成一金屬閘極。間隙壁及金屬閘極圍繞一凹口。半導體裝置結構的製造方法包括在凹口內及金屬閘極上形成一第一絕緣層。半導體裝置結構的製造方法包括在凹口內及第一絕緣層上形成一第二絕緣層。第一絕緣層的材料不同於第二絕緣層的材料。
以上概略說明了本發明數個實施例的特徵，使所 屬技術領域中具有通常知識者對於後續本發明的詳細說明可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其它結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明之精神和保護範圍內，且可在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體裝置(結構)
110‧‧‧半導體基底
112‧‧‧隔離結構
114‧‧‧閘極介電層
119a‧‧‧凹口
120‧‧‧摻雜區
122‧‧‧間隙壁
124a‧‧‧源極壓力源區
124b‧‧‧汲極壓力源區
125a、125b‧‧‧金屬矽化物區
126‧‧‧接觸蝕刻停止層
128‧‧‧介電層
140‧‧‧功函數金屬層
150‧‧‧金屬閘極
160‧‧‧第一絕緣層
170‧‧‧第二絕緣層
180‧‧‧接觸蝕刻停止層
201‧‧‧接觸孔
210‧‧‧介電隔離襯層
220‧‧‧接觸插塞
G‧‧‧閘極堆疊

Claims (10)

  1. 一種半導體裝置結構，包括：一半導體基底；一閘極堆疊，位於該半導體基底上，其中該閘極堆疊包括一閘極介電層、位於該閘極介電層上的一金屬閘極、位於該金屬閘極上的一第一絕緣層以及位於該第一絕緣層上的一第二絕緣層，且該第一絕緣層的材料不同於該第二絕緣層的材料；以及複數間隙壁，位於該閘極堆疊的相對側壁上，其中該等間隙壁及該金屬閘極圍繞出一凹口，且該第一絕緣層及該第二絕緣層位於該凹口內。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一絕緣層的一第一厚度大於或等於該第二絕緣層的一第二厚度，且其中該第一絕緣層包括一氧化物材料，該第二絕緣層包括一氮化物材料。
  3. 如申請專利範圍第2項所述之半導體裝置結構，其中該第一厚度與該第二厚度的比值介於1至3的範圍。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一絕緣層及該第二絕緣層完全填滿該凹口，且其中該第一絕緣層直接接觸該金屬閘極。
  5. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一介電層，位於該半導體基底上，且圍繞該等間隙壁，其中該介電層的一第一頂表面與該第二絕緣層的一第二頂表面大致上共平面。
  6. 一種半導體裝置結構，包括：一半導體基底；一閘極堆疊，位於該半導體基底上，其中該閘極堆疊包括一閘極介電層、位於該閘極介電層上的一金屬閘極、位於該金屬閘極上的一填充層以及位於該填充層上的一保護層，且該填充層的一第一厚度大於或等於該保護層的一第二厚度；以及複數間隙壁，位於該閘極堆疊的相對側壁上，其中該等間隙壁及該金屬閘極圍繞出一凹口，且該填充層及該保護層位於該凹口內。
  7. 如申請專利範圍第6項所述之半導體裝置結構，其中該第一厚度與該第二厚度的比值介於1至3的範圍，且其中該保護層包括一氮化物材料。
  8. 如申請專利範圍第6項所述之半導體裝置結構，更包括：一介電層，位於該半導體基底上，且圍繞該閘極堆疊，其中該介電層的一第一頂表面與該保護層的一第二頂表面大致上共平面，且其中該保護層直接接觸該填充層。
  9. 一種半導體裝置結構的製造方法，包括：在一半導體基底上形成分離的兩個間隙壁；在該等間隙壁之間形成一金屬閘極，其中該等間隙壁及該金屬閘極圍繞出一凹口；在該凹口內及該金屬閘極上形成一第一絕緣層；以及在該凹口內及該第一絕緣層上形成一第二絕緣層，且該第一絕緣層的材料不同於該第二絕緣層的材料。
  10. 如申請專利範圍第9項所述之半導體裝置結構的製造方法，其中形成該第一絕緣層的步驟包括：在該半導體基底上沉積一第一絕緣材料層；以及去除該凹口之外的該第一絕緣材料層以及該凹口內的該第一絕緣材料層的一部分；且其中形成該第二絕緣層的步驟包括：在該半導體基底上沉積一第二絕緣材料層；以及去除該凹口之外的該第二絕緣材料層。
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