KR20150070167A - 마이크로컨트롤러 및 그 제조 방법 - Google Patents

Abstract

저소비 전력 모드에서 동작하는 마이크로컨트롤러가 제공된다. 마이크로컨트롤러는 CPU, 메모리, 및 타이머 회로와 같은 주변 회로를 포함한다. 주변 회로의 레지스터는 버스 라인과의 인터페이스에 제공된다. 전원 공급 제어를 위한 파워 게이트가 제공된다. 마이크로컨트롤러는 모든 회로가 액티브 상태인 통상 동작 모드에서는 물론, 회로들 중 일부가 액티브 상태인 저소비 전력 모드에서 동작할 수 있다. 휘발성 메모리와 불휘발성 메모리는 CPU의 레지스터와 같이, 레지스터내에 제공된다. 휘발성 메모리의 데이터는 전원 공급이 차단되기 전에 불휘발성 메모리에 백업된다. 동작 모드가 통상 모드로 복귀하는 경우에, 전원 공급이 재개되면, 불휘발성 메모리의 데이터는 휘발성 메모리에 재기입된다.

Description

마이크로컨트롤러 및 그 제조 방법{MICROCONTROLLER AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 마이크로컨트롤러 및 그 제조 방법에 관한 것이다. 용어 "마이크로컨트롤러"는 반도체 장치들 중 하나를 의미하며, "마이크로컨트롤러 유닛", "MCU", "μC" 등으로 참조된다는 것에 유의하라.

본 명세서에서 반도체 장치는 반도체 특성을 활용함으로써 기능할 수 있는 모든 장치를 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치의 카테고리에 부합한다는 것에 유의하라.

반도체 장치의 미세화 기술의 진보에 수반하여, 마이크로컨트롤러의 집적도는 해마다 높아지고 있다. 따라서, 마이크로컨트롤러 내부에 제공된 각종 반도체 소자(예를 들어, 트랜지스터 등)의 누설 전류가 증가하여, 마이크로컨트롤러의 소비 전력이 대폭으로 증가하고 있다. 그에 따라, 최근에는, 마이크로컨트롤러의 전력 소비를 줄이는 것이 중요한 과제 중 하나가 되었다.

마이크로컨트롤러의 소비 전력을 줄이는 방법들 중 하나로서, 마이크로컨트롤러의 회로 블럭 중, 마이크로컨트롤러의 동작에 불필요한 회로 블럭을 저소비 전력 모드로 시프트시키는 기술이 있다(특허문헌 1 참조).

일본 특허 출원 공개 평10-301659호

전원이 차단된 회로 블럭에서는, 전원을 차단한 순간에, 집적 회로내의 모든 노드의 논리(logic)가 휘발되기 때문에; 전원 차단의 타이밍은 실행중인 처리가 완전히 종료한 후의 타이밍에 제한된다.

상술한 것을 감안하여, 본 발명의 일 실시 형태의 목적은 동작에 불필요한 회로에 전원 공급을 차단함으로써 소비 전력이 저감된 마이크로컨트롤러를 제공하는 것이다.

또한, 본 발명의 일 실시 형태의 다른 목적은 신뢰성이 높은 마이크로컨트롤러를 제공하는 것이다.

본 출원에서 개시되는 발명의 일 실시 형태는, 전원 전위가 입력되는 단자; CPU; 불휘발성 메모리; 시간을 계측하고, 제1 인터럽트 신호를 출력하는 제1 주변 회로; 외부 장치와의 인터페이스로서 기능하고 제2 인터럽트 신호를 출력하는 제2 주변 회로; 외부로부터 입력되는 아날로그 신호를 처리하고, 제3 인터럽트 신호를 출력하는 회로인 제3 주변 회로; 제1 내지 제3 인터럽트 신호의 우선 순위를 판단하여, 제4 인터럽트 신호를 출력하는 인터럽트 컨트롤러; 제1 내지 제3 주변 회로, CPU 및 인터럽트 컨트롤러용 제1 내지 제5 레지스터; 제1 내지 제3 주변 회로에 전원 전위를 공급하고, 제1 내지 제3 주변 회로, CPU, 메모리, 인터럽트 컨트롤러, 및 제1, 제4 및 제5 레지스터에 전원 전위의 공급을 정지하는 파워 게이트; 파워 게이트를 제어하는 컨트롤러; 및 컨트롤러용 제6 레지스터를 포함하는 마이크로컨트롤러이다.

마이크로컨트롤러의 동작 모드는 적어도 제1 내지 제3 동작 모드를 포함한다. 제1 동작 모드는 마이크로컨트롤러에 포함된 모든 회로가 액티브 상태인 모드이고; 제2 동작 모드는 컨트롤러, 제1 주변 회로, 및 제1, 제2 및 제6 레지스터가 액티브 상태이지만, 나머지 회로는 비액티브 상태인 모드이고; 제3 동작 모드는 컨트롤러 및 제6 레지스터가 액티브 상태이지만, 나머지 회로는 비액티브 상태인 모드이다. CPU의 명령에 의해, 제1 동작 모드로부터 제2 또는 제3 동작 모드로의 시프트가 개시된다. 제1 인터럽트 신호를 컨트롤러에 입력함으로써, 제2 동작 모드로부터 제1 동작 모드로의 시프트가 개시된다. 외부 인터럽트 신호가 컨트롤러에 입력됨으로써, 제3 동작 모드로부터 제1 동작 모드로의 시프트가 개시된다.

제1, 제4 및 제5 레지스터는 각각 휘발성 메모리와 불휘발성 메모리를 포함하고, 파워 게이트에 의해 전원 공급이 차단될 경우에, 휘발성 메모리의 데이터는 전원 공급이 차단되기 전에 불휘발성 메모리에 백업되고, 파워 게이트에 의해 전원 공급이 재개될 경우에, 불휘발성 메모리에 백업된 데이터는 휘발성 메모리에 기입된다.

제1 레지스터 등과 마찬가지로, 예를 들어, 제3 레지스터도 휘발성 메모리와 불휘발성 메모리를 포함할 수 있다. 파워 게이트에 의해 전원 공급이 차단될 경우에, 휘발성 메모리의 데이터는 전원 공급이 차단되기 전에 불휘발성 메모리에 백업되고, 파워 게이트에 의해 전원 공급이 재개될 경우에, 불휘발성 메모리에 백업된 데이터는 휘발성 메모리에 기입된다.

마이크로컨트롤러에서, 메모리의 메모리 셀은 산화물 반도체층을 사용하여 형성된 트랜지스터와 실리콘을 사용하여 형성된 트랜지스터를 포함할 수도 있다. 또한, 불휘발성 메모리는 산화물 반도체층을 사용하여 형성된 트랜지스터와 실리콘을 사용하여 형성된 트랜지스터를 포함할 수도 있다.

마이크로컨트롤러에서, 메모리의 메모리 셀에, 산화물 반도체층을 포함하는 다층막을 사용하는 트랜지스터를 사용할 경우, 신뢰성의 향상을 실현할 수 있다.

산화물 반도체층을 포함하는 다층막을 사용하는 트랜지스터는, 제1 산화물층, 제2 산화물층 및 산화물 반도체층을 포함하는 다층막; 다층막과 접하여 제공된 게이트 절연막; 게이트 절연막을 사이에 개재하여 다층막과 중첩하도록 제공된 게이트 전극을 포함하는 반도체 장치이다. 산화물 반도체층은 인듐을 포함하고, 제1 산화물층과 접하여 제공된다. 제1 산화물층은 산화물 반도체층보다 에너지 갭이 크고, 인듐을 포함한다. 산화물 반도체층은 제1 산화물층과 제2 산화물층 사이에 그리고 이들과 접하여 제공된다. 제2 산화물층은 산화물 반도체층보다 에너지 갭이 크고, 인듐을 포함한다.

산화물 반도체층에 채널이 형성되는 트랜지스터에 안정된 전기 특성을 제공하기 위해서는, 산화물 반도체층의 불순물 농도를 저감하여 산화물 반도체층을 고순도화하여 고순도화된 진성 산화물 반도체층이 되도록 하는 것이 효과적이다. 고순도화된 진성 산화물 반도체층을 취득한다는 것은, 산화물 반도체층을 순도화하거나 실질적으로 순도화하여 진성 또는 실질적으로 진성인 산화물 반도체층이 되도록 하는 것을 말한다. 산화물 반도체층이 실질적으로 진성일 경우, 산화물 반도체층의 캐리어 밀도는 1×10¹⁷/㎤ 미만, 1×10¹⁵/㎤ 미만, 또는 1×10¹³/㎤ 미만이다. 산화물 반도체층의 경우, 수소, 질소, 탄소, 실리콘 및 산화물 반도체층의 주성분 이외의 금속 원소는 불순물으로서 기능한다. 산화물 반도체층의 불순물 농도를 저감하기 위해서는, 산화물 반도체층과 근접하여 제공되는 제1 및 제2 산화물층의 불순물 농도도 저감하는 것이 또한 바람직하다.

예를 들어, 산화물 반도체층내의 실리콘은 불순물 준위를 형성한다. 또한, 불순물 준위가 트랩으로서 기능하여, 트랜지스터의 전기 특성을 열화시킨다. 구체적으로, 산화물 반도체층의 실리콘 농도는 1×10¹⁹atoms/㎤ 미만, 바람직하게는 5×10¹⁸atoms/㎤ 미만, 더욱 바람직하게는 1×10¹⁸atoms/㎤ 미만으로 설정된다. 트랜지스터의 게이트 절연막으로서는, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막 또는 질화 산화 실리콘막과 같은, 실리콘을 포함하는 절연막이 사용되는 경우가 많기 때문에, 산화물 반도체층을 게이트 절연막과 접하지 않도록 하는 것이 바람직하다는 것에 유의하라.

또한, 산화물 반도체층내의 수소 및 질소는 공여체 준위를 형성하여 캐리어 밀도를 증가시킨다.

게이트 절연막과 산화물 반도체층간의 계면에 채널이 형성되는 경우, 계면에서 계면 산란이 일어나고, 트랜지스터의 전계 효과 이동도가 감소한다. 이러한 관점에서, 산화물 반도체층이 게이트 절연막과 접하지 않도록 하고, 채널을 게이트 절연막으로부터 이격하는 것이 바람직하다.

따라서, 트랜지스터의 채널이 게이트 절연막과 이격되도록 형성할 경우, 트랜지스터는 안정된 전기 특성과 높은 전계 효과 이동도를 구비할 수 있다. 트랜지스터가 표시 장치의 스위칭 소자로서 사용될 경우, 표시 장치는 트랜지스터가 안정된 전기 특성을 갖기 때문에, 높은 신뢰성을 구비할 수 있다. 또한, 트랜지스터는 높은 전계 효과 이동도를 갖는다.

예를 들어, 트랜지스터의 채널을 게이트 절연막으로부터 이격하기 위해서는,산화물 반도체층을 포함하는 다층막이 다음 구조를 갖는 것이 바람직하다.

산화물 반도체층을 포함하는 다층막은 적어도 산화물 반도체층(편의상, 제2 산화물층이라고 칭함)과 제2 산화물층과 게이트 절연막 사이의 제1 산화물층(또는 배리어층이라고 칭함)을 포함한다. 제1 산화물층은 제2 산화물층에 포함된 1가지 이상의 원소를 포함한다. 제1 산화물층의 전도대 하단부의 에너지는 제2 산화물층보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 더 가깝게 위치한다. 제2 산화물층은 캐리어 이동도가 높아지도록 적어도 인듐을 포함하는 것이 바람직하다는 것에 유의하라. 이때, 게이트 전극에 전계를 인가하면, 전도대 하단부의 에너지가 낮은, 산화물 반도체층을 포함하는 다층막의 제2 산화물층에 채널이 형성된다. 즉, 제2 산화물층과 게이트 절연막 사이에 제1 산화물층을 형성함으로써, 트랜지스터의 채널을 게이트 절연막과 접하지 않는 층(여기서는 제2 산화물층)에 형성할 수 있다. 또한, 제1 산화물층이 제2 산화물층을 형성하는 1가지 이상의 원소로 형성되기 때문에, 제2 산화물층과 제1 산화물층간의 계면에서 계면 산란이 일어나기 쉽지 않다. 따라서, 계면에서 캐리어의 움직임이 방해받지 않기 때문에, 트랜지스터의 전계 효과 이동도가 증가하게 된다.

제1 산화물층은 예를 들어, 알루미늄, 티타늄, 실리콘, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란탄, 세륨 또는 하프늄을 제2 산화물층보다 높은 원자수비로 포함할 수도 있다. 구체적으로, 원자수비에 있어서 제1 산화물층의 상술한 원소들 중 임의의 것의 양은 원자수비에 있어서 제2 산화물층보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 많다. 상술한 원소는 산소와 강하게 결합되기 때문에, 산소 결손이 산화물층에 발생하는 것을 방지하는 기능을 갖는다. 즉, 제1 산화물층은 제2 산화물층보다 산소 결손이 발생하기 쉽지 않은 산화물층이다.

대안적으로, 제1 산화물층과 제2 산화물층이 각각 In-M-Zn 산화물이고, 제1 산화물층과 제2 산화물층이 각각 원자수비가 x₁:y₁:z₁ 이고, x₂:y₂:z₂ 인 In, M 및 Zn을 포함하는 경우, y₁/x₁은 y₂/x₂보다 클 필요가 있다. 원소 M은 In보다 산소와의 결합력이 강한 금속 원소이며, 예를 들어 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 및 Hf가 제공될 수 있다는 것에 유의하라. 바람직하게는, y₁/x₁이 y₂/x₂보다 1.5배 이상 큰 제1 산화물층 및 제2 산화물층을 선택한다. 보다 바람직하게는, y₁/x₁이 y₂/x₂보다 2배 이상 큰 제1 산화물층 및 제2 산화물층을 선택한다. 더더욱 바람직하게는, y₁/x₁이 y₂/x₂보다 3배 이상 큰 제1 산화물층 및 제2 산화물층을 선택한다. 여기서, 제2 산화물층에서, y₁은 x₁ 이상 큰 것이 바람직하며, 이는 트랜지스터가 안정된 전기 특성을 가질 수 있기 때문이다. 그러나, y₁이 x₁에 비해 3배 이상 큰 경우, 트랜지스터의 전계 효과 이동도가 감소되기 때문에, y₁은 x₁에 비해 3배 미만인 것이 바람직하다.

제1 산화물층은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다. 제2 산화물층은 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다.

산화물 반도체층을 포함하는 다층막은 게이트 절연막의 대향측에, 절연막 및 제2 산화물층과 접하고, 제2 산화물층에 포함되는 1가지 이상의 원소를 포함하며, 전도대 하단부의 에너지가 제2 산화물층보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 근접하게 위치하는 제3 산화물층(또는 배리어층이라고 칭함)을 포함할 수도 있다. 제2 산화물층은 캐리어 이동도가 높아지도록 적어도 인듐을 포함하는 것이 바람직하다는 것에 유의하라. 이때, 게이트 전극에 전계를 인가하면, 제3 산화물층에는 채널이 형성되지 않는다. 또한, 제3 산화물층이 제2 산화물층에 포함되는 1가지 이상의 원소를 포함하기 때문에, 제2 산화물층과 제3 산화물층 사이의 계면에 계면 준위가 형성되기 쉽지 않다. 계면이 계면 준위를 갖는 경우, 계면이 채널로서 기능하며 상이한 임계치 전압을 갖는 제2 트랜지스터가 형성됨에 따라, 트랜지스터의 외관상 임계치 전압이 변하는 경우가 있다. 따라서, 제3 산화물층을 제공함으로써, 임계치 전압과 같은, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.

구체적으로, 원자수비의 제3 산화물층의 상술한 원소들의 양은 원자수비의 제2 산화물층보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 많다. 상술한 원소들 중 임의의 것은 산소와 강하게 결합되기 때문에, 산소 결손이 산화물층에 발생하는 것을 방지하는 기능을 갖는다. 즉, 제3 산화물층은 제2 산화물층보다 산소 결손이 발생하기 쉽지 않은 산화물층이다.

다른 대안으로서, 제2 산화물층과 제3 산화물층이 각각 In-M-Zn 산화물이고, 제2 산화물층과 제3 산화물층이 각각 원자수비가 x₂:y₂:z₂ 이고, x₃:y₃:z₃ 인 In, M 및 Zn을 포함하는 경우, y₃/x₃은 y₂/x₂보다 클 필요가 있다. 원소 M은 In보다 산소와의 결합력이 강한 금속 원소이며, 예를 들어 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 및 Hf가 제공될 수 있다는 것에 유의하라. 바람직하게는, y₃/x₃가 y₂/x₂보다 1.5배 이상 큰 제2 산화물층 및 제3 산화물층을 선택한다. 바람직하게는, y₃/x₃이 y₂/x₂보다 2배 이상 큰 제2 산화물층 및 제3 산화물층을 선택한다. 바람직하게는, y₃/x₃가 y₂/x₂보다 3배 이상 큰 제2 산화물층 및 제3 산화물층을 선택한다. 여기서, 제2 산화물층에서, y₂는 x₂ 이상 큰 것이 바람직하며, 이는 트랜지스터가 안정된 전기 특성을 가질 수 있기 때문이다. 그러나, y₂가 x₂에 비해 3배 이상 큰 경우, 트랜지스터의 전계 효과 이동도가 감소되기 때문에; y₂는 x₂에 비해 3배 미만인 것이 바람직하다.

제3 산화물층은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다.

제1 산화물층이 In-M-Zn 산화물일 때, In과 M간의 원자수 비는 다음과 같은 것이 바람직하다는 것에 유의하라: In의 원자수 비는 50atomic％ 미만이고, M의 원자수 비는 50atomic％ 이상이고, 더욱 바람직하게는 In의 원자수 비는 25atomic％ 미만이고, M의 원자수 비는 75atomic％ 이상이다. 제2 산화물층이 In-M-Zn 산화물일 때, In과 M간의 원자수 비는 다음과 같은 것이 바람직하다: In의 원자수 비는 25atomic％ 이상이고, M의 원자수 비는 75atomic％ 미만이고, 더욱 바람직하게는 In의 원자수 비는 34atomic％ 이상이고, M의 원자수 비는 66atomic％ 미만이다. 제3 산화물층이 In-M-Zn 산화물일 때, In과 M간의 원자수 비는 다음과 같은 것이 바람직하다: In의 원자수 비는 50atomic％ 미만이고, M의 원자수 비는 50atomic％ 이상이고, 더욱 바람직하게는 In의 원자수 비는 25atomic％ 미만이고, M의 원자수 비는 75atomic％ 이상이다.

제1 산화물층 또는 제3 산화물층은 트랜지스터의 소스 전극 및 드레인 전극과 접하여 제공된다. 그러나, 트랜지스터의 소스 전극 및 드레인 전극에 접하여 제1 산화물층, 제2 산화물층 또는 제3 산화물층을 제공하는 경우, 소스 전극 및 드레인 전극에 사용하는 재료에 따라, 제1 산화물층, 제2 산화물층 또는 제3 산화물층의, 소스 전극 및 드레인 전극과 접하는, 영역내 및 그 근방에 산소 결손이 발생하여, 영역은 n형이 된다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다. 소스 전극 및 드레인 전극에 사용하는 재료가 텅스텐과 같이, 산소와 결합하기 쉬운 도전 재료인 경우, 도전 재료와 산화물 반도체층간의 접촉은 산화물 반도체층내의 산소가 산소와 결합하기 쉬운 도전 재료내로 확산하는 현상을 일으킨다. 트랜지스터의 제조 공정에는, 일부 가열 수순들이 포함되기 때문에, 상술한 현상으로 인해, 산화물 반도체층의, 소스 전극 및 드레인 전극과 접촉하는, 영역내 및 그 근방에서 산소 결손이 발생하여, 그 영역은 n형이 된다.

본 발명의 일 실시 형태에 따라, 마이크로컨트롤러의 동작에 불필요한 회로에 전원 공급을 차단할 수 있기 때문에; 마이크로컨트롤러의 저소비 전력화를 달성할 수 있다.

또한, 저소비 전력 모드시에 전원이 공급되지 않는 레지스터는 불휘발성 메모리 포함하여, 전원 차단시에 타이밍 자유도를 증가시킬 수 있다. 따라서, 전원 차단전의 상태로 고속으로 복귀시킬 수 있는 마이크로컨트롤러를 제공할 수 있다.

또한, 산화물 반도체층을 포함하는 다층막을 사용하는 트랜지스터를 마이크로컨트롤러에 사용할 경우, 높은 신뢰성을 실현할 수 있다.

도 1은 마이크로컨트롤러 구성의 일례를 나타내는 블록도이다.
도 2는 마이크로컨트롤러의 레이아웃의 일례를 나타내는 도면이다.
도 3은 전원 공급시의 처리의 일례를 나타내는 흐름도이다.
도 4는 액티브(Active) 모드로부터 Noff1/Noff2 모드로의 시프트의 일례를 나타내는 흐름도이다.
도 5는 Noff1/Noff2 모드로부터 액티브 모드로의 시프트의 일례를 나타내는 흐름도이다.
도 6은 레지스터 구성의 일례를 나타내는 회로도이다.
도 7은 RAM 메모리 셀 구성의 일례를 나타내는 회로도이다.
도 8은 마이크로컨트롤러 구성의 일례를 나타내는 단면도이다.
도 9는 마이크로컨트롤러 구성의 일례를 나타내는 블록도이다.
도 10은 마이크로컨트롤러의 광학 현미경 사진이다.
도 11은 산화물 반도체층을 포함하는 다층막을 나타낸 단면도이다.
도 12의 (a) 및 (b)는 각각 본 발명의 일 실시 형태에 따른 다층막의 밴드 구조를 나타낸다.
도 13의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다층막의 밴드 구조를 나타낸다.
도 14는 본 발명의 일 실시 형태에 따른 다층막의 밴드 구조를 나타낸다.
도 15의 (a) 및 (b)는 각각 성막 장치의 일례를 나타내는 상면도이다.
도 16의 (a) 및 (b)는 각각 성막실의 일례를 나타내는 단면도이다.
도 17은 가열 처리실의 일례를 나타내는 단면도이다.
도 18의 (a) 내지 (c)는 본 발명의 일 실시 형태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 19의 (a) 내지 (c)는 본 발명의 일 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 20의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 21의 (a) 내지 (c)는 전자 기기를 나타낸다.
도 22는 반도체 장치의 일 실시 형태를 나타내는 단면도이다.
도 23은 CPU의 레지스터 동작 확인을 위해 측정된 마이크로컨트롤러의 입출력 단자의 신호 파형도이다.
도 24의 (a) 및 (b)는 도 23의 신호 파형의 확대도이며, 액티브 모드에서 동작하고 있는 동안의 신호 파형도이다.
도 25는 다층막을 포함하는 트랜지스터의 오프 전류의 측정 결과를 나타낸다.

이하에서는, 본 발명의 실시 형태 및 예에 대하여 첨부 도면을 참조하여 상세하게 설명할 것이다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 명세서에 개시된 형태 및 상세는 본 발명의 사상 및 범위로부터 동떨어짐없이 다양한 방식으로 변형될 수 있다는 것을 본 분야의 통상의 기술자라면 용이하게 이해된다. 따라서, 본 발명은 실시 형태 및 예의 기재 내용에 한정하여 해석되지 않는다.

(제1 실시 형태)

도 1을 참조하여, 마이크로컨트롤러의 구성 및 동작에 대하여 설명한다. 도 1은 마이크로컨트롤러(100)의 블록도이다.

마이크로컨트롤러(100)는 중앙 처리 유닛(CPU)(110), 버스 브리지(111), 랜덤 액세스 메모리(RAM)(112), 메모리 인터페이스(113), 컨트롤러(120), 인터럽트 컨트롤러(121), 입출력 인터페이스(I/O 인터페이스)(122) 및 파워 게이트 유닛(130)을 포함한다.

마이크로컨트롤러(100)는 수정 발진 회로(141), 타이머 회로(145), I/O 인터페이스(146), I/O 포트(150), 비교기(151), I/O 인터페이스(152), 버스 라인(161), 버스 라인(162), 버스 라인(163) 및 데이타 버스 라인(164)을 더 포함한다. 또한, 마이크로컨트롤러(100)는 외부 장치와의 접속부로서 적어도 접속 단자(170 내지 176)를 포함한다. 접속 단자(170 내지 176)는 각각 1개의 단자 또는 복수의 단자를 포함하는 단자 그룹을 나타낸다는 것에 유의하라.

도 2는 마이크로컨트롤러(100)에 포함된 회로 블럭들의 레이아웃 예이다. 도 2의 레이아웃에는, 도 1의 일부 회로 블럭에 사용된 참조 번호가 기입되어 있다.

도 2의 레이아웃에는, 각 회로에 포함된 트랜지스터로서, 실리콘 기판을 사용하여 형성된 트랜지스터와 산화물 반도체층을 사용하여 형성된 트랜지스터가 제공되어 있다. 도 2의 레이아웃에서, 실리콘을 사용하여 형성된 트랜지스터의 제조 기술은 0.35㎛이고, 산화물 반도체층을 사용하여 형성된 트랜지스터의 제조 기술은 0.8㎛이다.

CPU(110)는 레지스터(185)를 포함하고, 버스 브리지(111)를 통해 버스 라인(161 내지 163) 및 데이터 버스 라인(164)에 접속된다.

RAM(112)은 CPU(110)의 메인 메모리로서 기능하는 메모리이고, 불휘발성 랜덤 액세스 메모리이다. RAM(112)은 CPU(110)에 의해 실행되는 명령어, 명령어의 실행에 필요한 데이터, 및 CPU(110)에 의해 처리되는 데이터를 기억하는 장치이다. CPU(110)에 의한 명령에 의해, RAM(112)에의 데이터의 기입 및 그로부터의 판독이 행해진다.

마이크로컨트롤러(100)에서, 저소비 전력 모드에서는, RAM(112)으로의 전원 공급이 차단된다. 따라서, 전원이 공급되지 않을 때에도 데이터를 기억할 수 있는 불휘발성 메모리로 RAM(112)을 구성한다.

메모리 인터페이스(113)는 외부 메모리와의 입출력 인터페이스이다. CPU(110)에 의해 실행되는 명령에 의해, 메모리 인터페이스(113)를 통해 접속 단자(176)에 접속되는 외부 메모리에의 데이터의 기입 및 그로부터의 판독이 행해진다.

클럭 생성 회로(115)는 CPU(110)에서 사용되는 클럭 신호 MCLK(이하, MCLK라고 칭함)를 생성하는 회로이며, RC 발진기 등을 포함한다. MCLK는 컨트롤러(120) 및 인터럽트 컨트롤러(121)에도 입력된다.

컨트롤러(120)는 마이크로컨트롤러(100) 전체의 제어, 예를 들어, 마이크로컨트롤러(100)의 전원 제어, 클럭 생성 회로(115) 및 수정 발진 회로(141)의 제어 등을 하는 회로이다. 또한, 컨트롤러(120)는 후술하는 파워 게이트 유닛(130)의 제어도 행한다. 컨트롤러(120)에는, 접속 단자(170)를 통해 외부 인터럽트 신호 INT1이 입력된다. 접속 단자(170)는 외부 인터럽트 신호의 입력 단자이다. 또한, 컨트롤러(120)에는, 주변 회로(145, 150, 151)로부터의 인터럽트 신호(T0IRQ, P0IRQ, C0IRQ)가 버스(161 내지 164)를 통하지 않고 입력된다.

인터럽트 컨트롤러(121)는 I/O 인터페이스(122)를 통해 버스 라인(161) 및 데이터 버스 라인(164)에 접속된다. 인터럽트 컨트롤러(121)는 인터럽트 요구에 우선 순위를 할당하는 기능을 갖는다. 인터럽트 컨트롤러(121)에는, 외부 인터럽트 신호 INT1 및 주변 회로(145, 150, 151)로부터의 인터럽트 신호(T0IRQ, P0IRQ, C0IRQ)가 입력된다. 인터럽트 컨트롤러(121)가 인터럽트 신호를 검출하면, 인터럽트 컨트롤러(121)는 인터럽트 요구가 유효한지의 여부를 판정한다. 유효한 인터럽트 요구라면, 인터럽트 컨트롤러(121)는 컨트롤러(120)에 내부 인터럽트 신호 INT2를 출력한다.

컨트롤러(120)가 외부 인터럽트 신호 INT1를 수신하면, 컨트롤러(120)는 CPU(110)에 내부 인터럽트 신호 INT2를 출력하여 CPU(110)가 인터럽트 처리를 실행하게 한다.

컨트롤러(120)용 레지스터(180)는 컨트롤러(120)에 형성되고, 인터럽트 컨트롤러(121)용 레지스터(186)는 I/O 인터페이스(122)에 형성된다.

이하, 마이크로컨트롤러(100)의 주변 회로에 대해 설명할 것이다. CPU(110)는 주변 회로로서, 타이머 회로(145), I/O 포트(150) 및 비교기(151)를 포함한다. 이 회로는 주변 회로의 일례이며, 마이크로컨트롤러(100)를 사용하는 전자 기기에 필요한 회로는 적절하게 제공될 수 있다.

타이머 회로(145)는 클럭 신호 TCLK(이하, TCLK라고 칭함)에 응답하여 시간을 측정하는 기능을 갖는다. 또한, 타이머 회로(145)는 설정된 시간 간격으로, 인터럽트 신호 T0IRQ를 컨트롤러(120) 및 인터럽트 컨트롤러(121)의 인터럽트 요구용 단자에 출력하는 기능을 갖는다. 타이머 회로(145)는 I/O 인터페이스(146)를 통해 버스 라인(161) 및 데이터 버스 라인(164)에 접속된다.

또한, 타이머 회로(145)에 사용되는 TCLK는 클럭 생성 회로(140)에 의해 생성된다. TCLK는 MCLK보다 낮은 주파수의 클럭 신호이다. 예를 들어, MCLK의 주파수는 약 수 메가헤르쯔(MHz)(예를 들어, 8MHz)이고, TCLK의 주파수는 약 수십 키로헤르쯔(kHz)(예를 들어, 32kHz)이다. 클럭 생성 회로(140)는 마이크로컨트롤러(100)에 포함된 수정 발진 회로(141)와 접속 단자(172, 173)에 접속된 발진자(142)를 포함한다. 발진자(142)의 진동자는 수정 진동자(143)이다. 또한, CR 발진기 등으로 클럭 생성 회로(140)를 구성함으로써, 클럭 생성 회로(140)의 모든 모듈은 마이크로컨트롤러(100)에 포함될 수 있다.

I/O 포트(150)는 정보의 입출력이 가능한 상태에서, 접속 단자(174)에 외부 기기를 접속하기 위한 인터페이스이며, 디지털 신호의 입출력 인터페이스이다. I/O 포트(150)는 입력된 디지털 신호에 응답하여, 인터럽트 신호 P0IRQ를 컨트롤러(120) 및 인터럽트 컨트롤러(121)의 인터럽트 요구용 단자에 출력한다.

비교기(151)는 접속 단자(175)로부터 입력되는 아날로그 신호를 처리하는 주변 회로이다. 비교기(151)는 접속 단자(175)로부터 입력되는 아날로그 신호의 전위(또는 전류)를 기준 신호의 전위(또는 전류)와 비교하여, 레벨이 0 또는 1인 디지털 신호를 생성한다. 또한, 비교기(151)는 이 디지털 신호의 레벨이 1일 때, 인터럽트 신호 C0IRQ를 생성한다. 인터럽트 신호 C0IRQ는 컨트롤러(120) 및 인터럽트 컨트롤러(121)의 인터럽트 요구용 단자에 출력된다.

I/O 포트(150) 및 비교기(151)는 양측에 공통인 I/O 인터페이스(152)를 통해 버스 라인(161) 및 데이터 버스 라인(164)에 접속된다. 여기에서, I/O 포트(150)와 비교기(151)의 I/O 인터페이스는 회로를 공유할 수 있기 때문에, 1개의 I/O 인터페이스(152)가 사용되지만; I/O 포트(150)와 비교기(151)는 서로 상이한 I/O 인터페이스를 구비할 수 있다.

또한, 각각의 주변 회로의 레지스터는 주변 회로에 대응하는 입출력 인터페이스에 배치된다. 타이머 회로(145)의 레지스터(187)는 I/O 인터페이스(146)에 배치되고, I/O 포트(150)의 레지스터(183) 및 비교기(151)의 레지스터(184)는 I/O 인터페이스(152)에 배치된다.

마이크로컨트롤러(100)는 내부 회로에의 전원 공급을 차단할 수 있는 파워 게이트 유닛(130)을 포함한다. 파워 게이트 유닛(130)에 의해, 동작에 필요한 회로에 전원 공급을 행함으로써, 마이크로컨트롤러(100) 전체의 소비 전력을 낮출 수 있다.

도 1에 나타낸 바와 같이, 마이크로컨트롤러(100)에서 파선으로 둘러싸인 유닛(101 내지 104)에 포함된 회로는, 파워 게이트 유닛(130)을 통해 접속 단자(171)에 접속된다. 접속 단자(171)는 고전원 전위 VDD(이하, VDD라고 칭함)를 공급하기 위한 전원 단자이다.

파워 게이트 유닛(130)은 컨트롤러(120)에 의해 제어된다. 파워 게이트 유닛(130)은 유닛(101 내지 104)에의 VDD의 공급을 차단하기 위한 스위치 회로(131, 132)를 포함한다. 스위치 회로(131, 132)의 온/오프는 컨트롤러(120)에 의해 제어된다. 구체적으로, 컨트롤러(120)는 CPU(110)의 요구, 외부 인터럽트 신호 INT1, 및 타이머 회로(145)로부터의 인터럽트 신호 T0IRQ를 트리거로서 사용하여, 파워 게이트 유닛(130)에 스위치 회로(131, 132)의 제어 신호를 출력한다.

도 1에서, 파워 게이트 유닛(130)은 2개의 스위치 회로(131, 132)를 포함하지만; 전원 차단에 필요한 개수만큼 스위치 회로를 설치할 수 있다. 본 실시 형태에서는, 타이머 회로(145) 및 I/O 인터페이스(146)(유닛(101))에 다른 회로와 독립하여 전원을 공급할 수 있도록 스위치 회로를 제공할 수 있다.

도 1은 유닛(102 내지 104)에의 전원 공급이 공통의 스위치 회로(132)에 의해 차단되는 상태를 나타내고 있지만, 이러한 전원 공급 경로에 한정되는 것은 아니다. 예를 들어, CPU(110)용 스위치 회로(132)와는 다른 스위치 회로에 의해, RAM(112)에의 전원 공급을 제어할 수 있다. 또한, 1개의 회로에 복수의 스위치 회로가 제공될 수 있다.

또한, 컨트롤러(120)에는, 파워 게이트 유닛(130)을 통하지 않고, 항상 접속 단자(171)로부터 VDD가 공급된다. 노이즈를 줄이기 위해서, 클럭 생성 회로(115)의 발진 회로 및 수정 발진 회로(141)에는, 각각, VDD의 전원 회로와는 다른 외부의 전원 회로로부터의 전원 전위가 제공된다.

컨트롤러(120), 파워 게이트 유닛(130) 등을 제공함으로써, 마이크로컨트롤러(100)는 3가지 종류의 동작 모드에서 동작할 수 있다. 제1 동작 모드는 마이크로컨트롤러(100)에 포함된 모든 회로가 액티브한 상태인 통상 동작 모드이다. 이 모드는 "액티브 모드"라고 칭한다.

제2 및 제3 동작 모드는 회로의 일부가 액티브한 상태인 저소비 전력 모드이다. 한쪽의 저소비 전력 모드에서는, 컨트롤러(120), 타이머 회로(145), 및 이와 관련된 회로(수정 발진 회로(141) 및 I/O 인터페이스(146))가 액티브이다. 다른 쪽의 저소비 전력 모드에서는, 컨트롤러(120)만이 액티브이다. 여기에서, 전자의 저소비 전력 모드는 "Noff1 모드"라고 칭하고, 후자의 저소비 전력 모드는 "Noff2 모드"라고 칭한다.

이하, 표 1은 각각의 모드와 액티브 회로간의 관계를 나타낸다. 표 1에서는, 액티브 상태인 회로에 ON이 부여되어 있다. 표 1에 나타낸 바와 같이, Noff1 모드에서는, 컨트롤러(120)와 주변 회로의 일부(타이머 동작에 필요한 회로)만이 동작하고, Noff2 모드에서는, 컨트롤러(120)만이 동작하고 있다.

클럭 생성 회로(115)의 발진기 및 수정 발진 회로(141)에는 동작 모드에 관계없이, 전원이 항상 공급된다는 것에 유의하라. 클럭 생성 회로(115) 및 수정 발진 회로(141)를 비액티브 모드로 하기 위해서는, 컨트롤러(120)로부터 또는 외부 회로로부터 인에이블 신호를 입력하여, 클럭 생성 회로(115) 및 수정 발진 회로(141)의 발진을 정지시킨다.

또한, Noff1 및 Noff2 모드에서는, 파워 게이트 유닛(130)에 의해 전원 공급이 차단되어, I/O 포트(150) 및 I/O 인터페이스(152)가 비액티브이지만, 접속 단자(174)에 접속된 외부 기기를 정상적으로 동작시키기 위해서, I/O 포트(150) 및 I/O 인터페이스(152)의 일부에는 전원이 공급된다. 구체적으로, I/O 포트(150)의 출력 버퍼 및 I/O 포트(150)의 레지스터(183)에 전원이 공급된다. Noff1, Noff2 모드에서는, I/O 포트(150)의 실질적인 기능, 즉 I/O 인터페이스(152)와 외부 기기간의 데이터 전송 기능과 인터럽트 신호 생성 기능은 정지된다. 또한, I/O 인터페이스(152)의 통신 기능도 유사하게 정지된다.

본 명세서에서는, "회로가 비액티브하다"라는 문구는 전원의 공급이 차단되어 회로가 정지하고 있는 상태는 물론, 액티브 모드(통상 동작 모드)에서의 주요한 기능이 정지하고 있는 상태와 액티브 모드보다 전력 소비가 낮은 동작 모드를 포함한다는 것에 유의하라.

또한, 마이크로컨트롤러(100)가 Noff1 또는 Noff2 모드로부터 액티브 모드로 보다 빠르게 복귀할 수 있도록 하기 위해서, 레지스터(185 내지 187)는 각각 전원 차단시에 데이터를 저장시키는 백업 저장부를 갖는다. 즉, 레지스터(185 내지 187)는 각각 휘발성 데이터 저장부(휘발성 메모리)와 불휘발성의 데이터 저장부(불휘발성 메모리)를 포함한다. 액티브 모드에서는, 레지스터(185 내지 187)의 휘발성 메모리에 액세스함으로써, 데이터의 기입 및 판독이 행해진다.

한편, 비교기(151)의 레지스터(184)에 저장된 데이터는 전원 차단시에 저장될 필요가 없기 때문에, 레지스터(184)는 불휘발성 메모리를 포함하지 않는다. 또한, 상술한 바와 같이, Noff1 및 Noff2 모드에서도, I/O 포트(150)는 출력 버퍼로서 기능하고 레지스터(183) 또한 동작하기 때문에, 레지스터(183)는 불휘발성 메모리를 포함하지 않는다.

액티브 모드로부터 Noff1 또는 Noff2 모드로의 시프트시에는, 전원 차단 전에, 레지스터(185 내지 187)의 휘발성 메모리에 저장된 데이터는 불휘발성 메모리에 기입되어, 휘발성 메모리의 데이터가 초기값으로 리셋된다.

Noff1 또는 Noff2 모드로부터 액티브 모드로의 복귀시에는, 레지스터(185 내지 187)에 전원 공급이 재개되면, 휘발성 메모리의 데이터가 초기값으로 리셋된다. 다음으로, 불휘발성 메모리의 데이터가 휘발성 메모리에 기입된다.

따라서, 저소비 전력 모드에서도, 마이크로컨트롤러(100)의 처리에 필요한 데이터가 레지스터(185 내지 187)에 저장되기 때문에, 마이크로컨트롤러(100)를 저소비 전력 모드로부터 액티브 모드로 즉시 복귀시킬 수 있다.

동작 모드의 전환은 CPU(110) 및 컨트롤러(120)에 의해 제어된다. 도 3, 도 4 및 도 5를 참조하여 동작 모드의 전환에 대하여 설명할 것이다.

도 3은 마이크로컨트롤러(100)에 전원이 공급될 때 컨트롤러(120)에 의한 처리를 나타내는 흐름도이다. 첫번째로, 외부 전원으로부터 마이크로컨트롤러(100)의 일부 회로에 전원이 공급된다(수순(309, 310)). 수순(309)에서, VDD는 컨트롤러(120)의 파워 게이트 유닛(130)의 제어부에만 공급된다. 또한, 클럭 생성 회로(115)의 발진기 및 수정 발진 회로(141)에도 전원이 공급된다. 컨트롤러(120)에서는, 파워 게이트 유닛(130)의 제어부가 초기화된다(수순(302)).

컨트롤러(120)는 클럭 생성 회로(115) 및 수정 발진 회로(141)에 발진을 개시시키는 인에이블 신호를 출력한다(수순(303)). 또한, 컨트롤러(120)는 파워 게이트 유닛(130)에 제어 신호를 출력하여, 컨트롤러(120)의 모든 스위치 회로(131, 132)를 턴온시킨다(수순(304)). 수순(303)에서, 클럭 생성 회로(115)에 의해 MCLK가 생성되고, 클럭 생성 회로(140)에 의해 TCLK가 생성된다. 또한, 수순(304)에서, 접속 단자(171)에 접속된 모든 회로에 VDD가 공급된다. 다음으로, 컨트롤러(120)에의 MCLK의 입력이 개시되어, 컨트롤러(120)의 모든 회로가 액티브로 된다(수순(305)).

컨트롤러(120)는 마이크로컨트롤러(100)의 각 회로의 리셋을 취소하고(수순(306)), CPU(110)에의 MCLK의 입력을 개시시킨다(수순(307)). MCLK의 입력에 의해, CPU(110)가 동작을 개시함에 따라, 마이크로컨트롤러(100)는 액티브 모드에서 동작한다(수순(308)).

액티브 모드로부터 저소비 전력 모드(Noff1 또는 Noff2 모드)로의 시프트는, CPU(110)에 의한 프로그램 실행에 의해 결정된다. CPU(110)는 동작 모드를 저소비 전력 모드로 시프트하기 위한 요구를, 컨트롤러(120)의 레지스터(180)의 저소비 전력 모드를 요구하기 위한 어드레스(이하, 이 어드레스는 Noff_TRIG라고 칭함)에 기입한다. 또한, CPU(110)는 동작 모드를 Noff1 모드 또는 Noff2 모드 중 어느 한쪽의 모드로 시프트할지의 데이터를 레지스터(180)의 소정의 어드레스(이하, 이 어드레스는 Noff_MODE라고 칭함)에 기입한다.

컨트롤러(120)는 레지스터(180)의 Noff_TRIG에 기입된 데이터를 트리거로서 사용함으로써, 동작 모드의 Noff1 모드 또는 Noff2 모드로의 시프트를 개시한다.

레지스터(180)에서, 동작 모드의 시프트용 데이터 기억부는 휘발성 메모리만을 포함한다. 따라서, 전원 차단에 의해, Noff_TRIG 및 Noff_MODE가 초기화된다. 여기에서, Noff_MODE의 초기값은 액티브 모드이다. 이러한 방식으로 설정함으로써, CPU(110)가 동작하지 않고 Noff_TRIG에 데이터가 기입되어 있지 않은 상태에서도, 저소비 전력 모드로부터 액티브 모드로 동작 모드를 복귀시킬 수 있다.

도 4는 액티브 모드로부터 Noff1 또는 Noff2 모드로의 시프트를 나타내는 흐름도이다. 액티브 모드에서, 레지스터(180)의 Noff_TRIG에의 데이터 기입을 검출함으로써(수순(320, 321)), 컨트롤러(120)는 Noff_MODE의 값에 따라, 액티브 모드로부터 시프트하는 동작 모드를 결정한다(수순(322)). 여기에서, 도 4에서의 처리에서, Noff1 모드로의 시프트의 예를 설명하고 있지만; Noff2 모드로의 시프트도 동일하게 적용될 수 있다.

컨트롤러(120)는 Noff1 모드에서 전원이 공급되지 않는 레지스터(185, 186)에 데이터의 저장을 요구하는 제어 신호를 출력한다(수순(323)). 레지스터(185, 186)가 컨트롤러(120)로부터 제어 신호를 수신하면, 휘발성 메모리의 데이터는 불휘발성 메모리에 저장된다(백업된다).

다음으로, 컨트롤러(120)는 Noff1 모드에서 전원이 공급되지 않는 회로를 리셋하는 제어 신호를 출력하고(수순(324)), CPU(110)에의 MCLK의 공급을 정지한다(수순(325)). 컨트롤러(120)는 파워 게이트 유닛(130)에 제어 신호를 출력하여, 스위치 회로(132)를 턴오프시킨다(수순(326)). 수순(326)에서, 유닛(102 내지 104)에의 전원 공급이 차단된다. 그리고, 컨트롤러(120)는 클럭 생성 회로(115)에 발진을 정지시키는 인에이블 신호를 출력한다(수순(327)). 이들 수순을 통해, 동작 모드를 Noff1 모드로 시프트시킨다(수순(328)).

또한, 수순(322)에서, Noff2 모드로의 시프트가 결정되면, 수순(323)에서, 타이머 회로(145)의 레지스터(187)에서도 데이터가 백업된다. 수순(326)에서, 스위치 회로(131)도 턴오프된다. 수순(327)에서, 발진을 정지시키는 인에이블 신호는 수정 발진 회로(141)에도 출력된다.

Noff1 또는 Noff2 모드로부터 액티브 모드로의 시프트는, 컨트롤러(120)에 의해 수신된 인터럽트 신호에 의해 트리거된다. Noff1 모드에서는, 외부 인터럽트 신호 INT1 또는 타이머 회로(145)로부터의 인터럽트 신호 T0IRQ가 트리거로서 기능하고, Noff2 모드에서는, 외부 인터럽트 신호 INT1가 트리거로서 기능한다.

도 5는 Noff1 또는 Noff2 모드로부터 액티브 모드로의 복귀 처리를 나타내는 흐름도이다. 여기에서는, 동작 모드가 Noff1 모드로부터 액티브 모드로 복귀되는 경우가 설명되었으며, Noff2 모드도 동일하게 적용될 수 있다.

Noff1 또는 Noff2 모드에서, 컨트롤러(120)가 인터럽트 신호를 검출하면, 컨트롤러(120)는 클럭 생성 회로(115)의 발진기에 인에이블 신호를 출력하여 발진을 재개시켜, 클럭 생성 회로(115)로부터 컨트롤러(120)에 MCLK를 출력시킨다(수순(350 내지 353)).

컨트롤러(120)는 레지스터(180)의 Noff_MODE의 값에 따라, 시프트하는 동작 모드를 결정한다(수순(354)). Noff1 또는 Noff2 모드에서, Noff_MODE의 데이터는 초기값으로 리셋되기 때문에, 액티브 모드가 선택된다.

컨트롤러(120)는 파워 게이트 유닛(130)을 제어하여 스위치 회로(132)를 턴온시킨다(수순(355)). 다음으로, 컨트롤러(120)는 전원 공급이 재개된 유닛(102 내지 104)의 리셋을 취소하고(수순(356)), CPU(110)에의 MCLK의 공급을 재개시킨다(수순(357)). 다음으로, 레지스터(185, 186)에 제어 신호를 출력하고, 불휘발성 메모리에 백업되어 있는 데이터를 휘발성 메모리에 재기입한다(수순(358)). 이들 수순을 통해, 마이크로컨트롤러(100)는 액티브 모드로 복귀한다(수순(359)).

상술한 바와 같이, Noff1 모드에서, 컨트롤러(120)는 타이머 회로(145)로부터의 인터럽트 신호 T0IRQ에 응답하여, 마이크로컨트롤러(100)를 액티브 모드로 복귀시킬 수 있다. 따라서, 타이머 회로(145)의 타이머 기능에 의해, 마이크로컨트롤러(100)를 간헐적으로 동작시킬 수 있다. 즉, 인터럽트 신호 T0IRQ를 일정 간격으로 출력시킴으로써, 동작 모드를 Noff1 모드로부터 정기적으로 액티브 모드로 복귀시킬 수 있다. 액티브 모드에서, 컨트롤러(120)가 마이크로컨트롤러(100)에서의 처리가 완료되었다고 판정하면, 컨트롤러(120)는 상술한 제어 처리를 행하여 마이크로컨트롤러(100)를 Noff1 모드로 이동시킨다.

마이크로컨트롤러(100)는 CPU(110)가 동작하고, 접속 단자(174, 175)로부터 입력되는 신호를 처리할 수 있도록 액티브 모드에 있도록 해야하지만, CPU(110)의 연산 처리에 필요한 시간은 매우 짧다. 따라서, 본 실시 형태에 따라, 외부 신호를 처리하는 기간 이외에는, 마이크로컨트롤러(100)를 저소비 전력 모드(Noff1 모드)에서 동작시킬 수 있다.

따라서, 마이크로컨트롤러(100)는 센싱 장치 및 모니터링 장치와 같이, 간헐적인 제어에 의해 동작하는 장치에 매우 적합하다. 예를 들어, 마이크로컨트롤러(100)는 화재 경보기, 연기 감지기, 2차 전지의 관리 유닛 등의 제어 장치에 적합하다. 특히, 전원으로서 배터리를 구비한 장치는 장기간의 동작으로 인해 소비 전력이 문제가 된다. 그러나, 마이크로컨트롤러(100)의 동작 기간의 대부분에서, 마이크로컨트롤러(100)를 액티브 모드로 복귀시키기 위해 필요한 회로만이 동작하기 때문에, 동작 중의 소비 전력을 낮출 수 있다.

따라서, 본 실시 형태에 따라, 저소비 전력 모드를 사용함으로써 저소비 전력으로 동작할 수 있고, 저소비 전력 모드로부터 통상 동작 모드로 고속 복귀할 수 있는 마이크로컨트롤러를 제공할 수 있다.

또한, 전원을 차단하기 전에 필요한 데이터를 레지스터의 불휘발성 메모리에 백업할 수 있기 때문에, CPU의 처리 종료전에 전원 차단을 위한 처리를 개시할 수 있으므로, 전원 차단을 위한 타이밍 자유도를 증가시킬 수 있다.

본 실시 형태는 다른 실시 형태와 적절히 조합할 수 있다.

(제2 실시 형태)

도 6을 참조하여, 불휘발성 메모리와 휘발성 메모리 양쪽을 포함하는 레지스터에 대하여 설명할 것이다.

도 6은 불휘발성 메모리와 휘발성 메모리 양쪽을 포함하는 레지스터의 회로도이다. 도 6은 1비트 메모리 용량을 갖는 레지스터(200)를 나타낸다. 레지스터(200)는 메모리 회로(201, 202)를 포함한다. 메모리 회로(201)는 1비트 휘발성 메모리인 반면, 메모리 회로(202)는 1비트의 불휘발성 메모리이다. 레지스터(200)는 다이오드, 저항 소자, 인덕터와 같은 다른 소자를 포함할 수 있다는 것에 유의하라.

메모리 회로(201)에는 전원 전위로서 저전원 전위 VSS(이하, VSS라고 칭함)와 고전원 전위 VDD(이하, VDD라고 칭함)가 제공된다. 메모리 회로(201)는 VDD와 VSS간의 전위차가 전원 전압으로서 공급되는 기간동안 데이터를 저장할 수 있다.

메모리 회로(202)는 트랜지스터(203), 트랜지스터(204), 용량 소자(205), 트랜스미션 게이트(206), 트랜지스터(207), 인버터(208) 및 인버터(209)를 포함한다.

메모리 회로(201)의 데이터에 기초한 전위는 트랜스미션 게이트(206)를 통해 메모리 회로(202)에 입력된다. 트랜지스터(203)는 전위의 노드 FN에의 공급을 제어한다. 또한, 트랜지스터(203)는 전위 V1의 노드 FN에의 공급을 제어한다. 도 6에서, 신호 WE1에 의해 트랜지스터(203)의 온/오프가 제어된다. 전위 V1은 VSS 또는 VDD와 동일할 수도 있다는 것에 유의하라.

노드 FN은 메모리 회로(202)의 데이터 기억부이다. 트랜지스터(203) 및 용량 소자(205)에 의해 노드 FN의 전위가 저정된다. 노드 FN의 전위에 기초하여, 트랜지스터(204)의 온/오프가 제어된다. 트랜지스터(204)가 턴온될 때, 트랜지스터(204)를 통해 전위 V1은 메모리 회로(201)에 공급된다.

신호 WE2에 응답하여, 트랜스미션 게이트(206)의 온/오프가 제어된다. 트랜스미션 게이트(206)에는, 신호 WE2의 극성을 반전시킨 신호와 신호 WE2와 같은 극성의 신호가 입력된다. 여기에서, 트랜스미션 게이트(206)는 신호 WE2의 전위가 하이 레벨일 때 턴오프되고, 로우 레벨일 때 턴온된다.

신호 WE2에 응답하여, 트랜지스터(207)의 온/오프가 제어된다. 여기에서, 신호 WE2의 전위가 하이 레벨일 때, 트랜지스터(207)는 턴온되고, 신호 WE2의 전위가 로우 레벨일 때, 트랜지스터(207)는 오프가 된다. 트랜지스터(207) 대신에, 트랜스미션 게이트와 같은, 트랜지스터(207)와는 다른 형태의 스위치를 사용할 수 있다.

메모리 회로(202)의 전하 유지 특성을 향상시키기 위해서는, 트랜지스터(203)의 오프 전류는 가능한한 작은 것이 바람직하다. 이것은 트랜지스터(203)의 오프 전류가 작을 경우, 노드 FN으로부터 누설되는 전하량을 감소시킬 수 있기 때문이다. 누설 전류가 단결정 실리콘으로 형성된 트랜지스터보다 누설 전류가 낮은 트랜지스터로서, 실리콘보다 밴드 갭이 넓고 진성 캐리어 밀도가 실리콘보다 낮은 산화물 반도체의 박막을 사용하여 형성된 트랜지스터가 제공된다.

산화물 반도체중에서, 특히 전자 공여체(공여체)로서 기능하는 수분 또는 수소와 같은 불순물의 저감, 및 산소 결손의 저감에 의해 취득된 고순도화된 산화물 반도체(순도화된 OS)는 진성(i형) 반도체 또는 실질적으로 i형인 반도체이다. 그로 인해, 고순도화된 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터는 오프 전류의 양이 현저하게 적고 신뢰성이 높기 때문에, 트랜지스터(203)에 적합하다.

여기서, 다층막의 산화물 반도체막에 채널이 형성되는 트랜지스터의 "낮은 오프 전류"를 설명하기 위해서, 다층막을 포함하는 트랜지스터의 오프 전류의 측정 결과에 대하여 설명한다.

<다층막을 포함하는 트랜지스터의 오프 전류의 측정>

첫번째로, 측정 샘플에 대하여 설명한다.

첫번째로, 실리콘 기판 위에 하지 절연막을 형성하였다. 하지 절연막으로서, CVD법에 의해 두께 300nm인 산화 질화 실리콘을 형성하였다.

다음으로, 하지 절연막 위에 제1 산화물막을 형성하였다. 제1 산화물막은 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2의 원자수비를 가짐)인 타깃을 사용하여, 스퍼터링법에 의해 두께 5nm로 형성하였다. 성막 가스로서 유량이 30sccm인 아르곤 가스와 유량이 15sccm인 산소 가스를 사용하였고, 압력은 0.4Pa로 하였고, 기판 온도는 200℃로 하였으며, 0.5kW의 DC 전력을 인가한 조건하에서 성막을 행하였다는 것에 유의하라.

다음으로, 제1 산화물막 위에 산화물 반도체막을 형성하였다. 산화물 반도체막으로서, In-Ga-Zn 산화물(In:Ga:Zn=1:1:1의 원자수비를 가짐)인 타깃을 사용하여, 스퍼터링법에 의해 15nm 두께의 In-Ga-Zn 산화물을 형성하였다. 성막 가스로서 아르곤 가스(유량: 30sccm)와 산소 가스(유량: 15sccm)를 사용하였고, 압력은 0.4Pa이 되도록 설정하였고, 기판 온도는 300℃가 되도록 설정하였으며, 0.5kW의 DC 전력을 인가하였다는 것에 유의하라.

다음으로, 산화물 반도체막 위에 제2 산화물막을 형성하였다. 제2 산화물막으로서, In-Ga-Zn 산화물(In:Ga:Zn=1:3:2의 원자수비를 가짐)인 타깃을 사용하여, 스퍼터링법에 의해 5nm 두께의 In-Ga-Zn 산화물을 형성하였다. 성막 가스로서 아르곤 가스(유량: 30sccm)와 산소 가스(유량: 15sccm)를 사용하였고, 압력은 0.4Pa이 되도록 설정하였고, 기판 온도는 200℃가 되도록 설정하였으며, 0.5kW의 DC 전력을 인가하였다는 것에 유의하라.

다음으로, 가열 처리를 행하여 산화물 반도체막에 포함되는 물, 수소 등을 방출시켰다. 여기에서는, 질소 분위기에서, 450℃에서, 1시간동안 가열 처리를 행한 후, 산소 분위기에서, 450℃에서, 1시간동안 가열 처리를 행하였다.

다음으로, 하지 절연막 및 제2 산화물막 위에 도전막을 형성하였고, 포토리소그래피 공정에 의해 도전막 위에 마스크를 형성하였고, 이 마스크를 사용하여 도전막을 부분적으로 에칭하여, 소스 전극 및 드레인 전극을 형성하였다. 소스 전극 및 드레인 전극이 되는 도전막은 두께가 100nm인 텅스텐막을 형성하였다는 것에 유의하라.

다음으로, 제2 산화물막, 소스 전극 및 드레인 전극 위에 게이트 절연막을 형성하였다. 게이트 절연막으로서, CVD법에 의해 두께가 30nm인 산화 질화 실리콘막을 형성하였다.

다음으로, 게이트 절연막 위에 게이트 전극을 형성하였다. 스퍼터링법에 의해 두께가 30nm인 질화 탄탈막을 형성하였고, 질화 탄탈막 위에 스퍼터링법에 의해 두께가 135nm인 텅스텐막을 형성하였다. 포토리소그래피 공정에 의해 텅스텐막 위에 마스크를 형성하였고, 이 마스크를 사용하여 질화 탄탈막 및 텅스텐막을 부분적으로 에칭하여, 게이트 전극을 형성하였다.

다음으로, 구성 요소들을 피복하도록 층간 절연막을 형성하였다. 층간 절연막은 스퍼터링법에 의해 두께가 70nm인 산화 알루미늄막을 형성하였고, 산화 알루미늄막 위에 CVD법에 의해 두께가 300nm인 산화 질화 실리콘막을 형성하는 방식으로 형성하였다.

트랜지스터에서, 채널 길이 L는 0.73㎛이고, 채널 폭 W은 1cm이고, 게이트 전극과 소스 전극(또는 드레인 전극)간의 길이 Loff는 0.67㎛이다.

상술한 공정을 통해, 샘플 트랜지스터를 제조하였다.

다음으로, 제조된 트랜지스터의 누설 전류의 측정 결과에 대하여 설명한다.

어두운 상태(dark condition)에서 다음 2가지 측정 조건이 이용되었다: 건식 분위기가 사용되었고, Vgs는 -4V이었고, VDS는 -1V이었으며, 온도는 85℃인 조건과 온도가 125℃이었다는 것을 제외하고 동일한 조건.

도 25에 나타낸 바와 같이, 낮은 오프 전류는 85℃ 및 125℃에서 낮은, 즉 시간이 경과해도 각각 1×10^-21A/㎛ 이하, 1×10^-19A/㎛ 이하이다.

상술한 결과는 다층막을 포함하는 트랜지스터는 매우 낮은 오프 전류를 갖는다는 것을 나타낸다.

상술한 바와 같이, 다층막 내의 산화물 반도체막에 채널이 형성되는 트랜지스터를 사용함으로써, 오프 전류가 매우 낮은 트랜지스터를 구비할 수 있다. 또한, 트랜지스터를 포함하는 레지스터에서, 메모리 회로의 전하 유지 특성을 향상시킬 수 있다.

다음으로, 레지스터(200)의 동작의 일례에 대해서 설명한다.

액티브 모드로부터 저소비 전력 모드로의 시프트를 위해서는, 메모리 회로(201)로부터 메모리 회로(202)에 데이터를 백업한다. 데이터의 백업 전에 메모리 회로(202)를 리셋하기 위해, 트랜스미션 게이트(206)를 턴오프시키고, 트랜지스터(207)를 턴온시키고, 트랜지스터(203)를 턴온시켜서, 노드 FN에 전위 V1을 공급한다. 이러한 방식으로, 노드 FN의 전위는 초기 상태로 설정된다.

다음으로, 메모리 회로(201)로부터 메모리 회로(202)에 데이터를 백업시킨다. 트랜스미션 게이트(206)를 턴온시키고, 트랜지스터(207)를 턴오프시키고, 트랜지스터(203)를 턴온시킴으로써, 메모리 회로(201)에 저장되어 있는 전하량을 반영한 전위가 노드 FN에 제공된다. 즉, 메모리 회로(201)의 데이터는 메모리 회로(202)에 기입된다. 데이터의 기입후에, 트랜지스터(203)를 턴오프하여 노드 FN의 전위를 저장한다. 이러한 방식으로, 메모리 회로(201)의 데이터는 메모리 회로(202)에 저장된다.

다음으로, 레지스터(200)에의 전원 공급이 차단된다. 전원을 차단하기 위하여, 파워 게이트 유닛(130)에 의해, VDD가 제공되는 노드에 VSS가 제공된다. 트랜지스터(203)는 오프 전류가 매우 낮기 때문에, 레지스터(200)에 VDD가 공급되지 않는 상태에서도, 용량 소자(205) 또는 트랜지스터(204)의 게이트 용량 소자에 저장된 전하는 장기간동안 저장될 수 있다. 따라서, 메모리 회로(202)는 전원 공급이 차단되고 있는 기간동안에도 데이터를 저장할 수 있다.

저소비 전력 모드로부터 액티브 모드로 복귀하기 위해서는, 레지스터(200)에의 VDD 공급이 재개된다. 다음으로, 메모리 회로(201)를 초기 상태로 리셋한다. 이것은 메모리 회로(201)의 전하를 저장하고 있는 노드에 VSS를 제공함으로써 행하여진다.

다음으로, 메모리 회로(202)에 저장되어 있는 데이터를 메모리 회로(201)에 기입한다. 트랜지스터(204)가 턴온되면, 전위 V1는 메모리 회로(201)에 제공된다. 메모리 회로(201)가 전위 V1을 수신하기 때문에, 데이터를 저장하는 노드에 전위 VDD가 제공된다. 트랜지스터(204)가 턴오프되면, 메모리 회로(201)에 데이터를 저장하는 노드의 전위는 초기 상태를 유지한다. 이러한 동작을 통해, 메모리 회로(202)의 데이터는 메모리 회로(201)에 저장된다.

저소비 전력 모드에서, 마이크로컨트롤러(100)의, 전원이 공급되지 않는 레지스터로서 레스스터(200)를 사용함으로써, 마이크로컨트롤러(100)에 의해 처리되는 동안 데이터를 단기간에 백업할 수 있다. 또한, 전원 공급을 재개한 후에, 동작 모드를 단기간에 전원 차단전의 상태로 복귀시킬 수 있다. 따라서, 마이크로컨트롤러(100)에서는, 60초와 같은 긴 기간동안, 또는 수 밀리초와 같은 짧은 기간동안에도, 전원 공급을 정지시킬 수 있다. 그 결과, 전력을 덜 소비하는 마이크로컨트롤러(100)를 제공할 수 있다.

레지스터(200)에서는, 메모리 회로(202)에서 노드 FN에 저장된 전위에 따라, 트랜지스터(204)의 동작 모드(온 또는 오프)가 선택되어, 그 선택된 동작 모드에 따라, 0 또는 1의 데이터가 판독된다. 따라서, 전원 차단동안 노드 FN에서 저장되어 있는 전하량이 다소 변동하더라도, 원래의 데이터를 정확하게 판독할 수 있다.

또한, 메모리 회로(202)에서, 노드 FN에는, 메모리 회로(201)에 저장되어 있는 전하량에 기초하여 VDD 또는 VSS가 제공된다. 트랜지스터(204)의 게이트 전압이 임계치 전압과 동일할 때의 노드 FN의 전위를 전위 V0으로 설정한 경우에, 전위 V0는 VDD와 VSS 사이의 값이고, 트랜지스터(204)의 동작 모드는 노드 FN이 전위 V0가 되었을 때 전환된다. 그러나, 전위 V0가 VDD와 VSS간의 중앙값과 반드시 동일하지 않다. 예를 들어, VDD와 전위 V0간의 전위차가 전위 VSS와 V0간의 전위차보다 큰 경우, VDD를 저장하고 있는 노드 FN에 VSS를 제공하는 쪽이 VSS를 저장하고 있는 노드 FN에 VDD를 제공하는 쪽보다 노드 FN가 전위 V0에 도달할 때까지 더 오랜 시간 걸린다. 그로 인해, 트랜지스터(204)의 전환이 느려지게 된다.

따라서, 레지스터(200)에서는, 메모리 회로(201)의 데이터를 메모리 회로(202)에 기입하기 전에, 전위 V1을 노드 FN에 제공하여, 노드 FN의 전위를 초기 상태로 설정할 수 있다. 이러한 방식으로, 전위 V0가 VDD와 VSS간의 중앙값보다 작은 경우에도, 전위 VSS와 동일한 전위 V1을 노드 FN에 미리 제공함으로써, 노드 FN에 전위 VSS를 제공하는데 필요한 시간을 단축시킨다. 그 결과, 메모리 회로(202)에의 데이터의 기입을 고속으로 행할 수 있다.

또한, 오프 전류가 매우 낮은 트랜지스터(203)를 포함하는 레지스터(200)는 MRAM과 같은 불휘발성 메모리에 비해, 데이터의 백업 및 데이터 복구와 같은 동작에 의한 소비 전력(오버헤드)을 저감시킬 수 있다. 비교예로서, 자기 저항 랜덤 액세스 메모리(MRAM)가 제공된다. 일반적인 MRAM은 데이터를 기입하기 위한 전류로서 50μA 내지 500μA를 필요로 한다. 한편, 레지스터(200)에서는, 용량 소자에의 전하의 공급에 의해 데이터를 백업하기 때문에, 데이터를 기입하기 위한 레지스터(200)의 전류는 MRAM의 약 1/100일 수 있다. 따라서, 레지스터(200)에서는, 오버헤드와 전원의 차단에 의해 삭감되는 전력이 동일한 전원의 차단 기간, 즉 손익 분기 시간(BET)을 MRAM이 레지스터에 사용되는 경우보다 짧게 할 수 있다. 즉, 레지스터(200)를 마이크로컨트롤러(100)의 레지스터에 적용함으로써, 동작 모드의 시프트시 레지스터에 데이터를 백업할 때의 소비 전력을 저감시킬 수 있다.

본 실시 형태는, 다른 실시 형태와 적절하게 조합될 수 있다.

(제3 실시 형태)

도 7을 참조하여 RAM(112)의 메모리 셀 구조를 설명한다. 도 7은 RAM(112)의 메모리 셀(400)의 회로도이다. 메모리 셀(400)은 3개의 트랜지스터(401 내지 403)와 용량 소자(404)를 포함한다. 메모리 셀(400)은 비트선 BL, 워드선 RWL 및 워드선 WWL에 접속된다. 워드선 RWL은 판독용 워드선이고, 워드선 WWL은 기입용 워드선이다. 또한, 메모리 셀(400)에는 전원 공급선(405)으로부터 VSS가 공급된다. VSS가 0V보다 높은 전위인 경우에는, 전원 공급선(405)의 전위를 0V로 할 수 있다.

비트선 BL은 RAM(112)의 판독 회로 및 기입 회로에 접속된다. 또한, 워드선 RWL 및 WWL은 로우 드라이버에 접속된다.

메모리 셀(400)을 불휘발성 메모리 회로로서 기능시키기 위해서는, 트랜지스터(401)를 레지스터(200)의 트랜지스터(203)와 같이, 오프 전류가 매우 낮은 트랜지스터로 하는 것이 바람직하다. 이것은 메모리 셀(400)에는 데이터로서 노드 FN(트랜지스터(403)의 게이트)의 전하를 저장하고 있기 때문이다.

이하, 판독 및 기입 동작에 대하여 설명한다. 메모리 셀(400)에 데이터를 기입하기 위해서는, 워드선 RWL의 전위를 로우 레벨로 설정하고, 워드선 WWL의 전위를 하이 레벨로 설정하여, 트랜지스터(401)만을 턴온시킨다. 노드 FN에는 비트선 BL의 전위에 대응하는 전하가 축적된다. 워드선 WWL의 전위을 일정 기간동안 하이 레벨로 유지한 후, 전위를 로우 레벨에 복귀시킴으로써, 기입 동작이 완료된다.

판독 동작을 행하기 위해서는, 비트선 BL의 전위를 하이 레벨로 설정한다(프리차지). 다음으로, 워드선 WWL의 전위는 로우 레벨로 설정하고, 워드선 RWL의 전위를 하이 레벨로 설정하여, 트랜지스터(402)를 턴온시킨다. 트랜지스터(403)의 소스와 드레인간에는, 게이트(노드 FN)의 전위에 대응하는 전류가 흐른다. 이 흐르는 전류량에 따라, 비트선 BL의 전위가 감소한다. 판독 회로는 비트선 BL의 전위의 시프트량을 검출하고, 메모리 셀(400)에 저장되어 있는 데이터가 0 또는 1인지를 판정한다.

본 실시 형태의 메모리 셀(400)은 판독 동작과 기입 동작 모두에, 하나의 트랜지스터만의 온/오프를 제어하기 때문에, 불휘발성이면서 고속 동작이 가능한 RAM을 제공할 수 있다.

본 실시 형태는 다른 실시 형태와 적절하게 조합될 수 있다.

(제4 실시 형태)

마이크로컨트롤러(100)의 각 회로는 동일한 반도체 기판 위에 형성될 수 있다. 도 8은 마이크로컨트롤러(100)의 일부의 단면 구조의 일례를 나타낸다. 도 8에는, 마이크로컨트롤러(100)의 회로를 구성하는 주요한 구성요소로서, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터(860)와, 실리콘 기판에 채널 형성 영역을 각기 구비하는 p채널 트랜지스터(861) 및 ｎ채널 트랜지스터(862)가 나타나 있다.

트랜지스터(860)는 RAM(112)의 메모리 셀(도 7에서의 트랜지스터(401)) 및 레지스터(185 내지 187)(도 6에서의 트랜지스터(203) 참조)에 적용된다. 트랜지스터(861, 862)는 다른 트랜지스터에 적용될 수 있다.

도 8에 나타낸 바와 같이, 트랜지스터(861) 및 트랜지스터(862)는 반도체 기판(800) 위에 형성된다. 반도체 기판(800)은 예를 들어, n형 또는 p형 도전형을 갖는 단결정 실리콘 기판, 화합물 반도체 기판(예를 들어, GaAs 기판, InP 기판, GaN 기판, SiC 기판, ZnSe 기판) 등일 수 있다. 도 8에는 n형 도전성을 갖는 단결정 실리콘 기판을 사용한 경우가 일례로서 나타나 있다.

또한, 트랜지스터(861, 862)는 소자 분리용 절연막(801)에 의해 서로 전기적으로 분리되어 있다. 소자 분리용 절연막(801)은 실리콘의 국소 산화(LOCOS)법과 같은 선택 산화법, 트렌치 분리법 등에 의해 형성될 수 있다. 반도체 기판(800)은 SOI형 반도체 기판일 수도 있다. 이 경우, 소자 분리는 반도체층을 에칭에 의해 소자로 분할함으로써 행해질 수 있다.

트랜지스터(862)가 형성되는 영역에는, p형 도전성을 제공하는 불순물 원소를 선택적으로 첨가함으로써 p웰(802)이 형성된다.

트랜지스터(861)는 불순물 영역(803), 저농도 불순물 영역(804), 게이트 전극(805), 반도체 기판(800)과 게이트 전극(805) 사이에 형성된 게이트 절연막(806)을 포함한다. 게이트 전극(805)은 그 주위에 측벽(836)을 포함한다.

트랜지스터(862)는 불순물 영역(807), 저농도 불순물 영역(808), 게이트 전극(809) 및 게이트 절연막(806)을 포함한다. 게이트 전극(809)은 그 주위에 측벽(835)을 포함한다.

트랜지스터(861) 및 트랜지스터(862) 위에는, 절연막(816)이 형성된다. 절연막(816)에는 개구부가 형성되고, 불순물 영역(803)에 접하여 배선(810) 및 배선(811)이 형성되고, 불순물 영역(807)에 접하여 배선(812) 및 배선(813)이 형성된다.

배선(810)은 절연막(816) 위에 형성된 배선(817)에 접속되고, 배선(811)은 절연막(816) 위에 형성된 배선(818)에 접속되고, 배선(812)은 절연막(816) 위에 형성된 배선(819)에 접속되고, 배선(813)은 절연막(816) 위에 형성된 배선(820)에 접속된다.

배선(817 내지 820) 위에는 절연막(821)이 형성된다. 절연막(821)에는 개구부가 형성되고, 절연막(821) 위에는 개구부에서 배선(820)에 접속된 배선(822, 823)이 형성된다. 또한, 배선(822, 823) 위에는 절연막(824)이 형성된다.

절연막(824) 위에는 산화물 반도체층(830)을 갖는 트랜지스터(860)가 형성된다. 트랜지스터(860)는 산화물 반도체층(830)위에 소스 전극 또는 드레인 전극으로서 기능하는 도전막(832) 및 도전막(833), 게이트 절연막(831) 및 게이트 전극(834)을 포함한다. 도전막(832)은 절연막(824)에 형성된 개구부에서 배선(822)에 접속된다.

배선(823)은 절연막(824)을 사이에 개재하여 산화물 반도체층(830)과 중첩된다. 배선(823)은 트랜지스터(860)의 백게이트로서 기능한다. 배선(823)은 필요에 따라 형성될 수 있다.

트랜지스터(860)는 절연막(844) 및 절연막(845)으로 피복된다. 절연막(844)로서는, 절연막(845)으로부터 방출된 수소가 산화물 반도체층(830)에 도입되는 것을 방지할 수 있는 절연막이 바람직하다. 이러한 절연막의 예로는 질화 실리콘막 등이 있다.

도전막(846)은 절연막(844)위에 형성된다. 절연막(844), 절연막(845) 및 게이트 절연막(831)에 형성된 개구부에서, 도전막(846)은 도전막(832)에 접한다.

산화물 반도체층(830)의 두께는 2nm 내지 40nm인 것이 바람직하다. 산화물 반도체층(830)으로는 트랜지스터(860)의 채널 형성 영역을 형성하기 위해서 i형(진성) 또는 실질적으로 진성인 산화물 반도체가 바람직하다. 전자 공여체(공예체)로서 기능하는, 수분 또는 수소와 같은 불순물이 저감됨으로써 고순도화되고, 저감된 산소 결손을 포함하는 산화물 반도체층은, 진성(i형) 반도체 또는 실질적으로 i형인 반도체라는 것에 유의하라. 여기에서, 이러한 산화물 반도체층은 고순도화된 산화물 반도체층이라고 칭한다. 고순도화된 산화물 반도체층을 사용하여 형성된 트랜지스터는 오프 전류량이 매우 작고 신뢰성이 높다.

오프 전류가 낮은 트랜지스터를 형성하기 위해서, 산화물 반도체층(830)의 캐리어 밀도는 바람직하게는 1×10¹⁷/㎤ 이하, 보다 바람직하게는 1×10¹⁶/㎤ 이하, 1×10¹⁵/㎤ 이하, 1×10¹⁴/㎤ 이하, 또는 1×10¹³/㎤ 이하이다.

산화물 반도체층(830)을 사용한 결과로서, 오프 상태의 트랜지스터(860)의 소스-드레인 전류는 실온(약 25℃)에서 1×10^-18A 이하일 수 있다. 실온(약 25℃)에서 오프 상태의 소스-드레인 전류는 바람직하게는 1×10^-21A 이하, 더욱 바람직하게는 1×10^-24A 이하이다. 대안적으로, 85℃에서, 이 전류값은 1×10^-15A 이하, 바람직하게는 1×10^-18A 이하, 더욱 바람직하게는 1×10^-21A 이하일 수 있다. 트랜지스터의 오프 상태는 ｎ채널 트랜지스터에서 게이트 전압이 임계치 전압보다 훨씬 낮은 상태를 말한다. 구체적으로, 게이트 전압이 임계치 전압보다 1V 이상, 2V 이상 또는 3V 이상 낮으면, 트랜지스터는 오프 상태이다.

일부 실험들은 산화물 반도체층을 사용한 트랜지스터의 오프 전류가 매우 낮다는 것을 입증한다. 예를 들어, 다음 측정 데이터가 구해졌다: 채널 폭이 1×10⁶㎛이고 채널 길이가 10㎛인 트랜지스터는 소스-드레인간 전압(드레인 전압)이 1V와 10V사이의 범위에 있을 때 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10^-13A 이하의 오프 전류를 가질 수 있다. 이 경우, 트랜지스터의 채널 폭에대해 규격화된 오프 전류는 100zA/㎛ 이하인 것을 알 수 있다.

다른 실험에서, 용량 소자와 트랜지스터를 서로 접속하고, 용량 소자에 또는 이 용량 소자로부터 흐르는 전하를 트랜지스터에 의해 제어하는 회로를 사용하여, 오프 전류를 측정한다. 이 경우, 용량 소자의 단위 시간당 전하량의 변화로부터 오프 전류를 측정한다. 그 결과, 드레인 전압이 3V일 때, 수십 yA/㎛의 오프 전류가 달성될 수 있다는 것을 발견하였다. 따라서, 순도화된 산화물 반도체막이 채널 형성 영역으로서 사용되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘을 사용하여 형성된 트랜지스터에 비해 현저하게 낮다.

산화물 반도체층(830)은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 산화물 반도체의 예로는, 산화 인듐, 산화 아연, In-Zn계 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물 등이 있다.

또한, 산화물 반도체층(830)의 통상적인 결정 구조는 단결정, 다결정 및 비정질이다. 산화물 반도체층(830)으로서는 CAAC-OS(c-axis aligned crystalline oxide Semiconductor)막이 바람직하다.

CAAC-OS막은 완전한 단결정도 완전한 비정질도 아니다. CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막들 중 하나이다. CAAC-OS막의 투과형 전자 현미경(TEM) 화상에서, 결정부간의 경계, 즉 그레인 바운더리(grain boundary)는 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서, 그레인 바운더리에 기인하는 전자 이동도의 감소는 발생하기 쉽지 않다. 단면 TEM 화상 및 평면TEM 화상의 결과로부터, CAAC-OS막의 결정부에 배향성이 발견되었다. CAAC-OS막에 포함되는 대부분의 결정부는 한변이 100nm 미만인 입방체내에 수용된다. 따라서, CAAC-OS막에 포함되는 결정부가 한변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체내에 수용되는 경우가 있다. CAAC-OS막에 포함되는 복수의 결정부가 서로 연결될 경우, 하나의 큰 결정 영역을 형성하는 경우가 있다는 것에 유의하라. 예를 들어, 평면 TEM 화상에서, 영역이 2500nm² 이상, 5 ㎛²이상 또는 1000㎛² 이상인 결정 영역이 관찰되는 경우가 있다.

CAAC-OS막에 포함되는 결정부 각각에서, c축은 CAAC-OS막이 형성되는 면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향으로 정렬되고, ab면에 수직한 방향으로부터 보여지는 삼각 형상 또는 육각 형상의 원자 배열이 형성되고, c축에 수직한 방향으로부터 보았을 때 금속 원자가 적층 방식으로 배열되거나 금속 원자와 산소 원자가 적층 형상으로 배열된다. 결정부들 중에서, 하나의 결정부의 a축 및 b축의 방향은 다른 결정부와 상이할 수도 있다는 것에 유의하라. 본 명세서에서, 단순한 용어 "수직"은 85°내지 95°의 범위를 포함한다. 또한, 단순한 용어 "평행"은 -5°내지 5°의 범위를 포함한다.

CAAC-OS막에서, 결정부의 분포는 반드시 균일하지는 않다. 예를 들어, CAAC-OS막의 형성 과정에서, 산화물 반도체층이 한 표면에 형성되고 산화물 반도체막의 표면측으로부터 결정 성장될 경우, CAAC-OS막의 표면의 근방에서의 결정부의 비율이 CAAC-OS막이 형성되는 표면의 근방에서보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가할 경우, 불순물이 첨가된 영역에서의 결정부가 비정질화되는 경우가 있다.

CAAC-OS막에 포함되는 결정부의 c축이 CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, c축의 방향은 CAAC-OS막의 형상(CAAC-OS막이 형성되는 표면의 단면 형상 또는 CAAC-OS막의 표면의 단면 형상)에 따라 서로 상이할 수도 있다. CAAC-OS막이 형성될 때, 결정부의 c축의 방향은 CAAC-OS막이 형성되는 표면의 법선 방향 또는 CAAC-OS막의 표면의 법선 방향에 평행한 방향이라는 것에 유의하라. 결정부는 성막함으로써 또는 성막 후에 열 처리와 같은 결정화 처리를 행함으로써 형성된다.

CAAC-OS를 포함하는 트랜지스터에서 가시광 또는 자외광의 조사에 의한 전기 특성의 변동을 작게 할 수 있기 때문에, 트랜지스터의 신뢰성을 향상시킬 수 있다.

이하, CAAC-OS막의 성막 방법을 설명한다. CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링용 타깃을 사용한 스퍼터링법에 의해 형성된다. 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함된 결정 영역이 a-b면을 따라 타깃으로부터 분리될 수 있다; 즉, a-b면에 평행한 면을 갖는 스퍼터 입자(평판형 스퍼터 입자 또는 펠릿형 스퍼터 입자)가 스퍼터링용 타깃으로부터 분리될 수 있다. 이 경우, 평판형 스퍼터 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막이 형성될 수 있다.

평판형 스퍼터 입자의 경우, 예를 들어, a-b면에 평행한 면에 등가인 원의 직경은 3nm 내지 10nm이고, 두께(a-b면에 수직한 방향의 길이)는 0.7nm 이상 1nm 미만이다. 평판형 스퍼터 입자에서, a-b면에 평행한 면은 정삼각형 또는 정육각형일 수도 있다는 것에 유의하라. 여기에서, "면에 등가인 원의 직경"은 면과 동일한 면적을 갖는 완벽한 원의 직경을 말한다.

CAAC-OS막을 성막하기 위해서는, 이하의 조건을 사용하는 것이 바람직하다.

성막동안 기판 가열 온도를 증가시킴으로써, 스퍼터 입자가 기판 표면에 도달후에 스퍼터 입자의 마이그레이션이 일어나기 쉽다. 구체적으로, 성막동안의 기판 가열 온도는 100℃ 내지 740℃, 바람직하게는 200℃ 내지 500℃이다. 성막동안의 기판 가열 온도를 증가시킴으로써, 평판형 스퍼터 입자가 기판에 도달한 경우, 기판 표면 위에서 마이그레이션이 일어나서, 평판형 스퍼터 입자의 평평한 면이 기판에 부착된다. 이때, 스퍼터 입자가 양으로 대전함으로써, 서로 반발하는 스퍼터 입자들은 기판에 부착된다. 따라서, 스퍼터 입자는 모아지지 않게 되고 서로 불균일하게 중첩되지 않게 되어, 두께가 균일한 CAAC-OS막을 형성할 수 있다.

성막동안 CAAC-OS막에 도입되는 불순물의 양을 저감시킴으로써, 불순물에 의해 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(예를 들어, 수소, 물, 이산화탄소 및 질소) 농도를 저감시킬 수도 있다. 또한, 성막 가스내의 불순물 농도를 저감시킬 수도 있다. 구체적으로, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.

또한, 성막 가스내의 산소 비율을 증가시키고, 전력을 최적화하여 성막시의 플라즈마 대미지를 줄이는 것이 바람직하다. 성막 가스내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％이다.

CAAC-OS막을 성막한 후에, 가열 처리를 수행할 수도 있다. 가열 처리의 온도는 100℃ 내지 740℃, 바람직하게는 200℃ 내지 500℃이다. 또한, 가열 처리는 1분 내지 24시간, 바람직하게는 6분 내지 4시간동안 수행된다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행될 수도 있다. 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리는 CAAC-OS막의 불순물 농도를 단시간에 저감시킬 수 있다. 동시에, 불활성 분위기에서의 가열 처리는 CAAC-OS막에 산소 결손을 발생시킬 수도 있다. 이 경우, 산화성 분위기에서의 가열 처리는 산소 결손을 저감시킬 수 있다. 가열 처리는 CAAC-OS막의 결정성을 더 증가시킬 수 있다. 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하와 같은 감압하에서 수행될 수도 있다는 것에 유의하라. 그러한 감압하에서의 가열 처리는 CAAC-OS막의 불순물 농도를 단시간에 저감할 수 있다.

스퍼터링용 타깃의 일례로서, In-Ga-Zn 산화물 타깃에 대하여 이하에서 설명한다.

다결정인 In-Ga-Zn 산화물 타깃은 다음과 같이 제조된다: InO_X 분말, GaO_Y 분말 및 ZnO_Z 분말을 소정의 몰비로 혼합하고, 이 혼합물에 압력을 가하고, 1000℃ 내지 1500℃의 온도에서 가열 처리를 행한다. X, Y 및 Z는 각각 소정의 양수라는 것에 유의하라. 여기에서, GaO_Y 분말 및 ZnO_Z 분말에 대한 InO_X 분말의 소정의 몰비는, 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 1:3:2, 1:6:4, 4:2:3 또는 3:1:2이다. 분말의 종류 및 그 혼합된 분말의 몰비는 원하는 스퍼터링용 타깃에 따라 적절하게 결정할 수 있다.

대안적으로, 복수회의 성막에 의해 CAAC-OS막을 형성할 수 있다. 이러한 방법의 일례는 이하에서 설명한다.

첫번째로, 제1 산화물 반도체층을 1nm 이상 10nm 미만의 두께로 형성한다. 제1 산화물 반도체층은 스퍼터링법에 의해 형성한다. 구체적으로, 이때, 기판 가열 온도는 100℃ 내지 500℃, 바람직하게는 150℃ 내지 450℃이고, 성막 가스내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％이다.

다음으로, 가열 처리를 행하여, 제1 산화물 반도체층의 결정성을 증가시켜서 결정성이 높은 제1 CAAC-OS막을 제공한다. 가열 처리의 온도는 350℃ 내지 740℃, 바람직하게는 450℃ 내지 650℃이다. 또한, 가열 처리는 1분 내지 24시간, 바람직하게는 6분 내지 4시간동안 수행된다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행될 수도 있다. 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리는 제1 산화물 반도체층의 불순물 농도를 단시간에 저감시킬 수 있다. 동시에, 불활성 분위기에서의 가열 처리는 제1 산화물 반도체층에 산소 결손을 생성시킬 수도 있다. 이 경우, 산화성 분위기에서의 가열 처리는 산소 결손을 저감시킬 수 있다. 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하와 같은 감압하에서 수행될 수도 있다는 것에 유의하라. 감압하에서의 가열 처리는 제1 산화물 반도체층의 불순물 농도를 단시간에 저감시킬 수 있다.

제1 산화물 반도체층은 두께가 1nm 이상 10nm 미만이기 때문에, 제1 산화물 반도체층은 두께가 10nm 이상인 것에 비해 보다 쉽게 결정화될 수 있다.

다음으로, 제1 산화물 반도체층과 동일한 조성의 제2 산화물 반도체층을 10nm 내지 50nm의 두께로 형성한다. 제2 산화물 반도체층은 스퍼터링법에 의해 형성한다. 구체적으로, 이때, 기판 가열 온도는 100℃ 내지 500℃, 바람직하게는 150℃ 내지 450℃이고, 성막 가스내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％이다.

다음으로, 가열 처리를 행하여, 제2 산화물 반도체층을 제1 CAAC-OS막으로부터 고상으로 성장시킴으로써, 결정성이 높은 제2 CAAC-OS막으로 변한다. 가열 처리의 온도는 350℃ 내지 740℃, 바람직하게는 450℃ 내지 650℃이다. 또한, 가열 처리는 1분 내지 24시간, 바람직하게는 6분 내지 4시간동안 수행한다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행할 수도 있다. 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리는 제2 산화물 반도체층의 불순물 농도를 단시간에 저감시킬 수 있다. 동시에, 불활성 분위기에서의 가열 처리는 제2 산화물 반도체층에 산소 결손을 생성시킬 수도 있다. 이 경우, 산화성 분위기에서의 가열 처리는 산소 결손을 저감시킬 수 있다. 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하와 같은 감압하에서 수행될 수도 있다. 감압하에서의 가열 처리는 제2 산화물 반도체층의 불순물 농도를 단시간에 저감시킬 수 있다.

상술한 실시 형태에서 개시된 금속막, 반도체층 및 무기 절연막과 같은 다양한 막들이 스퍼터법 또는 플라즈마 CVD법에 의해 형성될 수 있지만, 이러한 막들은 다른 방법, 예를 들어, 열 CVD법에 의해 형성될 수도 있다. 열 CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 사용할 수도 있다.

열 CVD법은 성막하는 동안 플라즈마를 사용하지 않기 때문에, 플라즈마 대미지에 의한 결함이 생성되지 않는 이점을 갖는다.

열 CVD법에 의한 성막은 챔버내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스와 산화제를 한번에 챔버에 공급하고, 기판 근방 또는 기판 위에서 서로 반응시키는 방식으로 수행될 수도 있다.

ALD법에 의한 성막은 챔버내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 챔버에 도입하고나서, 그 가스 도입의 순서를 반복하는 방식으로 수행될 수도 있다. 예를 들어, 각각의 스위칭 밸브(또는 고속 밸브라고 칭함)를 전환함으로써 2가지 종류 이상의 원료 가스를 순서대로 챔버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록 제1 원료 가스를 도입하고, 이 제1 원료 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입하고나서, 제2 원료 가스를 도입한다. 한번에 제1 원료 가스와 불활성 가스를 도입할 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 제2 원료 가스의 도입과 동시에 불활성 가스를 도입할 수도 있다는 것에 유의하라. 대안적으로, 불활성 가스를 도입하는 것 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입할 수도 있다. 제1 원료 가스가 기판의 표면에 흡착되어 제1 단원자층을 형성하고나서; 제2 원료 가스가 도입되어 제1 단원자층과 반응하고; 그 결과, 제2 단원자층이 제1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 원하는 두께가 취득될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에; ALD법은 정밀한 막 두께 조절이 가능하며, 그에 따라 미세한 FET를 제조하는 경우에 적합하다.

MOCVD법 또는 ALD법과 같은 열 CVD법에 의해, 상술한 실시 형태에 개시된 소자를 형성하는 금속막, 반도체막, 무기 절연막과 같은 다양한 막을 형성할 수 있다. 예를 들어, InGaZnO_X(X>0)막을 형성하는 경우에, 트리메틸 인듐, 트리메틸 갈륨 및 디에틸 아연을 사용한다. 트리메틸 인듐의 화학식은 (CH₃)₃In인 것에 유의하라. 트리메틸 갈륨의 화학식은 (CH₃)₃Ga이다. 디에틸 아연의 화학식은 (CH₃)₂Zn이다. 상술한 조합에 한정되지 않고, 트리메틸 갈륨 대신에 트리에틸 갈륨(화학식: (C₂H₅)₃Ga)을 사용할 수도 있고, 디에틸 아연 대신에 디메틸 아연(화학식: (C₂H₅)₂Zn)을 사용할 수 있다.

예를 들어, 산화 하프늄막을 형성하는 경우에, 2가지 종류의 가스, 즉, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는 테트라키스(디메틸 아미드) 하프늄(TDMAH))를 기화시킴으로써 취득된 원료 가스와 산화제로서의 오존(O₃)을 사용한다. 테트라키스(디메틸 아미드) 하프늄의 화학식은 Hf[N(CH₃)₂]₄임에 유의하라. 다른 재료 액체의 예는 테트라키스(에틸메틸 아미드)하프늄을 포함한다.

예를 들어, 산화 알루미늄막을 형성하는 경우에, 2가지 종류, 예를 들어, 용매와 알루미늄 전구체 화합물을 포함하는 액체(TMA 등)를 기화시킴으로써 취득된 원료 가스와, 산화제로서의 H₂O를 사용한다. 트리메틸 알루미늄의 화학식은 Al(CH₃)₃임에 유의하라. 다른 재료 액체의 예는 트리스(디메틸아미드) 알루미늄, 트리이소부틸 알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3, 5-헵탄디오네이트)를 포함한다.

예를 들어, 산화 실리콘막을 형성하는 경우에, 헥사디클로로실란을 막이 형성되는 표면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O₂ 또는 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.

예를 들어, ALD를 이용하는 성막 장치를 사용하여 텅스텐막을 형성하는 경우에, WF₆ 가스와 B₂H₆ 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성하고나서, WF₆ 가스와 H₂ 가스를 한번에 도입하여 텅스텐막을 형성한다. B₂H₆ 가스 대신에 SiH₄ 가스를 사용할 수도 있다는 것에 유의하라.

예를 들어, ALD를 이용하는 성막 장치를 사용하여 산화물 반도체막, 예를 들어, InGaZnO_X(X>0)막을 형성하는 경우에, In(CH₃)₃ 가스와 O₃ 가스를 순차적으로 복수회 도입하여 InO₂층을 형성하고, Ga(CH₃)₃ 가스와 O₃ 가스를 한번에 도입하여 GaO층을 형성하고나서, Zn(CH₃)₂ 가스와 O₃ 가스를 한번에 도입하여 ZnO층을 형성한다. 이들 층의 순서는 이 예에 한정하지 않는다는 것에 유의하라. 이들 가스를 혼합함으로써 InGaO₂층, InZnO₂층, GaInO층, ZnInO층 또는 GaZnO층과 같은 혼합 화합물층을 형성할 수도 있다. O₃ 가스 대신에 Ar과 같은 불활성 가스로 버블링되는 H₂O 가스를 사용할 수도 있지만, H를 포함하지 않는 O₃ 가스를 사용하는 것이 바람직하다는 것에 유의하라. 또한, In(CH₃)₃ 가스 대신에, In(C₂H₅)₃ 가스를 사용할 수도 있다. 또한, Ga(CH₃)₃ 가스 대신에, Ga(C₂H₅)₃ 가스를 사용할 수도 있다. In(CH₃)₃ 가스 대신에, In(C₂H₅)₃ 가스를 사용할 수도 있다. 또한, Zn(CH₃)₂ 가스를 사용할 수도 있다.

본 실시 형태는 다른 실시 형태와 적절하게 조합될 수 있다.

(제5 실시 형태)

본 실시 형태에서는, 마이크로컨트롤러의 다른 구성에 대하여 설명한다.

도 9는 마이크로컨트롤러(190)의 블록도이다.

도 1의 마이크로컨트롤러(100)와 마찬가지로, 마이크로컨트롤러(190)는 CPU(110), 버스 브리지(111), RAM(112), 메모리 인터페이스(113), 컨트롤러(120), 인터럽트 컨트롤러(121), I/O 인터페이스(입출력 인터페이스)(122) 및 파워 게이트 유닛(130)을 포함한다.

마이크로컨트롤러(190)는 수정 발진 회로(141), 타이머 회로(145), I/O 인터페이스(146), I/O 포트(150), 비교기(151), I/O 인터페이스(152), 버스 라인(161), 버스 라인(162), 버스 라인(163) 및 데이터 버스 라인(164)을 더 포함한다. 마이크로컨트롤러(190)는 외부 장치와의 접속부로서 적어도 접속 단자(170 내지 176)를 더 포함한다. 또한, 수정 진동자(143)를 갖는 발진자(142)에는 접속 단자(172, 173)를 통해 마이크로컨트롤러(190)가 접속된다.

마이크로컨트롤러(190)의 각 블럭은 도 1의 마이크로컨트롤러(100)의 블럭과 유사한 기능을 갖는다. 표 2는 마이크로컨트롤러(100) 및 마이크로컨트롤러(190)의 각 회로의 기능을 나타낸다. 또한, 마이크로컨트롤러(100)에서와 같이, 마이크로컨트롤러(190)의 동작 모드는 또한 도 3 내지 도 5의 흐름도에 따라 전환된다.

마이크로컨트롤러(190)는 인터럽트 요구의 신호면에서 마이크로컨트롤러(100)와 상이하다. 이하, 그 차이점을 설명한다.

외부 인터럽트 신호용 입력 단자로서 기능하는 접속 단자(170)에는, 외부 인터럽트 신호 INT1 및 외부 인터럽트 신호 NMI1가 입력된다. 외부 인터럽트 신호 NMI1는 마스크 불가능(non-maskable) 인터럽트 신호이다.

접속 단자(170)를 통해 입력된 외부 인터럽트 신호 NMI1는 컨트롤러(120)에 입력된다. 컨트롤러(120)에 외부 인터럽트 신호 NMI1가 입력되면, 컨트롤러(120)는 즉시 CPU(110)에 내부 인터럽트 신호 NMI2를 출력하여, CPU(110)에 인터럽트 처리를 실행시킨다.

외부 인터럽트 신호 INT1는 접속 단자(170)를 통해 인터럽트 컨트롤러(121)에 입력된다. 인터럽트 컨트롤러(121)에는 주변 회로(145, 150, 151)로부터 인터럽트 신호(T0IRQ, P0IRQ, C0IRQ)가 버스(161 내지 164)를 경유하지 않고 입력된다.

컨트롤러(120)가 외부 인터럽트 신호 INT1를 수신하면, 컨트롤러(120)는 CPU(110)에 내부 인터럽트 신호 INT2를 출력하여, CPU(110)가 인터럽트 처리를 실행하게 한다.

또한, 인터럽트 신호 T0IRQ가 인터럽트 컨트롤러(121)를 통하지 않고 직접 컨트롤러(120)에 입력되는 경우가 있다. 컨트롤러(120)가 인터럽트 신호 T0IRQ를 수신하면, 컨트롤러(120)는 CPU(110)에 내부 인터럽트 신호 NMI2를 출력하여, CPU(110)가 인터럽트 처리를 실행하게 한다.

마이크로컨트롤러(100)에서와 같이, 마이크로컨트롤러(190)의 파워 게이트 유닛(130)은 컨트롤러(120)에 의해 제어된다. 상술한 바와 같이, 컨트롤러(120)는 CPU(110)에 의한 요구에 따라, 파워 게이트 유닛(130)에 포함된 스위치 회로들 중 하나 또는 양측 모두를 턴오프시키는 신호를 출력한다(전원 공급 정지). 또한, 컨트롤러(120)는 외부 인터럽트 신호 NMI1 또는 타이머 회로(145)로부터의 인터럽트 신호 T0IRQ를 트리거로 하여, 파워 게이트 유닛(130)에 포함된 스위치 회로(132)를 턴온시키는 신호를 출력한다(전원 공급의 개시).

또한, 마이크로컨트롤러(190)가 컨트롤러(120), 파워 게이트 유닛(130) 등을 포함하기 때문에, 마이크로컨트롤러(190)도, 마이크로컨트롤러(100)과 마찬가지로, 3가지 동작 모드(액티브 모드, Noff1 모드 및 Noff2 모드)로 동작할 수 있다. 또한, 각 동작 모드에서 액티브하거나 비액티브한 회로는, 마이크로컨트롤러(100)와 동일하다(표 1 참조). 또한, 마이크로컨트롤러(190)의 동작 모드는 마이크로컨트롤러(100)와 마찬가지로, 컨트롤러(120)에 의해 전환된다. 컨트롤러(120)는 도 3 내지 도 5의 플로우에 따라 동작 모드를 전환한다.

마이크로컨트롤러(190)가 Noff1/Noff2 모드로부터, 액티브 모드로의 복귀를 고속화하기 위해서, 레지스터(185 내지 187)는 각각 휘발성 데이터 저장부와, 전원 차단동안 데이터를 백업으로서 저장하기 위한 불휘발성 데이터 저장부를 갖는다. 또한, 마이크로컨트롤러(190)에서, 비교기(151)의 레지스터(184)는 레지스터(185 내지 187)와 마찬가지로, 휘발성 데이터 저장부(메모리)와 불휘발성 데이터 저장부(메모리)를 갖는다.

마이크로컨트롤러(100)에서, 레지스터(184)는 불휘발성 메모리를 포함하고 있지 않지만, 마이크로컨트롤러(100)에서의 레지스터(184)는 레지스터(185 내지 187)와 마찬가지로, 불휘발성 메모리를 구비할 수 있다.

액티브 모드로부터 Noff1/Noff2 모드로의 시프트시, 전원 차단에 앞서, 레지스터(184 내지 187)의 휘발성 메모리에 저장된 데이터는 불휘발성 메모리에 기입되고, 휘발성 메모리에 저장된 데이터는 초기값으로 리셋된다. 다음으로, 레지스터(184 내지 187)로의 전원 공급이 차단된다.

Noff1/Noff2 모드로부터 액티브 모드로의 복귀시, 레지스터(184 내지 187)로의 전원 공급이 재개되고, 휘발성 메모리의 데이터가 초기값으로 리셋된다. 다음으로, 불휘발성 메모리에 저장된 데이터는 휘발성 메모리에 기입된다.

따라서, 저소비 전력 모드에서도, 마이크로컨트롤러(190)의 처리에 필요한 데이터가 레지스터(184 내지 187)에 저장되어 있기 때문에, 마이크로컨트롤러(190)를 저소비 전력 모드로부터 액티브 모드로 즉시 복귀시킬 수 있다.

따라서, 본 실시 형태에 따라, 저소비 전력 모드를 사용하여 저소비 전력으로 동작할 수 있고, 저소비 전력 모드로부터 통상 동작 모드로 고속 복귀할 수 있는 마이크로컨트롤러를 제공할 수 있다.

따라서, 마이크로컨트롤러(190)는 또한 센싱 장치 및 모니터링 장치와 같이, 간헐적인 제어에 의해 동작하는 장치에 매우 적합하다. 예를 들어, 마이크로컨트롤러(100, 190)는 화재경보기, 연기 감지기, 2차 전지의 관리 유닛 등의 제어 장치에 적합하다. 특히, 전원이 배터리인 장치는 장기간 동작으로 인해 소비 전력이 문제가 된다. 그러나, 마이크로컨트롤러(100)와 마찬가지로, 마이크로컨트롤러(190)의 동작 기간의 대부분이 Noff1 모드에 있기 때문에, 마이크로컨트롤러(190)를 액티브 모드로 복귀시키기 위하여 필요한 회로만이 동작하고, 동작 중의 소비 전력을 낮출 수 있다.

(제6 실시 형태)

도 11, 도 12의 (a) 및 (b), 도 13의 (a) 및 (b), 및 도 14를 사용하여, 트랜지스터에 사용할 수 있는 산화물 반도체층을 포함하는 다층막의 구조에 대하여 설명한다.

도 11에 나타낸 다층막(706)은 산화물층(706a), 산화물층(706a) 위에 제공된 산화물 반도체층(706b), 산화물 반도체층(706b) 위에 제공된 산화물층(706c)을 포함한다. 다음 설명에서 다층막(706)이 3층을 구비하지만, 다층막(706)은 2층 또는 4층 이상일 수도 있다. 예를 들어, 다층막(706)은 산화물층(706a)과 이 산화물층(706a) 위에 제공된 산화물 반도체층(706b)을 포함할 수도 있다. 대안적으로, 다층막(706)은 산화물 반도체층(706b)과 이 산화물 반도체층(706b) 위에 제공된 산화물층(706c)을 포함할 수도 있다.

여기에서, 다층막(706)의 밴드 구조에 대해서, 도 12의 (a) 및 (b)와 도 13의 (a) 및 (b)를 참조하여 설명한다.

산화물층(706a)으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하였고, 산화물 반도체층(706b)으로서 에너지 갭이 2.8eV인 In-Ga-Zn 산화물을 사용하였으며, 산화물층(706c)으로서 산화물층(706a)과 유사한 물성을 갖는 산화물층을 사용하였다. 또한, 산화물층(706a)과 산화물 반도체층(706b)간의 계면 근방의 에너지 갭은 3eV이었고, 산화물층(706c)과 산화물 반도체층(706b)간의 계면 근방의 에너지 갭은 3eV이었다. 에너지 갭은 분광 엘립소미터(호리바 조빈 요본(HORIBA Jobin Yvon)사에 의해 제조된 UT-300)를 사용하여 측정하였다. 또한, 산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c)의 두께는 각각 10nm, 10nm, 10nm로 하였다.

도 12의 (a)는 다층막(706)을 산화물층(706c)로부터 에칭하면서, 각 층의 진공 준위와 가전자대 상단부간의 에너지 차이를 측정하였고, 그 값을 그래프 상에 도시하는 방식으로 취득한 도면이다. 진공 준위와 가전자대 상단부간의 에너지 차이는 ULVAC-PHI사에 의해 제조된 자외선 광전자 분광 분석(UPS) 장치를 사용하여 측정하였다.

도 12의 (b)는 진공 준위와 가전자대 상단부간의 에너지 차이로부터, 각 층의 에너지 갭을 차감함으로써, 진공 준위와 전도대 하단부간의 에너지 차이를 산출하고, 그 취득된 값을 그래프 상에 도시하는 방식으로 취득한 도면이다.

도 13의 (a)는 도 12의 (b)의 밴드 구조의 일부를 나타낸다. 도 13의 (a)는 산화물층(706a) 및 산화물층(706c)과 접하여 산화 실리콘막을 제공한 경우를 나타낸다. 도 13의 (a)에서, EcI1은 산화 실리콘막의 전도대 하단부의 에너지를 나타내고; EcS1은 산화물층(706a)의 전도대 하단부의 에너지를 나타내고; EcS2는 산화물 반도체층(706b)의 전도대 하단부의 에너지를 나타내고; EcS3은 산화물층(706c)의 전도대 하단부의 에너지를 나타내며; EcI2는 산화 실리콘막의 전도대 하단부의 에너지를 나타낸다.

도 13의 (a)에 나타낸 바와 같이, 산화물층(706a)으로부터 산화물 반도체층(706b) 및 산화물층(706c)쪽으로, 전도대 하단부의 에너지가 연속적으로 변한다. 이것은 산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c)간에 산소가 확산되기 때문이다.

상술한 바와 같이, 동일한 주성분을 포함하는 적층된 산화물 반도체층을 포함하는 다층막은, 층들을 간단히 적층하여 형성되는 것이 아니라 연속 접합(여기서는, 전도대 하단부의 에너지가 층들 간에 연속적으로 충전되는 U자형 웰)이 형성되도록 형성된다. 즉, 층들간의 계면에, 산화물 반도체에서 트랩 중심 또는 재결합 중심으로서 기능하는 결함 준위, 또는 캐리어의 흐름을 방지하는 배리어를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 적층된 산화물 반도체층들간에 불순물이 존재하면, 에너지 밴드의 연속성이 상실되어, 계면에서의 캐리어가 트랩 또는 재결합에 의해 사라진다.

연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 타입의 성막 장치(스퍼터링 장치)를 사용하여 층들을 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치에서의 챔버들은 산화물 반도체에서 불순물로서 기능하는 수분 등이 가능한 한 많이 제거되도록 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(대략 1×10^-4Pa 내지 5×10^-7Pa까지)하는 것이 바람직하다. 대안적으로, 터보 분자펌프와 콜드 트랩의 조합을 사용하여 배기 시스템으로부터 탄소, 수분 등을 포함하는 가스가 역류하는 것을 방지하는 것이 바람직하다.

고순도화된 진성 산화물 반도체를 취득하기 위해서는, 챔버의 고진공 배기는 물론 스퍼터 가스의 고순도화도 중요하다. 스퍼터 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하인 고순도화된 산소 가스 또는 아르곤 가스를 사용할 경우, 산화물 반도체막에 수분 등이 혼합되는 것을 방지할 수 있다.

도 13의 (a)는 산화물층(706a) 및 산화물층(706c)이 동일한 물성을 갖는 산화물층인 경우에 대하여 나타냈지만, 산화물층(706a) 및 산화물층(706c)이 상이한 물성을 갖는 산화물층인 것이 보다 바람직하다. 예를 들어, EcS3보다 EcS1이 높은 것이 바람직하고, 이 경우, 밴드 구조의 일부는 도 13의 (b)에서와 같이 나타난다. 도 13의 (b)에 나타낸 밴드 구조에서, 예를 들어, EcI2가 게이트 절연막의 에너지이고, EcI2의 좌측에는 게이트 전극이 제공되어 있다고 가정하면, 도 13의 (b)에 나타낸 바와 같이, EcS1이 EcS3보다 높도록 전도대 하단부의 에너지를 갖는 것이 바람직하다. 이것은 게이트 전극측에 위치한 EcS3 근방의 EcS2에 전류가 주로 흐르기 때문이다.

산화물층(706c)과 게이트 사이에 산화 실리콘막이 제공되어 있는 경우, 산화 실리콘막은 게이트 절연막으로서 기능하고, 산화물층(706c)은 산화물 반도체층(706b)에 포함되는 인듐이 게이트 절연막에 확산하는 방지할 수 있다. 산화물층(706c)에 의해 인듐의 확산을 방지하기 위해서는, 산화물층(706c)은 산화물 반도체층(706b)보다 더 적은 양의 인듐을 포함하는 것이 바람직하다.

도 12의 (a) 및 (b)와 도 13의 (a) 및 (b)에 따르면, 다층막(706)의 산화물 반도체층(706b)는 웰로서 기능하여, 다층막(706)을 포함하는 트랜지스터에서 채널이 산화물 반도체층(706b)에 형성되게 된다. 다층막(706)에서 전도대 하단부의 에너지가 연속적으로 변하기 때문에, 다층막(706)의 구조는 U자형 웰로서 참조될 수 있다는 것에 유의하라.

도 14에 나타낸 바와 같이, 산화물층(706a, 706c)과 산화 실리콘막과 같은 절연막간의 계면 근방에는, 불순물 또는 결함에 기인한 트랩 준위가 형성될 수 있다. 산화물층(706a, 706c)은 산화물 반도체층(706b)과 트랩 준위를 서로 분리시킬 수 있다. 그러나, EcS1 또는 EcS3와 EcS2간의 에너지 차이가 작은 경우, 산화물 반도체층(706b)의 전자가 에너지 갭을 초과하여 트랩 준위에 도달할 수도 있다. 트랩 준위에 의해 전자가 포획될 경우, 이들은 마이너스의 고정 전하가 되어, 트랜지스터의 임계치 전압은 플러스 방향으로 시프트된다.

따라서, EcS1 및 EcS2와 EcS3 및 EcS2간의 에너지 차이는 각각 0.1eV 이상, 바람직하게는 0.15eV 이상인 것이 바람직하며, 이는 트랜지스터의 임계치 전압의 변동이 방지되고, 안정된 전기 특성이 취득되기 때문이다.

다음으로, 높은 결정성을 갖는 산화물 반도체층(706b)의 형성 방법에 대해서, 설명한다.

높은 배향성을 갖는 다결정 산화물 반도체를 포함하는 타깃을 사용한 스퍼터링법에 의해, c축이 정렬된 결정을 제조할 수 있다. 퇴적에 의해 취득되는 산화물 반도체층은 두께가 균일하고, 결정의 배향이 일정하다. 따라서, 산화물 반도체층(706b)은 CAAC-OS막이다.

다층막(706)내의 국재 준위를 저감함으로써, 다층막(706)을 사용한 트랜지스터는 안정된 전기 특성을 구비할 수 있다. 다층막(706)의 국재 준위는 일정 광전류법(CPM)에 의해 측정될 수 있다.

트랜지스터가 안정된 전기 특성을 갖기 위해서는, CPM 측정에 의해 취득되는 다층막(706)내의 국재 준위에 의한 흡수 계수가 1×10^-3cm^-1 미만, 바람직하게는 3×10^-4cm^-1 미만인 것에 유의하라.

다음으로, 결정성이 높은 산화물 반도체층(706b)를 성막하기 위한 성막 장치에 대해서, 도 15의 (a) 및 (b), 도 16의 (a) 및 (b), 및 도 17을 참조하여 설명한다. 또한, 성막 장치를 사용한 산화물 반도체층의 성막 방법에 대하여 설명한다.

첫번째로, 성막동안 막에 불순물의 인입이 적은 성막 장치의 구조에 대하여 도 15의 (a) 및 (b)를 참조하여 설명한다.

도 15의 (a)는 멀티 챔버 성막 장치를 모식적으로 나타낸 상면도이다. 성막 장치는 기판을 수용하는 3개의 카세트 포트(74)를 포함하는 대기측 기판 공급 실(71), 로드 로크실(72a), 언로드 로크실(72b), 반송실(73), 반송실(73a), 반송실(73b), 기판 가열실(75) 및 성막실(70a, 70b)을 포함한다. 대기측 기판 공급 실(71)은 로드 로크실(72a) 및 언로드 로크실(72b)에 접속된다. 로드 로크실(72a) 및 언로드 로크실(72b)은 반송실(73a, 73b)을 사이에 개재하여 반송실(73)에 접속된다. 기판 가열실(75)과 성막실(70a, 70b)은 반송실(73)에만 각각 접속된다.

챔버(chamber)들간의 접속부에는 게이트 밸브(도면에서 사선으로 해칭되어 있음)가 각각 제공되어 있고, 대기측 기판 공급실(71)을 제외한 챔버들은 독립적으로 진공 상태로 유지할 수 있다는 것에 유의하라. 또한, 대기측 기판 공급실(71) 및 반송실(73)은 각각 유리 기판을 반송할 수 있는 1개 이상의 기판 반송 로봇(76)을 포함한다. 여기에서, 기판 가열실(75)은 플라즈마 처리실로서도 기능하는 것이 바람직하다. 싱글 웨이퍼 멀티 챔버 성막 장치를 사용함으로써, 처리와 처리 사이에 기판을 대기에 노출시키지 않고 반송할 수 있으며, 기판에 불순물이 흡착하는 것을 억제할 수 있다. 또한, 성막, 열처리 등의 순서를 자유롭게 생성할 수 있다. 반송실의 개수, 성막실의 개수, 로드 로크실의 개수, 언로드 로크실의 개수 및 기판 가열실의 개수는, 상술한 개수에 한정되지 않으며, 배치 공간 또는 프로세스에 따라 적절히 결정될 수도 있다는 것에 유의하라.

도 15의 (b)는 도 15의 (a)의 성막실과는 상이한 구조를 갖는 멀티 챔버 성막 장치를 나타낸다. 성막 장치는 카세트 포트(84)를 포함하는 대기측 기판 공급실(81), 로드 및 언로드 로크실(82), 반송실(83), 기판 가열실(85) 및 성막실(80a, 80b, 80c, 80d)을 포함한다. 로드 및 언로드 로크실(82), 기판 가열실(85) 및 성막실(80a, 80b, 80c, 80d)은 이들 사이에 반송실(83)를 개재하여 서로 접속된다.

챔버들간의 접속부에는 게이트 밸브(도면에서 사선으로 해칭되어 있음)가 각각 제공되어 있고, 대기측 기판 공급실(81)을 제외한 챔버들은 독립적으로 진공 상태로 유지할 수 있다는 것에 유의하라. 또한, 대기측 기판 공급실(81) 및 반송실(83)은 각각 유리 기판을 반송할 수 있는 1개 이상의 기판 반송 로봇(86)을 포함한다.

여기에서, 도 16의 (a) 및 (b)를 참조하여 도 15의 (b)에 나타낸 성막실(스퍼터링실)의 상세에 대하여 설명한다. 도 16의 (a)에서의 성막실(80b)은 타깃(87), 적층 방지판(88) 및 기판 스테이지(90)를 포함한다. 기판 스테이지(90)에는, 유리 기판(89)이 설치되어 있다는 것에 유의하라. 도시하지는 않았지만, 기판 스테이지(90)는 유리 기판(89)을 지지하는 기판 지지 메카니즘, 유리 기판(89)을 이면으로부터 가열하는 이면 히터 등을 포함할 수도 있다. 적층 방지판(88)은 타깃(87)으로부터 스퍼터링되는 입자가 불필요한 영역에 적층되는 것을 방지할 수 있다.

도 16의 (a)에서의 성막실(80b)은 게이트 밸브를 사이에 개재하여 반송실(83)에 접속되고, 반송실(83)은 게이트 밸브를 사이에 개재하여 로드 및 언로드 로크실(82)에 접속된다. 반송실(83)에는 성막실(80b)로부터 로드 및 언로드 로크실(82)에 유리 기판을 전달하고 또한 로드 및 언로드 로크실(82)로부터 성막실(80b)에 유리 기판을 전달할 수 있는 기판 반송 로봇(86)이 제공된다. 진공실인 로드 및 언로드 로크실(82)은 상부와 하부로 나뉘어져 있다. 이들 상하부 중 하나는 로드실로서 사용할 수 있고, 다른 하나는 언로드실로서 사용할 수 있다. 이러한 구조는 스퍼터링 장치의 설치 면적을 감소시킬 수 있기에 바람직하다.

또한, 도 16의 (a)에서의 성막실(80b)은 매스 플로우 컨트롤러(97)를 사이에 개재하여 정제기(94)에 접속된다. 정제기(94)의 개수와 매스 플로우 컨트롤러(97)의 개수는 각각 가스 종류의 개수에 대응하지만, 간략화를 위해 하나의 정제기(94)와 하나의 매스 플로우 컨트롤러(97)만을 나타냈다. 성막실(80b) 등에 도입되는 가스로서, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용한다. 이슬점이 낮은 산소 가스, 희가스(예를 들면, 아르곤 가스) 등을 사용함으로써, 성막동안 막에 혼합되는 수분의 양을 저감할 수 있다.

또한, 도 16의 (a)에서의 성막실(80b)은 밸브를 사이에 개재하여 크라이오 펌프(95a)에 접속되고, 반송실(83)은 밸브를 사이에 개재하여 크라이오 펌프(95b)에 접속되고, 로드 및 언로드 로크실(82)은 밸브를 사이에 개재하여 진공 펌프(96)에 접속된다. 로드 및 언로드 로크실(82)의 로드 로크실과 언로드 로크실은 각각 독립하여 진공 펌프에 접속될 수도 있다는 것에 유의하라. 성막실(80b) 및 반송실(83)은 각각 밸브를 사이에 개재하여 진공 펌프(96)에 접속된다.

또한, 진공 펌프(96)는 드라이 펌프 및 메커니컬 부스터 펌프가 직렬로 접속된 펌프일 수 있다는 것에 유의하라. 이러한 구조를 구비함으로써, 성막실(80b) 및 반송실(83)의 내부 압력이 대기압 내지 저진공(약 0.1Pa 내지 10Pa)의 범위내에 있을 때 진공 펌프(96)를 사용하여 배기를 행하고나서, 밸브를 전환하여 성막실(80b) 및 반송실(83)의 내부 압력이 저진공 내지 고진공(1×10^-4Pa 내지 1×10^-7Pa)의 범위내에 있을 때 크라이오 펌프(95a 또는 95b)를 사용하여 배기할 수 있다.

다음으로, 도 16의 (b)를 사용하여, 도 16의 (a)에 나타낸 것과는 상이한 도 15의 (b)에서의 성막실의 일례에 대해서 설명한다.

도 16의 (b)에서의 성막실(80b)은 게이트 밸브를 통해 반송실(83)에 접속되고, 반송실(83)은 게이트 밸브를 통해 로드 및 언로드 로크실(82)에 접속된다.

도 16의 (b)에서의 성막실(80b)은 가스 가열 시스템(98)을 통해 매스 플로우 컨트롤러(97)에 접속되고, 가스 가열 시스템(98)은 매스 플로우 컨트롤러(97)를 통해 정제기(94)에 접속된다. 가스 가열 시스템(98)을 구비함으로써, 성막실(80b)에 도입되는 가스는 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열될 수 있다. 가스 가열 시스템(98)의 개수 및 매스 플로우 컨트롤러(97)의 개수는 각각 가스 종류의 개수에 대응하지만, 간략화를 위하여 하나의 가스 가열 시스템(98)과 하나의 매스 플로우 컨트롤러(97)만이 제공되고 있다는 것에 유의하라.

도 16의 (b)에서의 성막실(80b)은 밸브를 사이에 개재하여 터보 분자 펌프(95c) 및 진공 펌프(96b)의 각각에 접속된다. 터보 분자 펌프(95c)로는 보조 펌프로서 밸브를 사이에 개재하여 진공 펌프(96a)가 제공된다는 것에 유의하라. 진공 펌프(96a) 및 진공 펌프(96b)는 각각 진공 펌프(96)와 유사한 구조를 구비할 수도 있다.

또한, 도 16의 (b)에서의 성막실(80b)에는 크라이오 트랩(99)이 제공된다.

터보 분자 펌프(95c)는 큰 사이즈의 분자(또는 원자)를 안정되게 배기하고, 유지 보수의 빈도가 낮기 때문에, 생산성이 높은 반면, 수소 및 물의 배기 능력이 낮다고 알려져 있다. 따라서, 물과 같이, 비교적 융점이 높은 분자(또는 원자)에 대한 배기 능력이 높은 크라이오 트랩(99)이 성막실(80b)에 접속된다. 크라이오 트랩(99)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 설정된다. 크라이오 트랩(99)이 복수의 냉동기를 포함하는 경우, 각각의 냉동기의 온도를 상이한 온도로 설정하는 것이 바람직하며, 이는 효율적인 배기가 가능하기 때문이다. 예를 들어, 1단째 냉동기와 2단째 냉동기의 온도를 각각 100K 이하와 20K 이하로 설정할 수도 있다.

도 16의 (b)에서의 반송실(83)은 진공 펌프(96b)와 크라이오 펌프(95d, 95e)에 각각 밸브를 통해 접속된다. 크라이오 펌프가 1대인 경우, 크라이오 펌프가 재생중인 동안에는 배기할 수 없지만; 크라이오 펌프를 2대 이상 병렬로 접속한 경우에는, 크라이오 펌프들 중 1대가 재생중일 경우에도, 나머지 크라이오 펌프를 사용하여 배기할 수 있다. 크라이오 펌프의 상술한 재생은 크라이오 펌프내에 포획된 분자(또는 원자)를 방출하는 처리를 말한다는 것에 유의하라. 크라이오 펌프내에 분자(또는 원자)가 너무 많이 포획되면, 크라이오 펌프의 배기 능력이 저하되기 때문에; 정기적으로 재생이 수행된다.

도 16의 (b)에서의 로드 및 언로드 로크실(82)은 크라이오 펌프(95f) 및 진공 펌프(96c)에 각각 밸브를 사이에 개재하여 접속된다. 진공 펌프(96c)는 진공 펌프(96)와 유사한 구조를 가질 수 있다는 것에 유의하라.

다음으로, 도 17을 참조하여 도 15의 (b)에 나타낸 기판 가열실(85)의 상세에 대하여 설명한다.

도 17에 나타낸 기판 가열실(85)은 게이트 밸브를 사이에 개재하여 반송실(83)에 접속된다. 반송실(83)은 게이트 밸브를 사이에 개재하여 로드 및 언로드 로크실(82)에 접속된다. 로드 및 언로드 로크실(82)의 배기는 도 16의 (a) 또는 (b)와 유사할 수 있다는 것에 유의하라.

도 17에서의 기판 가열실(85)은 매스 플로우 컨트롤러(97)를 통해 정제기(94)에 접속된다. 정제기(94)의 개수와 매스 플로우 컨트롤러(97)의 개수는 각각 가스 종류의 개수에 대응하지만, 간략화를 위하여 하나의 정제기(94)와 하나의 매스 플로우 컨트롤러(97)만이 제공되어 있다는 것에 유의하라. 기판 가열실(85)은 밸브를 사이에 개재하여 진공 펌프(96b)에 접속된다.

기판 가열실(85)은 기판 스테이지(92)를 포함한다. 기판 스테이지(92)는 적어도 1개의 기판을 지지하며, 복수의 기판을 지지할 수도 있다. 또한, 기판 가열실(85)은 가열 메카니즘(93)을 포함한다. 가열 메카니즘(93)으로서는, 예를 들어, 저항 발열체 등을 사용하여 피처리물을 가열하는 가열 메카니즘을 사용할 수도 있다. 대안적으로, 가열된 가스와 같은 매체로부터의 열전도 또는 열복사는, 가열 메카니즘으로서 사용될 수도 있다. 예를 들어, GRTA(gas rapid thermal anneal) 처리 또는 LRTA(lamp rapid thermal anneal) 처리와 같은 RTA(rapid thermal anneal) 처리를 사용할 수 있다. LRTA 처리는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 발산되는 광(전자기파)의 복사에 의해, 피처리물을 가열하는 처리이다. GRTA 장치는 고온 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는 불활성 가스가 사용된다.

성막실(80b) 및 기판 가열실(85) 각각의 배압(back pressure)은 1×10^-4Pa 이하, 바람직하게는 3×10^-5Pa 이하, 더욱 바람직하게는 1×10^-5Pa 이하인 것에 유의하라.

성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비(m/z)가 18인 가스 분자(원자)의 분압(partial pressure)는 3×10^-5Pa 이하, 바람직하게는 1×10^-5Pa 이하, 더욱 바람직하게는 3×10^-6Pa 이하이다.

성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비(m/z)가 28인 가스 분자(원자)의 분압은 3×10^-5Pa 이하, 바람직하게는 1×10^-5Pa 이하, 더욱 바람직하게는 3×10^-6Pa 이하이다.

성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비(m/z)가 44인 가스 분자(원자)의 분압은 3×10^-5Pa 이하, 바람직하게는 1×10^-5Pa 이하, 더욱 바람직하게는 3×10^-6Pa 이하이다.

또한, 성막실(80b) 및 기판 가열실(85) 각각에서, 누설 레이트는 3×10^-6Pa·㎥/s 이하, 바람직하게는 1×10^-6Pa·㎥/s 이하이다.

성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비(m/z)가 18인 가스 분자(원자)의 누설 레이트는 1×10^-7Pa·㎥/s 이하, 바람직하게는 3×10^-8Pa·㎥/s 이하이다.

성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비(m/z)가 28인 가스 분자(원자)의 누설 레이트는 1×10^-5Pa·㎥/s 이하, 바람직하게는 1×10^-6Pa·㎥/s 이하이다.

성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비(m/z)가 44인 가스 분자(원자)의 누설 레이트는 3×10^-6Pa·㎥/s 이하, 바람직하게는 1×10^-6Pa·㎥/s 이하이다.

진공 챔버내의 전체 압력 및 분압은 질량 분석계를 사용하여 측정할 수 있다는 것에 유의하라. 예를 들어, ULVAC사에 의해 제조된 Qulee CGM-051, 사중극형 질량 분석계(또는 Q-mass라고 칭함)를 사용할 수 있다. 누설 레이트는 질량 분석계를 사용하여 측정된 전체 압력 및 분압으로부터 도출할 수 있다는 것에 유의하라.

누설 레이트는 외부 누설 및 내부 누설에 따라 좌우된다. 외부 누설은 미소한 구멍, 시일링 불량 등을 통해 진공 시스템의 외부로부터의 가스의 유입을 말한다. 내부 누설은 진공 시스템내에서, 밸브와 같은 구획(partition)을 통한 누설, 또는 내부 부재로부터 방출된 가스에 기인한다. 누설 레이트가 상술한 수치 이하가 되도록 하기 위하여, 외부 누설 및 내부 누설의 양측으로부터 대책을 취할 필요가 있다.

예를 들어, 성막실의 개폐 부분은 메탈 가스킷으로 밀봉하는 것이 바람직하다. 메탈 가스킷으로서는 불화철, 산화 알루미늄 또는 산화 크롬으로 피복된 금속을 사용하는 것이 바람직하다. 메탈 가스킷은 O-링보다 밀착성이 높고, 외부 누설을 저감할 수 있다. 또한, 부동태(passive state)인 불화철, 산화 알루미늄, 산화 크롬으로 피복된 금속을 사용함으로써, 메탈 가스킷으로부터 방출되는 불순물을 포함하는 가스의 방출을 억제하여, 내부 누설을 저감할 수 있다.

성막 장치의 부재로서는 불순물을 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 대안적으로, 상술한 부재로 피복된 철, 크롬 및 니켈 등을 포함하는 합금을 사용할 수도 있다. 철, 크롬 및 니켈 등을 포함하는 합금은 강성이고, 열에 강하며, 가공에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의해 줄이면, 방출 가스를 저감할 수 있다.

대안적으로, 상술한 성막 장치의 부재를 불화철, 산화 알루미늄, 산화 크롬 등으로 피복할 수도 있다.

성막 장치의 부재는 최대한 금속만으로 형성하는 것이 바람직하다. 예를 들어, 석영 등으로 형성되는 뷰잉 윈도우(viewing window)가 제공될 경우에, 가스의 방출을 억제하기 위하여 상기 부재의 표면을 불화철, 산화 알루미늄, 산화 크롬 등으로 얇게 피복하는 것이 바람직하다.

성막 가스가 도입되기 직전에 정제기가 제공된 경우, 정제기와 성막실간의 파이프의 길이는 10m 이하, 바람직하기로는 5m 이하, 더욱 바람직하기로는 1m 이하이다. 파이프의 길이를 10m 이하, 5m 이하, 또는 1m 이하로 할 경우, 파이프로부터의 가스 방출의 영향을 길이에 따라서 저감할 수 있다.

또한, 성막 가스의 파이프로서는, 불화철, 산화 알루미늄, 산화 크롬 등으로 내부가 피복된 금속 파이프를 사용하는 것이 바람직하다. 상술한 파이프를 구비함으로써, 예를 들어, SUS316L-EP 파이프에 비해, 불순물을 포함하는 가스의 방출량이 적고, 성막 가스에의 불순물의 도입을 저감할 수 있다. 또한, 파이프의 조인트(joint)에는, 고성능 초소형 메탈 가스킷 조인트(UPG 조인트)를 사용하는 것이 바람직하다. 파이프를 모두 금속으로 하는 구조를 사용하는 것이 바람직하며, 이는 수지 등을 사용한 구조에 비해, 발생하는 방출 가스 또는 외부 누설의 영향을 저감할 수 있기 때문이다.

성막실에 흡착물이 존재할 경우, 내벽 등에 흡착되기 때문에 흡착물이 성막실의 압력에 영향을 미치지 않지만; 성막실의 내부를 배기했을 때, 흡착물은 가스 방출의 원인이 된다. 따라서, 누설 레이트와 배기 속도간의 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 성막실에 존재하는 흡착물을 가능한한 많이 제거하고, 미리 배기하는 것이 중요하다. 흡착물의 제거를 촉진하기 위하여, 성막실을 베이킹(baking)할 수도 있다는 것에 유의하라. 베이킹함으로써, 흡착물의 제거 속도를 약 10배 증가시킬 수 있다. 베이킹은 100℃ 이상 450℃ 이하의 온도에서 행해야 한다. 이때, 불활성 가스를 성막실에 도입하면서 흡착물을 제거할 경우, 배기만으로는 제거하기 어려운 물 등의 제거 속도를 더욱 크게 증가시킬 수 있다. 불활성 가스를 베이킹의 온도와 실질적으로 동일한 온도에서 가열함으로써, 흡착물의 제거 속도를 더 증가시킬 수 있다는 것에 유의하라. 여기서, 불활성 가스로서 희가스를 사용하는 것이 바람직하다. 성막하는 막의 종류에 따라, 불활성 가스 대신에 산소 등을 사용할 수도 있다. 예를 들어, 산화물 반도체층을 형성하는 경우에는, 산화물의 주성분인 산소를 사용하는 것이 바람직할 경우도 있다.

대안적으로, 가열된 희가스와 같은 가열된 불활성 가스, 가열된 산소 가스 등을 도입하여 성막실 내의 압력을 높이고나서, 일정시간 경과 후에 성막실의 내부를 배기하는 처리를 행하는 것이 바람직하다. 가열한 가스를 도입함으로써 성막실 내의 흡착물을 제거시킬 수 있고, 성막실 내에 존재하는 불순물을 저감할 수 있다. 이러한 처리는 2회 내지 30회, 바람직하기로는 5회 내지 15회 반복할 때 효과적임에 유의하라. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하기로는 50℃ 이상 500℃ 이하인 불활성 가스 또는 산소 등을 성막실에 도입하여, 1분 내지 300분, 바람직하기로는 5분 내지 120분의 시간 범위에서, 성막실 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하기로는 1Pa 이상 1kPa 이하, 더욱 바람직하기로는 5Pa 이상 100Pa 이하가 되도록 유지할 수 있다. 그 후, 성막실의 내부를 5분 이상 300분 이하, 바람직하기로는 10분 이상 120분 이하 동안 배기한다.

더미 성막에 의해서도 흡착물의 제거 속도를 더 증가시킬 수 있다. 여기서, 더미 성막은 더미 기판에 스퍼터링법 등에 의한 성막을 행하고, 더미 기판 및 성막실의 내벽에 막을 형성하여, 성막실 내의 불순물 및 성막실의 내벽의 흡착물을 막 내에 가두는 것을 말한다. 더미 기판으로서는, 방출 가스가 적은 기판을 사용하는 것이 바람직하다. 더미 성막을 행함으로써, 형성되는 막의 불순물 농도를 저감할 수 있다. 더미 성막은 성막실의 베이킹과 동시에 행할 수도 있다는 것에 유의하라.

상술한 성막 장치를 사용하여 산화물 반도체층을 형성함으로써, 산화물 반도체층에의 불순물의 혼합을 억제할 수 있다. 또한, 상술한 성막 장치를 사용하여 산화물 반도체층과 접하는 막을 형성할 경우, 산화물 반도체층과 접하는 막으로부터 산화물 반도체층에의 불순물의 혼합을 방지할 수 있다.

다음으로, 상술한 성막 장치를 사용한 CAAC-OS의 형성 방법에 대하여 설명한다.

타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 실온 정도(대표적으로는, 20℃ 또는 25℃)로 설정된다. 대면적의 기판용 스퍼터링 장치에서는, 대면적의 타깃이 종종 사용된다. 그러나, 대면적의 기판용 타깃을 접합(juncture)없이 형성하는 것은 곤란하다. 실제로, 복수의 타깃을 가능한한 작은 공간에 배열하여 큰 형상을 구하고 있지만, 매우 작은 공간이 불가피하게 발생하게 된다. 타깃의 표면 온도가 증가할 경우, 그러한 매우 작은 공간으로부터, Zn 등이 휘발하고, 서서히 공간이 확장되는 경우가 있다. 공간이 넓어지면, 백킹 플레이트의 금속 또는 접착에 사용된 금속이 스퍼터링될 수 있고, 불순물 농도를 증가시키게 된다. 따라서, 타깃은 충분히 냉각되는 것이 바람직하다.

구체적으로, 백킹 플레이트로서, 높은 도전성 및 높은 방열성을 갖는 금속(구체적으로는 Cu)을 사용한다. 백킹 플레이트내에 형성된 수로를 통해 충분한 양의 냉각수를 흘림으로써, 효율적으로 타깃을 냉각할 수 있다. 여기서, 충분한 양의 냉각수는, 타깃의 크기에 따라 다르며, 예를 들어, 직경이 300mm인 원형 타깃인 경우, 3L/min 이상, 5L/min 이상, 또는 10L/min 이상으로 설정한다.

CAAC-OS는 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하의 기판 가열 온도에서 산소 가스 분위기에서 형성한다. CAAC-OS의 두께는 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하이다. 성막동안의 가열 온도가 높을수록, 취득되는 CAAC-OS의 불순물 농도는 낮아진다. 또한, 피성막면에서 스퍼터링 입자의 마이그레이션이 일어나기 쉽기 때문에; 산화막의 원자 배열이 정돈되고 그 밀도가 증가하여, 결정성이 높은 CAAC-OS가 쉽게 형성된다. 또한, 산소 가스 분위기에서 성막할 경우, 플라즈마 대미지가 경감되고 희가스 원자와 같은 여분의 원자가 산화막내에 포함되지 않기 때문에, 결정성이 높은 CAAC-OS가 쉽게 형성된다. 산소 가스와 희가스의 혼합 분위기에서 성막을 행할 수도 있다는 것에 유의하라. 이 경우, 산소 가스의 비율은 30vol％ 이상, 바람직하게는 50vol％ 이상, 보다 바람직하게는 80vol％ 이상, 더욱 바람직하게는 100vol％이다.

타깃이 Zn을 포함하는 경우, 산소 가스 분위기에서 성막함으로써, 플라즈마 대미지가 경감되기 때문에; Zn의 휘발이 일어나기 쉽지 않은 CAAC-OS를 취득할 수 있다는 것에 유의하라.

CAAC-OS는 다음 조건하에서 형성된다: 성막 압력은 0.8Pa 이하, 바람직하게는 0.4Pa 이하이고, 타깃과 기판간의 거리는 40mm 이하, 바람직하게는 25mm 이하이다. 이러한 조건하에서 CAAC-OS를 성막할 경우, 스퍼터링 입자와 다른 스퍼터링 입자, 가스 분자 또는 이온간의 충돌 빈도를 낮출 수 있다. 즉, 성막 압력에 따라, 타깃과 기판간의 거리를 스퍼터링 입자, 가스 분자 또는 이온의 평균 자유 행정보다 짧게 하여, 막내에 혼합되는 불순물 농도를 저감할 수 있다.

예를 들어, 압력이 0.4Pa이고, 온도가 25℃(절대 온도는 298K임)일 경우, 수소 분자(H₂)는 48.7mm의 평균 자유 행정을 갖고, 헬륨 원자(He)는 57.9mm, 물분자(H₂O)는 31.3mm의 평균 자유 행정을 갖고, 메탄 분자(CH₄)는 13.2mm의 평균 자유 행정을 갖고, 네온 원자(Ne)는 42.3mm의 평균 자유 행정을 갖고, 질소 분자(N₂)는 23.2mm의 평균 자유 행정을 갖고, 일산화탄소 분자(CO)는 16.0mm의 평균 자유 행정을 갖고, 산소 분자(O₂)는 26.4mm의 평균 자유 행정을 갖고, 아르곤 원자(Ar)는 28.3mm의 평균 자유 행정을 갖고, 이산화탄소 분자(CO₂)는 10.9mm의 평균 자유 행정을 갖고, 크립톤 원자(Kr)는 13.4mm의 평균 자유 행정을 갖고, 크세논 원자(Xe)는 9.6mm의 평균 자유 행정을 갖는다. 압력이 2배가 되면 평균 자유 행정은 2분의 1이 되고, 절대 온도가 2배가 되면 평균 자유 행정은 2배가 된다는 것에 유의하라.

평균 자유 행정은 압력, 온도 및 분자(원자)의 직경에 따라 좌우된다. 압력 및 온도를 일정하게 한 경우에는, 분자(원자)의 직경이 클수록 평균 자유 행정은 짧아진다. 분자(원자)의 직경은 다음과 같다는 것에 유의하라: H₂:0.218nm; He:0.200nm; H₂O:0.272nm; CH₄:0.419nm; Ne:0.234nm; N₂:0.316nm; CO:0.380nm; O₂:0.296nm; Ar:0.286nm; CO₂:0.460nm; Kr:0.415nm; 및 Xe:0.491nm.

따라서, 분자(원자)의 직경이 클수록, 평균 자유 행정이 짧아지고, 막에 분자(원자)가 도입될 때에는, 분자(원자)의 직경이 크기 때문에 결정성이 저하된다. 그 때문에, 예를 들어, Ar보다 직경이 큰 분자(원자)는 불순물이 되기 쉽다고 말할 수 있다.

다음으로, 가열 처리를 행한다. 가열 처리는 감압하에서, 불활성 분위기에서, 또는 산화성 분위기에서 행한다. 가열 처리에 의해, CAAC-OS내의 불순물 농도를 저감할 수 있다.

가열 처리는, 감압하에서 또는 불활성 분위기에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 가열 처리를 추가로 행하는 것이 바람직하다. 감압하에서 또는 불활성 분위기에서 가열 처리를 행하면, CAAC-OS내의 불순물 농도를 저감할 수 있지만; 동시에 산소 결손이 발생하게 된다. 이렇게 발생한 산소 결손은, 산화성 분위기에서의 가열 처리함으로써, 저감할 수 있다.

성막동안의 기판 가열 이외에, CAAC-OS에 가열 처리를 행할 경우, 막 내의 불순물 농도를 저감할 수 있다.

구체적으로, SIMS에 의해 측정되는, CAAC-OS내의 수소 농도는, 2×10²⁰atoms/㎤ 이하, 바람직하게는 5×10¹⁹atoms/㎤ 이하, 보다 바람직하게는 1×10¹⁹atoms/㎤ 이하, 더더욱 바람직하게는 5×10¹⁸atoms/㎤ 이하로 설정할 수 있다.

SIMS에 의해 측정되는, CAAC-OS내의 질소 농도는, 5×10¹⁹atoms/㎤ 미만, 바람직하게는 5×10¹⁸atoms/㎤ 이하, 보다 바람직하게는 1×10¹⁸atoms/㎤ 이하, 더더욱 바람직하게는 5×10¹⁷atoms/㎤ 이하로 설정할 수 있다.

SIMS에 의해 측정되는, 산화물 반도체층내의 탄소 농도는, 5×10¹⁹atoms/㎤ 미만, 바람직하게는 5×10¹⁸atoms/㎤ 이하, 보다 바람직하게는 1×10¹⁸atoms/㎤ 이하, 더더욱 바람직하게는 5×10¹⁷atoms/㎤ 이하로 설정할 수 있다.

또한, TDS 분석에 의해 측정되는, CAAC-OS로부터 방출되는 다음 가스 분자(원자) 각각의 양은, 1×10¹⁹/㎤ 이하, 바람직하게는 1×10¹⁸/㎤ 이하일 수 있다: 질량 대 전하비(m/z)가 2(예를 들어, 수소 분자)인 가스 분자(원자), 질량 대 전하비(m/z)가 18인 가스 분자(원자), 질량 대 전하비(m/z)가 28인 가스 분자(원자) 및 질량 대 전하비(m/z)가 44인 가스 분자(원자).

또한, TDS 분석을 사용하여 방출량을 측정하는 방법에 대해서는, 후술하는 산소 원자의 방출량의 측정 방법에 관한 기재를 참조한다.

상술한 바와 같이, 결정성이 높은 CAAC-OS막을 성막할 수 있다.

다음으로, 톱 게이트 트랜지스터의 일종인 톱 게이트 톱 콘택트(TGTC) 트랜지스터에 대하여 도 18의 (a) 내지 (c)를 참조하여 설명한다.

도 18의 (a) 내지 (c)는 TGTC 트랜지스터의 상면도 및 단면도이다. 도 18의 (a)는 트랜지스터의 상면도이다. 도 18의 (b)는 도 18의 (a)에서의 일점 쇄선 B1-B2을 따라 취한 단면도이다. 도 18의 (c)는 도 18의 (a)에서의 일점 쇄선 B3-B4를 따라 취한 단면도이다.

도 18의 (b)에 나타낸 트랜지스터는 반도체 기판(600) 위에 제공된 하지 절연막(602); 하지 절연막(602) 위에 제공된 산화물층(606a), 산화물층(606a) 위에 제공된 산화물 반도체층(606b) 및 산화물 반도체층(606b) 위에 제공된 산화물층(606c)을 포함하는 다층막(606); 하지 절연막(602) 및 다층막(606) 위에 제공된 소스 전극(616a) 및 드레인 전극(616b); 다층막(606), 소스 전극(616a) 및 드레인 전극(616b) 위에 제공된 게이트 절연막(612); 게이트 절연막(612) 위에 제공된 게이트 전극(604); 및 게이트 절연막(612)과 게이트 전극(604) 위에 제공된 보호 절연막(618)을 포함한다. 트랜지스터는 하지 절연막(602) 또는/및 보호 절연막(618)을 반드시 포함하지는 않는다는 것에 유의하라.

소스 전극(616a) 및 드레인 전극(616b)은 산화물 반도체층(606b)의 측단부와 접하여 제공된다는 것에 유의하라.

도 18의 (b)에 나타낸 바와 같이, 소스 전극(616a) 및 드레인 전극(616b)에 사용하는 도전막의 종류에 따라, 산화물층(606c)의 일부에 포함되어 있는 산소를 제거하여, n형 영역이 형성되어, 소스 영역 및 드레인 영역으로서 기능하게 되는 경우가 있다. 또한, n형 영역은 산화물층내에 산소 결함이 많이 존재하는 영역이다. 또한, 소스 전극(616a)의 성분은 n형 영역에 혼합된다; 예를 들어, 소스 전극(616a)로서, 텅스텐막을 사용하는 경우, n형 영역내에 텅스텐의 원소가 혼합된다. 또한, 도시하지 않았지만, 산화물층과 접하는 소스 전극(616a)의 영역에, 산화물층내의 산소가 혼합되어, 그 영역에 혼합층이 형성될 수 있다. 드레인 전극(616b)측의 산화물층에도, 상술한 n형 영역이 형성된다는 것에 유의하라. 도 18의 (b)에서, n형 영역의 경계는 점선으로 나타낸다.

도 18의 (a)에서, 게이트 전극(604)과 중첩하는 영역에서, 소스 전극(616a)과 드레인 전극(616b)간의 거리는 채널 길이라고 칭한다. 트랜지스터가 소스 영역 및 드레인 영역을 포함하는 경우, 게이트 전극(604)과 중첩하는 영역에서 소스 영역과 드레인 영역간의 거리는 채널 길이라고 칭할 수도 있다는 것에 유의하라.

채널 형성 영역은 게이트 전극(604)과 중첩하고 소스 전극(616a)과 드레인 전극(616b)사이에 위치하는 다층막(606)의 영역에 대응한다는 것에 유의하라. 또한, 채널은 전류가 주로 흐르는 채널 형성 영역의 영역에 대응한다. 여기에서, 채널은 채널 형성 영역내의 산화물 반도체층(606b)의 일부이다.

다층막(606)은 도 11에서의 다층막(706)에 관한 기재를 참조한다. 구체적으로, 산화물층(606a)은 산화물층(706c)에 관한 기재를 참조하고, 산화물 반도체층(606b)은 산화물 반도체층(706b)에 관한 기재를 참조하고, 산화물층(606c)은 산화물층(706a)에 관한 기재를 참조한다.

산화물층(606c)은 산화물 반도체층(606b)에 포함된 1가지 이상의 원소를 포함한다. 산화물층(606c)의 전도대 하단부의 에너지는 산화물 반도체층(606b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 근접하여 위치한다. 산화물 반도체층(606b)의 캐리어 이동도를 증가시키기 위해서는, 산화물 반도체층(606b)은 적어도 인듐을 포함하는 것이 바람직하다는 것에 유의하라. 이때, 게이트 전극(604)에 전계를 인가하면, 전도대 하단부의 에너지가 낮은, 다층막(606)내의 산화물 반도체층(606b)에 채널이 형성된다. 즉, 산화물 반도체층(606b)과 게이트 절연막(612) 사이에 산화물층(606c)이 제공될 경우, 트랜지스터의 채널은 게이트 절연막(612)과 접하지 않는 산화물 반도체층(606b)에 형성될 수 있다. 또한, 산화물층(606c)이 산화물 반도체층(606b)에 포함된 1가지 이상의 원소를 포함하기 때문에, 산화물 반도체층(606b)과 산화물층(606c)간의 계면에서, 계면 산란이 일어나기 쉽지 않다. 따라서, 계면에서는 캐리어의 움직임이 방해받지 않기 때문에, 트랜지스터의 전계 효과 이동도가 증가하게 된다.

산화물층(606c)은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다. 산화물 반도체층(606b)은 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 15nm 이하의 두께를 갖는다. 산화물층(606a)은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다.

산화물층(606a)은 산화물 반도체층(606b)에 포함된 1가지 이상의 원소를 포함한다. 산화물층(606a)의 전도대 하단부의 에너지는 산화물 반도체층(606b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 근접하여 위치한다. 산화물층(606a)이 산화물 반도체층(606b)에 포함된 1가지 이상의 원소를 포함하기 때문에, 산화물 반도체층(606b)과 산화물층(606a)간의 계면에서, 계면 산란이 일어나기 쉽지 않다. 계면이 계면 준위를 갖는 경우, 계면이 채널로서 기능하는 제2 트랜지스터가 형성되고, 트랜지스터의 외관상 임계치 전압이 변하는 경우가 있다. 따라서, 산화물층(606a)을 제공함으로써, 임계치 전압과 같은, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.

예를 들어, 산화물층(606a) 및 산화물층(606c)은 각각 산화물 반도체층(606b)과 같은 원소(즉, 인듐, 갈륨 및 아연)을 주성분으로 포함하고, 갈륨의 원자수비가 산화물 반도체층(606b)보다 높은 산화물층일 수 있다. 구체적으로, 각각의 산화물층(606a) 및 산화물층(606c)으로서, 산화물 반도체층(606b)보다 갈륨의 원자수비가 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 산화물층을 사용한다. 갈륨은 산소와 강하게 결합하기 때문에, 산소 결손이 산화물층에 발생하는 것을 방지하는 기능을 갖는다. 즉, 산화물층(606a) 및 산화물층(606c)은 산화물 반도체층(606b)보다 산소 결손이 발생하기 쉽지 않은 산화물층이다.

산화물층(606a), 산화물 반도체층(606b) 및 산화물층(606c)은 비정질 또는 결정질임에 유의하라. 산화물층(606a)은 비정질 또는 결정질이고, 산화물 반도체층(606b)은 결정질이며, 산화물층(606c)은 비정질인 것이 바람직하다. 채널이 형성되는 산화물 반도체층(606b)이 결정질인 경우, 트랜지스터는 안정된 전기 특성을 구비할 수 있다.

다음으로, 트랜지스터의 다른 구조에 대하여 후술한다.

반도체 기판(600)에 대해서는 반도체 기판(800)에 관한 기재를 참조한다.

소스 전극(616a) 및 드레인 전극(616b)은 1개 이상의 다음 원소를 포함하는 1개 이상의 도전막을 사용하는 단층 또는 적층으로 형성될 수 있다: 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈륨 및 텅스텐. 소스 전극(616a) 및 드레인 전극(616b)은 동일한 조성 또는 다른 조성을 가질 수도 있다는 것에 유의하라. 예를 들어, 텅스텐막 및 질화 탄탈막의 적층을 사용한다.

도 18의 (a)에서는, 다층막(606)이 게이트 전극(604)의 외측까지 연장되어 형성되어 있지만, 다층막(606)내에 광으로 인해 캐리어가 생성되는 것을 방지하기 위해, 게이트 전극(604)의 내측에 다층막(606)이 형성될 수도 있다.

하지 절연막(602)은 1가지 이상의 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함하는 절연막 사용하는 단층 또는 적층을 사용하여 형성될 수도 있다.

예를 들어, 하지 절연막(602)은 1층째로서의 질화 실리콘층과 2층째로서의 산화 실리콘층의 다층막일 수도 있다. 이 경우, 산화 실리콘층 대신에 산화 질화 실리콘층을 사용할 수도 있다. 산화 실리콘층으로서, 결함 밀도가 낮은 산화 실리콘층을 사용하는 것이 바람직하다. 구체적으로, ESR 분광학에서 g 인수가 2.001인 신호에 대응하는 스핀 밀도가 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인 산화 실리콘층을 사용한다. 질화 실리콘층으로서, 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 사용한다. 수소 및 암모니아의 방출량은 TDS 분석에 의해 측정할 수 있다. 또한, 질화 실리콘층으로서, 산소를 투과하지 않거나 거의 투과하지 않는 질화 실리콘층을 사용한다.

대안적으로, 예를 들어, 하지 절연막(602)은 1층째로서의 제1 질화 실리콘층, 2층째로서의 제1 산화 실리콘층, 및 3층째로서의 제2 산화 실리콘층의 다층막일 수도 있다. 이 경우, 제1 및/또는 제2 산화 실리콘층은 산화 질화 실리콘층일 수도 있다. 대안적으로, 질화 실리콘층은 질화 산화 실리콘층일 수도 있다. 제1 산화 실리콘층은 결함 밀도가 낮은 산화 실리콘층인 것이 바람직하다. 구체적으로, ESR 분광학에서 g 인수가 2.001인 신호에 대응하는 스핀 밀도가 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인 산화 실리콘층을 사용한다. 제2 산화물층으로서, 과잉 산소를 포함하는 산화 실리콘층을 사용한다. 질화 실리콘층으로서, 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 사용한다. 또한, 질화 실리콘층으로서, 산소를 투과하지 않거나 거의 투과하지 않는 질화 실리콘층을 사용한다.

과잉 산소를 포함하는 산화 실리콘층은 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘층을 말한다. 산화 실리콘층을 절연막까지 넓게 적용하면, 과잉 산소를 포함하는 절연막은 가열 처리에 의해 산소를 방출하는 기능을 갖는 절연막이다.

여기서, 가열 처리에 의해 산소를 방출하는 막은, TDS 분석에서 1×10¹⁸atoms/㎤ 이상, 1×10¹⁹atom/㎤ 이상, 또는 1×10²⁰atoms/㎤ 이상의 산소(산소 원자수로 환산)를 방출할 수도 있다.

여기서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 대해 설명한다.

TDS에서 측정 샘플로부터의 방출된 가스의 전체량은 방출 가스의 이온 강도의 적분값에 비례한다. 다음으로, 표준 샘플과의 비교에 의해, 가스의 전체 방출량을 계산할 수 있다.

예를 들어, 표준 샘플인 소정 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 결과 및 측정 샘플의 TDS 결과를 사용하여, 측정 샘플의 산소 분자의 방출량(N_O2)은 수학식 1에 따라 산출할 수 있다. 여기서, TDS 분석에서 취득되는 질량수가 32인 모든 가스는 산소 분자로부터 기인한 것으로 상정한다. 질량수가 32인 가스로서 제공된 CH₃OH는 존재할 가능성이 낮다는 가정하에 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수가 17 또는 18인 산소 원자를 포함하는 산소 분자도, 자연계에서의 그러한 분자의 비율이 극소량이기 때문에 고려하지 않는다.

N_H2는 표준 샘플로부터 제거된 수소 분자량을 밀도로 환산한 값이다. S_H2는 표준 샘플을 TDS 분석했을 때의 이온 강도의 적분값이다. 여기서, 표준 샘플의 기준값은 N_H2/S_H2로 설정한다. S_O2는 측정 샘플을 TDS에 의해 분석했을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 수학식 1의의 상세에 대해서는, 일본 특허 공개 평6-275697 공보를 참조하라. 산소의 방출량은 표준 샘플로서 1×10¹⁶atoms/㎤의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 ESCO 주식회사에 의해 제조된 열 제거 분석 장치, EMD-WA1000S/W로 측정한다.

또한, TDS 분석에서, 산소는 산소 원자로서 부분적으로 검출된다. 산소 분자와 산소 원자간의 비율은 산소 분자의 이온화율로부터 산출될 수 있다. 상술한α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 추정할 수 있다는 것에 유의하라.

또한, N_O2는 산소 분자의 방출량임에 유의하라. 산소 원자로 환산했을 때의 산소의 방출량은 산소 분자의 방출량의 2배임에 유의하라.

또한, 가열 처리에 의해 산소를 방출하는 막은, 과산화 라디칼을 포함할 수도 있다. 구체적으로, 과산화 라디칼에 기인한 스핀 밀도는 5×10¹⁷spins/㎤ 이상이다. 과산화 라디칼을 포함한다는 것은, ESR에서, g값이 2.01 근방인 비대칭 신호를 갖는다는 것을 의미한다는 것에 유의하라.

과잉 산소를 포함하는 절연막은 산소가 과잉인 산화 실리콘(SiO_X(X>2))을 사용하여 형성될 수도 있다. 산소가 과잉인 산화 실리콘(SiO_X(X>2))에서, 단위 체적당 산소 원자의 수는 단위 체적당 실리콘 원자의 수의 2배보다 많다. 단위 체적당 실리콘 원자의 수 및 산소 원자의 수는, RBS에 의해 측정된다.

게이트 절연막(612) 및 하지 절연막(602) 중 적어도 한쪽이 과잉 산소를 포함하는 절연막을 포함하는 경우, 산화물 반도체층(606b)의 산소 결손을 저감할 수 있다.

보호 절연막(618)은 하나 이상의 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화탄탈을 포함하는 절연막을 사용하는 단층 또는 적층으로 형성될 수도 있다.

상술한 방식으로 형성된 트랜지스터에서, 다층막(606)의 산화물 반도체층(606b)에 채널이 형성되기 때문에; 트랜지스터는 안정된 전기 특성과 높은 전계 효과 이동도를 갖는다.

여기서, 트랜지스터의 제조 방법에 대하여 도 19의 (a) 내지 (c)와 도 20의 (a) 및 (b)를 참조하여 설명한다.

첫번째로, 하지 절연막(602)이 형성된 반도체 기판(600)을 준비한다. 하지 절연막(602)으로서, 스퍼터링 장치를 사용하여, 과잉 산소를 포함하는 산화 실리콘층을 형성한다.

다음으로, 산화물층(606a)이 되는 산화물층을 성막한다. 산화물층(606a)으로서는, 막 두께가 20nm인 IGZO(In:Ga:Zn=1:3:2)막이 형성된다. IGZO(In:Ga:Zn=1:3:2)막의 성막은 다음 성막 조건하에서 행해진다는 것에 유의하라: 스퍼터링 장치를 사용하고; 기판 온도는 200℃이고, Ar 및 O₂의 유속은 각각 30sccm 및 15sccm이고; 성막 압력은 0.4Pa이고; 성막 전력(DC)은 0.5kW이며; 기판과 타깃간의 거리(T-S 거리)는 60mm이다.

다음으로, 산화물 반도체층(606b)이 되는 산화물 반도체층을 성막한다. 산화물 반도체층(606b)으로서, 막 두께가 15nm인 IGZO(In:Ga:Zn=1:1:1)막을 형성한다. IGZO(In:Ga:Zn=1:1:1)막의 성막은 다음 성막 조건하에서 행해진다는 것에 유의하라: 스퍼터링 장치를 사용하고; 기판 온도는 300℃이고, Ar 및 O₂의 유속은 각각 30sccm 및 15sccm이고; 성막 압력은 0.4Pa이고; 성막 전력(DC)은 0.5kW이며; 기판과 타깃간의 거리(T-S 거리)는 60mm이다.

다음으로, 산화물층(606c)이 되는 산화물층을 성막한다. 산화물층(606c)으로서, 막 두께가 5nm인 IGZO(In:Ga:Zn=1:3:2)막을 형성한다. IGZO(In:Ga:Zn=1:3:2)막의 성막은 다음 성막 조건하에서 행해진다는 것에 유의하라: 스퍼터링 장치를 사용하고; 기판 온도는 200℃이고, Ar 및 O₂의 유속은 각각 30sccm 및 15sccm이고; 성막 압력은 0.4Pa이고; 성막 전력(DC)은 0.5kW이며; 기판과 타깃간의 거리(T-S 거리)는 60mm이다.

다음으로, 제1 가열 처리를 행하는 것이 바람직하다. 제1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 행할 수 있다. 제1 가열 처리는 불활성 가스 분위기, 산화성 가스를 10ppm 이상, 바람직하게는 1％ 이상, 더욱 바람직하게는 10％ 이상 포함하는 분위기 또는 감압하에서 행한다. 대안적으로, 제1 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 제거된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 바람직하기로는 1％ 이상, 더욱 바람직하기로는 10％ 이상 포함하는 분위기에서 다른 가열 처리를 행하는 방식으로 행해질 수도 있다. 제1 가열 처리에 의해, 산화물 반도체층(606b)가 되는 산화물 반도체층의 결정성이 증가될 수 있고, 하지 절연막(602), 산화물층(606a)이 되는 산화물층, 산화물 반도체층(606b)이 되는 산화물 반도체층 및/또는 산화물층(606c)이 되는 산화물층으로부터 수소 및 수분과 같은 불순물이 제거될 수 있다.

다음으로, 산화물층(606a)이 되는 산화물층, 산화물 반도체층(606b)이 되는 산화물 반도체층, 및 산화물층(606c)이 되는 산화물층을 부분적으로 에칭하여, 산화물층(606a), 산화물 반도체층(606b) 및 산화물층(606c)을 포함하는 다층막(606)을 형성한다(도 19의 (a) 참조).

다음으로, 소스 전극(616a) 및 드레인 전극(616b)이 되는 도전막을 형성한다.

다음으로, 소스 전극(616a) 및 드레인 전극(616b)이 되는 도전막을 부분적으로 에칭하여, 소스 전극(616a) 및 드레인 전극(616b)을 형성한다(도 19의 (b) 참조).

다음으로, 제2 가열 처리를 행하는 것이 바람직하다. 제2 가열 처리에 대해서는 제1 가열 처리의 기재를 참조할 수 있다. 제2 가열 처리에 의해, 다층막(606)으로부터 수소 및 물과 같은 불순물을 제거할 수 있다.

다음으로, 게이트 절연막(612)을 형성한다(도 19의 (c) 참조). 게이트 절연막(612)은 1층째로서의 제1 산화 실리콘층, 2층째로서의 제2 산화 실리콘층(418b), 및 3층째로서의 질화 실리콘층을 포함하는 다층막일 수도 있다. 이 경우, 제1 산화 실리콘층 및/또는 제2 산화 실리콘층은 산화 질화 실리콘층일 수도 있다. 또한, 질화 실리콘층은 질화 산화 실리콘층일 수도 있다. 제1 산화 실리콘층은 결함 밀도가 낮은 산화 실리콘층인 것이 바람직하다. 구체적으로, ESR에서 g 인수가 2.001인 신호에 대응하는 스핀 밀도가 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인 산화 실리콘층을 사용한다. 제2 산화물층으로서, 과잉 산소를 포함하는 산화 실리콘층을 사용한다. 질화 실리콘층으로서, 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 사용한다. 또한, 산소를 투과하지 않거나 거의 투과하지 않는 질화 실리콘층을 사용한다.

다음으로, 게이트 전극(604)이 되는 도전막을 형성한다.

다음으로, 게이트 전극(604)이 되는 도전막을 부분적으로 에칭하여 게이트 전극(604)을 형성한다(도 20의 (a) 참조).

다음으로, 보호 절연막(618)을 성막한다(도 20의 (b) 참조).

이러한 방식으로, 도 18의 (a) 내지 (c)에서의 트랜지스터를 제조할 수 있다.

다층막(606)의 산화물 반도체층(606b)의 산소 결손이 저감되기 때문에, 트랜지스터는 안정된 전기 특성을 갖는다.

(제7 실시 형태)

본 명세서에 개시된 마이크로컨트롤러는 다양한 전자 기기(게임기를 포함한다)에 적용할 수 있다. 전자 기기의 예는 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑 퍼스널 컴퓨터 및 노트북 퍼스널 컴퓨터, 워드프로세서, DVD와 같은 기록 매체에 저장된 정지 화상 또는 동화상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오 수신기, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 폰 헤드셋, 트랜시버, 휴대 전화, 자동차 전화, 휴대용 게임기, 전자계산기, 휴대용 정보 단말기, 전자 수첩, 전자 서적 판독기, 전자 번역기, 음성 입력 장치, 비디오 카메라와 디지털 스틸 카메라와 같은 카메라, 전기 면도기, IC 칩, 전자레인지와 같은 고주파 가열 기기, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어 컨디셔너와 같은 공조 시스템, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석기와 같은 의료 기기를 포함한다. 또한, 예들은 유도 등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇 및 전력 저장 시스템과 같은 산업 기기를 포함한다. 또한, 석유 엔진 또는 비수계 이차 전지로부터의 전력을 사용하는 전동기에 의해 구동되는 이동체 등도, 전자 기기의 범주에 포함된다. 이동체의 예는 전기 차량(EV), 내연 엔진과 전동기 양측을 포함하는 하이브리드 전기 차량(HEV), 플러그인 하이브리드 전기 차량(PHEV), 이들 차량의 휠을 무한궤도식 바퀴로 대체시킨 궤도 차량, 전동-지원 자전거를 포함하는 소형 오토바이, 오토바이, 전동 휠체어, 골프용 카트, 보트 또는 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선 등을 포함한다. 이 전자 기기의 구체적인 예는 도 21의 (a) 내지 (c)에 나타나 있다.

도 21의 (a)에서, 경보 장치(8100)는 주택용 화재 경보기이며, 검출기와 산화물 반도체를 사용한 마이크로컴퓨터(8101)을 포함한다.

도 21의 (a)에서, 실내 유닛(8200) 및 실외 유닛(8204)을 포함하는 에어 컨디셔너는, 산화물 반도체를 포함하는 마이크로컴퓨터를 사용한 전기 기기의 일례이다. 구체적으로, 실내 유닛(8200)은 하우징(8201), 송풍구(8202), 마이크로컴퓨터(8203) 등을 포함한다. 도 21의 (a)에서, 마이크로컴퓨터(8203)가 실내 유닛(8200)에 제공되고 있지만, 마이크로컴퓨터(8203)는 실외 유닛(8204)에 제공될 수도 있다. 대안적으로, 실내 유닛(8200)과 실외 유닛(8204)의 양쪽에 마이크로컴퓨터(8203)가 제공될 수도 있다. 상술한 실시 형태에 기술된 마이크로컴퓨터를 에어 컨디셔너의 마이크로컴퓨터에 적용함으로써 전력을 절약할 수 있다.

도 21의 (a)에서, 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 마이크로컴퓨터가 제공되는 전기 기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), 마이크로컴퓨터(8304) 등을 포함한다. 도 21의 (a)에서, 마이크로컴퓨터(8304)는 하우징(8301)내에 제공된다. 상술한 실시 형태에서 기술한 트랜지스터를 전기 냉동 냉장고(8300)의 마이크로컴퓨터에 적용함으로써 전력을 절약할 수 있다.

도 21의 (b)는 전기 기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력의 출력은 제어 회로(9702)에 의해 조정되고, 전력은 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 포함하는 마이크로컴퓨터(9704)에 의해 제어된다. 산화물 반도체를 사용한 마이크로컴퓨터를 전기 차량(9700)의 마이크로컴퓨터(9704)에 적용함으로써 전력을 절약할 수 있다.

구동 장치(9703)는 직류 전동기 또는 교류 전동기를 단독으로 또는 내연 엔진과 조합한 것을 포함한다. 마이크로컴퓨터(9704)는 전기 차량(9700)의 운전자에 의한 조작 데이터(예를 들어, 가속, 감속 또는 정지) 또는 주행시의 데이터(예를 들어, 오르막 또는 내리막길에 대한 데이터, 구동 휠에 가해지는 부하에 대한 데이터)와 같은 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 마이크로컴퓨터(9704)의 제어 신호에 따라, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우에는, 도시하지 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.

(제8 실시 형태)

본 실시 형태에서, 도 22는 제1 트랜지스터(902)의 채널 형성 영역에 산화물 반도체를 사용하고, 제2 트랜지스터(901)의 채널 형성 영역에 단결정 실리콘 웨이퍼를 사용한 상술한 실시 형태에서 설명한 스위치의 단면 구조의 일례를 나타내며, 그 제조 방법의 예에 대해서, 이하에 설명한다.

스위치에 포함된 제2 트랜지스터(901)에는 단결정 실리콘은 물론, 게르마늄, 실리콘 게르마늄, 또는 탄화 실리콘과 같은 반도체 재료를 사용할 수도 있다는 것에 유의하라. 예를 들어, 실리콘을 포함하는 트랜지스터는 SOI법에 의해 형성된 실리콘 박막, 기상 성장법에 의해 형성된 실리콘 박막 등을 사용하여 형성할 수 있다.

본 실시 형태에서는 스위치의 일부 구조의 단면만을 나타냈지만, 이 적층 구조를 사용하여 로직 엘리먼트 또는 다른 회로를 구성할 수 있다.

반도체 재료를 포함하는 기판(900)을 사용하여 형성된 제2 트랜지스터(901)는 ｎ채널 트랜지스터(NMOSFET), p채널 트랜지스터(PMOSFET) 중 어느 하나일 수 있다. 도 22에 나타내는 예에서, 제2 트랜지스터(901)는 STI(905)에 의해 다른 소자와 전기적으로 분리된다. STI(905)를 사용함으로써, LOCOS 소자 분리법에 의해 발생한 소자 분리 영역의 버즈빅(bird's beak)의 발생을 저감시킬 수 있고, 소자 분리 영역의 사이즈를 감소시킬 수 있다. 한편, 구조적으로 미세화될 필요가 없는 반도체 장치에서, STI(905)는 반드시 형성될 필요는 없고, LOCOS와 같은 소자 분리 수단을 사용할 수 있다. 제2 트랜지스터(901)가 형성되는 기판(900)에서, 붕소, 인 또는 비소와 같은, 도전성을 제공하는 불순물이 첨가된 웰(904)이 형성된다.

도 22에서의 제2 트랜지스터(901)는 기판(900)내의 채널 형성 영역, 채널 형성 영역이 사이에 위치하도록 제공된 불순물 영역(906)(또는 소스 영역 및 드레인 영역이라고 칭함), 채널 형성 영역 위에 제공된 게이트 절연막(907), 게이트 절연막(907)위에 채널 형성 영역과 중첩하도록 제공된 게이트 전극층(908)을 포함한다. 게이트 전극층은 가공 정밀도를 높이기 위한 제1 재료를 포함하는 게이트 전극층과, 배선으로서 저항을 줄이기 위한 제2 재료를 포함하는 게이트 전극층을 적층한 것을 구비할 수 있다. 예를 들어, 게이트 전극층은 인과 같이, 도전성을 제공하는 불순물을 첨가한 결정성 실리콘과 니켈 실리사이드의 적층 구조를 구비할 수 있다. 본 구조는 이러한 구조에 한정되지 않고, 적절히 요구 사양에 따라 재료, 적층수, 형상 등을 조정할 수 있다는 것에 유의하라.

기판(900)내의 불순물 영역(906)에는 콘택트 플러그(913, 915)가 접속된다. 여기서, 콘택트 플러그(913, 915)는 콘택트 플러그(913, 915)가 접속되는 제2 트랜지스터(901)의 소스 전극 및 드레인 전극으로서도 기능한다. 또한, 불순물 영역(906)과 채널 형성 영역 사이에는, 불순물 영역(906)과 상이한 불순물 영역이 제공될 수도 있다. 불순물 영역은 도입된 불순물의 농도에 따라, 채널 형성 영역 근방의 전계 분포를 제어하는 LDD 영역 또는 익스텐션 영역으로서 기능한다. 측벽 절연막(909)은 게이트 전극층(908)의 측벽에 절연막을 사이에 개재하여 제공된다. 이 절연막 및 측벽 절연막(909)을 사용함으로써, LDD 영역 또는 익스텐션 영역을 형성할 수 있다.

제2 트랜지스터(901)는 절연막(910)으로 피복된다. 절연막(910)은 보호막으로서 기능할 수 있고, 외부로부터 채널 형성 영역에 불순물이 혼합되는 것을 방지할 수 있다. 절연막(910)을 질화 실리콘과 같은 재료를 사용하여 PE-CVD법에 의해 형성함으로써, 채널 형성 영역에 단결정 실리콘을 사용한 경우에는 가열 처리에 의해 수소화를 행할 수 있다. 절연막(910)으로서 인장 응력 또는 압축 응력을 갖는 절연막을 사용하는 경우, 채널 형성 영역에 사용된 반도체 재료에 왜곡이 제공될 수 있다. ｎ채널 트랜지스터의 채널 형성 영역에 사용된 실리콘 재료에 인장 응력을 적용하거나, p채널 트랜지스터의 채널 형성 영역에 사용된 실리콘 재료에 압축 응력을 적용함으로써, 트랜지스터의 전계 효과 이동도를 증가시킬 수 있다.

절연막(910) 위에 절연막(911)이 제공되고, 절연막(911)의 표면은 CMP에 의한 평탄화 처리된다. 따라서, 제2 트랜지스터(901)를 포함하는 층 위에 높은 정밀도로 소자층들을 적층할 수 있다.

제2 트랜지스터(901)를 포함하는 층 위에, 산화물 반도체막을 채널 형성 영역에 사용한 제1 트랜지스터(902) 및 용량 소자(903)를 포함하는 층을 형성한다.

제1 트랜지스터(902)는 다층막(926), 소스 전극층(927), 드레인 전극층(928), 게이트 절연막(929) 및 게이트 전극층(930)을 포함하는 톱 게이트 트랜지스터이다. 제1 트랜지스터(902)는 상술한 실시 형태의 도 20b에서의 트랜지스터와 동일한 구조를 구비하기 때문에, 제1 트랜지스터(902)에 대해서는 상술한 기재를 참조할 수 있다. 따라서, 이하에서는 다른 구조에 대하여 설명한다.

절연막(924)으로서, 가열 처리에 의해 산소를 방출하는 산소 방출형 산화물 절연막을 사용하는 것이 바람직하다.

가열에 의해 산소의 일부가 방출하는 산화물 절연막은, 나중에 형성되며 다층막(926)내에 포함되는 산화물 반도체막에, 가열에 의해 산소를 확산시킬 수 있으며, 이는 가열에 의해 산화물 절연막으로부터 산소가 방출되기 때문이다. 예를 들어, 절연막(924)으로서, 산화 실리콘막을 사용하는 경우에, 화학식은 SiO_{2 +α}(α>0)이다. 이렇게 형성된 절연막(924)을 사용함으로써, 산화물 반도체막에 산소를 공급할 수 있고, 이에 따라 산화물 반도체막 내의 산소 결손을 보충할 수 있다.

또한, 절연막(924)은 스퍼터링법, 플라즈마 PE-CVD법 등에 의해 형성할 수 있다. 예를 들어, 절연막(924)을 PE-CVD법에 의해 형성하는 경우, 원료 가스로부터 유도된 수소 또는 물이 절연막(924)내에 혼합되는 경우가 있다. 따라서, PE-CVD법에 의해 절연막(924)을 형성한 후, 탈수소화 또는 탈수화로서, 가열 처리를 행하는 것이 바람직하다. 가열 처리는 절연막(924)으로부터 수소 또는 물을 방출시키는 온도에서 행하는 것이 바람직하다. 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧다면, 기판의 변형점 이상의 온도에서 열처리를 행할 수 있다. 따라서, 절연막(924)으로부터 수소 또는 물을 방출시키는 시간을 단축할 수 있다.

가열 처리에 의해, 절연막(924)의 탈수소화 또는 탈수화를 행할 수 있기 때문에, 나중에 형성되는 다층막(926) 내의 산화물 반도체막에의 수소 또는 물의 확산을 방지할 수 있다.

절연막(924)에 산소를 도입하는 경우, 가열에 의해 방출되는 산소량을 증가시킬 수 있다. 절연막(924)에 이온 주입법, 이온 도핑법, 플라즈마 처리 등에 의해 산소를 도입할 수 있다.

다층막(926)은 절연막(924)과 접하여 제1 산화물층을 형성하고, 제1 산화물층과 접하여 산화물 반도체층을 형성하고, 산화물 반도체층과 접하여 제2 산화물층을 형성하는 방식으로 형성하였다.

게이트 전극층(930) 및 상부 전극층(931)은 각각 10nm 내지 400nm, 바람직하게는 100nm 내지 300nm의 두께를 갖는다는 것에 유의하라. 본 실시 형태에서는, 게이트 전극층(930) 및 상부 전극층(931)을 다음 방식으로 형성한다: 스퍼터링법에 의해 막 두께가 30nm인 질화 탄탈륨 위에 막 두께가 135nm인 텅스텐을 적층시켜서 게이트 전극용 도전막을 형성한 후, 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)한다. 레지스트 마스크를 잉크젯법에 의해 형성할 수도 있다는 것에 유의하라. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크가 필요하지 않기 때문에, 제조 비용을 저감할 수 있다.

제1 트랜지스터(902)는 백게이트 전극층(923)을 포함한다. 백게이트 전극층(923)을 구비함으로써, 제1 트랜지스터(902)는 노멀리 오프 트랜지스터로서 기능할 수 있다. 예를 들어, 백게이트 전극층(923)의 전위를 GND 또는 고정 전위로 설정할 경우, 제1 트랜지스터(902)의 임계치 전압을 보다 플러스 방향으로 시프트하여, 노멀리-오프 트랜지스터를 형성할 수 있다. 상술한 바와 같이, 제1 트랜지스터(902)는 복수의 채널 형성 영역을 포함하는 멀티-게이트 트랜지스터일 수도 있다.

제2 트랜지스터(901), 제1 트랜지스터(902) 및 용량 소자(903)를 전기적으로 접속하여 전기 회로를 형성하기 위해, 층들간에 그리고 상층에 이들 소자들을 접속하기 위한 1개 이상의 배선층을 적층한다.

도 22에서, 제2 트랜지스터(901)의 소스 및 드레인 중 한쪽은, 콘택트 플러그(913)를 통해 배선층(914)에 전기적으로 접속된다. 배선층(914)은 논리 소자의 출력 단자에 전기적으로 접속된다. 제2 트랜지스터(901)의 소스 및 드레인 중 다른쪽은 콘택트 플러그(915)를 통해 배선층(916)에 전기적으로 접속된다.

배선층(916)은 다른 논리 소자의 입력 단자에 전기적으로 접속된다. 제2 트랜지스터(901)의 게이트는 콘택트 플러그(917), 배선층(918), 콘택트 플러그(921), 배선층(922) 및 콘택트 플러그(925)를 통해 제1 트랜지스터(902)의 드레인 전극층(928)에 전기적으로 접속된다.

드레인 전극층(928)은 도 22에서의 우측 방향으로 연장되고, 용량 소자(903)의 하부 전극층으로서 기능한다. 드레인 전극층(928) 위에는 제1 트랜지스터(902)의 게이트 절연막(929)이 제공된다. 용량 소자(903)가 형성되는 영역에서, 게이트 절연막(929)은 용량 소자(903)의 전극간 유전체막으로서 기능한다. 상부 전극층(931)은 전극간 유전체막 위에 제공되고, 콘택트 플러그(935)를 통해 배선층(936)에 전기적으로 접속된다.

배선층(914, 916, 918, 922, 936)과 백게이트 전극층(923)은 절연막내에 매립된다. 이들 배선층 등은 구리 또는 알루미늄과 같은 저저항의 도전성 재료를 사용하여 형성되는 것이 바람직하다. 대안적으로, PE-CVD법에 의해 형성된 그래핀(graphene)을 도전성 재료로서 사용하여 배선층을 형성할 수 있다. 그래핀은 1 원자 두께의 sp² 결합된 탄소 분자의 시트 또는 탄소 분자의 2 내지 100 시트의 적층이다. 이러한 그래핀을 제조하는 방법의 예로는 금속 촉매 위에 그래핀을 형성하는 열 CVD법; 및 자외광을 조사하여 국소적으로 플라즈마를 발생시킴으로써 촉매를 사용하지 않고 메탄으로 그래핀을 형성하는 PE-CVD법이 있다.

이러한 저저항의 도전성 재료를 사용함으로써, 배선층을 통해 전송되는 신호의 RC 지연을 저감할 수 있다. 배선층에 구리를 사용하는 경우에는, 채널 형성 영역에 구리가 확산되는 것을 방지하기 위해서, 배리어막을 형성한다. 배리어막들은 각각 예를 들어, 질화 탄탈륨의 막, 질화 탄탈륨과 탄탈륨의 적층막, 질화 티타늄의 막, 질화 티타늄과 티타늄의 적층막 등을 사용하여 형성될 수 있지만, 배선 재료의 확산 방지 기능과 배선 재료, 하지막 등에 대한 밀착성이 보장되는 한 이들 재료의 막에 한정되지 않는다. 배리어막은 독립적으로 형성되는 층으로서 형성될 수도 있으며, 또는 배리어막의 재료를 배선 재료내에 포함시켜서, 가열 처리에 의해 절연막에 제공된 개구의 내벽에 가열 처리를 하는 방식으로 형성될 수도 있다.

절연막(911, 912, 919, 920, 933, 934)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, BPSG, PSG, 탄소를 첨가한 산화 실리콘(SiOC), 불소를 첨가한 산화 실리콘(SiOF), Si(OC₂H₅)₄로 이루어진 산화 실리콘(TEOS), HSQ, MSQ, OSG 또는 유기 중합체계 재료와 같은 절연체를 사용하여 셩성될 수 있다. 특히, 반도체 장치의 미세화를 진행하는 경우에는, 배선간의 기생 용량이 현저하고 신호 지연이 증가한다. 따라서, 산화 실리콘의 비유전율(k=4.0 내지 4.5)은 너무 높고, k가 3.0 이하인 재료를 사용하는 것이 바람직하다. 또한, 절연막에 배선을 매립한 후에 CMP 처리를 행하기 때문에, 절연막은 높은 기계적 강도를 가질 필요가 있다. 이 기계적 강도가 보장될 수 있는 한, 층간 절연막을 다공화하여 유전율을 낮출 수 있다. 절연막은 스퍼터링법, CVD법, 스핀 코팅법(또는 SOG(spin on glass)라고 칭함)을 포함하는 도포법 등에 의해 형성한다.

절연막(911, 912, 919, 920, 933, 934)내에 배선 재료를 매립한 후에 수행되는 CMP 등에 의한 평탄화 처리를 위한 에칭스토퍼로서 기능하는 절연막을 추가로 제공할 수도 있다.

배선층(914, 916, 918, 922, 936)과 백게이트 전극층(923) 위에는, 배리어막이 제공되고, 배리어막 위에는 보호막이 제공된다. 배리어막은 구리와 같은 배선 재료의 확산을 방지하기 위해 제공된다. 배리어막은 질화 실리콘, SiC 또는 SiBON과 같은 절연성 재료를 사용하여 형성할 수 있다. 두꺼운 배리어막은 배선들간의 용량을 증가시키기 때문에; 배리어성을 갖고, 유전율이 낮은 재료를 사용하는 것이 바람직하다는 것에 유의하라.

각각의 콘택트 플러그(913, 915, 917, 921, 925, 935)는 절연막에 높은 애스펙트비의 개구(비아 홀)를 형성하고, 텅스텐과 같은 도전 재료로 매립하는 방식으로 형성된다. 개구는 이방성이 높은 건식 에칭에 의해 형성하는 것이 바람직하다. 특히, 반응성 이온 에칭(RIE)법을 사용하는 것이 바람직하다. 개구의 내벽은 티타늄막, 질화 티타늄 막, 이들의 적층막 등으로 형성된 배리어막(확산 방지막)으로 피복되고, 개구는 텅스텐 또는 인 등이 도핑된 폴리실리콘과 같은 재료로 채워진다. 예를 들어, 블랭킷 CVD에 의해, 비아 홀내에 텅스텐이 매립되고, CMP에 의해 콘택트 플러그의 상면이 평탄화된다.

최상층에는 보호 절연막(937)이 제공되고, 외부로부터 수분 및 오염물이 반도체 장치에 혼합되는 것을 방지한다. 보호 절연막(937)은 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘과 같은 재료를 사용하는 단층 구조 또는 적층 구조를 구비할 수 있다.

반도체 장치는 제1 반도체 재료를 포함하고 고속 동작할 수 있는 트랜지스터를, 제2 반도체 재료를 포함하고 오프 전류가 매우 작은 트랜지스터와 조합하여 사용함으로써, 저소비 전력화가 가능한 마이크로컴퓨터를 제조할 수 있는 상술한 구조를 갖는다.

본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합할 수 있다.

[제1 실시예]

도 10은 실리콘 기판을 사용하여 제조된 마이크로컨트롤러(500)의 광학식 현미경 사진이다. 마이크로컨트롤러(500)는 도 9에 나타낸 마이크로컨트롤러(190)와 유사한 회로 블럭 및 기능을 갖는다. 도 10에서는, 도 9에서의 회로 블럭에 부여된 참조 번호의 일부를 사용하고 있다는 것에 유의하라.

도 10에서의 마이크로컨트롤러(500)의 공정 기술은 다음과 같다: 도 2에서의 마이크로컨트롤러(100)와 마찬가지로, 실리콘을 사용하여 형성되는 트랜지스터에는 0.35㎛ 공정 기술이 사용되고, 산화물 반도체층을 사용하여 형성되는 트랜지스터에는 0.8㎛ 공정 기술이 사용된다. 마이크로컨트롤러(500)의 사이즈는 11.0mm×12.0mm이다.

마이크로컨트롤러(500)의 동작 모드가 액티브 모드로부터 전원이 공급되지 않는 Noff2 모드로 시프트될 경우, CPU(110)의 레지스터(185)에 데이터가 저장된다는 것이 확인되었다. 도 23과 도 24의 (a) 및 (b)의 신호 파형도를 참조하여, 그 결과에 대해서 후술한다.

데이터가 저장되는지의 확인은 다음과 같이 행한다: 액티브 모드시에 레지스터(185)의 휘발성 메모리의 HL 레지스터에 데이터를 저장하고, 동작 모드가 전원이 공급되지 않는 Noff2 모드로부터 액티브 모드로 복귀한 후에, HL 레지스터에 저장되어 있는 데이터를 판독한다.

도 23과 도 24의 (a) 및 (b)는 다음 방식에 의해 취득된 결과를 나타낸다: Tektronix 주식회사에 의해 제조된 패턴 제네레이터 모듈 TLA7PG2에 의해 생성된 신호를 마이크로컨트롤러(500)에 입력하고, 마이크로컨트롤러(500)의 입출력 단자(접속 단자)에 발생된 신호를 Tektronix 주식회사에 의해 제조된 로직 분석기 TLA7AA2에 의해 측정한다. 도 23과 도 24의 (a) 및 (b)에 나타낸 "ADDR", "DATA", "CPU_VDD", "MREQ_B", "RD_B", "WR_B" 및 "NMI_B"는 로직 분석기에 의해 측정된 입출력 단자의 명칭이다.

ADDR 단자로부터, CPU(110)에 의해 산출된 수순수(값은 처리수에 따라 순차적으로 변한다) 또는 CPU(110)에 의해 액세스되는 어드레스를 검출할 수 있다. 또한, DATA 단자로부터, 마이크로컨트롤러(500)의 CPU(110)에 의해 실행되는 명령 코드 또는 마이크로컨트롤러(500)에 의해 입력 또는 출력되는 데이터를 검출할 수 있다. 또한, CPU_VDD 단자로부터, CPU(110)에 공급되는 VDD의 전위를 검출할 수 있다.

또한, MREQ_B 단자로부터, 외부 메모리에의 액세스를 결정하는 신호를 검출할 수 있다. MREQ_B 단자가 로우 전위를 갖는 경우, 외부 메모리에의 액세스는 허가되고, MREQ_B 단자가 하이 전위를 갖는 경우, 외부 메모리에의 액세스는 거절된다. 또한, MREQ_B 단자가 로우 전위를 갖고 RD_B 단자가 로우 전위를 갖는 경우, 외부 메모리로부터의 데이터의 판독은 허가되고, MREQ_B 단자가 로우 전위를 갖고 WR_B 단자가 로우 전위를 갖는 경우, 외부 메모리에의 데이터 기입이 허가된다.

또한, NMI_B 단자로부터, 마스크 불가능 인터럽트 신호를 검출할 수 있다. NMI_B 단자에는 통상적으로 하이 전위가 공급되고 있지만, NMI_B 단자에 로우 전위가 공급되면, 인터럽트 처리가 실행된다.

"하이 전위"는 기준 전위보다 높은 전위를 의미하고, "로우 전위"는 기준 전위보다 낮은 전위라는 것에 유의하라. 기준 전위가 0V인 경우, 하이 전위를 플러스 전위라고 칭할 수 있고, 로우 전위를 마이너스 전위라고 칭할 수 있다. 대안적으로, 하이 전위 또는 로우 전위 중 하나는 기준 전위와 동일할 수 있다.

또한, 도 23에 나타낸 기간(511) 및 기간(515)은 마이크로컨트롤러(500)가 액티브 모드에서 동작하는 기간이다. 기간(512)은 마이크로컨트롤러(500)의 동작 모드가 액티브 모드로부터 Noff2 모드로 시프트하기 전에, 각 레지스터의 휘발성 메모리로부터 불휘발성 메모리로 데이터를 전송하는 백업 처리 기간이다. 기간(513)은 마이크로컨트롤러(500)가 Noff2 모드에서 동작하는 기간이다. 기간(514)은 마이크로컨트롤러(500)의 동작 모드가 Noff2 모드로부터 액티브 모드로 복귀하기 전에, 각 레지스터의 불휘발성 메모리로부터 휘발성 메모리에 데이터를 복귀시키기 위한 복귀 처리 기간이다.

도 24의 (a)는 액티브 모드에서 기간(511)에 측정된 신호들 중 일부를 확대한 신호인 기간(591)의 신호를 나타낸다. 또한, 도 24의 (b)는 액티브 모드에서 기간(515)에 측정된 신호들 중 신호 일부를 확대한 신호인 기간(592)의 신호를 나타낸다.

기간(511)(액티브 모드 기간)에서, 레지스터(185)의 일부인 HL 레지스터에는 데이터 "AA55"가 저장된다. 이 처리는 처리(596)이라고 칭한다(도 24의 (a) 참조). 처리(596)에서, ADDR 단자가 "0007"경우에 DATA 단자로부터 검출된 "21"은 HL 레지스터에 데이터를 저장하기 위한 명령 코드이다. 또한, 계속해서 DATA 단자로부터 검출된 "55" 및 "AA"는 HL 레지스터에 저장된 데이터이다. 마이크로컨트롤러(500)는 바이트 단위로 데이터를 처리하기 때문에, 첫번째 하위 바이트로서 "55"가 검출되고나서, 상위 바이트로서 "AA"가 검출된다(도 23 및 도 24의 (a) 참조).

다음으로, 도 4에 나타낸 액티브 모드로부터 Noff2 모드로의 시프트시의 마이크로컨트롤러(500)의 동작 확인에 대하여 설명한다.

이 동작 확인을 위해, 동작 모드를 Noff2 모드로 전환하는 신호를 마이크로컨트롤러(500)에 입력한다. 동작 모드를 Noff2 모드로 전환하는 신호가 마이크로컨트롤러(500)에 입력되면, 마이크로컨트롤러(500)는 레지스터(184 내지 187)의 휘발성 메모리에 저장되어 있는 데이터 중에서, 전원 공급의 정지후에 저장될 필요가 있는 데이터를 불휘발성 메모리에 전송하고, 그 데이터를 불휘발성 메모리에 저장한다(기간(512)). 이때, 휘발성 메모리들 중 하나인 HL 레지스터에 저장된 데이터 "AA55"는 불휘발성 메모리에 전송되어 저장된다.

마이크로컨트롤러(500)가 불휘발성 기억부에의 데이터의 전송 및 데이터 저장을 종료한 후에, 마이크로컨트롤러(500)는 파워 게이트 유닛(130)을 동작시켜서, 각 회로 블럭에의 전원 공급을 차단함으로써, 동작 모드를 Noff2 모드가 되게 한다(기간(513)). 도 23에서의 기간(513)에서, CPU_VDD 단자에의 전원 공급이 차단된다.

다음으로, 도 5에 나타낸 Noff2 모드로부터 액티브 모드로의 시프트시의 마이크로컨트롤러(500)의 동작 확인에 대하여 설명한다.

Noff2 모드로부터 액티브 모드로의 복귀는, NMI_B 단자에 로우 전위를 공급함으로써 개시된다. NMI_B 단자에 로우 전위가 공급되면, 파워 게이트 유닛(130)은 각 회로 블럭에 전원 공급을 재개하는 동작을 한다. 다음으로, 불휘발성 메모리에 저장된 데이터는 휘발성 메모리에 전송하여 저장한다. 이때, 불휘발성 메모리에 저장된 데이터 "AA55"는 HL 레지스터에 전송하여 다시 저장한다(기간(514)).

불휘발성 메모리로부터 휘발성 메모리로의 데이터 복귀가 종료된 후에, 마이크로컨트롤러(500)는 복귀된 데이터에 응답하여 액티브 모드에서 다시 동작한다(기간(515)).

다음으로, 기간(515)에서, 처리(597, 598)을 행하여 HL 레지스터에 복귀된 데이터를 확인한다.

처리(597)동안, "ADDR" 단자로부터 "0023"이 검출될 때 "DATA" 단자로부터 검출된 "22"가 HL 레지스터에 저장된 데이터를 외부 메모리에 전송하기 위한 명령코드이다. 또한, 계속해서 "DATA" 단자로부터 검출되는 "FD" 및 "7F"는 데이터가 전송되는 어드레스인 외부 메모리의 어드레스 "7FFD"를 의미한다(도 23 및 도 24의 (b) 참조).

마이크로컨트롤러(500)는 처리(597)에 이어지는 처리(598)에서 HL 레지스터내의 데이터를 외부 메모리에 전송한다. 상술한 바와 같이, 마이크로컨트롤러(500)는 바이트 단위로 데이터를 처리한다. 또한, 외부 메모리는 어드레스당 1바이트의 데이터를 저장한다. 따라서, 처리(597)의 명령을 수신한 마이크로컨트롤러(500)는 처리(598)에서, HL 레지스터내의 하위 바이트로서의 데이터를 외부 메모리의 어드레스 "7FFD"에 전송하고, 다음으로 상위 바이트로서의 데이터를 외부 메모리의 어드레스 "7FFE"에 전송한다.

도 24의 (b)에 나타낸 바와 같이, 처리(598)에서, 마이크로컨트롤러(500)는 ADDR 단자에 "7FFD"를 출력하고, DATA 단자에 HL 레지스터내의 하위 바이트의 데이터로서 "55"를 출력한다. 이때, MREQ_B 단자와 WR_B 단자에 로우 전위를 공급하여, 외부 메모리의 어드레스 "7FFD"에 "55"를 기입한다.

다음으로, 도 24의 (b)에 나타낸 바와 같이, 마이크로컨트롤러(500)는 ADDR 단자에 "7FFE"를 출력하고, DATA 단자에 HL 레지스터내의 상위 바이트의 데이터로서 "AA"를 출력한다. 이때, MREQ_B 단자와 WR_B 단자에 로우 전위를 공급하여, 외부 메모리의 어드레스 "7FFE"에 "AA"를 기입한다.

처리(597, 598)에서의 ADDR 단자 및 DATA 단자의 측정 결과는 기간(515)에서 HL 레지스터에 데이터 "AA55"가 저장되어 있다는 것을 나타낸다. 따라서, 마이크로컨트롤러(500)가 액티브 모드로부터 전원이 공급되지 않는 Noff2 모드로 전환될 경우에도, 마이크로컨트롤러(500)는 레지스터(185) 내의 데이터를 유지하고 있다는 것이 확인되었다. 또한, 마이크로컨트롤러(500)가 Noff2 모드로부터 액티브 모드로 복귀한 후에도, 마이크로컨트롤러(500)가 정상적으로 동작한다는 것을 확인하였다.

또한, 전원을 차단하기 전에, 필요한 데이터를 레지스터의 불휘발성 메모리에 백업시키는 것도 확인되었다. 즉, 마이크로컨트롤러(500)는 CPU에 의한 처리가 종료되기 전에 전원 차단을 위한 처리를 개시할 수 있기 때문에; 전원 차단을 위한 타이밍의 자유도가 높아질 수 있다. 또한, 마이크로컨트롤러가 저소비 전력 모드로부터 통상 동작 모드로 고속으로 복귀될 수 있다는 것이 확인되었다.

MCLK, TCLK: 클럭 신호; T0IRQ, P0IRQ, C0IRQ, INT, NMI: 인터럽트 신호; 100, 190, 500: 마이크로컨트롤러; 101 내지 104: 유닛; 110: CPU; 111: 버스 브리지; 112: RAM; 113: 메모리 인터페이스; 115: 클럭 생성 회로; 120: 컨트롤러; 121: 인터럽트 컨트롤러; 122, 146, 152: I/O 인터페이스; 130: 파워 게이트 유닛; 131, 132: 스위치 회로; 140: 클럭 생성 회로; 141: 수정 발진 회로; 142: 발진자; 143: 수정 진동자; 145: 타이머 회로; 150: I/O 포트; 151: 비교기; 161 내지 163: 버스 라인; 164: 데이터 버스 라인; 170 내지 176: 접속 단자; 180, 183 내지 187: 레지스터; FN: 노드; 200: 레지스터; 201, 202: 메모리 회로; 203, 204, 207: 트랜지스터; 205: 용량 소자; 206: 트랜스미션 게이트; 208, 209: 인버터; BL: 비트선; RWL: 워드선; WWL: 워드선; 400: 메모리 셀; 401 내지 403: 트랜지스터; 404: 용량 소자; 405: 전원 공급선; 511 내지 515, 591, 592: 기간; 596 내지 598: 처리; 800: 반도체 기판; 801: 소자 분리용 절연막; 802: p웰; 803, 807: 불순물 영역; 804, 808: 저농도 불순물 영역; 805, 809: 게이트 전극; 806, 831: 게이트 절연막; 810 내지 813, 817 내지 820, 822, 823: 배선; 816, 821, 824, 844, 845: 절연막; 830: 산화물 반도체층; 832, 833, 846: 도전막; 834: 게이트 전극; 835, 836: 측벽; 860 내지 862: 트랜지스터.
본 출원은 2012년 10월 17일자로 일본 특허청에 출원된 일본 특허 출원 제2012-230352호에 기초하며, 그 전체 내용은 참조로서 결합된다.

Claims (20)

1. 마이크로컨트롤러로서,
   CPU;
   컨트롤러;
   타이머 회로;
   상기 CPU내의 제1 레지스터;
   상기 타이머 회로에 전기적으로 접속된 제2 레지스터; 및
   상기 CPU, 상기 타이머 회로, 상기 제1 레지스터 및 상기 제2 레지스터에 전원을 공급하는 파워 게이트
   를 포함하고,
   상기 마이크로컨트롤러는 동작 모드일 수 있고,
   상기 동작 모드는 적어도,
   상기 CPU, 상기 타이머 회로, 상기 제1 레지스터, 상기 제2 레지스터 및 상기 컨트롤러가 동작하는 모드인 제1 모드;
   상기 타이머 회로, 상기 제2 레지스터 및 상기 컨트롤러가 동작하는 모드인 제2 모드; 및
   상기 컨트롤러가 동작하는 모드인 제3 모드
   를 포함하고,
   상기 마이크로컨트롤러는, 상기 CPU의 명령에 의해 상기 제1 모드로부터 상기 제2 모드 및 상기 제3 모드 중 하나로 시프트되고,
   상기 마이크로컨트롤러는, 상기 타이머 회로로부터 공급된 제1 신호에 따라 상기 컨트롤러에 의해 상기 제2 모드로부터 상기 제1 모드로 시프트되고,
   상기 마이크로컨트롤러는, 상기 컨트롤러에 공급된 제2 신호에 따라 상기 컨트롤러에 의해 상기 제3 모드로부터 상기 제1 모드로 시프트되고,
   상기 제1 레지스터와 상기 제2 레지스터는 각각
   제1 휘발성 메모리; 및
   제1 트랜지스터를 포함하는 제1 불휘발성 메모리
   를 포함하며, 상기 제1 트랜지스터의 채널 형성 영역은 제1 다층 산화물 반도체막을 포함하는, 마이크로컨트롤러.
2. 제1항에 있어서,
   상기 CPU와 상기 제1 레지스터는 상기 제2 모드에서 동작하지 않고,
   상기 CPU, 상기 제1 레지스터, 상기 타이머 회로 및 상기 제2 레지스터는 상기 제3 모드에서 동작하지 않는, 마이크로컨트롤러.
3. 제1항에 있어서,
   I/O 포트;
   상기 I/O 포트에 전기적으로 접속된 제3 레지스터;
   비교기; 및
   상기 비교기에 전기적으로 접속된 제4 레지스터
   를 더 포함하고,
   상기 I/O 포트, 상기 제3 레지스터, 상기 비교기 및 상기 제4 레지스터는 상기 제1 모드에서 동작하고, 상기 제2 및 제3 모드에서 동작하지 않는, 마이크로컨트롤러.
4. 제1항에 있어서,
   인터럽트 컨트롤러; 및
   상기 인트럽트 컨트롤러에 전기적으로 접속된 제5 레지스터
   를 더 포함하고,
   상기 인터럽트 컨트롤러와 상기 제5 레지스터는 상기 제1 모드에서 동작하고, 상기 제2 및 제3 모드에서 동작하지 않는, 마이크로컨트롤러.
5. 제1항에 있어서,
   인터럽트 컨트롤러; 및
   상기 인트럽트 컨트롤러에 전기적으로 접속된 제5 레지스터
   를 더 포함하고,
   상기 인터럽트 컨트롤러와 상기 제5 레지스터는 상기 제1 모드에서 동작하고, 상기 제2 및 제3 모드에서 동작하지 않고,
   상기 제5 레지스터는
   제2 휘발성 메모리; 및
   제2 트랜지스터를 포함하는 제2 불휘발성 메모리
   를 포함하며, 상기 제2 트랜지스터의 채널 형성 영역은 제2 다층 산화물 반도체막을 포함하는, 마이크로컨트롤러.
6. 제1항에 있어서,
   상기 CPU에 전기적으로 접속된 RAM을 더 포함하고,
   상기 RAM은 제3 트랜지스터를 포함하고,
   상기 제3 트랜지스터의 채널 형성 영역은 제3 다층 산화물 반도체막을 포함하는, 마이크로컨트롤러.
7. 제1항에 있어서,
   상기 타이머 회로는 상기 제1 신호를 일정한 간격으로 출력하는, 마이크로컨트롤러.
8. 제1항에 있어서,
   상기 제1 불휘발성 메모리는, 상기 파워 게이트에 의해 전원 공급이 차단되기 전에 상기 제1 휘발성 메모리에 저장되어 있는 데이터를 백업하고,
   상기 제1 불휘발성 메모리에 백업된 상기 데이터는, 상기 파워 게이트에 의해 전원 공급이 재개되는 경우에 상기 제1 휘발성 메모리에 기입되는, 마이크로컨트롤러.
9. 제1항에 있어서,
   상기 제1 다층 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 마이크로컨트롤러.
10. 제1항에 있어서,
    상기 제1 다층 산화물 반도체막은 제1, 제2 및 제3 산화물 반도체층이 번호순으로 적층되는 구조를 갖고,
    상기 제1 산화물 반도체층 또는 상기 제3 산화물 반도체층은, 상기 제1 산화물 반도체층과 상기 제3 산화물 반도체층 사이에 개재된 상기 제2 산화물 반도체층의 1.5배 이상의 양의 인듐을 포함하는, 마이크로컨트롤러.
11. 마이크로컨트롤러로서,
    CPU;
    컨트롤러;
    타이머 회로;
    상기 CPU내의 제1 레지스터;
    상기 타이머 회로에 전기적으로 접속된 제2 레지스터; 및
    상기 CPU, 상기 타이머 회로, 상기 제1 레지스터 및 상기 제2 레지스터에 전원을 공급하는 파워 게이트
    를 포함하고,
    상기 마이크로컨트롤러는 동작 모드일 수 있고,
    상기 동작 모드는 적어도,
    상기 CPU, 상기 타이머 회로, 상기 제1 레지스터, 상기 제2 레지스터 및 상기 컨트롤러가 동작하는 모드인 제1 모드;
    상기 타이머 회로, 상기 제2 레지스터 및 상기 컨트롤러가 동작하는 모드인 제2 모드; 및
    상기 컨트롤러가 동작하는 모드인 제3 모드
    를 포함하고,
    상기 마이크로컨트롤러는, 상기 CPU의 명령에 의해 상기 제1 모드로부터 상기 제2 모드 및 상기 제3 모드 중 하나로 시프트되고,
    상기 마이크로컨트롤러는, 상기 타이머 회로로부터 공급된 제1 신호에 따라 상기 컨트롤러에 의해 상기 제2 모드로부터 상기 제1 모드로 시프트되고,
    상기 마이크로컨트롤러는, 상기 컨트롤러에 공급된 제2 신호에 따라 상기 컨트롤러에 의해 상기 제3 모드로부터 상기 제1 모드로 시프트되고,
    상기 제1 레지스터와 상기 제2 레지스터는 각각
    제1 휘발성 메모리; 및
    제1 트랜지스터와 제4 트랜지스터를 포함하는 제1 불휘발성 메모리
    를 포함하며, 상기 제1 트랜지스터의 채널 형성 영역은 제1 다층 산화물 반도체막을 포함하고, 상기 제4 트랜지스터의 채널 형성 영역은 단결정 실리콘을 포함하는, 마이크로컨트롤러.
12. 제11항에 있어서,
    상기 CPU와 상기 제1 레지스터는 상기 제2 모드에서 동작하지 않고,
    상기 CPU, 상기 제1 레지스터, 상기 타이머 회로 및 상기 제2 레지스터는 상기 제3 모드에서 동작하지 않는, 마이크로컨트롤러.
13. 제11항에 있어서,
    I/O 포트;
    상기 I/O 포트에 전기적으로 접속된 제3 레지스터;
    비교기; 및
    상기 비교기에 전기적으로 접속된 제4 레지스터
    를 더 포함하고,
    상기 I/O 포트, 상기 제3 레지스터, 상기 비교기 및 상기 제4 레지스터는 상기 제1 모드에서 동작하고, 상기 제2 및 제3 모드에서 동작하지 않는, 마이크로컨트롤러.
14. 제11항에 있어서,
    인터럽트 컨트롤러; 및
    상기 인트럽트 컨트롤러에 전기적으로 접속된 제5 레지스터
    를 더 포함하고,
    상기 인터럽트 컨트롤러와 상기 제5 레지스터는 상기 제1 모드에서 동작하고, 상기 제2 및 제3 모드에서 동작하지 않는, 마이크로컨트롤러.
15. 제11항에 있어서,
    인터럽트 컨트롤러; 및
    상기 인트럽트 컨트롤러에 전기적으로 접속된 제5 레지스터
    를 더 포함하고,
    상기 인터럽트 컨트롤러와 상기 제5 레지스터는 상기 제1 모드에서 동작하고, 상기 제2 및 제3 모드에서 동작하지 않고,
    상기 제5 레지스터는
    제2 휘발성 메모리; 및
    제2 트랜지스터를 포함하는 제2 불휘발성 메모리
    를 포함하며, 상기 제2 트랜지스터의 채널 형성 영역은 제2 다층 산화물 반도체막을 포함하는, 마이크로컨트롤러.
16. 제11항에 있어서,
    상기 CPU에 전기적으로 접속된 RAM을 더 포함하고,
    상기 RAM은 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 채널 형성 영역은 제3 다층 산화물 반도체막을 포함하는, 마이크로컨트롤러.
17. 제11항에 있어서,
    상기 타이머 회로는 상기 제1 신호를 일정한 간격으로 출력하는, 마이크로컨트롤러.
18. 제11항에 있어서,
    상기 제1 불휘발성 메모리는, 상기 파워 게이트에 의해 전원 공급이 차단되기 전에 상기 제1 휘발성 메모리에 저장되어 있는 데이터를 백업하고,
    상기 제1 불휘발성 메모리에 백업된 상기 데이터는, 상기 파워 게이트에 의해 전원 공급이 재개되는 경우에 상기 제1 휘발성 메모리에 기입되는, 마이크로컨트롤러.
19. 제11항에 있어서,
    상기 제1 다층 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 마이크로컨트롤러.
20. 제11항에 있어서,
    상기 제1 다층 산화물 반도체막은 제1, 제2 및 제3 산화물 반도체층이 번호순으로 적층되는 구조를 갖고,
    상기 제1 산화물 반도체층 또는 상기 제3 산화물 반도체층은, 상기 제1 산화물 반도체층과 상기 제3 산화물 반도체층 사이에 개재된 상기 제2 산화물 반도체층의 1.5배 이상의 양의 인듐을 포함하는, 마이크로컨트롤러.

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