JP2005167159A - 積層型半導体装置 - Google Patents

Abstract

【課題】メモリＩＣとロジックＩＣを三次元的に積層したものであっても、低コストで製造できるとともに、小型で、ロジックＩＣの放熱効率を向上させることができる積層型半導体装置を提供すること。
【解決手段】メモリＩＣ１１５，１２５が実装された配線基板１１１，１２１を有するメモリ型半導体パッケージ１１０，１２０と、ロジックＩＣ１３５が実装された配線基板１３５を有するロジック型半導体パッケージ１３０と、これらメモリ型半導体パッケージ１１０，１２０及びロジック型半導体パッケージ１３０を積層配置して搭載するベース基板１０１と、ベース基板１０１と最も離れた最上層にはロジック型半導体パッケージ１３０が配置されている。
【選択図】 図１

Description

本発明は、種類の異なる半導体素子を搭載した積層型半導体装置に関し、特に複数の半導体パッケージが積層配置されたものに関する。

近年、携帯電話、デジタルカメラ等の携帯型機器は、小型化、薄型化、軽量化が進められ、これに伴い電子部品の小型・薄型化、高性能・多機能化の要求が増している。このような流れの中で、半導体製品においても、パッケージの小型・軽量化、高性能・多機能化が進められてきた。特にメモリ製品では、大記録容量化、小型軽量化、低コスト化の要求が高く、さまざまなメモリＩＣのパッケージ構造、実装構造が考えられている。

メモリＩＣを搭載したパッケージは、一般的に、ＴＳＯＰ等の薄型モールドパッケージをベース基板にはんだ付けする方法や、ベアチップをワイヤボンディングや、フリップチップ実装法等によってベース基板に直接接続する方法がとられる。しかし、同一面積に搭載できる容量はチップサイズで決定されてしまうことから、さらに大容量化を進めるために、チップを三次元的に積層する実装構造のパッケージの製品化が進められてきた（例えば特許文献１参照）。

図４５はこのような三次元実装構造の積層型半導体装置１０の構造を示す断面図である。積層型半導体装置１０は、ベース基板１１と、このベース基板１１上に積層配置された４組の半導体パッケージ２０と、これら半導体パッケージ２０間に配置された中間基板１２と、これらを一体に封止するエポキシ系の接着剤１３と、天板１４とを備えている。ベース基板１１上にははんだメッキ等により電極部材１１ａ、中間基板１２上には接続ランド１２ａ，１２ｂが形成されている。

半導体パッケージ２０は、ガラスエポキシ樹脂で形成された薄型の配線基板２１と、この配線基板２１の表面に設けられた配線パターン２１ａ上にフリップチップ法で接続された半導体素子２２と、この半導体素子２２と配線基板２１とを固定する異方性導電膜２３とを備えている。なお、図４５中２４は金バンプを示している。

配線基板２１の両面側には、接続ランド２１ｂ，２１ｃが設けられ、これら接続ランド２１ｂ，２１ｃはスルーホール２１ｄにより接続されている。

最下層の半導体パッケージ２０の接続ランド２１ｃは、ベース基板１１の電極部材１１ａが接続されている。

このような積層型半導体装置１０は次のような工程で製造する。すなわち、半導体素子２２をそれぞれフリップチップ接続により配線基板２１に実装して半導体パッケージ２０を形成した後、最下層の半導体パッケージ２０の接続ランド２１ｃをベース基板１１の電極部材１１ａに接続する。このとき、電極部材１１ａには、例えば、接着剤ないしフラックス等の表面活性成分を含む樹脂を供給する。

次に、交互に半導体パッケージ２０と中間基板１２とを積層し、それぞれの接続ランド２１ｂ，２１ｃ及び接続ランド１２ａ，１２ｂ同士で接続する。半導体パッケージ２０を４段積層した後に、熱圧着等により接続を行うと共に、接着剤１３を硬化させて封止を行う。

メモリ製品では上述したよう実装構造を採用することにより、１パッケージ内の大記録容量化を進めてきたが、現在、さらにメモリ機能とロジック機能を１パッケージに持たせた半導体パッケージの要求が増してきている。メモリ機能とロジック機能を１パッケージに持たせるためには、メモリ機能及びロジック機能の両機能を有する半導体素子を開発する方法と、現在の大記録容量のメモリ製品と同様に、メモリＩＣとロジックＩＣをそれぞれ薄型の配線基板にフリップチップ実装したパッケージをベース基板に積層して多機能化を実現する方法とがある。

しかしながら、メモリ機能とロジック機能を１チップに付与した半導体素子は、メモリ製品と同様、同一面積に搭載できる容量、機能はチップサイズで決定するため、高機能化、高性能化のためにはチップサイズが大きくなるという問題を抱えている。また、メモリ機能とロジック機能を混載した半導体素子の製造コストは高いとともに、開発期間が長くなるという問題も発生する。

一方、メモリＩＣとロジックＩＣをそれぞれフリップチップ実装した配線基板をベース基板に積層することにより、メモリ機能とロジック機能を半導体パッケージに持たせる場合、実装構造は、メモリ製品で扱ってきた構造をそのまま展開することが可能であるというメリットがある。

また、メモリＩＣとロジックＩＣが個別に実装されたパッケージを積層した構造をとることから、ユーザ間の要求機能の違いも積層する半導体素子の品種の変更により容易に対応することが可能であり、パッケージの開発期間が短いというメリットを有している。このため、今後のメモリ機能とロジック機能を混載した半導体パッケージの開発は半導体素子を積層する構造で進められていくことが予想される。
特開２００３-２０９２２０号公報

上述した積層型半導体装置であると次のような問題があった。すなわち、複数個の半導体素子を積層した構造をとる半導体パッケージによりメモリ製品の大記録容量化が進められてきたが、このパッケージ積層構造では半導体素子の厚さ分の中間部材が必ず必要になること、また、半導体パッケージ間の接続と導通のために貫通電極を薄型の配線基板に設ける必要があることから、部材コストが高いという問題がある。また、半導体パッケージの外部接続ランドを三次元的接続するため、製造歩留まりの確保も困難である。

さらに、メモリ機能とロジック機能を混載した半導体パッケージをこれまでメモリ製品で用いられてきた三次元積層構造で実現する場合、ロジックＩＣの動作時に発生する熱により半導体素子が高温化することが予想され、現在の構造では、ロジックＩＣから発生した熱を放熱するのが困難であるという問題がある。

そこで本発明は、メモリＩＣとロジックＩＣを三次元的に積層したものであっても、低コストで製造できるとともに、小型で、ロジックＩＣの放熱効率を向上させることができる積層型半導体装置を提供することを目的としている。

上記課題を解決し目的を達成するために、本発明の積層型半導体装置は次のように構成されている。

（１）メモリＩＣが実装された配線基板を有するメモリ型半導体パッケージと、ロジックＩＣが実装されたロジック配線基板を有するロジック型半導体パッケージと、これらメモリ型半導体パッケージ及びロジック型半導体パッケージを少なくとも１つずつ積層配置して搭載するベース基板と、少なくとも上記ベース基板と最も離れた最上層には上記ロジック型半導体パッケージが配置されていることを特徴とする。

（２）上記（１）に記載された積層型半導体装置であって、上記最上層のロジック型半導体パッケージのロジックＩＣには放熱部材が取付けられていることを特徴とする。

（３）上記（１）に記載された積層型半導体装置であって、上記最上層のロジック型半導体パッケージの配線基板には放熱部材が取り付けられ、上記配線基板には、基板両面相互の熱伝導を行う熱伝導部材が設けられていることを特徴とする。

（４）上記（１）に記載された積層型半導体装置であって、上記メモリ型半導体パッケージは複数積層され、そのうち外部電極の数が少ないメモリ型半導体パッケージが上記ベース基板側に配置されていることを特徴とする。

（５）上記（１）に記載された積層型半導体装置であって、上記メモリ型半導体パッケージは複数積層され、そのうち配線基板の面積の小さいメモリ型半導体パッケージが上記ベース基板側に配置されていることを特徴とする。

（６）その中央側に半導体素子が実装されるとともに外周側の少なくとも一辺に外部接続ランドが設けられた配線基板を有する半導体パッケージと、これら半導体パッケージを複数積層配置して搭載するベース基板とを備え、上記ベース基板は、上記複数の半導体パッケージのうち、第１の半導体パッケージの外部接続ランドとを接続するための電極列を有する第１の電極部と、第２の半導体パッケージを接続するための電極列を有する第２の電極部とを備え、上記第１の電極部における電極列の配設方向と上記第２の電極部の電極列の配設方向とが交差する向きに配置されていることを特徴とする。

（７）上記（６）に記載された積層型半導体装置であって、上記複数の半導体パッケージは、相異なる複数の品種を少なくとも１つずつ有し、上記配線基板に設けられた電極部のうち、同一品種の半導体パッケージに対応する電極部の電極列の配設方向は平行して配置されていることを特徴とする。

（８）上記（７）に記載された積層型半導体装置であって、上記半導体パッケージのうち同一品種の半導体パッケージが接続された上記電極部相互間は、その一部が導通していることを特徴とする。

（９）上記（６）に記載された積層型半導体装置であって、上記複数の半導体パッケージのうち外部電極の数が少ない半導体パッケージが上記ベース基板側に配置されていることを特徴とする。

（１０）上記（６）に記載された積層型半導体装置であって、上記複数の半導体パッケージのうち配線基板の面積の小さい半導体パッケージが上記ベース基板側に配置されていることを特徴とする。

本発明によれば、メモリＩＣとロジックＩＣを積層したものであっても、低コストで製造できるとともに、小型で、ロジックＩＣの放熱効率を向上させることが可能となる。

図１は本発明の第１の実施の形態に係る積層型半導体装置１００を示す断面図である。積層型半導体装置１００は、ベース基板１０１を備えている。ベース基板１０１上には、ベース基板１０１側から第１のメモリ型半導体パッケージ１１０と、第２のメモリ型半導体パッケージ１２０と、ロジック型半導体パッケージ１３０とが順次積層配置され、ロジック型半導体パッケージ１３０にはさらに異方性導電膜１４０を介して金属キャップ１５０が取付けられている。

第１のメモリ型半導体パッケージ１１０は、図２及び図３に示すように、厚さが５０μｍ程度のガラスエポキシ等で形成された配線基板１１１を備えている。配線基板１１１の主面（図１中下面）１１１ａ上には、厚さが１８μｍ程度の銅等の配線パターン１１２と、直径１００μｍ程度の外部接続ランド１１３が形成されている。なお、外部接続ランド１１３の表面には、例えば、厚さ５μｍ程度の錫等のはんだ１１４がめっきにより形成されている。

また、配線パターン１１２の所定の個所には、厚さが６０μｍ程度に形成されることにより可撓性を有するメモリＩＣ１１５が、高さ１０〜３０μｍ程度のバンプ１１６を介してフリップチップ実装されている。

なお、メモリＩＣ１１５をフリップチップ接続させる際は、異方性導電膜（ＡＣＦ）１１７を間に介在させて、例えば、１８０℃の温度で熱圧着することにより、電気的接続を行うと同時に、樹脂封止も行われている。

第１のメモリ型半導体パッケージ１１０の外形サイズは１０ｍｍ×１０ｍｍで厚さ５０μｍ、外部接続ランド１１３は４０個であり、サイズが６ｍｍ×７．５ｍｍのメモリＩＣ１１４の１辺の外側にのみ千鳥配置で２列に配置されている。配線基板１１１のサイズと外部接続ランド１１３の数は搭載するメモリＩＣ１１５の種類によって異なっている。

第２のメモリ型半導体パッケージ１２０は、図２及び図３に示すように、第１のメモリ型半導体パッケージ１１０とほぼ同様に形成されている。すなわち、配線基板１２１の主面（図１中下面）１２１ａ上には、厚さが１８μｍ程度の銅等の配線パターン１２２と、直径１００μｍ程度の外部接続ランド１２３が形成されている。なお、外部接続ランド１２３の表面には、例えば、厚さ５μｍ程度の錫等のはんだ１２４がめっきにより形成されている。

また、配線パターン１２２の所定の個所には、厚さが６０μｍ程度に形成されることにより可撓性を有するメモリＩＣ１２５が、高さ１０〜３０μｍ程度のバンプ１２６を介してフリップチップ実装されている。

第２のメモリ型半導体パッケージ１２０の外形サイズは１１ｍｍ×１１ｍｍ、外部接続ランド１１３は５０個であり、サイズが９ｍｍ×１０ｍｍのメモリＩＣ１２４の１辺の外側にのみ千鳥配置で２列に配置されている。

ロジック型半導体パッケージ１３０は、図４及び図５に示すように、厚さが５０μｍ程度のガラスエポキシ等で形成された配線基板１３１を備えている。配線基板１３１の主面（図１中上面）１３１ａ上には厚さが１８μｍ程度の銅等の配線パターン１３２が形成され、第２主面（図１中下面）１３１ｂ上には直径１００μｍ程度の外部接続ランド１３３が形成されている。なお、配線パターン１３２と外部接続ランド１３３とは配線基板１３１に設けられた貫通孔１３１ｃに充填された導通部１３１ｄを介して接続されている。また、外部接続ランド１３３の表面には、例えば、厚さ５μｍ程度の錫等のはんだ１３４がめっきにより形成されている。

また、配線パターン１３２の所定の個所には、厚さが６０μｍ程度に形成されることにより可撓性を有するロジックＩＣ１３５が、高さ１０〜３０μｍ程度のバンプ１３６を介してフリップチップ実装されている。

なお、ロジックＩＣ１３５をフリップチップ接続させる際は、異方性導電膜１３７を間に介在させて、例えば、１８０℃の温度で熱圧着することにより、電気的接続を行うと同時に、樹脂封止も行われている。

ロジック型半導体パッケージ１３０の外形サイズは例えば１４ｍｍ×１４ｍｍで厚さ５０μｍ、外部接続ランド１３３は４０個であり、サイズが例えば８．５ｍｍ×８．５ｍｍのロジックＩＣ１３５の相対向する２辺の外側にのみ千鳥配置でそれぞれ２列に配置されている。

接着部材１４０は、異方性導電膜から形成されており、そのサイズは例えば９．０ｍｍ×９．０ｍｍである。異方性導電膜１４０のサイズは、ロジックＩＣ１３５と同一サイズもしくは、小さくてもよい。金属キャップ１５０は、銅等の金属材製で有底筒状に形成されている。

ベース基板１０１は、図６に示すように、外部接続ランド１１３，１２３，１３３との接続に供される電極部１０２〜１０５が設けられている。電極部１０２〜１０５は積層型半導体装置１００の外部への接続端子（不図示）に接続されている。電極部１０２〜１０５には、金バンプ１０６がそれぞれ取り付けられている。

図７〜図１８は、上述した積層型半導体装置１００の製造工程について示す図である。なお、これらの図中Ｔは吸着機能を有する加熱加圧ツールを示している。最初に、第１のメモリ型半導体パッケージ１１０の外部接続ランド１１３を十分に覆うように異方性導電膜を１５０℃で１０秒間熱圧着することにより仮貼付けする。このメモリ型半導体パッケージ１１０を、加熱加圧ツールＴを用いて配線基板１１１の第２の主面１１１ｂ側を保持し、外部接続ランド１１３がベース基板１０１の電極部１０２とが対向するように位置合わせしてマウントする。

次に、加熱加圧ツールＴにより配線基板１１１の第２の主面１１１ｂ側から１．０Ｎ／バンプの荷重をかけて１８０℃で２０秒加熱することにより、第１層のメモリ型半導体パッケージ１１０とベース基板１０１を接続する。

次に、第２のメモリ型半導体パッケージ１２０を第１のメモリ型半導体パッケージ１１０のベース基板１０１への接続時と同様に接続し、さらに、ロジック型半導体パッケージ１３０についても同様に接続する。

次に、異方性導電膜１４０が仮圧着された金属キャップ１５０を、ロジックＩＣ１３５と異方性導電膜１４０の位置を合わせした後にマウントする。次に、加熱加圧ツールＴで１２０℃、５Ｎの荷重で１０秒間加圧することにより仮圧着した後、１２５℃のオーブンで１時間放置して樹脂を完全硬化する。

このような本発明の第１の実施の形態に係る積層型半導体装置１００では、ベース基板１０１に接続する第１のメモリ型半導体パッケージ１１０は、第２のメモリ半導体パッケージ１２０よりも、外部接続ランド１１３の数が少なく、かつ、配線基板１１１のサイズの小さいものが選定されているので、ベース基板１０１の実装面積を小さくすることができ、このためベース基板１０１のサイズを小さくすることができ、ひいては積層型半導体装置１００自体を小型化することができる。

一方、ベース基板１０１に積層する単体のメモリ型半導体パッケージの配線基板１１１，１２１，１３１の片面側にのみ外部接続ランド１１３，１２３，１３３を設けるとともに、中間材を使用しないことにより部材コストを低減し、低コストで製造することが可能となる。

さらに、単体のロジック型半導体パッケージ１３０と積層型半導体装置の保護にも用いられる金属キャップ１５０と接着することにより、積層型半導体装置の動作時にロジックＩＣから発生する熱を効率よく放熱可能な積層型半導体装置を実現する。

上述したように、本発明の第１の実施の形態に係る積層型半導体装置１００によれば、メモリＩＣとロジックＩＣを積層したものであっても、低コストで製造できるとともに、小型で、ロジックＩＣの放熱効率を向上させることが可能となる。

なお、上述した第１の実施の形態においては、外部接続ランド１１３，１２３の配置個所は、搭載されたメモリＩＣ１１５，１２５の１辺の外側にのみ配置したが、これに限られず、２辺の外側でも３辺の外側でも良い。また、外部接続ランド１１３は２列で千鳥配置されている必要はなく、１列でも３列でもよく、また、千鳥配列でなくともよい。

また、第１のメモリ半導体パッケージ１１０を電極部１０２以外の領域でも接着するために、外部接続ランドを十分に覆うように供給された異方性導電膜を第１のメモリ型半導体パッケージ１１０の配線基板１１１の主面１１１ａ全面に供給するようにしてもよい。なお、異方性導電膜ではなく、封止樹脂ペーストもしくは封止樹脂膜を用いても良い。

但し、封止樹脂ペーストもしくは封止樹脂膜は、その硬化特性が異方性導電膜と同等であることが望ましく、また、その硬化後の樹脂物性についても、メモリＩＣ１１５と配線基板１１１の接続信頼性を確保するため、異方性導電膜１１７と同等か、少なくとも線膨張係数もしくはヤング率が同等であることが望ましい。しかしながら、積層型半導体装置１００に要求される信頼性を満たす接着部材であれば、上述の限りではない。さらに樹脂に高い熱伝導率を確保するため、樹脂には１〜５μｍ程度のＮｉ等の金属粉末が混入されていても良い。

なお、異方性導電膜１４０の代わりにエポキシ樹脂等の封止樹脂ペーストもしくは封止樹脂膜を用いても良い。この場合に封止樹脂ペーストもしくは封止樹脂膜に要求される条件は前述したものと同様である。

さらにまた、異方性導電膜１４０は、ロジックＩＣ１３５の裏面に仮圧着されていてもよい。また、ベース基板１０１の外周部上に異方性導電膜１４０と同種の異方性導電膜を供給し、ベース基板１０１と金属キャップ１５０を接着し、積層型半導体装置１００を強固に固着するようにしてもよい。

また、フリップチップ接続については、熱圧着以外にもはんだ接合方式や圧着接続法等を用いてもよい。

図１９は本発明の第２の実施の形態に係る積層型半導体装置２００を示す縦断面図である。図１９において、図１と同一機能部分には同一符号を付し、その詳細な説明は省略する。

積層型半導体装置２００が上述した積層型半導体装置１００と異なる点は、メモリ型半導体パッケージ１１０、１２０及びロジック型半導体パッケージ１３０間が異方性導電膜２０１で接着されている点である。

このように構成された積層型半導体装置２００によれば、上述した積層型半導体装置１００と同様の効果を得ることができるとともに、その動作時にロジックＩＣ１３５から発生する熱を、異方性導電膜２０１を介して金属キャップ１５０に伝えることにより、放熱することが可能になる。

図２０は本発明の第３の実施の形態に係る積層型半導体装置３００を示す縦断面図、図２１は同積層型半導体装置３００に組み込まれたロジック型半導体パッケージ３３０を示す縦断面図、図２２は同ロジック型半導体パッケージ３３０の平面図である。これらの図において、図１と同一機能部分には同一符号を付し、その詳細な説明は省略する。

積層型半導体装置３００が上述した積層型半導体装置１００と異なる点は、ロジック型半導体パッケージ１３０の代わりにロジック型半導体パッケージ３３０が設けられている点にある。ロジック型半導体パッケージ３３０は、図２１に示すように、厚さが５０μｍ程度のガラスエポキシ等で形成された配線基板３３１を備えている。配線基板３３１の主面（図２１中下面）３３１ａ上には厚さが１８μｍ程度の銅等の配線パターン３３２及び直径１００μｍ程度の外部接続ランド３３３が形成されている。外部接続ランド３３３との絶縁が取れた場所で、ロジックＩＣ３３５の実装面内全面に、銅等の熱伝導部材３４０が充填された、例えばφ１００μｍの貫通孔３３１ｃが複数配置されている。

また、外部接続ランド３３３の表面には、例えば、厚さ５μｍ程度の錫等のはんだ３３４がめっきにより形成されている。外部接続ランド３３３は、ロジックＩＣ３３５の４辺の外側に２列に千鳥配列されている。

また、配線パターン３３２の所定の個所には、厚さが６０μｍ程度に形成されることにより可撓性を有するロジックＩＣ３３５が、高さ１０〜３０μｍ程度のバンプ３３６を介してフリップチップ実装されている。

なお、ロジックＩＣ３３５をフリップチップ接続させる際は、異方性導電膜３３７を間に介在させて、例えば、１８０℃の温度で熱圧着することにより、電気的接続を行うと同時に、樹脂封止も行われている。

このように構成された積層型半導体装置３００によれば、上述した積層型半導体装置１００と同様の効果を得ることができるとともに、ロジックＩＣ３３５が配線基板３１１に対して金属キャップ１５０と反対側に配置されている場合であっても、ロジックＩＣ３３４で発生した熱を熱伝導部材３４０を介して異方性導電膜１４０及び金属キャップ１５０に伝えることで十分な放熱を行うことが可能になる。

図２３は本発明の第４の実施の形態に係る積層型半導体装置４００の縦断面図、図２４は平面図である。積層型半導体装置４００は、ベース基板４０１を備えている。ベース基板４０１上には、ベース基板４０１側からメモリ型半導体パッケージ４１０、メモリ型半導体パッケージ４２０、メモリ型半導体パッケージ４３０が順次積層配置されいる。３個の半導体パッケージ４１０〜４３０のうち、例えば２個は同一品種の第１のメモリ型半導体パッケージであり、残りの１個は他の２個とは品種の異なる第２のメモリ型半導体パッケージである。

図２５は、積層させる前のメモリ型半導体パッケージ４１０を示す縦断面図、図２６は平面図である。厚さが５０μｍ程度のガラスエポキシ基板等で基板が形成されている配線基板４１１と、その主面４１１ａ（図２５中上面）上には、厚さが１８μｍ程度の銅等の配線パターン４１２とφ１００μｍ程度の接続ランド４１３が形成されている。なお、外部接続ランド４１３の表面には、例えば、厚さ５μｍ程度の錫等のはんだ４１４がめっきにより形成されている。また、配線パターン４１２の所定の個所には、厚さが６０μｍ程度に形成されることにより可擁性を有するメモリＩＣ４１５が、高さ１０〜３０μｍ程度のバンプ４１６を用いることにより、実装されている。例えば、第１のメモリ型半導体パッケージ４１０に搭載されるメモリＩＣ４１５のサイズは６ｍｍ×７．５ｍｍである。

メモリＩＣ４１５をフリップチップ接合させる際は、樹脂中に導電粒子を分散配置させた異方性導電膜４１７を間に介在させて、例えば、１８０℃の温度で熱圧着することにより、電気的接続を行うと同時に、樹脂封止も行う。

第１のメモリ型半導体パッケージ４１０の外形サイズは１０ｍｍ×１０ｍｍ、配線基板４１１に設けられた外部接続ランド４１３は４０個であり、メモリＩＣ４１５の１辺の外側にのみ千鳥配置で２列に配置されている。

但し、外部接続ランドの配置個所は、搭載されたメモリＩＣ４１５の１辺の外側にのみ配置されている必要はなく、２辺の外側もしくは３辺の外側に配置されてもよい。また、接続ランドは２列で千鳥配置されている必要はなく、１列でも３列でもよく、また、千鳥配列である必要もない。

第２のメモリ型半導体パッケージ４２０は、第１のメモリ型半導体パッケージ４１０と同様な構造である。但し、サイズ等が異なっている。例えば、第２のメモリ型半導体パッケージに搭載されるメモリＩＣ４２５のサイズは９ｍｍ×１０ｍｍであり、配線基板４２１の外形サイズは１１ｍｍ×１１ｍｍで、外部接続ランド４２３の数は５０個である。外部接続ランド４２３は第１のメモリＩＣ搭載半導体パッケージ４１０と同様に搭載されたメモリＩＣ４２４の一辺の外側にのみ２列で千鳥配置されている。

図２７はベース基板４０１を示す平面図である。ベース基板４０１は、１個目の第１のメモリ型半導体パッケージ４１０と接続するための電極部４０２、２個目の第１のメモリ型半導体パッケージ４２０と接続するための電極部４０３、第２のメモリ型半導体パッケージ４３０と接続するための電極部４０４が配置され、それぞれの外部接続ランドに金等によりバンプ４０５が配置されている。

電極部４０２，４０３とは、電極部の配置方向と平行に１．５ｍｍの間隔をあけて配置され、そのうちのいくつかは第１のメモリ型半導体パッケージ４１０，４２０の特性を十分に機能させるため、短絡路４０９を介して電気的に短絡している。電極部４０４は、電極部４０２，４０３の配置方向に対して、例えば９０°回転した方向に設けられている。但し、このベース基板４０１に設けられた電極部４０４の配列方向は、電極部４０２，４０３の配列方向に対して、任意の角度回転した方向に施されてもよい。

図２８〜図３７は、上述した積層型半導体装置４００の製造工程を示す図である。なお、これらの図中Ｔは吸着機能を有する加熱加圧ツールを示している。最初に、第１のメモリ型半導体パッケージ４１０の外部接続ランド４１３を十分に覆うように異方性導電膜を１５０℃で１０秒間熱圧着することにより仮貼付けする。このメモリ型半導体パッケージ４１０を、加熱加圧ツールＴを用いて配線基板４１１の第２の主面４１１ｂ側を保持し、外部接続ランド４１３がベース基板４０１の電極部４０２とが対向するように位置合わせしてマウントする。

次に、加熱加圧ツールＴにより配線基板４１１の第２の主面４１１ｂ側から０．５Ｎ／バンプの荷重をかけて１８０℃で２０秒加熱することにより、第１のメモリ型半導体パッケージ４１０とベース基板４０１を接続する。

次に、メモリ型半導体パッケージ４２０をメモリ型半導体パッケージ４１０のベース基板４０１への接続時と同様に接続し、さらに、メモリ型半導体パッケージ４３０についても同様に接続する。

さらに、これら半導体パッケージ４１０〜４３０を外部の衝撃から保護するため、図１と同様の金属キャップ等で保護してもよく、また、全体を封止樹脂でモールドしてもよい。

このような本発明の第４の実施の形態に係る積層型半導体装置４００では、ベース基板４０１に接続する１層目のメモリ型半導体パッケージ４１０は、２層目のメモリ半導体パッケージ４２０よりも、外部接続ランド４１３の数が少なく、かつ、配線基板４１１のサイズの小さいものが選定されているので、ベース基板４０１の実装面積を小さくすることができ、このためベース基板４０１のサイズを小さくすることができ、ひいては積層型半導体装置４００自体を小型化することができる。

一方、ベース基板４０１に積層する単体のメモリ型半導体パッケージの配線基板４１１，４２１，４３１の片面側にのみ外部接続ランド４１３，４２３，４３３を設けるとともに、中間材を使用しないことにより部材コストを低減し、低コストで製造することが可能となる。

さらに、同一品種のメモリ型半導体パッケージを複数個接続する場合には、その特性を十分に機能させるため電極部４０２，４０３を隣接して設け、品種の異なる半導体パッケージを積層させる場合には、はじめにベース基板に接続した半導体パッケージ用の外部接続ランドの整列方向に対して、次に接続する半導体パッケージ用の電極部４０４の整列方向を任意の方向に回転させることにより、ベース基板４０１の配線の引き回しを容易にすることができる。

上述したように、本発明の第４の実施の形態に係る積層型半導体装置４００によれば他品種、同品種の半導体パッケージを混載した積層型半導体装置において、低コスト化、小型化を実現し、ベース基板配線の引き回しを容易にする。

なお、上述した第４の実施の形態においては、外部接続ランド４１３，４２３の配置個所は、搭載されたメモリＩＣ４１５，４２５の１辺の外側にのみ配置したが、これに限られず、２辺の外側でも３辺の外側でも良い。また、外部接続ランド４１３は２列で千鳥配置されている必要はなく、１列でも３列でもよく、また、千鳥配列でなくともよい。

また、メモリ型半導体パッケージ４１０を電極部４０２以外の領域でも接着するために、外部接続ランド４１３を十分に覆うように供給された異方性導電膜をメモリ型半導体パッケージ４１０の配線基板４１１の主面４１１ａ全面に供給するようにしてもよい。なお、異方性導電膜ではなく、封止樹脂ペーストもしくは封止樹脂膜を用いても良い。

但し、封止樹脂ペーストもしくは封止樹脂膜は、その硬化特性が異方性導電膜と同等であることが望ましく、また、その硬化後の樹脂物性についても、メモリＩＣ４１５と配線基板４１１の接続信頼性を確保するため、異方性導電膜４１７と同等か、少なくとも線膨張係数もしくはヤング率が同等であることが望ましい。しかしながら、積層型半導体装置４００に要求される信頼性を満たす接着部材であれば、上述の限りではない。さらに樹脂に高い熱伝導率を確保するため、樹脂には１〜５μｍ程度のＮｉ等の金属粉末が混入されていても良い。

なお、異方性導電膜４４０の代わりにエポキシ樹脂等の封止樹脂ペーストもしくは封止樹脂膜を用いても良い。この場合に封止樹脂ペーストもしくは封止樹脂膜に要求される条件は前述したものと同様である。

さらに、積層型半導体装置４００は、メモリＩＣを搭載したものについて説明したが、メモリＩＣ及びロジックＩＣの組み合わせ等、異なる機能を有する半導体素子を混載した積層型半導体装置に適用してもよい。

また、フリップチップ接続については、熱圧着以外にもはんだ接合方式や圧着接続法等を用いてもよい。

図３７は本発明の第５の実施の形態に係る積層型半導体装置５００を示す縦断面図、図３８は平面図である。これらの図において、上述した図２３，２４と同一機能部分には同一符号を付し、その詳細な説明は省略する。

積層型半導体装置５００では、ベース基板４０１に配置されたメモリ型半導体パッケージ４１０のための電極部５０２の整列方向とメモリ型半導体パッケージ４２０のための電極部５０３の整列方向とがメモリＩＣ４１５，４２５を挟んで並行に配置されている（１８０°回転）。

このように構成された積層型半導体装置５００においても、上述した積層型半導体装置４００と同様の効果を得ることができる。

図３９は本発明の第６の実施の形態に係る積層型半導体装置６００を示す縦断面図、図４０は平面図である。これらの図において、上述した図２３，２４と同一機能部分には同一符号を付し、その詳細な説明は省略する。

積層型半導体装置６００では、ベース基板４０１に配置されたメモリ型半導体パッケージ４１０のための電極部６０２の整列方向とメモリ型半導体パッケージ４２０の電極部６０３の整列方向が１３５°の角度をなしている。

このように構成された積層型半導体装置６００においても、上述した積層型半導体装置４００と同様の効果を得ることができる。

図４１は本発明の第７の実施の形態に係る積層型半導体装置７００を示す縦断面図、図４２は平面図である。これらの図において、上述した図２３，２４と同一機能部分には同一符号を付し、その詳細な説明は省略する。

積層型半導体装置７００では、メモリ型半導体パッケージ４１０に外部接続ランド４１３が対向する２辺に設けられるとともに、メモリ型半導体パッケージ４２０に外部接続ランド４２３が対向する２辺に設けられている。

ベース基板４０１に配置されたメモリ型半導体パッケージ４１０のための電極部７０２，７０３の整列方向とメモリ型半導体パッケージ４２０の電極部７０４，７０５の整列方向が９０°の角度をなしている。

このように構成された積層型半導体装置７００においても、上述した積層型半導体装置４００と同様の効果を得ることができる。

図４３は本発明の第８の実施の形態に係る積層型半導体装置８００を示す縦断面図、図４４は平面図である。これらの図において、上述した図２３，２４と同一機能部分には同一符号を付し、その詳細な説明は省略する。

積層型半導体装置８００では、メモリ型半導体パッケージ４１０に外部接続ランド４１３が隣接する２辺に設けられるとともに、メモリ型半導体パッケージ４２０に外部接続ランド４２３が隣接する２辺に設けられている。

ベース基板４０１には、メモリ型半導体パッケージ４１０のための電極部８０２，８０３と、メモリ型半導体パッケージ４２０の電極部８０４，８０５とが設けられ、電極部８０２の整列方向と電極部８０４の整列方向は並行に、電極部８０３の整列方向と電極部８０４の整列方向は９０°の角度をなしている。

このように構成された積層型半導体装置８００においても、上述した積層型半導体装置４００と同様の効果を得ることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明によれば、メモリＩＣとロジックＩＣを三次元的に積層したものであっても、低コストで製造できるとともに、小型で、ロジックＩＣの放熱効率を向上させることができる積層型半導体装置が得られる。

本発明の第１の実施の形態に係る積層型半導体装置を示す縦断面図。 同積層型半導体装置に組み込まれる組立前のメモリ型半導体パッケージを示す縦断面図。 同メモリ型半導体パッケージを示す平面図。 同積層型半導体装置に組み込まれる組立前のロジック型半導体パッケージを示す縦断面図。 同ロジック型半導体パッケージを示す平面図。 同積層型半導体装置に組み込まれる組立前のベース基板を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 本発明の第２の実施の形態に係る積層型半導体装置の縦断面図。 本発明の第３の実施の形態に係る積層型半導体装置の縦断面図。 同積層型半導体装置に組み込まれる組立前のロジック型半導体パッケージを示す縦断面図。 同積層型半導体装置に組み込まれる組立前のロジック型半導体パッケージを示す平面図。 本発明の第４の実施の形態に係る積層型半導体装置の縦断面図。 同積層型半導体装置の平面図。 同積層型半導体装置に組み込まれる組立前のメモリ型半導体パッケージを示す縦断面図。 同積層型半導体装置に組み込まれる組立前のメモリ型半導体パッケージを示す平面図。 同積層型半導体装置に組み込まれる組立前のベース基板を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す断面図。 同積層型半導体装置の製造工程を示す平面図。 本発明の第５の実施の形態に係る積層型半導体装置を示す断面図。 同積層型半導体装置を示す平面図。 本発明の第６の実施の形態に係る積層型半導体装置を示す断面図。 同積層型半導体装置を示す平面図。 本発明の第７の実施の形態に係る積層型半導体装置を示す断面図。 同積層型半導体装置を示す平面図。 本発明の第８の実施の形態に係る積層型半導体装置を示す断面図。 同積層型半導体装置を示す平面図。 従来の積層型半導体装置の一例を示す断面図。

符号の説明

１００，２００，３００，４００，５００，６００，７００，８００…積層型半導体装置、１０１，４０１…配線基板、１１０，１２０，４１０，４２０，４３０…メモリ型半導体パッケージ、１３０…ロジック型半導体パッケージ、１４０…異方性導電膜、１５０…金属キャップ。

Claims (10)

1. メモリＩＣが実装された配線基板を有するメモリ型半導体パッケージと、
   ロジックＩＣが実装されたロジック配線基板を有するロジック型半導体パッケージと、
   これらメモリ型半導体パッケージ及びロジック型半導体パッケージを少なくとも１つずつ積層配置して搭載するベース基板と、
   少なくとも上記ベース基板と最も離れた最上層には上記ロジック型半導体パッケージが配置されていることを特徴とする積層型半導体装置。
2. 上記最上層のロジック型半導体パッケージのロジックＩＣには放熱部材が取付けられていることを特徴とする積層型半導体装置。
3. 上記最上層のロジック型半導体パッケージの配線基板には放熱部材が取り付けられ，
   上記配線基板には、基板両面相互の熱伝導を行う熱伝導部材が設けられていることを特徴とする請求項１記載の積層型半導体装置。
4. 上記メモリ型半導体パッケージは複数積層され、そのうち外部電極の数が少ないメモリ型半導体パッケージが上記ベース基板側に配置されていることを特徴とする請求項１記載の積層型半導体装置
5. 上記メモリ型半導体パッケージは複数積層され、そのうち配線基板の面積の小さいメモリ型半導体パッケージが上記ベース基板側に配置されていることを特徴とする請求項１記載の積層型半導体装置。
6. その中央側に半導体素子が実装されるとともに外周側の少なくとも一辺に外部接続ランドが設けられた配線基板を有する半導体パッケージと、
   これら半導体パッケージを複数積層配置して搭載するベース基板とを備え、
   上記ベース基板は、上記複数の半導体パッケージのうち、第１の半導体パッケージの外部接続ランドとを接続するための電極列を有する第１の電極部と、
   第２の半導体パッケージを接続するための電極列を有する第２の電極部とを備え、
   上記第１の電極部における電極列の配設方向と上記第２の電極部の電極列の配設方向とが交差する向きに配置されていることを特徴とする積層型半導体装置。
7. 上記複数の半導体パッケージは、相異なる複数の品種を少なくとも１つずつ有し、
   上記配線基板に設けられた電極部のうち、同一品種の半導体パッケージに対応する電極部の電極列の配設方向は平行して配置されていることを特徴とする請求項６に記載の積層型半導体装置。
8. 上記半導体パッケージのうち同一品種の半導体パッケージが接続された上記電極部相互間は、その一部が導通していることを特徴とする請求項７記載の積層型半導体装置。
9. 上記複数の半導体パッケージのうち外部電極の数が少ない半導体パッケージが上記ベース基板側に配置されていることを特徴とする請求項６記載の積層型半導体装置
10. 上記複数の半導体パッケージのうち配線基板の面積の小さい半導体パッケージが上記ベース基板側に配置されていることを特徴とする請求項６記載の積層型半導体装置。

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