KR20140107196A - 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기 - Google Patents

고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기 Download PDF

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Abstract

본 개시는, 화소의 미세화가 가능하고, 또한, 감도 및 포화 전하량의 향상이 도모된 글로벌 셔터 기능을 갖는 고체 촬상 장치를 제공하는 것을 목적으로 하는 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기에 관한 것이다. 또한, 그 고체 촬상 장치를 이용한 전자 기기를 제공하는 것을 목적으로 한다. 글로벌 셔터 기능을 갖는 고체 촬상 장치(1)에서, 제1 전하 축적부(18)와 제2 전하 축적부(25)를 기판(12)의 깊이 방향으로 적층하도록 구성하고, 제1 전하 축적부(12)로부터 제2 전하 축적부(25)에의 신호 전하의 전송은 종형의 제1 전송 트랜지스터(Tr1)에서 행한다. 이에 의해, 화소의 미세화가 도모된다.

Description

고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기{SOLID-STATE IMAGING DEVICE, METHOD FOR DRIVING SOLID-STATE IMAGING DEVICE, AND ELECTRONIC INSTRUMENT}
본 개시는, 고체 촬상 장치에 관한 것으로, 특히, CMOS형의 고체 촬상 장치와 그 구동 방법에 관한 것이다. 또한, 본 개시는, 그 고체 촬상 장치를 이용한 전자 기기에 관한 것이다.
일반적인 CMOS(Complementary Metal Oxide Semiconductor)형 고체 촬상 장치는, 2차원 배열된 화소 어레이를 화소 행마다 순차적으로 주사하고, 화소 신호의 판독을 행하는 기구를 갖고 있다. 이 행순차 주사에 의해, 화소 행마다의 축적 기간에서는 시간의 어긋남이 발생하고, 동(動)피사체 촬상시에 촬상 화상이 왜곡되는 포컬플레인(focal plane) 왜곡이라고 불리는 현상을 일으킨다.
이와 같은 화상 왜곡이 허용될 수 없는 고속으로 움직인 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에서는, 화소 어레이의 축적 기간의 동시성을 실현하기 위해, 글로벌 셔터 기능이나, 메커니컬 셔터 기능이 제안되어 있다.
메커니컬 셔터 기능에서는, 기계적인 차광 수단으로 노광 시간을 제어함으로써, 전(全)화소 동시에 노광을 종료하는 글로벌 노광을 가능하게 하고 있다. 구체적으로는, 메커니컬 셔터를 열어서 전화소 동시에 노광을 시작하고, 일정 시간 경과 후에, 그 메커니컬 셔터를 닫음으로써 노광을 종료한다. 그러나, 메커니컬 셔터를 이용하여 글로벌 노광을 행하는 경우, 기계적인 차광 수단이 필요해지기 때문에 소형화가 어렵다는 문제가 있다. 또한, 메커니컬 셔터에는, 기계 구동 속도에 한계가 있기 때문에, 화소 영역 내에서의 노광 시간의 동시성이 뒤떨어진다.
한편, 글로벌 셔터 기능에서는, 전기적인 제어로 전화소 동시에 노광을 종료하는 글로벌 노광을 가능하게 하고 있다. 구체적으로는, 화소 어레이 중의 포토 다이오드의 전행(全行) 동시 리셋 구동에 의해, 화소 어레이 전면(全面)에서 신호 전하의 축적을 동시에 시작한다. 그리고, 플로팅 디퓨전 등의 전하 축적부에의 전행 동시 전송 구동에 의해, 화소 어레이 전면에서 신호 전하의 축적을 동시에 종료시킨다.
그런데, 글로벌 셔터 기능을 채용하는 경우도 통상의 CMOS형 고체 촬상 장치와 마찬가지로 신호 전하의 판독은 행순차(行順次) 주사로 행하여진다. 이 때문에, 글로벌 셔터 기능에 의해 전화소 동시에 판독된 신호 전하는 판독시까지의 시간 동안, 플로팅 디퓨전 등의 전하 축적부에서 축적하여 둘 필요가 있다. 그러면, 판독될 때까지의 시간 동안 플로팅 디퓨전에 유지되는 신호 전하는, 전하의 리크나 플로팅 디퓨전 자체의 광전 변환에 의한 노이즈(이들을 거짓 신호라고 부른다)에 의해 열화된다는 문제가 있다.
이것을 막기 위해, 플로팅 디퓨전 등의 전하 축적부의 상부에 차광막을 마련하는 구성이 제안되어 있다. 그러나, 차광막을 마련함으로써, 포토 다이오드의 개구면적이 작아지고, 감도 저하를 초래함과 함께, 포화 감도가 저하된다는 문제가 있다. 또한, 플로팅 디퓨전 등의 전하 축적부는, 광 입사부가 되는 포토 다이오드의 횡방향에 근접한 위치에 배치되는 것이 많기 때문, 광의 회절 현상이나 산란 현상에 의해 광이 새어섞여서(漏混), 노이즈가 증가하는 일이 있다.
또한, 실리콘과 실리콘산화막과의 계면에서는 결정 결함이 많아 암전류가 발생하기 쉽다. 이 때문에, 플로팅 디퓨전에 전하를 유지하는 경우, 판독 순번에 따라 신호 레벨에 가하여지는 암전류에 차가 발생한다. 이와 같은 암전류에 의한 노이즈는 리셋 레벨에 의한 노이즈 제거로는 캔슬 할 수가 없다.
이와 같은 문제점을 해결하는 수법으로서, 화소 내에, 플로팅 디퓨전과는 별개로, 전하를 축적하는 메모리부를 탑재한 고체 촬상 장치가 제안되어 있다(특허 문헌 1, 2). 메모리부는 매입형의 전하 축적부로서 형성되고, 포토 다이오드로부터 전송된 신호 전하를 일시적으로 유지한다. 그러나, 이와 같은 메모리부를 마련하는 구성에서는, 화소 면적에 대해 차광하는 면적이 커져서, 개구면적이 더욱 작아지기 때문에, 한층 더 감도 저하를 초래한다.
한편, 입사광에 대한 화소의 개구면적을 넓히는 수단으로서, 이면 조사형의 고체 촬상 장치가 제안되어 있다. 이면 조사형의 고체 촬상 장치에서는, 트랜지스터나 배선 등으로 구성된 회로가 형성된 반도체 기판의 표면측이란 반대측의 이면측을 광입사면으로 함으로써, 화소의 개구를 크게 취할 수 있고, 미세화를 가능하게 하고 있다.
그런데, 이면 조사형의 고체 촬상 장치에서 글로벌 셔터 기능을 추가하는 경우, 반도체 기판의 표면측에 까지 광이 진입하는 것을 막기 위해 광입사면측에 차광막을 형성한 구성이 채택된다. 이와 같은 경우, 차광막을 크게 형성하여 버리면, 화소의 개구면적이 좁아져서, 미세화를 곤란하게 하는 결과가 된다.
또한, 특허 문헌 3에서는, 반도체 기판의 외부에 커패시터를 구성하는 구조가 개시되어 있다. 그러나, 그러한 구성에서는, 커패시터로부터 발생하는 암전류가 크고, 고화질을 얻을 수가 없다는 문제가 있다.
특허 문헌 1 : 일본 특개2007-503722호 공보 특허 문헌 2 : 일본 특개2006-311515호 공보 특허 문헌 3 : 일본 특개평4-281681호 공보
상술한 점을 감안하여, 본 개시는, 화소의 미세화가 가능하고, 또한, 감도 및 포화 전하량의 향상이 도모된 고체 촬상 장치 및 그 구동 방법을 제공하는 것을 목적으로 한다. 또한, 본 개시는, 그 고체 촬상 장치를 이용한 전자 기기를 제공하는 것을 목적으로 한다.
본 개시된 고체 촬상 장치는, 광전 변환부와, 제1 전하 축적부와, 제2 전하 축적부와, 제1 전송 트랜지스터와, 플로팅 디퓨전부와, 제2 전송 트랜지스터를 구비한다. 광전 변환부는, 광의 광량에 응한 신호 전하를 생성한다. 제1 전하 축적부는, 기판에 형성되고, 광전 변환부에서 생성된 신호 전하를 축적한다. 제2 전하 축적부는, 기판의 깊이 방향에서 제1 전하 축적부에 적층하여 형성되고, 제1 전하 축적부에서 축적된 신호 전하가 판독된다. 제1 전송 트랜지스터는, 제2 전하 축적부가 형성된 측의 기판 표면부터 제1 전하 축적부에 달하는 깊이까지 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비한다. 플로팅 디퓨전부는, 제2 전하 축적부에 인접하여 형성된다. 제2 전송 트랜지스터는, 제2 전하 축적부에 축적된 신호 전하를 플로팅 디퓨전부에 전송한다.
본 개시된 고체 촬상 장치에서는, 제1 전하 축적부와 제2 전하 축적부가 기판의 깊이 방향으로 적층하여 형성된다. 이에 의해, 화소 면적의 축소화가 도모된다. 또한, 제1 전하 축적부로부터의 제2 전하 축적부에의 신호 전하의 판독은, 종형의 제1 전송 트랜지스터에서 행하여진다. 이에 의해, 트랜지스터의 면적도 축소되고, 화소의 미세화가 도모된다.
본 개시된 고체 촬상 장치의 구동 방법은, 상술한 고체 촬상 장치에서, 제1 전송 트랜지스터를 온 함에 의해 제1 전하 축적부 및 광전 변환부에 축적된 신호 전하를, 전화소 동시에 제2 전하 축적부에 전송하는 구성을 갖는다. 또한, 제2 전송 트랜지스터를 온 함에 의해, 제2 전하 축적부에 유지된 신호 전하를 행마다 판독하는 구성을 갖는다.
본 개시된 고체 촬상 장치의 구동 방법에서는, 제1 전하 축적부에 축적된 신호 전하는 전화소 동시에 제2 전하 축적부에 전송되고, 제2 전하 축적부에 유지되기 때문에, 노광 기간을 전화소 동시로 할 수 있다.
본 개시된 전자 기기는, 광학 렌즈와, 광학 렌즈에 집광된 광이 입사되는 상기한 고체 촬상 장치와, 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 포함한다.
본 개시된 전자 기기에서는, 고체 촬상 장치에서, 제1 전하 축적부와 제2 전하 축적부가 기판의 깊이 방향으로 적층하여 형성된다. 이에 의해, 화소 면적의 축소화가 도모되고, 전자 기기의 소형화가 도모된다. 또한, 제1 전하 축적부로부터의 제2 전하 축적부에의 신호 전하의 판독은, 종형의 제1 전송 트랜지스터에서 행하여진다. 이에 의해, 트랜지스터의 면적도 축소되고, 화소의 미세화가 도모되고, 전자 기기에서 화질의 향상이 도모된다.
본 개시된 고체 촬상 장치에 의하면, 제1 전하 축적부와 제2 전하 축적부가 기판의 깊이 방향으로 적층되어 형성되기 때문에, 화소의 미세화가 도모된다. 또한, 광전 변환부 및 제1 전하 축적부의 면적을 크게 취할 수 있기 때문에, 포화 전하량의 향상이 도모된다. 또한, 그 고체 촬상 장치를 이용함에 의해, 화질의 향상이 도모된 전자 기기를 얻을 수 있다.
도 1은 본 개시된 제1의 실시 형태에 관한 CMOS형의 고체 촬상 장치의 전체를 도시하는 개략 구성도.
도 2는 제1의 실시 형태에 관한 고체 촬상 장치의 화소 영역에서의 개략 단면 구성도.
도 3은 제1의 실시 형태에 관한 고체 촬상 장치의 화소의 등가 회로도.
도 4의 A 내지 D는, 제1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(그 1).
도 5의 E, F는, 제1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(그 2).
도 6은 제1의 실시 형태에 관한 고체 촬상 장치의 구동 방법을 도시하는 타이밍 차트.
도 7의 A 내지 C는, 변형례에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도.
도 8은 본 개시된 제2의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 9는 제2의 실시 형태에 관한 고체 촬상 장치의 화소의 등가 회로도.
도 10은 제2의 실시 형태에 관한 고체 촬상 장치의 구동 방법을 도시하는 타이밍 차트.
도 11은 본 개시된 제3의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 12는 본 개시된 제4의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 13은 본 개시된 제5의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 14는 본 개시된 제6의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 15는 다양한 반도체 재료에서의 광자 에너지와 광흡수 계수와의 관계를 도시한 도면.
도 16은 칼코파이라이트 재료에 관해, 격자정수와 밴드갭과의 관계를 도시하는 도면(그 1).
도 17은 칼코파이라이트 재료에 관해, 격자정수와 밴드갭과의 관계를 도시하는 도면(그 2).
도 18은 다양한 실리사이드계 재료에서의 광자 에너지와 소쇠계수(k)와의 관계를 도시하는 도면.
도 19는 제6의 실시 형태에 관한 고체 촬상 장치에서, 광이 전달되는 양상을 시뮬레이션한 결과를 도시하는 도면.
도 20의 A 내지 D는, 제6의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(그 1).
도 21의 E는, 제6의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도(그 2).
도 22는 제6의 실시 형태의 변형례 1에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 23은 제6의 실시 형태의 변형례 2에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 24는 본 개시된 제7의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 25의 A 내지 C는, 제7의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 공정도.
도 26은 본 개시된 제8의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 27은 본 개시된 제9의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 28은 본 개시된 제10의 실시 형태에 관한 고체 촬상 장치의 주요부의 단면 구성도.
도 29는 본 개시된 제11의 실시 형태에 관한 전자 기기의 개략 구성도.
이하에, 본 개시된 실시 형태에 관한 고체 촬상 장치, 그 구동 방법 및 전자 기기의 한 예를, 도 1 내지 도 29를 참조하면서 설명한다. 본 개시된 실시 형태는 이하의 순서로 설명한다. 또한, 본 개시는 이하의 예로 한정되는 것이 아니다.
1. 제1의 실시 형태 : 이면 조사형의 고체 촬상 장치
1-1 고체 촬상 장치의 구성
1-2 주요부의 구성
1-3 제조 방법
1-4 구동 방법
1-5 변형례
2. 제2의 실시 형태 : 각 화소에서 1개씩의 종형 트랜지스터를 구성하는 예
3. 제3의 실시 형태 : 표면 조사형의 고체 촬상 장치
4. 제4의 실시 형태 : 전송 전극에서 신호 전하를 드리프트 이동시키는 예
5. 제5의 실시 형태 : 신호 판독 트랜지스터에서 신호 전하를 판독하는 예
6. 제6의 실시 형태 : 기판상에 광전 변환부를 적층하는 예
6-1 주요부의 구성
6-2 제조 방법
6-3 구동 방법
6-4 변형례 1
6 -5 변형례 2
7. 제7의 실시 형태 : 광전 변환부의 상층에 p형 반도체층을 마련하는 예
7-1 주요부의 구성
7-2 제조 방법
8. 제8의 실시 형태 : 기판상에 전극층을 통하여 광전 변환부를 적층하는 예
9. 제9의 실시 형태 : 표면 조사형의 고체 촬상 장치에서 기판상에 전극층을 통하여 광전 변환부를 적층하는 예
10. 제10의 실시 형태 : 기판상에 광전 변환막을 3층 적층하는 예
11. 제11의 실시 형태 : 전자 기기
<제1의 실시 형태 : 이면 조사형의 고체 촬상 장치>
[1-1 고체 촬상 장치의 구성]
우선, 본 개시된 제1의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 도 1은, 본 개시된 제1의 실시 형태에 관한 CMOS형의 고체 촬상 장치의 전체를 도시하는 개략 구성도이다.
본 실시 형태의 고체 촬상 장치(1)는, 실리콘으로 이루어지는 기판(11)상에 배열된 복수의 화소(2)로 구성된 화소 영역(3)과, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8)를 갖고 구성된다.
화소(2)는, 포토 다이오드로 이루어지는 광전 변환부와, 복수의 화소 트랜지스터로 구성되고, 기판(11)상에 2차원 어레이 형상으로 규칙적으로 복수 배열된다. 화소(2)를 구성하는 화소 트랜지스터로서는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 및 증폭 트랜지스터를 들 수 있다. 화소 트랜지스터에 관해서는 후술한다.
화소 영역(3)은, 2차원 어레이 형상으로 규칙적으로 배열된 복수의 화소(2)로 구성된다. 화소 영역(3)은, 실제로 광을 수광하고, 광전 변환에 의해 생성된 신호 전하를 증폭하여 칼럼 신호 처리 회로(5)에 판독하는 유효 화소 영역과, 흑 레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑 기준 화소 영역(도시 생략)으로 구성되어 있다. 흑 기준 화소 영역은, 통상은, 유효 화소 영역의 외주부에 형성되는 것이다.
제어 회로(8)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다. 그리고, 제어 회로(8)에서 생성된 클록 신호나 제어 신호 등은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력된다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 각 화소(2)의 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를, 수직 신호선(9)을 통하여 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면, 화소(2)의 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 기준 화소 영역(도시하지 않지만, 유효 화소 영역의 주위에 형성된다)으로부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 마련되어 있다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여, 순차적으로 공급되는 신호에 대해 신호 처리를 행하여 출력한다.
[1-2 주요부의 구성]
다음에, 본 실시 형태의 고체 촬상 장치(1)의 각 화소(2)의 구성에 관해 설명한다. 본 실시 형태는, 반도체 기판의 이면측을 광입사면으로 하는 이면 조사형의 고체 촬상 장치를 예로 한 것이다. 도 2에, 본 실시 형태에 관한 고체 촬상 장치(1)의 화소 영역(3)에서의 개략 단면 구성을 도시하고, 도 3에, 본 실시 형태의 고체 촬상 장치(1)의 각 화소(2)의 등가 회로도를 도시한다. 또한, 도 2에서는, 각 화소(2)를 구성하는 화소 트랜지스터의 일부를 회로도로 도시하고 있다.
도 2에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 장치(1)는, 광전 변환부(17), 제1 전하 축적부(18), 제2 전하 축적부(25), 플로팅 디퓨전부(34), 및 복수의 화소 트랜지스터가 형성된 기판(12)을 구비한다. 또한, 고체 촬상 장치(1)는, 기판(12)의 표면측에 도시하지 않는 배선층을 구비하고, 또한, 기판(12)의 광입사면이 되는 이면측에는, 차광막(22), 컬러 필터층(23) 및 온 칩 렌즈(24)를 구비한다.
기판(12)은, 실리콘으로 이루어지는 반도체 기판으로 구성되어 있고, 예를 들면, 3㎛ 내지 5㎛의 두께로 형성되어 있다. 또한, 기판(12)은, 제1 도전형(본 실시 형태에서는 n형)의 반도체 기판으로 되어 있고, 광전 변환부(17) 등의 화소(2)를 구성하는 불순물 영역이 형성된 화소 영역(3)은, 제2 도전형(본 실시 형태에서는 p형)의 웰 영역(13)으로 되어 있다. 그리고, 각 화소(2)는 기판(12)에 형성된 화소 분리부(20)에 의해 구획되어 있다. 화소 분리부(20)는, 기판(12)의 이면측부터 소망하는 깊이로 형성된 고농도의 p형 반도체층으로 형성되어 있고, 서로 이웃하는 2개의 화소(2)의 사이를 전기적으로 분리하기 위해 마련되어 있다.
그리고, 본 실시 형태에서는, p형의 웰 영역(13) 내에 각 화소(2)를 구성하는 광전 변환부(17)나, 제1 및 제2 전하 축적부(18, 25), 플로팅 디퓨전부(34) 및 각 화소 트랜지스터를 구성하는 소스·드레인 영역이 형성된다. 또한, 각 화소(2)는, 제1 전송 트랜지스터(Tr1), 제2 전송 트랜지스터(Tr2), 제1 리셋 트랜지스터(Tr3), 제2 리셋 트랜지스터(Tr4), 증폭 트랜지스터(Tr5) 및 선택 트랜지스터(Tr6)의 6개의 화소 트랜지스터를 구비한다.
광전 변환부(17)는, p형 반도체층(15, 16)과, n형 반도체층(14)으로 구성되어 있다. p형 반도체층(15)은, 기판(12)의 이면의 얕은 위치에 형성되어 있고, p형 반도체층(16)은, 기판(12)이 얕은 위치에 형성되어 있다. 또한, n형 반도체층(14)은, 기판(12)의 표면 및 이면에 각각 형성된 p형 반도체층(15, 16)의 사이에 형성되어 있다. 본 실시 형태에서는, 기판(12)의 표면 및 이면에 각각 형성된 p형 반도체층(15, 16)과 n형 반도체층(14) 사이의 각 pn 접합에 의해, 포토 다이오드가 구성된다.
기판(12)의 이면측에 형성된 p형 반도체층(15)은, 웰 영역(13)을 구성하는 p형의 불순물 농도보다도 높은 불순물 농도로 형성되어 있다. 또한, 기판(12)의 표면측에 형성된 p형 반도체층(16)은, 웰 영역(13)의 일부로 구성된다. 본 실시 형태에서는, p형 반도체층(16)을 웰 영역(13)의 일부로 구성하는 예로 하였지만, 별도로, 기판(12)의 표면측에 고농도의 p형 반도체층을 형성함에 의해, p형 반도체층(16)으로 하여도 좋다.
이와 같이, 기판(12)의 표면 및 이면의 각각에 p형 반도체층(15 및 16)이 구성됨에 의해, 기판(12)과, 기판(12)의 표면 및 이면에 형성되는 산화막과의 계면에서 발생하는 암전류의 억제가 도모된다. 또한, 본 실시 형태에서의 기판(12)의 표면에 형성되는 산화막은, 도시하지 않은 배선층의 배선과 기판(12) 사이에 형성되는 산화막에 상당하고, 기판(12)의 이면에 형성되는 산화막은 차광막(22)과 기판(12) 사이에 형성되는 절연막(21)에 상당한다.
제1 전하 축적부(18)는, 광전 변환부(17)를 구성하는 n형 반도체층(14)에 접속하여 형성된 n형 반도체층으로 구성되어 있다. 이 제1 전하 축적부(18)는, 기판(12)의 이면측에 형성되어 있고, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 깊이 방향의 폭보다도 좁은 폭으로 형성되어 있다. 또한, 본 실시 형태에서는, 제1 전하 축적부(18)를 구성하는 n형 반도체층의 불순물 농도는, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 불순물 농도보다도 높다. 예를 들면, 광전 변환부(17)를 구성하는 n형 반도체층의 불순물 농도를 10-14 내지 10-15㎝-3로 한 경우에는, 제1 전하 축적부(18)는, 불순물 농도가 10-15 내지 10-16㎝-3의 n형 반도체층으로 구성할 수 있다.
이와 같이, 본 실시 형태에서는, 제1 전하 축적부(18)의 불순물 농도를, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 그것보다도 높게 설정함에 의해, 기판(12) 내에 포텐셜 구배가 생긴다. 이에 의해, 광전 변환부(17)에서 생성된 신호 전하는, 포텐셜 전위가 높은 제1 전하 축적부(18)측으로 흐르고, 그곳에 축적된다.
또한, 제1 전하 축적부(18)가 형성된 영역에서도, 기판(12)의 이면측에서, 광전 변환부(17)를 구성하는 p형 반도체층(15)에 연속해서 p형 반도체층(19)이 형성되어 있다. 이에 의해, 제1 전하 축적부(18)에서도, 기판(12)과 절연막(21)과의 계면에서 발생하는 암전류가 억제된다.
제2 전하 축적부(25)는, 기판(12)의 표면측에 형성된 n형 반도체층으로 구성되어 있고, 제2 전하 축적부(25)는, 기판(12)의 깊이 방향(두께 방향)에서, 제1 전하 축적부(18)와 겹쳐지는 위치에 배치되어 있다. 즉, 제2 전하 축적부(25)는, 기판(12)의 두께 방향에서, 제1 전하 축적부(18) 상부에 형성되어 있다. 이 때, 제1 전하 축적부(18)를 구성하는 n형 반도체층과 제2 전하 축적부(25)를 구성하는 n형 반도체층은 p형의 웰 영역(13)을 통하여, 각각의 n형 반도체층끼리가 전기적으로 분리되어 배치되어 있다. 또한, 제1 전하 축적부(18)로부터 제2 전하 축적부(25)에의 신호 전하에의 신호 전하의 판독을 보다 완전하는 것으로 하기 위해(즉 전송 나머지를 줄이기 위해), 제2 전하 축적부(25)의 불순물 농도를, 제1 전하 축적부(18)의 불순물 농도보다도 높게 하는 것이 바람직하다.
또한, 제2 전하 축적부(25)를 구성하는 n형 반도체층보다도 표면측에는, 제2 전하 축적부(25)에 접하도록 얇은 p형 반도체층(26)이 형성되어 있다. 이 p형 반도체층(26)에 의해, 기판(12)의 표면측에 형성된 배선층(도시 생략)을 구성하는 산화막과 기판(12)과의 계면에서 일어나는 암전류의 발생을 억제할 수 있다.
플로팅 디퓨전부(34)는, 기판(12)의 표면측에서, 제2 전하 축적부(25)와 광전 변환부(17) 사이의 영역에 형성되어 있다. 플로팅 디퓨전부(34)는, 고농도의 n형 반도체층으로 구성되어 있다. 그 밖에, 각 화소 트랜지스터를 구성하는 소스·드레인 영역이 기판(12)의 표면측에 형성되어 있다. 도 3에서는, 제1 및 제2 리셋 트랜지스터(Tr3, Tr4)의 각각을 구성하는 드레인(35, 29)을 대표해서 나타내고 있다.
각 화소 트랜지스터를 구성하는 소스·드레인 영역에 관해서도, 플로팅 디퓨전부(34)와 마찬가지로 고농도의 n형 반도체층으로 구성되어 있다. 또한, 플로팅 디퓨전부(34) 및 각 화소 트랜지스터를 구성하는 소스·드레인 영역도, 기판(12)의 깊이 방향으로 제1 전하 축적부(18)와 겹쳐지는 위치에 형성되고, p형의 웰 영역(13)을 통하여, n형 반도체층 사이가 접속하지 않도록 형성되어 있다.
제1 전송 트랜지스터(Tr1)는, 소스가 되는 제1 전하 축적부(18)와, 드레인이 되는 제2 전하 축적부(25)와, 제1 전송 게이트 전극(27)으로 구성되어 있다. 제1 전송 트랜지스터(Tr1)를 구성하는 제1 전송 게이트 전극(27)은, 기판(12)의 표면측부터 깊이 방향으로 형성된 종형의 게이트 전극으로 되어 있고, 제2 전하 축적부(25)를 관통하여 제1 전하 축적부(18)에 달하는 깊이로 형성되어 있다. 이 제1 전송 게이트 전극(27)은, 기판(12)의 표면측부터 소망하는 깊이로 형성된 트렌치부 내에 게이트 절연막(28)을 통하여 전극 재료를 매입함에 의해 형성되어 있다.
또한, 도 2에서는, 도시하지 않지만, 제1 전송 게이트 전극(27)을 형성하는 경우, 트렌치부의 측면 및 저면에 얇은 p형 반도체층이 형성되어 있어도 좋다. 트렌치부의 측면 및 저면에 p형 반도체층을 얇게 형성함에 의해, 트렌치부와 기판(12)과의 계면에서 발생하는 암전류를 억제할 수 있다.
그리고, 제1 전송 게이트 전극(27)에는, 도 3에 도시하는 바와 같이, 제1 전송 펄스(ΦTRG1)를 공급하는 배선이 접속되어 있다. 제1 전송 트랜지스터(Tr1)에서는, 제1 전송 게이트 전극(27)에 소망하는 제1 전송 펄스(ΦTRG1)가 인가됨에 의해, 제1 전하 축적부(18)에 축적된 신호 전하를 제2 전하 축적부(25)에 판독할 수 있다. 이 경우, 제1 전송 게이트 전극(27)에 따라 채널이 형성되고, 신호 전하는, 제1 전송 게이트 전극(27)에 따라 제2 전하 축적부(25)로 이동한다.
제2 전송 트랜지스터(Tr2)는, 소스가 되는 제2 전하 축적부(25)와, 드레인이 되는 플로팅 디퓨전부(34)와, 제2 전송 게이트 전극(32)으로 구성되어 있다. 제2 전송 트랜지스터(Tr2)를 구성하는 제2 전송 게이트 전극(32)은, 소스·드레인 사이의 기판(12) 표면에, 예를 들면 실리콘산화막으로 이루어지는 게이트 절연막(28)을 통하여 형성되어 있다. 그리고, 제2 전송 게이트 전극(32)에는, 도 3에 도시하는 바와 같이, 제2 전송 펄스(ΦTRG2)를 공급하는 배선이 접속되어 있다. 제2 전송 트랜지스터(Tr2)에서는, 소망하는 제2 전송 펄스(ΦTRG2)가 인가됨에 의해, 제2 전하 축적부(25)에 축적된 신호 전하를 플로팅 디퓨전부(34)에 판독할 수 있다.
제1 리셋 트랜지스터(Tr3)는, 소스가 되는 플로팅 디퓨전부(34)와, 전원 전압(Vdd)에 접속되어 있는 드레인(35)과, 제1 리셋 게이트 전극(33)으로 구성되어 있다. 제1 리셋 트랜지스터(Tr3)를 구성하는 제1 리셋 게이트 전극(33)은, 소스·드레인 사이의 기판(12) 표면에, 예를 들면 실리콘산화막으로 이루어지는 게이트 절연막(28)을 통하여 형성되어 있다. 그리고, 제1 리셋 게이트 전극(33)에는, 도 3에 도시하는 바와 같이, 제1 리셋 펄스(ΦRST1)를 공급하는 배선이 접속되어 있다. 제1 리셋 트랜지스터(ΦRST1)에서는, 제1 리셋 게이트 전극(33)에 소망하는 리셋 펄스(ΦRST1)가 인가됨에 의해, 플로팅 디퓨전부(34)의 전위가 전원 전압(Vdd)으로 리셋된다.
제2 리셋 트랜지스터(Tr4)는, 소스가 되는 제1 전하 축적부(18)와, 전원 전압(Vdd)에 접속되어 있는 드레인(29)과, 제2 리셋 게이트 전극(30)으로 구성되어 있다. 제2 리셋 트랜지스터(Tr4)를 구성하는 제2 리셋 게이트 전극(30)은, 기판(12)의 표면측부터 깊이 방향으로 형성된 종형의 게이트 전극으로 되어 있고, 드레인(29)을 관통하여 제1 전하 축적부(18)에 달하는 깊이로 형성되어 있다. 이 제2 리셋 게이트 전극(30)은, 기판(12)의 표면측부터 소망하는 깊이로 형성된 트렌치부 내에 게이트 절연막(28)을 통하여 전극 재료를 매입함에 의해 형성되어 있다.
그리고, 제2 리셋 게이트 전극(30)에는, 도 3에 도시하는 바와 같이, 제2 리셋 펄스(ΦRST2)를 공급하는 배선이 접속되어 있다. 제2 리셋 트랜지스터(Tr4)에서는, 제2 리셋 게이트 전극(30)에 소망하는 리셋 펄스(ΦRST2)가 인가됨에 의해, 제1 전하 축적부(18)의 전위가 전원 전압(Vdd)으로 리셋된다. 이 경우, 제2 리셋 게이트 전극(30)에 따라 채널이 형성되고, 신호 전하는, 제3 리셋 게이트 전극(30)에 따라 드레인(29)에 배출된다. 그리고, 본 실시 형태에서는, 제1 전하 축적부(18)와 광전 변환부(17)는 전기적으로 접속되어 있기 때문에, 제1 전하 축적부(18)의 리셋과 함께, 광전 변환부(17)의 전위도 전원 전압(Vdd)으로 리셋된다.
증폭 트랜지스터(Tr5)는, 전원 전압(Vdd)에 접속된 드레인과, 선택 트랜지스터(Tr6)의 드레인을 겸하는 소스와, 선택 게이트 전극(45)으로 구성되어 있다. 도 3에 도시하는 바와 같이, 증폭 트랜지스터(Tr5)의 소스·드레인 사이의 증폭 게이트 전극(45)은, 플로팅 디퓨전부(34)에 접속되어 있다. 이 증폭 트랜지스터(Tr5)는, 전원 전압(Vdd)을 부하로 하는 소스 폴로워 회로를 구성하고 있고, 플로팅 디퓨전부(34)의 전위 변화에 응한 화소 신호가 증폭 트랜지스터(Tr5)에서 출력된다.
선택 트랜지스터(Tr6)는, 증폭 트랜지스터(Tr5)의 소스를 겸하는 드레인이 수직 신호선(9)에 접속되어 있는 소스와, 선택 게이트 전극(46)으로 구성되어 있다. 도 3에 도시하는 바와 같이, 선택 트랜지스터(Tr6)의 소스·드레인 사이의 선택 게이트 전극(46)에는, 선택 펄스(φSEL)를 공급하는 배선이 접속되어 있다. 화소마다 선택 펄스(φSEL)가 선택 게이트 전극(46)에 공급됨에 의해 증폭 트랜지스터(Tr5)에서 증폭된 화소 신호가 선택 트랜지스터(1Tr6)를 통하여 수직 신호선(9)에 출력된다.
또한, 도 2에 도시하는 단면 구성에서는, 증폭 트랜지스터(Tr5) 및 선택 트랜지스터(Tr6)를 회로도로 도시하고, 단면 구성의 도시를 생략하였지만, 실제로는, 기판(12)의 깊이 방향에서, 제1 전하 축적부(18)와 겹쳐지는 위치에 형성된다. 또한, 증폭 트랜지스터(Tr5) 및 선택 트랜지스터(Tr6)를 구성하는 소스·드레인 영역도, 예를 들면 제1 리셋 트랜지스터(Tr3)를 구성하면 소스·드레인 영역과 같은 구성을 갖는 것이다.
기판(12)의 표면측에는, 도시를 생략하지만, 층간 절연막을 통하여 복수층으로 적층된 배선층이 형성된다. 이들의 배선층을 통하여 각 화소 트랜지스터에 소망하는 펄스가 공급되고, 각 화소(2)의 신호 전하가 판독된다.
차광막(22)은, 기판(12)의 광입사면측이 되는 이면측에 예를 들면 실리콘산화막으로 이루어지는 절연막(21)을 통하여 형성되고, 광입사면에 대해 광전 변환부(17)를 개구하고, 제1 전하 축적부(18)나, 각 화소 트랜지스터가 형성된 영역을 차광하도록 형성되어 있다. 차광막(22)으로서는, 광을 차광할 수 있는 재료라면 좋고, 예를 들면, 텅스텐(W), 알루미늄(Al), Ti(티탄), TiN(질화티탄), Cu(구리) 또는 Ta(탄탈)를 사용할 수 있고, 또한, 차광막(22)을 이들의 재료막으로 이루어지는 적층막으로 구성할 수 있다.
컬러 필터층(23)은, 차광막(22) 상부에 절연막(21)을 통하여 형성되어 있고, 예를 들면, R(적색), G(녹색), B(청색)의 광을 선택적으로 투과하는 필터층이 화소마다 배치되어 있다. 또한, 이들의 필터층은, 예를 들면 베이어 배열로 화소마다 배치되어 있다.
컬러 필터층(23)에서는, 소망하는 파장의 광이 투과되고, 투과한 광이 기판(12) 내의 광전 변환부(17)에 입사하다. 또한, 본 실시 형태에서는, 각 화소가 R, G, B의 어느 하나의 광을 투과하는 구성으로 하였지만, 이것으로 한정되는 것이 아니다. 컬러 필터층(23)을 구성하는 재료로서는, 그 밖에, 시안, 황색, 마젠더 등의 광을 투과하는 유기 재료를 사용하여도 좋고, 사양에 따라 여러가지의 선택이 가능하다.
온 칩 렌즈(24)는, 컬러 필터층(23) 상부에 형성되어 있고, 화소마다 형성되어 있다. 온 칩 렌즈(24)에서는, 입사한 광이 집광되고, 집광된 광은 컬러 필터층(23)을 통하여 각 광전 변환부(17)에 효율 좋게 입사한다. 또한, 본 실시 형태에서는, 온 칩 렌즈(24)는, 차광막(22)으로 개구된 광전 변환부(17)의 중심 위치에, 입사한 광을 집광시키는 구성으로 되어 있다.
본 실시 형태의 고체 촬상 장치(1)에서는, 입사한 광은, 광전 변환부(17)에서 광전 변환되고, 입사광에 응한 신호 전하가 광전 변환부(17)에서 생성된다. 생성된 신호 전하는, 기판(12) 내의 포텐셜 구배에 따라 이동하고, 주로 제1 전하 축적부(18)에 축적된다. 그리고, 주로, 제1 전하 축적부(18)에서 축적된 신호 전하는, 전화소 동시에 제2 전하 축적부(25)에 전송되고, 행마다, 플로팅 디퓨전부(34)에 전송된다.
이 구동 방법의 상세에 관해서는 후술한다.
본 실시 형태의 고체 촬상 장치(1)에서는, 광전 변환부(17)에 접속한 제1 전하 축적부(18)와, 신호 전하를 일시적으로 유지하는 제2 전하 축적부(25)가, 기판(12)의 깊이 방향으로 적층하여 형성되어 있다. 이 때문에, 화소 면적을 축소할 수 있고, 화소의 미세화가 가능해진다. 또한, 제1 전하 축적부(18)에 축적된 신호 전하는, 종형 트랜지스터로 구성되는 제1 전송 트랜지스터(Tr1)에서 판독할 수 있다. 종형 트랜지스터는, 기판(12)의 깊이 방향으로 신호 전하를 판독하기 때문에, 통상의 평면형 트랜지스터와 같이, 기판(12)의 수평 방향으로 신호 전하를 판독하는 구성에 비교하여 점유 면적이 작다. 이 때문에, 더한층의 화소의 미세화가 가능해진다.
또한, 본 실시 형태의 고체 촬상 장치(1)에서는, 제1 전하 축적부(18)와 제2 전하 축적부(25)는 기판(12)의 깊이 방향으로 적층되고, 또한, 제1 전하 축적부(18)의 신호 전하는 종형 트랜지스터로 이루어지는 제1 전송 트랜지스터(Tr1)로 전송된다. 이 때문에, 제2 전하 축적부(25)의 형성 위치가, 제1 전하 축적부(18)에 겹쳐지는 위치라면 좋고, 화소 트랜지스터의 레이아웃의 자유도가 높다. 제2 전하 축적부(25)를, 차광막(22)의 중심에 가까운 위치에 형성함으로써, 제1 전송 트랜지스터(Tr1)를 차광막(22)의 개구 위치로부터 떨어진 영역에 형성할 수 있다. 이에 의해, 신호 판독 중에, 회절 현상이나 산란 현상 등에 의해 입사광이 제2 전하 축적부(25)로 누설되는 것을 막을 수가 있어서, 노이즈를 보다 저감할 수 있다.
또한, 본 실시 형태에서는, 광전 변환부(17)와 접속된 제1 전하 축적부(18)와, 각 화소 트랜지스터를 구성하는 반도체층이 기판(12)의 깊이 방향으로 겹쳐지는 위치에 형성되어 있기 때문에, 제1 전하 축적부(18)의 면적을 넓게 취할 수 있다. 이에 의해, 포화 전하량의 향상이 도모된다.
[1-3 제조 방법]
다음에, 본 실시 형태의 고체 촬상 장치(1)의 제조 방법에 관해 설명한다. 도 4의 A 내지 도 5의 F는, 본 실시 형태의 고체 촬상 장치(1)의 제조 방법을 도시하는 공정도이다.
우선, 본 실시 형태에서는, 실리콘으로 이루어지는 n형의 기판(12)을 준비하고, 예를 들면 p형의 불순물인 Ⅲ족 원자의 B(붕소) 등을 이온 주입함에 의해, p형의 웰 영역(13)을 형성한다. 그 후, 도 4의 A에 도시하는 바와 같이, 소망하는 마스크를 통하여 기판(12)의 표면측에 n형의 불순물인 V족 원자의 P(인) 등을 이온 주입한다. 이에 의해, 제2 전하 축적부(25), 플로팅 디퓨전부(34), 각 화소 트랜지스터의 소스·드레인 영역(29, 35)을 형성한다.
그 후, 제2 전하 축적부(25)의 표면측에는, p형의 불순물을 고농도로 이온 주입함에 의해, 얇은 p형 반도체층(26)을 형성한다. 이들의 공정은, 통상의 CMOS형 고체 촬상 장치의 제조 프로세스를 이용하여 형성할 수 있다.
다음에, 기판(12)의 표면측에 실리콘 등으로 이루어지는 지지 기판(도시를 생략한다)을 접합하고, 기판(12)의 이면측이 윗면을 향하도록 기판(12)을 반전시킨다. 다음에, 도 4의 B에 도시하는 바와 같이, 광전 변환부(17)가 형성되는 영역이 개구된 레지스트층(36)을 형성하고, 그 레지스트층(36)을 통하여 n형의 불순물을 이온 주입한다. 이에 의해, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 제1 영역(14a)을 형성한다.
다음에, 도 4의 C에 도시하는 바와 같이, CVD법(Chemical Vapor Deposition)을 이용하여 기판(12)의 이면측에 n형의 불순물을 도핑하면서 n형 반도체층(31)을 소망하는 두께가 될 때까지 에피택셜 성장시킨다. 이에 의해, 광전 변환부(17)를 구성하는 n형 반도체층(14)을 구성하는 제2 영역(14b)과, 제1 전하 축적부(18)를 구성하는 n형 반도체층을 형성한다. 이에 의해, 제1 전하 축적부(18), 및, 광전 변환부(17)를 구성하는 n형 반도체층(14)이 형성된다.
본 실시 형태에서는, 제1 전하 축적부(18)를 구성하는 n형 반도체층의 농도가, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 불순물 농도보다도 높게 형성되는 것이 바람직하다. 이 때문에, 필요에 응하여, 재차 제1 전하 축적부(18)측에 n형의 불순물을 이온 주입하여도 좋다.
다음에, 도 4의 D에 도시하는 바와 같이, 기판(12)의 이면측, 즉, 에피택셜 성장된 n형 반도체층(31)의 윗면에, 소망하는 영역이 개구된 레지스트층(37)을 형성한다. 여기서는, 도 4의 D에 도시하는 화소 분리부(20)가 형성된 부분이 개구된 레지스트층(37)을 형성한다.
다음에, 레지스트층(37)을 통하여 p형의 불순물을 이온 주입함에 의해, 화소 분리부(20)를 형성한다. 여기서는, 적어도, 전단(前段)의 공정에서 형성된 n형 반도체층(31)이 화소마다 분리되는 깊이까지 p형의 불순물을 고농도로 이온 주입한다.
다음에, 화소 분리부(20)의 형성 공정에서 형성한 레지스트층(37)을 제거하고, 광전 변환부(17)를 구성하는 n형 반도체층(14) 및 제1 전하 축적부(18)의 상부의 얕은 위치에, p형의 불순물을 고농도로 이온 주입한다. 이에 의해, 도 5의 E에 도시하는 바와 같이, 암전류 억제를 위한 p형 반도체층(15, 19)을 형성한다.
그 후, 개략 1000℃로 어닐 처리함으로써 각 불순물 영역을 활성화시킨다.
다음에, 기판(12)의 표면측에 접합하고 있던 지지 기판(도시 생략)을 제거하고, 이번에는 기판(12)의 이면측에 지지 기판(도시 생략)을 접합하고, 기판(12)의 표면측이 윗면을 향하도록 기판(12)을 반전시킨다. 그 후, 도 5의 F에 도시하는 바와 같이, 각 화소 트랜지스터의 게이트 전극을 형성한다.
게이트 전극의 형성 공정에서는, 우선, 종형의 게이트 전극이 형성되는 영역이 개구된 마스크를 통하여 반도체 기판의 표면측부터 기판(12)의 깊이 방향에 걸쳐서 에칭함에 의해, 소망하는 깊이의 트렌치부를 형성한다. 그 후, 에칭시에 이용한 마스크를 제거하고, 트렌치부의 내주면을 포함하는 기판(12)의 표면측에 게이트 절연막(28)이 되는 실리콘산화막을 형성한다. 그리고, 트렌치부 내부를 매입함과 함께, 기판(12)의 표면측에 예를 들면 폴리실리콘으로 이루어지는 게이트 전극 재료막을 형성한다. 최후에, 게이트 전극 재료막을 에칭함에 의해, 도 5의 F에 도시하는 바와 같이, 각 화소 트랜지스터의 게이트 전극을 형성한다.
또한, 본 실시 형태에서는, 광전 변환부(17)의 표면측의 p형 반도체층(16)은, p형의 웰 영역(13)으로 구성하는 예로 하고 있다. 그러나, 이것으로 한정되는 것이 아니고, 필요에 응하여, 게이트 전극의 형성 후에 광전 변환부(17)의 표면측의 얕은 위치에 p형의 불순물을 고농도로 이온 주입함에 의해, 암전류 억제를 위한 p형 반도체층을 형성하여도 좋다.
다음에, 도시를 생략하지만, 기판(12)의 표면측에, 실리콘산화막으로 이루어지는 층간 절연막을 통하여 배선을 복수층 형성함에 의해 배선층을 형성한다. 배선층이 형성된 후는, 기판(12)의 이면측에 맞붙여 있던 지지 기판을 제거하고, 배선층측에 지지 기판을 접합한 후, 기판의 이면측이 윗면을 향하도록 반전시킨다. 그리고, 기판의 이면측에, 일반적인 프로세스를 이용하여, 차광막(22), 컬러 필터층(23), 온 칩 렌즈(24) 등을 차례로 형성함으로써, 도 2에 도시한 본 실시 형태의 고체 촬상 장치(1)가 완성된다.
[1-4 구동 방법]
다음에, 본 실시 형태의 고체 촬상 장치(1)의 구동 방법에 관해 설명한다. 도 6은, 본 실시 형태의 고체 촬상 장치(1)의 구동 방법을 도시하는 타이밍 차트이다. 여기서는, n행째의 화소의 판독의 타이밍을 예로 설명한다.
우선, 전화소 동시에 제1 리셋 펄스(ΦRST1)의 공급을 시작함으로써 제1 리셋 트랜지스터(Tr3)를 온 한다. 이에 의해, 플로팅 디퓨전부(34)에 축적되어 있던 신호 전하가 전원 전압(Vdd)측으로 배출되고, 플로팅 디퓨전부(34)는 리셋된다. 여기서, 플로팅 디퓨전부(34)에 축적되어 있던 신호 전하는, 앞의 프레임에서 판독된 신호 전하이다. 그 후, 전화소 동시에 제1 리셋 펄스(ΦRST1)의 공급을 정지하고, 제2 리셋 트랜지스터(Tr3)를 오프 한다.
다음에, 전화소 동시에 제1 전송 펄스(ΦTRG1)의 공급을 시작하고, 제1 전송 트랜지스터(Tr1)를 온 한다. 이에 의해, 광전 변환부(17) 및 제1 전하 축적부(18)에 축적되어 있던 신호 전하가 제2 전하 축적부(25)에 전송된다. 그 후, 전화소 동시에 제1 전송 펄스(ΦTRG1)의 공급을 정지함으로써 제1 전송 트랜지스터(Tr1)를 오프 한다. 본 실시 형태에서는, 전화소 동시에 제2 전하 축적부(25)에 판독된 신호 전하는, 각 행의 판독시까지, 제2 전하 축적부(25)에서 유지된 상태가 된다.
다음에, 전화소 동시에 제2 리셋 펄스(ΦRST2)의 공급을 시작하고, 제2 리셋 트랜지스터(Tr4)를 온 한다. 이에 의해, 광전 변환부(17) 및 제1 전하 축적부(18)에 남아 있던 신호 전하나, 제1 전송 트랜지스터(Tr1)를 오프 한 시점에서 제2 리셋 트랜지스터(Tr4)를 온 한 시점까지의 기간에 축적된 신호 전하를 전원 전압(Vdd)측에 배출하고, 리셋한다. 그 후, 전화소 동시에 제2 리셋 트랜지스터(Tr4)를 오프 함으로써, 다음 프레임의 노광을 시작한다.
여기까지의 일련의 동작은, 전화소 동시에 행하여지는 것이다. 즉, 본 실시 형태에서는, 전화소 동시에 제2 리셋 트랜지스터(Tr4)를 오프 함에 의해 글로벌 노광이 시작되고, 전화소 동시에 제1 전송 트랜지스터(Tr1)를 온 함으로써 글로벌 노광이 종료된다. 즉, 제2 리셋 트랜지스터(Tr4)를 오프 한 때부터, 다음에 제1 전송 트랜지스터(Tr1)를 온할 때까지의 기간이 노광 기간이 된다. 노광 기간에서는, 입사한 광의 광량에 응한 신호 전하가 광전 변환부(17)에서 생성된다. 그리고, 광전 변환부(17)에서 생성된 신호 전하는, 기판(12) 내의 포텐셜 전위에 따라 이동하고, 주로, 제1 전하 축적부(18)에 축적된다.
다음에, 행마다 판독을 시작한다. n행의 신호 전하의 판독에서는, n행의 동작의 순번이 돌아오면, 선택 펄스(ΦSEL)를 공급함으로써 선택 트랜지스터(Tr6)를 온 한다. 이에 의해, 리셋된 상태의 플로팅 디퓨전부(34)의 전위를 리셋 신호로서 판독하고, 칼럼 회로에 받아들인다.
다음에, 선택 펄스(ΦSEL)를 공급한 상태에서 제2 전송 펄스(ΦTRG2)의 공급을 시작하고, 제2 전송 트랜지스터(Tr2)를 온 한다. 이에 의해, n행의 화소에서, 제2 전하 축적부(25)에 축적되어 있던 신호 전하가 플로팅 디퓨전부(34)에 전송된다. 그 후, 플로팅 디퓨전부(34)의 전위에 대응하는 출력을 화소 신호로서 칼럼 회로에 받아들인다. 칼럼 회로에서는, 앞서 취득한 리셋 신호와, 이 화소 신호와의 차분을 취함에 의해 상관 이중 샘플링을 행한다. 이에 의해, 칼럼 회로에서는, kTc 노이즈가 제거된 화소 신호가 얻어진다.
그 후, 제2 전송 펄스(ΦTRG2)의 공급을 정지함과 함께, 선택 펄스(ΦSEL)의 공급을 정지함으로써 제2 전송 트랜지스터(Tr2) 및 선택 트랜지스터(Tr6)를 오프 하여, n행의 화소의 판독을 종료한다. n행째의 화소의 판독이 종료된 후는, n+1행째의 화소의 판독을 행하여, 전행(全行)의 화소의 판독을 차례로 행한다.
본 실시 형태에 의하면, 화소의 미세화가 도모된 고체 촬상 장치(1)에서, 글로벌 셔터 조작이 가능해지기 때문에, 전화소 동시의 노광이 가능해지고, 포컬플레인 왜곡이 해소된다. 또한, 본 실시 형태에서는, 제1 전하 축적부(18)에 축적된 신호 전하를 리셋하는 제2 리셋 트랜지스터(Tr4)를 별도 마련함에 의해, 판독 기간이 종료되기 전에, 다음 프레임의 노광 기간을 시작할 수 있다. 이와 같은 효과는, 특히 동화 촬영에 유효해진다.
[1-5 변형례]
상술한 고체 촬상 장치(1)의 제조 방법에서는, 에피택셜 성장을 이용하여 제1 전하 축적부(18)를 형성하는 예를 나타냈지만, 본 실시 형태에 관한 고체 촬상 장치(1)를 형성하는 방법은, 이것으로 한정되는 것이 아니다. 변형례로서, 본 실시 형태의 고체 촬상 장치(1)의 제조 방법의 다른 예에 관해 설명한다. 도 7의 A 내지 도 7의 C는, 변형례에 관한 고체 촬상 장치(1)의 제조 방법을 도시하는 공정도이다.
우선, 변형례에서는, 도 7의 A에 도시하는 바와 같이 제1의 실시 형태와 마찬가지로 하여, 기판(12)의 표면측에, 제2 전하 축적부(25), 플로팅 디퓨전부(34), 각 화소 트랜지스터의 소스·드레인 영역(29, 35) 및 p형 반도체층(26)을 형성한다.
다음에, 도 7의 B에 도시하는 바와 같이, 기판(12)의 이면측에, 광전 변환부(17)가 형성되는 영역이 개구된 레지스트층(38)을 형성한다. 그리고, 그 레지스트층(38)을 통하여 n형의 불순물을 고에너지로 이온 주입함에 의해, 광전 변환부(17)를 구성하는 n형 반도체층(14)을 형성한다. 여기서는, 도 4 및 도 5에 도시한 제조 방법과는 달리, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 전 영역을 1회의 이온 주입에 의해 형성한다. 이 때문에, 상술한 도 4의 B에 도시한 공정에 비교하여 고에너지의 이온 주입으로 한다.
다음에, 앞공정에서 이용한 레지스트층(38)을 제거한 후, 도 7의 C에 도시하는 바와 같이, 제1 전하 축적부(18)가 형성된 영역이 개구된 레지스트층(39)을 형성한다. 그리고, 그 레지스트층(39)을 통하여 n형의 불순물을 이온 주입함에 의해, 기판(12)의 소망하는 깊이에 까지 형성된 제1 전하 축적부(18)를 형성한다. 여기서, 제1 전하 축적부(18)를 구성하는 n형 반도체층의 불순물 농도는, 광전 변환부(17)를 구성하는 n형 반도체층(14)의 불순물 농도보다도 높은 쪽이 바람직하다. 따라서 제1 전하 축적부(18)는, 광전 변환부(17)를 형성하는 n형 반도체층(14)보다도 고농도의 이온 주입에 의해 형성한다.
그 후는, 도 4의 D 내지 도 5의 F에 도시하는 공정과 같은 공정에 의해, 도 2에 도시하는 고체 촬상 장치(1)가 완성된다. 이와 같이, 모든 불순물 영역을 이온 주입에 의해 형성함에 의해, 에피택셜 성장 공정이 없어지기 때문에, 공정수가 삭감되고, 비용의 저감을 도모할 수 있다.
<2. 제2의 실시 형태 : 각 화소에서 1개씩의 종형 트랜지스터를 구성하는 예>
다음에, 본 개시된 제2의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 도 8은, 본 실시 형태에 관한 고체 촬상 장치(70)의 주요부의 단면 구성도이다. 도 8에서, 도 2에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
본 실시 형태에서는, 제1의 실시 형태에 관한 고체 촬상 장치(1)에서, 제2 리셋 트랜지스터(Tr4)가 구성되지 않은 예이다. 즉, 본 실시 형태의 고체 촬상 장치(70)에서는, 각 화소는, 제1 전송 트랜지스터(Tr1), 제2 전송 트랜지스터(Tr2), 리셋 트랜지스터(Tr3), 증폭 트랜지스터(Tr5) 및 선택 트랜지스터(Tr6)로 구성되어 있다.
도 9에, 본 실시 형태의 고체 촬상 장치(70)의 화소의 등가 회로도를 도시한다. 도 9에 도시하는 바와 같이, 본 실시 형태에서는, 리셋 트랜지스터(Tr3)는, 그 소스가 플로팅 디퓨전부(34)가 되고, 드레인이 전원 전압(Vdd)에 접속되어 있다. 또한, 리셋 트랜지스터(Tr3)의 게이트 전극(33)에는, 배선을 통하여 리셋 펄스(ΦRST)가 인가된다.
이상의 구성을 갖는 본 실시 형태의 고체 촬상 장치(70)의 구동 방법에 관해 설명한다. 도 10은, 본 실시 형태에 관한 고체 촬상 장치(70)의 구동 방법을 도시하는 타이밍 차트이다. 여기서는, n행째의 화소의 판독의 타이밍을 예로 설명한다.
우선, 전화소 동시에 리셋 펄스(ΦRST)의 공급을 시작하는 동시에, 제1 전송 펄스(ΦTRG1) 및 제2 전송 펄스(ΦTRG2)의 공급을 시작하여, 리셋 트랜지스터(Tr3), 제1 전송 트랜지스터(Tr1) 및 제2 전송 트랜지스터(Tr2)를 동시에 온 한다. 이에 의해, 플로팅 디퓨전부(34)에 축적되어 있던 신호 전하가 전원 전압(Vdd)측으로 배출되고, 플로팅 디퓨전부(34)는 리셋된다. 이와 동시에, 제2 전하 축적부(25), 제1 전하 축적부(18) 및 광전 변환부(17)도 전원 전압(Vdd)에 전기적으로 접속되기 때문에, 제2 전하 축적부(25), 제1 전하 축적부(18) 및 광전 변환부(17)도 리셋된다.
여기서, 리셋 전에 플로팅 디퓨전부(34)에 축적되어 있던 신호 전하는, 앞의 프레임에서 판독된 신호 전하이다. 또한, 제1 전하 축적부(18) 및 광전 변환부(17)에 축적되어 있던 신호 전하는, 앞의 프레임에서 노광 기간이 종료된 후에 광전 변환부(17)에서 생성된 신호 전하이다.
그 후, 전화소 동시에 리셋 펄스(ΦRST), 제1 전송 펄스(ΦTRG1), 및 제2 전송 펄스(ΦTRG2)의 공급을 정지하고, 리셋 트랜지스터(Tr3), 제1 전송 트랜지스터(Tr1), 제2 전송 트랜지스터(Tr2)를 오프 한다. 그리고, 제1 전송 트랜지스터(Tr1)가 오프 함에 의해, 노광 기간이 시작된다.
다음에, 전화소 동시에 제1 전송 펄스(ΦTRG1)의 공급을 시작하고, 제1 전송 트랜지스터(Tr1)를 온 한다. 이에 의해, 노광 기간이 종료되고, 광전 변환부(17) 및 제1 전하 축적부(18)에 축적되어 있던 신호 전하가 제2 전하 축적부(25)에 전송된다. 그 후, 전화소 동시에 제1 전송 펄스(ΦTRG1)의 공급을 정지함으로써 제1 전송 트랜지스터(Tr1)를 오프 한다. 본 실시 형태에서는, 전화소 동시에 제2 전하 축적부(25)에 판독된 신호 전하는, 각 행의 판독시까지, 제2 전하 축적부(25)에서 유지된 상태가 된다.
여기까지의 일련의 동작은, 전화소 동시에 행하여지는 것이다. 즉, 본 실시 형태에서는, 전화소 동시에 리셋 트랜지스터(Tr3), 제1 전송 트랜지스터(Tr1), 및 제2 전송 트랜지스터(Tr2)를 오프 함에 의해 글로벌 노광이 시작된다. 그리고, 전화소 동시에 제1 전송 트랜지스터(Tr1)를 온 함으로써 글로벌 노광이 종료된다. 즉, 제1 전송 트랜지스터(Tr1)를 오프 한 때부터, 제1 전송 트랜지스터(Tr1)를 온할 때까지의 기간이 노광 기간이 된다. 노광 기간에서는, 입사한 광의 광량에 응한 신호 전하가 광전 변환부에서 생성된다. 그리고, 광전 변환부(17)에서 생성된 신호 전하는, 기판(12) 내의 포텐셜 전위에 따라 이동하고, 주로, 제1 전하 축적부(18)에 축적된다.
다음에, 행마다 판독을 시작한다. n행의 신호 전하가 판독합니다, n행의 동작의 순번이 돌아 오면, 선택 펄스(ΦSEL)를 공급함으로써 선택 트랜지스터(Tr6)를 온 한다. 이에 의해, 리셋된 상태의 플로팅 디퓨전부(34)의 전위를 리셋 신호로서 판독하고, 칼럼 회로에 받아들인다.
다음에, 선택 펄스(ΦSEL)를 공급한 상태에서 제2 전송 펄스(ΦTRG2)의 공급을 시작하고, 제2 전송 트랜지스터(Tr2)를 온 한다. 이에 의해, n행의 화소에서, 제2 전하 축적부(25)에 축적되어 있던 신호 전하가 플로팅 디퓨전부(34)에 전송된다. 그 후, 플로팅 디퓨전부(34)의 전위에 대응하는 출력을 화소 신호로서 칼럼 회로에 받아들인다. 칼럼 회로에서는, 앞서 취득한 리셋 신호와, 이 화소 신호와의 차분을 취함에 의해 상관 이중 샘플링을 행한다. 이에 의해, 칼럼 회로에서는, kTc 노이즈가 제거된 화소 신호가 얻어진다.
그 후, 제2 전송 펄스(ΦTRG2)의 공급을 정지함과 함께, 선택 펄스(ΦSEL)의 공급을 정지함으로써 제2 전송 트랜지스터(Tr2) 및 선택 트랜지스터(Tr6)를 오프 하여, n행의 화소의 판독을 종료한다. n행째의 화소의 판독이 종료된 후는, n+1행째의 화소의 판독을 행하고, 전행의 화소의 판독을 차례로 행한다.
본 실시 형태에서는, 플로팅 디퓨전부(34), 제2 전하 축적부(25), 제1 전하 축적부(18) 및 광전 변환부(17)를 한번에 리셋할 수 있기 때문에, 회로가 단순화되고 편차가 감소함과 함께, 노이즈도 감소한다는 효과가 있다.
또한, 본 실시 형태의 고체 촬상 장치(70)에서는, 제1 전하 축적부(18) 및 광전 변환부(17)를 리셋하기 위한 리셋 트랜지스터가 별도 마련되어 있지 않기 때문에, 화소 면적의 축소화가 가능해진다. 그 밖에, 본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
<3. 제3의 실시 형태 : 표면 조사형의 고체 촬상 장치>
다음에, 본 개시된 제3의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 11은 본 실시 형태의 고체 촬상 장치(71)의 주요부의 단면 구성도이다. 본 실시 형태는, 표면 조사형의 고체 촬상 장치를 예로 한 것이고, 제1의 실시 형태에 관한 고체 촬상 장치(1)와, 광입사면이 반대측에 구성된 예이다. 도 11에서, 도 2에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다. 또한, 도 11에서는, 각 화소를 구성하는 화소 트랜지스터의 일부의 도시를 생략하고 있다.
본 실시 형태의 고체 촬상 장치(71)에서는, 도 11에 도시하는 바와 같이, 각 화소 트랜지스터가 형성된 기판(12)의 표면측에, 차광막(22)이 형성되고, 그 차광막(22) 상부에 컬러 필터층(23) 및 온 칩 렌즈(24)가 형성되어 있다. 이 때, 차광막(22)은, 기판(12)의 표면측에 형성된 배선층(도시를 생략한다)에 형성된 배선의 일부를 이용하여 형성할 수 있다.
또한, 본 실시 형태에서는, 광전 변환부(17)에서, 표면측의 p형 반도체층(16)은 p형의 불순물을 고농도로 이온 주입함에 의해 형성되어 있다. 본 실시 형태의 고체 촬상 장치(71)는, 기판(12)의 표면측에 화소 트랜지스터를 형성할 때까지의 공정은, 제1의 실시 형태와 마찬가지로 하여 형성할 수 있다. 화소 트랜지스터를 형성한 후는, 기판의 표면측에, 차광막(22)을 포함하는 배선층(40), 컬러 필터층(23), 온 칩 렌즈(24)를 형성함으로써, 도 11에 도시하는 고체 촬상 장치(71)가 완성된다.
본 실시 형태에서는, 온 칩 렌즈(24) 및 컬러 필터층(23)을 통하여, 기판(12)의 표면측부터 입사한 광은, 광전 변환부(17)에서 광전 변환되고, 광량에 응한 신호 전하가 생성된다. 그리고, 광전 변환부(17)에서 생성된 신호 전하는, 기판(12)의 포텐셜 전위에 따라 이동하고, 제1 전하 축적부(18)에 축적된다.
이상의 구성을 갖는 고체 촬상 장치(71)에서도, 제1의 실시 형태와 같은 방법으로 기판(12) 내의 각 불순물 확산층을 형성할 수 있는데, 표면 조사형의 고체 촬상 장치이기 때문에, 배선층의 형성 공정 후에 재차 기판(12)을 반전시키는 공정이 필요없고, 공정수가 삭감된다. 또한, 본 실시 형태에서도 제1의 실시 형태와 같은 구동 방법으로 구동할 수 있다.
그 밖에, 본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
<4. 제4의 실시 형태 : 전송 전극에서 신호 전하를 드리프트 이동시키는 예>
다음에, 본 개시된 제4의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 12는 본 실시 형태의 고체 촬상 장치(72)의 주요부의 단면 구성도이다. 본 실시 형태는, 제1 전하 축적부(18)에 전압을 인가함으로써, 광전 변환부(17)에 축적된 신호 전하를 제1 전하 축적부(18)측으로 이동시키는 예이다. 도 12에서, 도 2에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
본 실시 형태에서는, 광입사면이 되는 기판(12)의 이면에서, 제1 전하 축적부(18) 상부에 실리콘산화막으로 이루어지는 절연막(42)을 통하여 전송 전극(41)이 형성되어 있다. 전송 전극(41)을 구성하는 재료로서는, 예를 들면 폴리실리콘, Cu, Al, W 등의 도전 재료를 사용할 수 있다. 그리고, 본 실시 형태에서는, 전송 전극(41)에 정의 전압을 인가한 때에, 제1 전하 축적부(18)의 포텐셜 전위가 광전 변환부(17)의 포텐셜 전위보다도 낮아지도록 구성되어 있다.
이상의 구성을 갖는 고체 촬상 장치(72)에서는, 노광 기간 중에 있어서, 전송 전극(41)에 소망하는 전위를 공급하여 둠으로써, 광전 변환부(17)에서 생성된 신호 전하를 제1 전하 축적부(18)측으로 이동시킬 수 있다. 이 때문에, 제1의 실시 형태와 같이, 광전 변환부(17)와 제1 전하 축적부(18)와의 불순물 농도의 차이만으로 기판(12) 내에 포텐셜 구배를 주어 신호 전하를 이동시키는 구성에 비교하여, 효율 좋게 신호 전하를 이동시킬 수 있다. 또한, 제1 전하 축적부(18)측으로 흐른 신호 전하를 많게 할 수 있기 때문에, 제1 전송 트랜지스터(Tr1)에서 판독할 수 있는 신호 전하의 양도 증가시킬 수가 있어서, 감도의 향상이 도모된다.
그 밖에, 본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서는, 차광막(22)과 전송 전극(41)을 별도로 마련하였지만, 전송 전극(41)을 차광성이 있는 도전 재료로 구성하는 경우에는, 전송 전극(41)을, 차광막(22)을 겸하는 구성으로 할 수 있다. 그 경우에는, 광입사면측에서 소자의 저배화(低背化)가 가능하게 된다.
<5. 제5의 실시 형태 : 신호 판독 트랜지스터에서 신호 전하를 판독하는 예>
다음에, 본 개시된 제5의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 13은, 본 실시 형태의 고체 촬상 장치(73)의 주요부의 단면 구성도이다. 본 실시 형태에서는, 광전 변환부(17)와 제1 전하 축적부(18)와의 사이에 신호 판독 트랜지스터를 마련하는 예이다. 도 13에서, 도 2에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
본 실시 형태에서는, 광전 변환부(17)를 구성하는 n형 반도체층(14)과, 제1 전하 축적부(18)가 소정의 거리만큼 떼어서 형성되어 있고, 또한, 기판(12)의 이면측에 형성된 암전류 억제를 위한 p형 반도체층(15, 19)도 소정의 거리만큼 떼어서 형성되어 있다. 그리고, 광전 변환부(17)와 제1 전하 축적부(18) 사이의 영역에서, 기판(12)의 이면측에, 게이트 절연막(44)을 통하여 전송 전극(43)이 형성되어 있다. 즉, 본 실시 형태에서는, 광전 변환부(17)와 제1 전하 축적부(18) 사이의 신호 전하의 전송을, 전송 전극(43)으로 구성된 신호 판독 트랜지스터(Tr7)에서 행한다.
본 실시 형태에서는, 광전 변환부(17)에서 생성된 신호 전하는, 전송 전극(43)에 소망하는 판독 전위를 공급하여 신호 판독 트랜지스터(Tr7)를 온 함에 의해, 제1 전하 축적부(18)에 전송되고, 제1 전하 축적부(18)에서 축적된다.
본 실시 형태에서는, 광전 변환부(17)와 제1 전하 축적부(18) 사이의 신호 전하의 이동이 신호 판독 트랜지스터(Tr7)에 의해 제어되기 때문에, 광전 변환부(17)에서도 신호 전하를 일단 유지할 수 있다. 또한, 제1 전하 축적부(18)에서도 신호 전하를 유지할 수 있다. 이에 의해, 본 실시 형태에서는, 2회 연속으로 신호 전하를 유지할 수 있기 때문에, 고속 셔터에 적용할 수 있다.
또한, 본 실시 형태에서는, 전송 전극(43)의 전압을 제어함으로써, 광전 변환부(17)에서의 신호 전하가 고이는 양을 제어할 수 있기 때문에, 광(廣)다이내믹 레인지가 가능해진다. 또한, 본 실시 형태에서는, 광전 변환부(17)로부터 신호 전하가 넘쳐 나옴에 의한 블루밍을 방지할 수 있다.
그 밖에, 본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
<6. 제6의 실시 형태 : 기판상에 광전 변환부를 적층하는 예>
다음에, 본 개시된 제6의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 14는 본 실시 형태의 고체 촬상 장치(74)의 주요부의 단면 구성도이다. 본 실시 형태의 고체 촬상 장치(74)는, 광전 변환부의 구성이 제1의 실시 형태와 다른 예이다. 도 14에서, 도 2에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다. 또한, 도 14에서는, 각 화소를 구성하는 화소 트랜지스터의 일부를 회로도로 도시하고 있다.
[6-1 주요부의 구성]
도 14에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 장치(74)는, 제1 전하 축적부(52), 제2 전하 축적부(25), 플로팅 디퓨전부(34), 및 복수의 화소 트랜지스터가 형성된 기판(12)을 구비한다. 또한, 고체 촬상 장치(74)는, 기판(12)의 광입사면측에 적층하여 형성된 광전 변환부(50), 배리어층(68), 투명 전극(57), 컬러 필터층(23) 및 온 칩 렌즈(24)를 구비한다.
기판(12)은, n형의 실리콘으로 이루어지는 기판(12)으로 구성되어 있고, 예를 들면, 3㎛ 내지 5㎛의 두께로 형성되어 있고, 각 화소를 구성하는 불순물 영역이 형성된 화소 영역은 p형의 웰 영역(13)으로 되어 있다. 또한, 각 화소는 기판(12)에 형성된 화소 분리부(53)에 의해 구획되어 있다. 화소 분리부(53)는, 기판(12)의 이면측부터 소망하는 깊이로 형성된 고농도의 p형 반도체층으로 형성되어 있고, 이웃하는 화소를 전기적으로 분리하도록 마련되어 있다.
그리고, 본 실시 형태에서는, p형의 웰 영역(13) 내에 각 화소를 구성하는 제1 및 제2 전하 축적부(52, 25), 플로팅 디퓨전부(34) 및 각 화소 트랜지스터를 구성하는 소스·드레인 영역(29, 35)이 형성된다. 또한, 각 화소는, 제1 전송 트랜지스터(Tr1), 제2 전송 트랜지스터(Tr2), 제1 리셋 트랜지스터(Tr3), 제2 리셋 트랜지스터(Tr4), 증폭 트랜지스터(Tr5), 선택 트랜지스터(Tr6)의 6개의 화소 트랜지스터를 구비한다.
제1 전하 축적부(52)는, 기판(12)의 이면측부터 소정의 깊이까지 형성된 n형 반도체층으로 구성되어 있다. 제1 전하 축적부(52)는 대응하는 화소마다 형성되어 있고, 각 화소에서는, 화소 분리부(53)로 구획된 단위 화소의 영역 내 전면(全面)에 형성되어 있다. 이 제1 전하 축적부(52)는, 후술하는 광전 변환부(50)에서 생성된 신호 전하를 축적하는 축적부로서 기능한다.
또한, 제1 전하 축적부(52)는, n형의 불순물 농도가 기판의 이면측부터 깊이 방향을 향하여 높아지도록 불순물을 분포시킨 구성으로 하는 것이 바람직하다. 이와 같은 구성으로 함에 의해, 제1 전하 축적부(52)를, 기판(12)의 깊이 방향으로 포텐셜 전위가 높아지는 포텐셜 구배로 할 수 있다. 이에 의해, 광전 변환부(50)로부터 이동하여 온 신호 전하(본 실시 형태에서는 전자)가, 제1 전하 축적부(52) 내에서, 기판(12)의 표면측으로 자동적으로 이동한다.
각 화소 트랜지스터는, 제1의 실시 형태와 마찬가지로 기판(12)의 표면측에 형성되어 있고, 본 실시 형태에서도, 제1 전송 트랜지스터(Tr1) 및 제2 리셋 트랜지스터(Tr4)는 종형 트랜지스터로 되어 있다. 즉, 제1 전송 게이트 전극(27) 및 제2 리셋 게이트 전극(30)은, 제1 전하 축적부(52)에 달하는 깊이로 형성되어 있다.
광전 변환부(50)는, 입사한 광의 광량에 응한 신호 전하를 생성할 수 있는 광전 변환 재료로 구성되어 있고, 기판(12)의 이면측에 적층하여 형성되고, n형 반도체층으로 이루어지는 제1 전하 축적부(52)의 윗면을 피복하도록 화소 영역 전면에 마련되어 있다. 또한, 광전 변환부(50)는, 차광막을 겸하는 구성으로 되어 있다. 즉, 광전 변환부(50)에 입사한 광은, 이곳에서 광전 변환되고, 기판(12)측으로는 입사하지 않는 구성으로 되어 있다. 또한, 광전 변환부(50)에서도, 화소 분리부(이하, 광전 변환부측 화소 분리부(51))가 형성되어 있고, 광전 변환부(50)가 화소마다 구획되어 있다.
이와 같은 광전 변환부(50)를 구성하는 재료로서는, 칼코파이라이트 구조의 화합물 반도체를 사용할 수 있고, 보다 구체적으로는, CuInSe2를 사용할 수 있다. 도 15는, 다양한 반도체 재료에서의 광자 에너지와 광흡수 계수와의 관계를 도시한 도면이다. 도 15에 도시하는 바와 같이, CuInSe2의 광흡수 계수는 다른 재료보다도 높고, 특히, Si 단결정(도 15에서는 x-Si)의 그것에 비하여 약 2자릿수 높다. 이 때문에, CuInSe2로 이루어지는 광전 변환부는, 광전 변환부로서의 기능만이 아니고, 가시광을 차광하는 차광막으로서의 기능을 알맞게 다할 수 있다.
광전 변환부(50)로서 사용되는 재료는, 가시 광선의 흡수 계수가 실리콘으로 이루어지는 기판(12)보다도 높고, 광전 변환 기능이 발현하는 재료라면, 단결정, 다결정, 어모퍼스의 어느 결정 구조라도 좋다. 또한, 광전 변환부(50)를 구성하는 칼코파이라이트 재료로서, CuInSe2 이외의 칼코파이라이트 재료를 사용하여도 좋다.
도 16 및 도 17은, 칼코파이라이트 재료에 관해, 격자정수와 밴드갭과의 관계를 도시하는 도면이다. 도 16에 도시하는 바와 같이, 다양한 칼코파이라이트 재료가 있다. 이 중, 도 17에 도시하는 바와 같이, 예를 들면 구리-알루미늄-갈륨-인듐-유황-셀렌계의 혼정(이하, CuAlGaInSSe계 혼정)으로 이루어지는 칼코파이라이트 구조의 화합물 반도체로 광전 변환부(50)를 형성하여도 좋다.
CuAlGaInSSe계 혼정은, 그 격자정수를 실리콘의 격자정수에 맞추도록 조성을 제어하여 형성할 수 있기 때문에, 결정 결함을 감소시킬 수 있다. 이 때문에, CuAlGaInSSe계 혼정을 실리콘으로 이루어지는 기판(12)상에 단결정 박막으로서 에피택셜 성장시키는 것이 가능하여, 헤테로 계면에서 발생하는 미스피트 전이(轉移) 등의 결정 결함을 감소시킬 수 있다. 이에 의해, 암전류의 발생을 억제하고, 노이즈를 감소시킬 수 있다.
또한, 광전 변환부(50)를 구성하는 칼코파이라이트 재료는, 그 도전형이 p형, n형, i형의 어느것이라도 좋다. 단, 광전 변환부(50)에서 생성된 신호 전하가 제1 전하 축적부(52)측으로 이동하도록, 광전 변환부(50) 내의 포텐셜 전위가 변화하도록 불순물 농도를 변화시키는 것이 바람직하다. 본 실시 형태와 같이, 전자를 신호 전하로서 이용하는 경우는, 기판(12)측을 향하여 포텐셜 전위가 높아지도록 광전 변환부(50)를 구성함으로써, 광전 변환부(50)에서 생성한 신호 전하가 포텐셜 구배에 따라 이동하여, 제1 전하 축적부(52)에 축적된다.
광전 변환부(50)를 구성하는 그 밖의 재료로서는, 실리사이드계의 재료를 사용할 수도 있다. 도 18은, 다양한 실리사이드계 재료에서의 광자 에너지와 소쇠(消衰)계수(k)와의 관계를 도시하는 도면이다.
광흡수 계수(α)는, 소쇠계수(k)와 파장(λ)에 대해, α=4πk/λ의 관계를 나타낸다. 이 때문에, 도 18로 부터 알 수 있는 바와 같이, CoSi, CrSi, HfSi, IrSi, MoSi, NiSi, PdSi, ReSi, TaSi, TiSi, WSi, ZrSi 등의 실리사이드계 재료는, Si보다도 광흡수 계수(α)가 높다.
이 밖에, β-철실리사이드 재료(β-FeSi2)의 광흡수 계수는 Si보다도 2자릿수 정도 높다(H. Katsumata, et al., J. Appl. Phys. 8(10), 5955(1996) 참조). 또한, β철실리사이드 재료(β-FeSi2)는, 실리콘 기판에 에피택셜 성장시킬 수 있다(John E. Mahan, et al., Appl. Phys. Lett. 56(21), 2126(1990) 참조). 이 때문에, β-철실리사이드 재료(β-FeSi2)를 사용함으로써, 광전 변환 기능과 차광 기능의 양자를 발현하는 광전 변환부(50)를 형성할 수 있다.
또한, 바륨실리사이드계 재료(BaSi2)나, Ba1 - xSrxSi2에 대해서도 흡수 계수가 실리콘(Si)보다도 약 2자릿수 높다. 또한, SiGe, Mg2SiGe, SrSi2, MnSi1 .7, CrSi2, NiSi계, CuSi계, CoSi계 및 PtSi계 등의 실리사이드계 재료도 마찬가지로 흡수 계수가 높다. 따라서, 실리사이드계 재료를 사용함으로써, 차광막으로서도 기능하는 광전 변환부(50)를 형성할 수 있다.
또한, 광전 변환부(50)는, 상기한 바와 같은 무기 재료 외에, 유기 재료를 사용하여 형성할 수도 있다. 예를 들면, 퀴나크리돈계 색소나, 쿠마린계 색소를 포함하는 유기 재료로 형성할 수 있다. 본 실시 형태에서는, 광전 변환부(50)의 광 입사측에 컬러 필터층(23)을 마련하고 있기 때문에, 유기 재료로 광전 변환부(50)를 구성하는 경우에는, 가시광 전역에 걸쳐서 감도를 갖는 재료를 사용하여도 좋다. 또한, 각 화소에서, 컬러 필터층(23)이 투과한 광의 파장에 대응하는 파장의 광을 흡수하도록 광전 변환부(50)를 구성하여도 좋다.
그런데, 유기 재료는, 전자의 이동도가 낮은 재료이다. 이 때문에, 유기 재료를 사용하여 광전 변환부(50)를 구성하는 경우에는, 각 화소의 광전 변환부(50)를 분리한 광전 변환부측 화소 분리부(51)를 형성하지 않아도 좋다. 또한, 유기 재료를 사용하여 광전 변환부(50)를 구성하는 경우에는, 유기 재료를 기판(12)상에 도포함으로써 형성할 수 있다.
배리어층(68)은, 투명 전극(57)으로부터 광전 변환부(50)측으로의 캐리어의 주입을 막기 위해, 투명 전극(57)과 광전 변환부(50) 상부의 사이에 마련되어 있다. 배리어층(68)은, 전자의 주입을 막는 것이 가능한 재료로 형성할 수 있고, 예를 들면, 산화아연(ZnO)막, 산화니켈(NiO)막, 산화구리(Cu2O)막, 또는 다이아몬드(C)막 등으로 형성할 수 있다. 본 실시 형태에서는, 배리어층(68)을 형성하였지만, 형성하지 않아도 좋다.
투명 전극(57)은, 광전 변환부(50) 상부의 광입사면측에 형성되어 있고, 화소 영역 전면에 형성되어 있다. 투명 전극(57)은, 가시광 영역의 파장에 대해 광투과성을 갖는 전극 재료로 형성되고, 예를 들면, 산화인듐주석(ITO)막, 산화인듐아연막, 또는 산화알루미늄아연(AZO)막 등의 투명 도전막으로 구성할 수 있다. 투명 전극(57)은, 그라운드 전위에 접지되어 있고, 정공 축적에 의한 차지를 막도록 구성되어 있다.
이와 같이, 본 실시 형태에서는, 광전 변환부(50)의 하층에는, n형 반도체층으로 이루어지는 제1 전하 축적부(52)가 형성되고, 광전 변환부(50)의 상층에는, 그라운드 전위에 접지된 투명 전극(57)이 형성된다. 이에 의해, 광전 변환부(50)에서, 입사한 광량에 응하여 생성된 신호 전하(전자)는 제1 전하 축적부(52)측으로 이동하고, 신호 전하의 생성과 함께 발생하는 정공은 투명 전극(57)측으로 이동한다.
도 19는, 본 실시 형태에 관한 고체 촬상 장치(74)에서, 광이 전달되는 양상을 시뮬레이션한 결과를 도시하는 도면이다. 여기서는, 두께가 0.3㎛의 CuInGaS2막을 광전 변환부(50)로서 0.5㎛의 기판(12)상에 마련한 경우에 있어서, 온 칩 렌즈(24)를 통하여 650㎚의 파장의 광을 입사시킨 때의 결과를 나타내고 있다.
도 19에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 장치(74)에서는, 광전 변환부(50)에서 입사광이 흡수되어 차광되고, 기판(12)에 입사하지 않음을 알 수 있다. 이 경우에 있어서, 광량 모니터를 넣은 시뮬레이션에 의해, 기판(12)의 하면까지 도달한 광의 비율을 상세히 추정하면, 1.8×10-3%의 광만이 도달하는데 지나지 않고, 거의 모든 광이 차광됨을 알았다.
[6-2 제조 방법]
다음에, 본 실시 형태의 고체 촬상 장치(74)의 제조 방법을 설명한다. 여기서는, 광전 변환부(50)를, CuAlGaInSSe계 혼정으로 이루어지는 칼코파이라이트계의 재료를 사용하여 광전 변환부(50)를 형성하여 고체 촬상 장치(74)를 형성하는 예를 설명한다. 또한, 본 실시 형태에서는, 주면(主面)이 (100)면인 실리콘 기판을 이용하여, 그 주면에 상기한 화합물 반도체를 에피택셜 성장시켜서, 광전 변환부(50)를 형성하는 경우에 관해 나타낸다. 도 20의 A 내지 도 21의 E는, 본 실시 형태의 고체 촬상 장치(74)의 제조 방법을 도시하는 공정도이다.
우선, 본 실시 형태에서는, n형의 기판(12)을 준비하고, 예를 들면 p형의 불순물을 이온 주입함에 의해, p형의 웰 영역(13)을 형성한다. 그 후, 도 20의 A에 도시하는 바와 같이, 기판(12)의 표면측에 n형의 불순물인 V족 원자의 P(인) 등을 이온 주입함에 의해, 제2 전하 축적부(25), 플로팅 디퓨전부(34), 각 화소 트랜지스터의 소스·드레인 영역(29, 35)을 형성한다.
그 후, 제2 전하 축적부(25)의 표면측에는, p형의 불순물을 고농도로 이온 주입함에 의해, p형 반도체층(26)을 형성한다. 이들의 공정은, 통상의 CMOS형 고체 촬상 장치의 제조 프로세스를 이용하여 형성할 수 있다.
다음에, 기판(12)의 표면측에 실리콘 등으로 이루어지는 지지 기판(도시를 생략한다)을 접합하고, 기판(12)의 이면측이 윗면을 향하도록 기판(12)을 반전시킨다. 그 후, 도 20의 B에 도시하는 바와 같이, CVD법을 이용하여 기판(12)의 이면측에 n형의 불순물을 도핑하면서 제1 전하 축적부(52)가 되는 n형 반도체층(54)을 소망하는 두께가 될 때까지 에피택셜 성장시킨다.
다음에, 도 20의 C에 도시하는 바와 같이, 에피택셜 성장된 n형 반도체층(54) 상부에, 화소 분리부(20)를 형성하는 영역이 개구된 레지스트층(55)을 형성한다. 이 레지스트층(55)은, 통상의 포토 리소그래피 기술을 이용하여 형성할 수 있다. 그리고, 레지스트층(55)을 통하여 p형의 불순물을, 예를 들면 p형의 웰 영역(13)을 구성하는 불순물 농도보다도 높은 농도가 되도록 이온 주입함에 의해, 화소 분리부(20)를 형성한다. 화소 분리부(20)를 구성하는 p형 반도체층은, 적어도 제1 전하 축적부(52)를 화소마다 분리할 수 있는 깊이로 형성한다.
다음에, 도 20의 D에 도시하는 바와 같이, 제1 전하 축적부(52) 상부에, 칼코파이라이트계의 재료를 에피택셜 성장시킴에 의해 광전 변환부(50)를 형성한다. 본 실시 형태에서, 칼코파이라이트계의 화합물 반도체를 에피택셜 성장시키는 방법으로서는, 예를 들면, 분자선 에피택시법(MBE : Molecular Beam Epitaxy), 유기 금속 기상 성장법(MOCVD : Metal Organic Chemical Vapor Deposition), 액상 에피택시법(LPE : Liquid Phase Epitaxy)을 이용할 수 있다.
그런데, 기판(12)을 구성하는 실리콘(Si)의 격자정수는 51.45㎚이고, CuAlGaInSSe계 혼정은, 이 격자정수에 대응하는 재료를 포함하고, 기판(12)과 격자정합하도록 광전 변환부(50)를 형성 가능하다. 이 때문에, 예를 들면, CuGa0.52In0.48S2막을 광전 변환부(50)로서 기판(12)상에 에피택셜 성장할 수 있다.
MOCVD법을 이용하여 광전 변환부(50)를 형성하는 경우에는, MOCVD 장치 내에서, 유기 금속 원료를 수소로 버블링함으로써 포화 증기압 상태로 한다. 이에 의해, 실리콘으로 이루어지는 기판(12)상에서는, 유기 금속 원료가 열분해되어 결정에 받아들여짐으로써 결정 성장이 생겨, 광전 변환부(50)를 형성할 수 있다. 이 때, MOCVD 장치에서 각 원료에 흘리는 수소 유량을 제어함으로써, 단위시간당에 수송되는 원료의 몰 량비가 결정한다. 이 몰 량비(量比)는, 형성되는 결정의 조성비에 상관성이 있기 때문에, 이 원료의 단위시간당에 수송된 원료의 몰 량비를 제어함으로써, 에피택셜 성장된 광전 변환부(50)의 조성비를 제어할 수 있다.
MOCVD법을 이용하여 광전 변환부(50)를 형성하는 경우에는, 구리의 유기 금속 원료로서는, 예를 들면 아세틸아세톤구리(Cu(C5H7O2)2)를 사용할 수 있다. 이 밖에, 시클로펜타디엔일구리트리에틸인(h5-(C2H5)Cu:P(C2H5)3)을 사용하여도 좋다. 또한, 갈륨(Ga)의 유기 금속 원료로서는, 예를 들면, 트리메틸갈륨(Ga(CH3)3)을 사용할 수 있다. 또한, 알루미늄(Al)의 유기 금속 원료로서는, 예를 들면 트리메틸알루미늄(Al(CH3)3)을 사용할 수 있다. 또한, 인듐(In)의 유기 금속 원료로는, 예를 들면, 트리메틸인듐(In(CH3)3)을 사용할 수 있다. 또한, 셀렌(Se)의 유기 금속 원료로는, 예를 들면, 디메틸셀렌(Se(CH3)2)을 사용할 수 있다. 또한, 유황(S)의 유기 금속 원료로는, 예를 들면, 디메틸술피드(S(CH3)2)를 사용할 수 있다. 또한, 아연(Zn)의 유기 금속 원료로는, 예를 들면, 디메틸징크(Zn(CH3)2)를 사용할 수 있다.
여기서, 유기 금속 원료를 반드시 이들의 원료로 규정할 필요는 없고, 유기 금속이라면, 마찬가지로 MOCVD 성장의 원료로서 사용할 수 있다. 예를 들면, 트리에틸갈륨(Ga(C2H5)3), 트리에틸알루미늄(Al(C2H5)3), 트리에틸인듐(In(C2H5)3), 디에틸셀렌(Se(C2H5)2), 디에틸술피드(S(C2H5)2) 및 디에틸징크(Zn(C2H5)2)를 원료로서 사용하여도 좋다. 또한, MOCVD 성장의 원료는, 반드시 유기 금속이 아니고, 가스계라도 좋다. 예를 들면, Se 원료로서 셀렌화수소(H2Se)나, S 원료로서 황화수소(H2S)를 사용하여도 좋다.
MBE법을 이용하여 광전 변환부(50)를 형성하는 경우에는, MBE 장치 내에서, 광전 변환부(50)를 구성하기 위한 각 단체 원료를 고진공 중 내에 있는 각 크누센-셀 내에 넣고, 적절한 온도로 가열한다. 이에 의해, 분자선을 발생시켜서, 기판(12)상에 조사함으로써, 소망하는 결정 성장층을 형성할 수 있다. 쿠누센-셀 내에 넣는 단체 원료로서는, 갈륨(Ga), 알루미늄(Al), 인듐(In), 셀렌(Se), 유황(S)을 사용할 수 있다. 이 때, 유황(S)과 같은 증기압이 특히 높은 원료의 경우에는, 분자선량의 안정성이 부족한 일이 있다. 이 경우, 밸브 크래킹 셀을 이용하여, 분자선량을 안정화시켜서도 좋다. 또한, 가스 소스 MBE와 같이, 일부의 원료를 가스 소스로 하여도 좋다. 이 경우에는, 예를 들면, Se 원료로서 셀렌화수소(H2Se)를 사용할 수 있고, 유황(S)원료로서는, 황화수소(H2S)를 사용할 수 있다.
MOCVD법 또는 MBE법을 이용하여 광전 변환부(50)를 형성하는 경우에는, 예를 들면, 결정 성장과 함께 n형의 불순물인 Zn의 농도를 서서히 내림으로써, 결정 성장하는 방향으로 밴드가 경사한 광전 변환부(50)를 형성할 수 있다. 이와 같이 하여 광전 변환부(50) 내의 밴드를 경사시킴으로써 광전 변환부(50)에서 생성된 신호 전하의 기판(12)측으로의 이동이 용이해진다.
그리고, 이와 같은 광전 변환부(50)는, 기판(12)상에서 격자정합하도록 형성되어 있다. 이 경우에는, 헤테로 계면에서 발생한 미스피트 전위를 감소시킬 수 있기 때문에, 광전 변환부(50)의 결정성이 양호해진다. 따라서, 결정 결함이 감소하기 때문에, 암전류의 발생을 억제할 수 있고, 백점(白点)에 의한 화질의 열화를 방지할 수 있다. 또한, 고감도화를 실현할 수 있기 때문에, 어두운 촬상 환경(예를 들면 야간)이라도, 고화질의 촬영이 가능해진다.
여기서, 격자부정(格子不整)은 |Δa/a|(Δa : 광전 변환부의 격자정수와 기판의 정수의 차, a : 기판의 격자정수)로 나타낼 수 있고, 격자정합한 경우에는, Δa/a=0이다. 또한, 본 실시 형태에서는, 「격자정합(格子整合)」의 정의는, 결정 성장에서 형성된 광전 변환부(50)의 두께가 임계막 두께 이내의 조건에서 격자정합에 가까운 상태를 포함하는 것으로 한다. 즉, 임계막 두께 이내라면, 완전하게 격자정합하지 않아도 미스피트 전위(轉位)가 들어가지 않는 결정성의 양호한 상태가 가능해진다.
또한, 「임계막 두께(臨界膜厚)」의 정의는, 「Matthew와 Blakeslee의 식」(J. W. Matthews and A. E. Blakeslee, J. Cryst. Growth 27(1974) 118-125.) 또는 「People와 Bean의 식」(R. People and J. C. Bean, Appl. Phys. Lett. 47(1985) 322-324.)으로 규정된다.
이상과 같이 하여 에피택셜 결정으로 이루어지는 광전 변환부(50)를 형성한 후, 도 21의 E에 도시하는 바와 같이, 광전 변환부(50) 상부에 광전 변환부측 화소 분리부(51)가 형성된 영역이 개구된 레지스트층(56)을 형성한다. 그리고, 그 레지스트층(56)을 통하여 p형의 불순물인 Ga, In, As, 또는 P를 이온 주입함에 의해, 광전 변환부(50)를 화소마다 분리한 광전 변환부측 화소 분리부(51)를 형성한다. 그 후, 예를 들면 400℃ 이상으로 어닐 처리를 함으로써, 각 반도체층을 활성화시킨다.
그 후, 도 5의 F와 마찬가지로 하여, 기판(12)의 표면측에 각 화소 트랜지스터를 형성하고, 기판(12)의 이면측에 배리어층(68), 투명 전극(57), 컬러 필터층(23), 및 온 칩 렌즈(24)를 형성함에 의해, 본 실시 형태의 고체 촬상 장치(74)가 완성된다.
그런데, 본 실시 형태에서는, 주면이 (100)면인 실리콘 기판을 이용하고, 그 주면에 화합물 반도체를 에피택셜 성장시켜서 광전 변환부를 형성하는 경우에 관해 설명하였다. 즉, 본 실시 형태에서는 {100}기판을 이용한 경우에 관해 설명하고 있다. 그러나, 본 개시는 이것으로 한정되는 것이 아니다.
이온성이 없는 무극성의 실리콘 기판상에 이온성 원소의 재료로 하여 상기한 화합물 반도체를 에피택셜 성장시킨 경우에는, 안티페이즈 도메인이라고 불리는 결함이 발생하는 경우가 있다. 즉, 국소적으로 카티온과 아니온이 역 페이즈가 되어 성장하여, 안티페이즈 도메인이 발생한다.
이 때문에, 실리콘 기판으로서 오프 기판을 이용하여도 좋다. 오프 기판상에 에피택셜 성장을 시킴에 의해, 안티페이즈 도메인의 발생을 억제할 수 있다. 예를 들면, 실리콘으로 이루어지는 {100}기판의 면방향을 <011>방향으로 오프 한 오프 기판을 이용함에 의해, 안티페이즈 도메인이 생긴 영역이 결정 성장과 함께 자기 소멸하기 때문에 결정성을 향상시킬 수 있다. 오프 기판으로서는, 예를 들면 경사각도가 1 내지 10도의 기판을 이용할 수 있다.
[6-3 구동 방법]
본 실시 형태의 고체 촬상 장치(74)에서도 각 화소에서는, 도 3과 같은 등가 회로가 구성되어 있고, 각 화소 트랜지스터는, 도 6과 같은 타이밍에서 동작된다. 본 실시 형태의 고체 촬상 장치(74)에서는, 입사한 광은 광전 변환부(50)에서 광전 변환되고, 그곳에서 발생한 신호 전하(전자)는 제1 전하 축적부(52)로 이동하고, 제1 전하 축적부(52)에서 주로 축적된다. 또한, 광전 변환부(50)에서 생성된 정공은 투명 전극(57)으로 이동한다.
그리고, 노광 기간에서, 제1 전하 축적부(52) 및 광전 변환부(50)에서 축적된 신호 전하는, 제1 전송 트랜지스터(Tr1)가 온 함으로써 전화소 동시에 제2 전하 축적부(25)에 전송된다. 제2 전하 축적부(25)에 축적된 신호 전하는, 행마다의 타이밍에서 플로팅 디퓨전부(34)에 판독되고, 대응하는 화소 신호가 수직 신호선(9)에 배출된다.
본 실시 형태에서는, 광전 변환부(50)가 기판(12)에 적층하여 형성되기 때문에, 기판(12)에 광전 변환부(50)를 마련할 필요가 없고, 화소 면적의 축소화가 가능해진다. 또한, 기판(12)의 이면측에 형성되는 제1 전하 축적부(52)와, 기판(12)의 표면측에 형성되는 각 화소 트랜지스터는, 기판(12)의 깊이 방향으로 적층하여 형성된다. 이 때문에, 더한층의 화소의 소형화가 도모된다. 또한, 본 실시 형태에서는, 화소 영역(3)의 전면에 걸쳐서 형성된 광전 변환부(50)는 차광막을 겸하는 구성으로 되어 있기 때문에, 기판(12)에 입사광이 도달하는 일이 없고, 노이즈의 발생이 억제된다.
그 밖에, 본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
그런데, 본 실시 형태와 같이 기판(12)상에 광전 변환부(50)를 형성하는 경우, 광전 변환부(50)에서 생성된 신호 전하를, 광전 변환부(50)측부터 기판(12)측으로 이동시키기 쉽게 하기 위해, 포텐셜 장벽을 작게 하는 중간층을 마련하여도 좋다. 이하에, 변형례로서, 중간층을 형성하는 예를 설명한다.
[6-4 변형례 1]
도 22는, 본 실시 형태의 변형례 1에 관한 고체 촬상 장치(76)의 주요부의 단면 구성도이다. 도 22에서, 도 14에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
변형례 1에서는, 도 22에 도시하는 바와 같이, 기판(12)과 광전 변환부(50)의 사이에 중간층(60)이 형성되어 있다. 이 중간층(60)은, 그 전자 친화력이, 기판(12)의 전자 친화력과 광전 변환부(50)의 전자 친화력과의 사이가 되는 재료로 형성할 수 있다. 예를 들면, 중간층(60)의 전자 친화력이, 실리콘 기판(12)의 전자 친화력과, 광전 변환부(50)의 전자 친화력과의 사이의 정확하게 중간의 전자 친화력이 되도록 형성되는 것이, 가장 알맞다.
구체적으로는, 중간층(60)은, CuGa0 .64In0 .36S2로 구성할 수 있고, 그 막두께는, 5㎚로 할 수 있다. 중간층(60)은, 임계막 두께 이내라면 좋다. 예를 들면, 중간층(60)을, CuGa0 .64In0 .36S2로 구성하는 경우, 기판(12)과의 격자부정(Δa/a)=5.12×10-3이 된다. 이 때, 막두께 5㎚라면, 전술한「Matthew와 Blakeslee의 식」 또는 「People와 Bean의 식」으로 규정되는 임계막 두께보다 작아진다
그 밖에, 광전 변환부(50)가 p형 반도체로 구성되는 경우에는, 중간층(60)은, n형 반도체로 구성할 수 있다. 특히, 광전 변환부(50)를 p형의 칼코파이라이트층으로 구성하는 경우에는, 중간층(60)은, Ⅱ-Ⅵ족 반도체로 구성하는 것이 바람직하다(참고 문헌 1 내지 3 참조).
참고 문헌 1 : Takeshi Yagioka and Tokio Nakada, Apllied Physics Express 2 (2009)072201
참고 문헌 2 : S. P. Grindle, A. H. Clark, S. Rezaie-Serej, E. Falconer, and J. McNeily, and L. L. Kazmerski, J. AppL Phys. 51(10). (1980)5464
참고 문헌 3 : T. Makada, N. Okano, Y. Tanaka, H. Fukuda, and A. Kunioka, First WCOEC; Dec. 5-9, 1994; HawaⅡ
이 경우, 광전 변환부(50)를 구성하는 p형 칼코파이라이트층과 실리콘으로 이루어지는 기판(12)과의 계면에 중간층(60)으로서 ZnS층이나 CdS층이나 ZnO층을 끼워도 좋다. 또한, 광전 변환부(50)가 n형 반도체층으로 구성되는 경우, 중간층(60)은 p형 반도체층으로 구성할 수 있다.
[6-5 변형례 2]
도 23은, 변형례 1에 관한 고체 촬상 장치(77)의 주요부의 단면 구성도이다. 도 23에서, 도 14에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
변형례 2에서는, 도 23에 도시하는 바와 같이, 광전 변환부(50)와 투명 전극(57) 사이에 중간층(60)이 형성되어 있다. 또한, 변형례 2에서는, 기판(12) 내의 각 반도체층의 도전형이, 변형례 1과는 역으로 구성되어 있고, 신호 전하로서 정공(홀)이 이용되는 예이다. 변형례 2에서도, 중간층(60)으로서, ZnS층, CdS층, ZnO층을 이용할 수 있다.
이와 같은 구성에서는, 광전 변환부(50)를 p형의 칼코파이라이트층으로 구성하고, 중간층(60)을 n형 반도체층으로 구성하는 경우, 광전 변환부(50)와 중간층과의 계면에서 pn 접합이 생긴다. 이와 같이, pn 접합을, 기판(12)과 광전 변환부(50)와의 계면 이외에 마련하여도 문제는 없다.
<7. 제7의 실시 형태 : 광전 변환부의 상층에 p형 반도체층을 마련하는 예>
다음에, 본 개시된 제7의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 24는 본 실시 형태의 고체 촬상 장치(75)의 주요부의 단면 구성도이다. 본 실시 형태의 고체 촬상 장치(75)는, 제6의 실시 형태에 관한 고체 촬상 장치(74)에서, 광전 변환부(50)의 투명 전극(57)측에 고농도의 p형 반도체층(58)을 형성하는 예이다. 도 24에서, 도 14에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다. 또한, 도 24에서는, 각 화소를 구성하는 화소 트랜지스터의 일부를 회로도로 도시하고 있다.
[7-1 주요부의 구성]
본 실시 형태의 고체 촬상 장치(75)에서는, 도 24에 도시하는 바와 같이, 광전 변환부(50)의 광 입사측에 고농도의 p형 반도체층(58)이 형성되어 있다. 본 실시 형태에서는, 광전 변환부(50) 및 p형 반도체층(58)은, 칼코파이라이트계 재료 또는 실리사이드계 재료로 형성되어 있다. 여기서, p형 반도체층(58)은, 광전 변환부(50)에서 생긴 정공이 p형 반도체층(58)으로 들어가 횡방향(광전 변환부(50)의 막면에 따른 방향)으로 흐르도록 높은 불순물 농도를 갖는다.
본 실시 형태의 고체 촬상 장치(75)에서는, 광전 변환부(50)에서, 입사광이 입사하는 측의 면상에 고농도의 p형 반도체층(58)이 형성되어 있기 때문에, 암전류의 발생이 억제된다. 또한, 광전 변환부(50)상에 형성된 p형 반도체층(58)은, 각 화소 사이에서, 광전 변환부측 화소 분리부(51)를 구성하는 p형 반도체층을 통하여 연결되도록 형성되어 있다. 이 때문에, 광전 변환부(50)에서 생성된 신호 전하(전자)는 기판(12)측으로 흐르고, 정공은 광전 변환부에서 p형 반도체층(58)으로 이동하고, 광전 변환부(50)상을 횡방향으로 이동할 수 있다.
따라서 본 실시 형태에서는, 광전 변환부(50) 상부에 투명 전극(57)을 마련하는 예로 하고 있지만, 투명 전극(57)은 광전 변환부(50) 상부에 반드시 마련할 필요가 없어진다. 또한, 본 실시 형태와 같이, p형 반도체층(58)을 형성하고, 또한, 투명 전극(57)을 형성함에 의해, 전자 및 정공의 이동의 제어가 용이해진다.
[7-2 제조 방법]
다음에, 본 실시 형태의 고체 촬상 장치(75)의 제조 방법을 설명한다. 여기서는, CuAlGaInSSe계 혼정으로 이루어지는 칼코파이라이트계의 재료를 사용하여 광전 변환부(50)를 형성하여 고체 촬상 장치(75)를 제작하는 예를 설명한다. 도 25의 A 내지 도 25의 C는, 본 실시 형태의 고체 촬상 장치(75)의 제조 방법을 도시하는 공정도이다.
우선, 도 20의 A 내지 도 20의 C에 도시하는 방법과 마찬가지로 하여, 기판(12)에 소망하는 반도체층을 형성한다. 그 후, 도 25의 A에 도시하는 바와 같이, 기판(12)의 제1 전하 축적부(52)가 형성된 이면측 상부에서, 광전 변환부측 화소 분리부(51)가 형성된 부분에만 선택적으로 절연막(59)을 형성한다. 즉, 이웃하는 화소의 사이를 구획하도록 절연막(59)을 형성한다.
절연막(59)은, 예를 들면, 실리콘산화막, 실리콘질화막으로 구성할 수 있다. 본 실시 형태에서는, 광전 변환부측 화소 분리부(51)는, 기판(12)측에 형성된 화소 분리부(20)와 같은 위치에 형성되기 때문에, 기판(12)측에 형성된 화소 분리부(20) 상부에 절연막(59)을 형성한다.
이 절연막(59)은, 기판(12)의 이면측 전면에 예를 들면 실리콘산화막을 형성한 후, 포토 리소그래피 기술을 이용하여 패턴 가공함에 의해 형성할 수 있고, 그 막두께는, 예를 들면 50 내지 100㎚로 되어 있다.
다음에, 기판(12)의 이면측에 MOCVD법, MBE법 등을 이용하여 상기한 화합물 반도체를 에피택셜 성장시킴으로써 도 25의 B에 도시하는 바와 같이, 광전 변환부(50)를 형성한다. 본 실시 형태에서는, 기판(12)의 이면측에 화소 사이를 구획하는 절연막(59)이 형성되어 있기 때문에, 기판(12)의 이면측에서는, 절연막(59)이 형성되지 않는 기판(12)의 노출 부분에 광전 변환부(50)가 선택적으로 결정 성장한다. 여기서는, 막두께가 절연막(59)의 막두께보다도 두꺼워지도록 광전 변환부(50)를 형성한다. 이에 의해, 광전 변환부(50)가 각 화소에 대응하도록 형성되고, 이웃하는 광전 변환부(50) 사이에는, 트렌치가 마련된다.
다음에, 기판(12)의 이면측에서, 칼코파이라이트 구조의 화합물 반도체를 래터럴 성장시킴으로써, 도 25의 C에 도시하는 바와 같이, 광전 변환부측 화소 분리부(51) 및 p형 반도체층(58)을 형성한다. 구체적으로는, Ga, In, As, P 등의 p형의 불순물이 많이 포함되는 조건으로, 칼코파이라이트 구조의 화합물 반도체를 래터럴 성장시킨다. 이에 의해, 이웃하는 광전 변환부(50)의 사이의 트렌치에, p형의 화합물 반도체가 매입됨과 함께, 광전 변환부(50) 상부에 고농도의 p형 반도체층(58)이 형성된다.
여기서, 도 24에 도시하는 단면 구성도에서는, 광전 변환부(50)의 선택 성장시에 이용한 절연막(59)의 도시는 생략하고 있다. 또한, MOCVD법 및 MBE법에서는, 결정 성장시의 압력 제어에 의해, 래터럴 성장시키든지 선택 성장시키는지를 제어할 수 있다.
본 실시 형태에서는, 예를 들면, 광전 변환부측 화소 분리부(51) 및 p형 반도체층(58)의 불순물 농도는 1×1017 내지 1×1019㎝-3가 되도록 형성한다. 이와 같이 하여, 화소마다 광전 변환부(50)를 분리한 광전 변환부측 화소 분리부(51)와, 광전 변환부(50)의 광 입사측의 p형 반도체층(58)을 형성한다.
그 후, 제1의 실시 형태와 같은 공정에 의해, 본 실시 형태의 고체 촬상 장치(75)가 완성된다.
본 실시 형태에서는, 래터럴 성장에 의해 광전 변환부측 화소 분리부(51)나 p형 반도체층(58)을 형성하기 때문에, 이온 주입이나 어닐 등의 프로세스로 형성하는 경우에 비교하여, 이온 주입시의 데미지나 어닐시의 배선층에의 악영향 등이 없다. 이에 의해, 제조 공정 중에서의 데미지를 저감할 수 있다.
또한, 본 실시 형태에서는, 광전 변환부측 화소 분리부(51)를, p형 반도체층으로 구성하는 예로 하였지만, p형의 불순물을 포함하지 않는 반도체로 형성하여도 좋다. 그 경우에는, 광전 변환부측 화소 분리부(51)는, 밴드갭이 넓은 칼코파이라이트계의 화합물 반도체로 형성할 수 있다. 광전 변환부(50)와 광전 변환부측 화소 분리부(51)와의 밴드갭 차가 kT=27meV 이상이 되도록 광전 변환부측 화소 분리부(51)를 형성함으로써, 화소 사이에 포텐셜 장벽이 형성되기 때문에, 화소 사이를 전기적으로 분리할 수 있다.
밴드갭 차를 이용하여 화소 분리한 경우에는, 광전 변환부측 화소 분리부(51)는, 도 25의 C의 공정에서, p형의 불순물을 포함하지 않는 조건으로, 칼코파이라이트계의 화합물 반도체를 래터럴 성장시킨다. 구체적으로는, 예를 들면, 구리-알루미늄-갈륨-인듐-유황-셀렌의 조성비가, 1.0 : 0.36 : 0.64 : 0 : 1.28 : 0.72 또는, 1.0 : 0.24 : 0.23 : 0.53 : 2.0 : 0이 되도록, 광전 변환부측 화소 분리부(51)를 형성한다.
그 후, Ga, In, As, P 등의 불순물이 많이 포함되는 조건으로 칼코파이라이트계의 화합물 반도체를 결정 성장시킴에 의해, p형 반도체층(58)을 형성한다. 이상과 같이, 광전 변환부측 화소 분리부(51)를 p형의 불순물이 포함되지 않은 구성으로 하는 것으로도, 화소 사이의 분리가 가능하다.
상술한 고체 촬상 장치(75)의 제조 방법에서는, 래터럴 성장을 이용하여 광전 변환부측 화소 분리부(51) 및 p형 반도체층(58)을 형성하는 예를 나타냈지만, 본 실시 형태에 관한 고체 촬상 장치(75)를 제작하는 방법은, 이것으로 한정되는 것이 아니다. 예를 들면, 도 21의 E에 도시한 바와 같이 하여 광전 변환부측 화소 분리부(51)를 형성한 후, 광전 변환부(50)의 광입사면측에 p형의 불순물을 이온 주입함으로써, p형 반도체층(58)을 형성하도록 하여도 좋다.
<8. 제8의 실시 형태 : 기판상에 전극층을 통하여 광전 변환부를 적층하는 예>
다음에, 본 개시된 제8의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 26은 본 실시 형태의 고체 촬상 장치(78)의 주요부의 단면 구성도이다. 본 실시 형태의 고체 촬상 장치(78)는, 제6의 실시 형태에 관한 고체 촬상 장치(74)에서, 광전 변환부에서 생성한 신호 전하를, 전극을 통하여 기판에 이동시키는 예이다. 도 26에서, 도 14에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다. 또한, 도 26에서는, 각 화소를 구성하는 화소 트랜지스터의 일부를 회로도로 도시하고 있다.
본 실시 형태에서는, 기판(12)의 이면측에 전극층(62)이 형성되고, 그 전극층(62) 상부에 광전 변환부(61), 투명 전극(57), 컬러 필터층(23), 온 칩 렌즈(24)가 적층되어 있다.
전극층(62)은, 절연층(66)을 통하여 광의 입사 방향으로 적층된 2층의 전극(63)으로 구성되어 있고, 2층의 전극(63)은, 콘택트부(64)에 의해 전기적으로 접속되어 있다. 이들의 전극(63)은, 화소마다 분리하여 형성되어 있고, 상층의 전극(63)이 광전 변환부(61)에 접하고, 하층의 전극(63)이 기판(12)의 이면에 접하도록 형성되어 있다. 전극(63)을 구성하는 재료로서는, 예를 들면, Al, Cu, W 등을 들 수 있다.
또한, 본 실시 형태에서는, 광전 변환부(61)는 차광성을 갖는 유기 재료로 형성되어 있다. 광전 변환부(61)는, 가시광의 모든 파장의 광을 흡수하는 유기 재료로 형성하고 전화소 공통으로 형성하여도 좋고, 화소마다 다른 파장의 광을 흡수하는 유기 재료로 형성하여도 좋다. 또한, 전술한 바와 같이, 유기 재료 내부에서는 전자의 이동도가 낮기 때문에 유기 재료로 이루어지는 광전 변환부(61) 내에서 생성한 전자가 횡방향으로의 이동도는 낮다. 따라서 화소 사이에 분리부를 마련하지 않아도 좋다.
본 실시 형태의 고체 촬상 장치(78)에서는, 광전 변환부(61)에서 생성된 신호 전하(전자)는, 전극(63)을 통하여 제1 전하 축적부(52)로 이동하고, 광전 변환부(61)에서 생성된 홀은 직접 투명 전극(57)측으로 이동한다. 그리고, 제1 전하 축적부(52)에 축적된 신호 전하는, 제1의 실시 형태와 마찬가지로 하여 판독된다.
본 실시 형태에서는, 광전 변환부(61)가 차광막을 겸하는 구성으로 하였지만, 이것으로 한정되는 것이 아니다. 예를 들면, 광전 변환부(61)와 전극(63)을 조합시켜서, 제1 전하 축적부(52)에 입사하는 광을 차광하도록 구성하여도 좋다. 본 실시 형태의 고체 촬상 장치(78)에서도, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태에서는, 광전 변환부(61)를 유기 재료로 형성하였지만, 칼코파이라이트나 실리사이드 화합물 등, 무기 재료로 이루어지는 광전 변환부를 형성할 수도 있다. 이 경우에는, 무기 재료로 이루어지는 광전 변환부를, 전극(63)상에 접합한다. 단, 무기 재료로 이루어지는 광전 변환부를 전극(63) 상부에 접합하는 경우에는, 그 후, 열 어닐 등이 필요한 경우가 있다. 그 밖에, 증착 등을 이용하여, 무기 재료로 이루어지는 광전 변환부를 전극(63) 상부에 형성하는 방법을 채용할 수도 있다.
<9. 제9의 실시 형태 : 표면 조사형의 고체 촬상 장치에서 기판상에 전극층을 통하여 광전 변환부를 적층하는 예>
다음에, 본 개시된 제9의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고 중복 설명을 생략한다. 도 27은 본 실시 형태의 고체 촬상 장치(79)의 주요부의 단면 구성도이다. 본 실시 형태의 고체 촬상 장치(79)는, 제8의 실시 형태에 관한 고체 촬상 장치(78)에서의 구성을 표면 조사형에 적용한 예이다. 도 27에서, 도 26에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
본 실시 형태에서는, 각 화소 트랜지스터가 형성된 기판(12)의 표면측이 광입사면이 되고, 그 기판(12)의 표면측에, 전극층(62), 광전 변환부(61), 투명 전극(57), 컬러 필터층(23), 및 온 칩 렌즈(24)가 차례로 적층된다. 또한, 본 실시 형태에서는, 기판(12)의 표면측부터 깊이 방향으로 형성된 n형 반도체층으로 이루어지는 전송로(67)가 형성되고, 이 전송로(67)는, 기판(12)의 이면측에 형성된 제1 전하 축적부(18)에 접속되어 있다. 그리고, 제1 전하 축적부(18)와, 각 화소 트랜지스터는, 기판(12)의 깊이 방향으로 적층하여 형성되어 있다.
즉, 본 실시 형태의 고체 촬상 장치(79)에서는, 제2의 실시 형태에 관한 고체 촬상 장치(71)의 「광전 변환부(17)」를 구성하는 n형 반도체층(14)이, 「전송로(67)」을 구성하는 n형 반도체층(14)으로 되어 있다. 그리고, 본 실시 형태에서도, 제1 전하 축적부(18)를 구성하는 n형 반도체층의 불순물 농도는, 전송로(67)를 구성하는 n형 반도체층(14)의 불순물 농도보다도 높다. 이에 의해, 전송로(67)로부터 제1 전하 축적부(18)측으로 전자가 이동하는 포텐셜 구배가 형성된다.
본 실시 형태에서는, 전송로(67) 상부에 전극층(62)의 하층의 전극(63)이 접하도록 형성되고, 상층의 전극(63)은 광전 변환부(61)에 접하도록 형성되어 있다. 광전 변환부(61)는, 화소마다 다른 파장의 광을 흡수하는 유기 재료로 형성되어 있다. 본 실시 형태에서는, 적색의 파장을 투과하는 컬러 필터층(R)(23)의 하부에는, 적색의 파장의 광을 흡수하는 광전 변환부(R)(61)가 형성되어 있다. 또한, 녹색의 파장의 광을 투과하는 컬러 필터층(G)(23)의 하부에는, 녹색의 파장의 광을 흡수하는 광전 변환부(G)(61)가 형성되어 있다. 또한, 도시를 생략하지만, 청색의 파장의 광을 투과하는 컬러 필터층(B)(23)의 하부에는, 청색의 파장의 광을 흡수하는 광전 변환부(B)(61)가 형성되어 있다.
본 실시 형태에서는, 컬러 필터층(23)에서 소정의 파장의 광만이 투과되고, 그 밖의 파장의 광은 흡수된다. 다음에, 그 투과한 광이 대응하는 광전 변환부(61)에서 흡수된다. 이 때문에, 각 광전 변환부(61)와 그 상부에 형성된 컬러 필터층(23)과의 조합에 의해, 기판(12)측에의 입사광이 차광된다. 이에 의해, 기판(12)측에 입사하는 광이 억제되고, 노이즈의 저감이 도모된다. 그 밖에, 본 실시 형태에서도, 제1 및 제2의 실시 형태에 관한 고체 촬상 장치와 같은 효과를 얻을 수 있다.
<10. 제10의 실시 형태 : 기판상에 광전 변환막을 3층 적층하는 예>
다음에, 본 개시된 제10의 실시 형태에 관한 고체 촬상 장치에 관해 설명한다. 본 실시 형태의 고체 촬상 장치의 전체 구성은, 도 1과 마찬가지이기 때문에, 도시를 생략하고, 중복 설명을 생략한다. 도 28은 본 실시 형태의 고체 촬상 장치(80)의 주요부의 단면 구성도이다. 본 실시 형태의 고체 촬상 장치(80)는, 제9의 실시 형태에 관한 고체 촬상 장치(79)와, 광전 변환부의 구성이 다른 예이다. 도 28에서, 도 27에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
본 실시 형태에서는, 광전 변환부(65)는, 적색의 파장의 광을 흡수하는 적색 광전 변환막(65R), 녹색의 파장의 광을 투과하는 녹색 광전 변환막(65G), 및, 청색의 파장의 광을 흡수하는 청색 광전 변환막(65B)이, 광 입사 방향으로 3층 적층한 구성으로 되어 있다.
본 실시 형태에서는, 광전 변환부(65)의 상방에 투명 전극(57)을 통하여 컬러 필터층(23)이 마련되어 있다. 이 때문에, 이 컬러 필터층(23)을 투과한 광을, 적색 광전 변환막(65R)과 녹색 광전 변환막(65G)과 청색 광전 변환막(65B)이 수광한다. 예를 들면, 컬러 필터층(23)에서, 적색 필터층을 투과한 적색광을, 적색 광전 변환막(65R)이 수광하고, 광전 변환한다. 또한, 컬러 필터층(23)에서, 녹색 필터층을 투과한 녹색광을, 녹색 광전 변환막(65G)이 수광하고, 광전 변환한다. 또한, 컬러 필터층(23)에서, 청색 필터층을 투과한 청색광을, 청색 광전 변환막(65B)이 수광하고, 광전 변환한다.
상기에서, 적색 광전 변환막(65R)과 녹색 광전 변환막(65G)과 청색 광전 변환막(65B)의 각각은, 제9의 실시 형태와 마찬가지로, 예를 들면, 유기 재료로 형성되어 있다. 이 밖에, 칼코파이라이트계 재료 등의 무기 재료를 사용하여도 좋다. 그리고, 이 적층된 복수의 광전 변환막(65B, 65G, 65R)의 조합에 의해, 기판(12)에 입사하는 입사광을 차광한다.
본 실시 형태에서는, 기판(12)에 입사하는 입사광을, 복수의 광전 변환막(65B, 65G, 65R)에서 차광하기 때문에, 다른 실시 형태와 마찬가지로, 화소의 소형화가 실현 가능하고, 노이즈의 발생을 방지하고 촬상 화상의 화상 품질을 향상할 수 있다. 또한, 본 실시 형태에서는, 광전 변환부(65)를 화소마다 나누어 만들 필요가 없기 때문에, 제조 공정의 삭감을 도모할 수 있다. 그 밖에, 본 실시 형태에서는, 제1의 실시 형태와 같은 효과를 얻을 수 있다.
이상, 제1 내지 제10의 실시 형태에 관한 고체 촬상 장치에 관해 설명하였지만, 각각을 적절히 조합시켜서 구성할 수도 있다. 또한, 상술한 실시 형태(제6의 실시 형태의 변형례 2를 제외한다)에서는, 전자를 신호 전하로서 판독하는 구성에 관해 설명하였다가 이것으로 한정되는 것이 아니다. 「정공」을 신호 전하로서 판독하도록 구성하여도 좋다. 이 경우에는, 각 실시 형태에서의 나타냈던 각 부분의 도전형을 역으로 구성하고, 각 화소 트랜지스터를 p채널형 MOS 트랜지스터로 구성함에 의해, 「정공」을 신호 전하로서 판독할 수 있다.
또한, 상기한 실시 형태에서는, 제1 도전형(예를 들면, n형)의 실리콘 기판에, 제2 도전형(예를 들면, p형)의 웰을 형성하고, 그 웰에 제1 도전형(예를 들면, n형)의 불순물 영역을 형성하도록 구성하였지만, 본 개시는 이것으로 한정되지 않는다. 예를 들면, 제2 도전형(예를 들면, p형)의 실리콘 기판에, 제1 도전형(예를 들면, n형)의 불순물 영역을 형성하여도 좋다.
또한, 본 개시는, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치에도 적용 가능하다. 또한, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 본 개시는 적용 가능하다.
또한, 본 개시는, 화소부의 각 단위 화소를 행 단위로 차례로 주사하여 각 단위 화소로부터 화소 신호를 판독하는 고체 촬상 장치로 한정되는 것이 아니다. 화소 단위로 임의의 화소를 선택하여, 당해 선택 화소로부터 화소 단위로 신호를 판독하는 X-Y 어드레스형의 고체 촬상 장치에 대해서도 적용 가능하다. 또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 화소부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
또한, 본 개시는, 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 촬상 장치에도 적용 가능하다. 여기서, 촬상 장치란, 디지털 카메라나 디지털 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기인 것을 말한다.
<11. 제11의 실시 형태 : 전자 기기>
다음에, 본 개시된 제11의 실시 형태에 관한 전자 기기에 관해 설명한다. 도 29는, 본 개시된 제11의 실시 형태에 관한 전자 기기(200)의 개략 구성도이다. 본 실시 형태에서는, 상술한 본 개시된 제1의 실시 형태에서의 고체 촬상 장치(1)를 전자 기기(디지털 비디오 카메라)에 이용한 경우의 실시 형태를 나타낸다.
본 실시 형태에 관한 전자 기기(200)는, 고체 촬상 장치(1)와, 광학 렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다.
광학 렌즈(210)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(1)의 촬상면상에 결상시킨다. 이에 의해 고체 촬상 장치(1) 내에 일정 기간 신호 전하가 축적된다. 셔터 장치(211)는, 고체 촬상 장치(1)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(212)는, 고체 촬상 장치(1)에서, 신호 전하의 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(1)의 신호 전송을 행한다. 신호 처리 회로(213)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는 모니터에 출력된다.
본 실시 형태의 전자 기기(200)에서는, 고체 촬상 장치(1)에서의 화소 면적의 축소가 도모되기 때문에, 전자 기기(200)의 소형화가 도모된다. 또한, 화질의 향상이 도모된다.
고체 촬상 장치(1)를 적용할 수 있는 전자 기기(200)로서는, 디지털 비디오 카메라에 한정되는 것이 아니고, 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용 가능하다.
본 실시 형태에서는, 제1의 실시 형태의 고체 촬상 장치(1)를 전자 기기에 이용하는 구성으로 하였지만, 전술한 제2 내지 제10의 실시 형태에서 제조한 고체 촬상 장치를 이용할 수도 있다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
(1) 기판과,
광량에 응한 신호 전하를 생성하는 광전 변환부와,
상기 기판에 형성되고, 상기 신호 전하를 전압으로 변환하는 플로팅 디퓨전부와,
상기 기판에 형성되고, 상기 광전 변환부에서 생성된 신호 전하를 축적하는 제1 전하 축적부와,
상기 기판의 두께 방향에서 상기 제1 전하 축적부의 상부에 형성되고, 상기 제1 전하 축적부와 전기적으로 분리되어 형성된 제2 전하 축적부와,
상기 제2 전하 축적부가 형성된 측의 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비하는 종형의 제1 전송 트랜지스터와,
상기 제2 전하 축적부에 축적된 신호 전하를 상기 플로팅 디퓨전부에 전송하는 제2 전송 트랜지스터를 구비하는 고체 촬상 장치.
(2) 상기 기판의 광 입사측에는, 적어도 상기 제2 전하 축적부 및 상기 플로팅 디퓨전부를 차광하는 차광막이 형성되어 있는 (1)에 기재된 고체 촬상 장치.
(3) 상기 광전 변환부는, 상기 기판의 광 입사측에 적층하여 형성되어 있는 (1) 또는 (2)에 기재된 고체 촬상 장치.
(4) 상기 광전 변환부는 차광막을 겸하는 (1) 내지 (3)의 어느 하나에 기재된 고체 촬상 장치.
(5) 상기 광전 변환부는, 칼코파이라이트계 화합물로 구성되어 있는 (1) 내지 (4)의 어느 하나에 기재된 고체 촬상 장치.
(6) 상기 광전 변환부를 화소마다 분리하는 화소 분리부를 구비하고, 상기 화소 분리부는, 인접하는 광전 변환부 사이에서 포텐셜 장벽을 형성하도록 불순물의 농도 제어 또는 조성 제어가 이루어진 화합물 반도체에 의해 형성되어 있는 (1) 내지 (5)의 어느 하나에 기재된 고체 촬상 장치.
(7) 상기 광전 변환부 및 제1 전하 축적부를 리셋하는 리셋 트랜지스터를 구비하고, 상기 리셋 트랜지스터는, 상기 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 리셋 게이트 전극을 구비하는 종형의 리셋 트랜지스터로 구성되어 있는 (1) 내지 (6)의 어느 하나에 기재된 고체 촬상 장치.
(8) 상기 광전 변환부는, 실리사이드계 화합물로 구성되어 있는 (1) 내지 (4)의 어느 하나에 기재된 고체 촬상 장치.
(9) 상기 광전 변환부는, 유기 재료로 구성되어 있는 (1) 내지 (4)의 어느 하나에 기재된 고체 촬상 장치.
(10) 상기 광전 변환부와 상기 기판은 전극을 통하여 접속되어 있고, 상기 광전 변환부와 상기 전극에 의해, 상기 기판이 차광되어 있는 (1) 내지 (9)의 어느 하나에 기재된 고체 촬상 장치.
(11) 상기 광전 변환부는, 상기 기판에 격자정합하도록 형성되어 있는 (1) 내지 (8)의 어느 하나에 기재된 고체 촬상 장치.
(12) 상기 광전 변환부의 광 입사측 또는 상기 기판측에는, 중간층이 형성되어 있는 (1) 내지 (5)의 어느 하나에 기재된 고체 촬상 장치.
(13) 상기 중간층은, 전자 친화력이 상기 기판의 전자 친화력과 상기 광전 변환부의 전자 친화력의 사이가 되도록 구성되어 있는 (12)에 기재된 고체 촬상 장치.
(14) 상기 중간층은, 상기 광전 변환부와 반대 도전형의 재료로 구성되어 있는 (12)에 기재된 고체 촬상 장치.
(15) 상기 광전 변환부는, 상기 기판 내에 형성된 pn 접합으로 이루어지는 포토 다이오드로 구성되어 있는 (1) 내지 (3)의 어느 하나에 기재된 고체 촬상 장치.
(16) 상기 광전 변환부에서 생성된 신호 전하는, 상기 광전 변환부와 상기 제1 전하 축적부의 불순물 농도에 기인하여 생기는 포텐셜 구배에 의해, 상기 제1 전하 축적부측으로 이동하는 (15)에 기재된 고체 촬상 장치.
(17) 상기 제1 전하 축적부가 형성된 영역의 상기 기판상부에 형성된 전송 전극을 구비하고, 상기 전송 전극이 전압을 인가함으로써, 상기 광전 변환부에서 생성된 신호 전하가 상기 제1 전하 축적부측으로 이동하는 (15)에 기재된 고체 촬상 장치.
(18) 상기 광전 변환부 및 제1 전하 축적부를 리셋하는 리셋 트랜지스터를 구비하고, 상기 리셋 트랜지스터는, 상기 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 리셋 게이트 전극을 구비하는 종형의 리셋 트랜지스터로 구성되어 있는 (15) 내지 (17)의 어느 하나에 기재된 고체 촬상 장치.
(19) 상기 광전 변환부와 상기 플로팅 디퓨전부와 상기 제1 전하 축적부와 상기 제2 전하 축적부와 상기 제1 전송 트랜지스터와 상기 제2 전송 트랜지스터를 포함하는 화소를 복수 가지며, 그 복수의 화소가 2차원 어레이 형상으로 배열되고,
상기 제1 전하 축적부에 축적된 신호 전하는, 전화소 동시에 상기 제2 전하 축적부에 전송되고, 상기 제2 전하 축적부에 유지된 신호 전하는, 행마다 상기 플로팅 디퓨전부에 전송되는 (1) 내지 (18)에 기재된 고체 촬상 장치.
(20) 광량에 응한 신호 전하를 생성하는 광전 변환부와, 기판에 형성되고, 상기 신호 전하를 전압으로 변환하는 플로팅 디퓨전부와, 상기 기판에 형성되고, 상기 광전 변환부에서 생성된 신호 전하를 축적하는 제1 전하 축적부와, 상기 기판의 두께 방향에서 상기 제1 전하 축적부의 상부에 형성되고, 상기 제1 전하 축적부와 전기적으로 분리되어 형성된 제2 전하 축적부와, 상기 제2 전하 축적부가 형성된 측의 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비하는 종형의 제1 전송 트랜지스터와, 상기 제2 전하 축적부에 축적된 신호 전하를 상기 플로팅 디퓨전부에 전송하는 제2 전송 트랜지스터를 포함하는 화소가 2차원 어레이 형상으로 배열된 화소 영역을 구비하는 고체 촬상 장치에 있어서,
상기 제1 전송 트랜지스터를 온 함에 의해 상기 제1 전하 축적부 및 광전 변환부에 축적된 신호 전하를, 전화소 동시에 상기 제2 전하 축적부에 전송하고,
상기 제2 전송 트랜지스터를 온 함에 의해, 상기 제2 전하 축적부에 유지된 신호 전하를 행마다 판독하는 고체 촬상 장치의 구동 방법.
(21) 광학 렌즈와,
상기 광학 렌즈에 집광된 광이 입사되는 고체 촬상 장치로서, 기판과, 광량에 응한 신호 전하를 생성하는 광전 변환부와, 상기 기판에 형성되고, 상기 신호 전하를 전압으로 변환하는 플로팅 디퓨전부와, 기판에 형성되고, 상기 광전 변환부에서 생성된 신호 전하를 축적하는 제1 전하 축적부와, 상기 기판의 두께 방향에서 상기 제1 전하 축적부의 상부에 형성되고, 상기 제1 전하 축적부와 전기적으로 분리되어 형성된 제2 전하 축적부와, 상기 제2 전하 축적부가 형성된 측의 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비하는 종형의 제1 전송 트랜지스터와, 상기 제2 전하 축적부에 축적된 신호 전하를 상기 플로팅 디퓨전부에 전송하는 제2 전송 트랜지스터를 구비하는 고체 촬상 장치와,
상기 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 포함하는 전자 기기.
1 : 고체 촬상 장치
2 : 화소
3 : 화소 영역
4 : 수직 구동 회로
5 : 칼럼 신호 처리 회로
6 : 수평 구동 회로
7 : 출력 회로
8 : 제어 회로
9 : 수직 신호선
10 : 수평 신호선
11, 12 : 기판
13 : 웰 영역
14 : n형 반도체층
15 : p형 반도체층
16 : p형 반도체층
17 : 광전 변환부
18 : 제1 전하 축적부
19 : p형 반도체층
20 : 화소 분리부
21 : 절연막
22 : 차광막
23 : 컬러 필터층
24 : 온 칩 렌즈
25 : 제2 전하 축적부
26 : p형 반도체층
27 : 제1 전송 게이트 전극
28 : 게이트 절연막
29, 35 : 소스·드레인 영역
30 : 제2 리셋 게이트 전극
31 : n형 반도체층
32 : 제2 전송 게이트 전극
33 : 제1 리셋 게이트 전극
34 : 플로팅 디퓨전부

Claims (20)

  1. 기판과,
    광량에 응한 신호 전하를 생성하는 광전 변환부와,
    상기 기판에 형성되고, 상기 신호 전하를 전압으로 변환하는 플로팅 디퓨전부와,
    상기 기판에 형성되고, 상기 광전 변환부에서 생성된 신호 전하를 축적하는 제1 전하 축적부와,
    상기 기판의 두께 방향에서 상기 제1 전하 축적부의 상부에 형성되고, 상기 제1 전하 축적부와 전기적으로 분리되어 형성된 제2 전하 축적부와,
    상기 제2 전하 축적부가 형성된 측의 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비하는 종형의 제1 전송 트랜지스터와,
    상기 제2 전하 축적부에 축적된 신호 전하를 상기 플로팅 디퓨전부에 전송하는 제2 전송 트랜지스터를 구비하는 것을 특징으로 하는 고체 촬상 장치.
  2. 제 1항에 있어서,
    상기 기판의 광 입사측에는, 적어도 상기 제2 전하 축적부 및 상기 플로팅 디퓨전부를 차광하는 차광막이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  3. 제 2항에 있어서,
    상기 광전 변환부는, 상기 기판의 광 입사측에 적층하여 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 제 3항에 있어서,
    상기 광전 변환부는, 차광막을 겸하는 것을 특징으로 하는 고체 촬상 장치.
  5. 제 4항에 있어서,
    상기 광전 변환부는, 칼코파이라이트계 화합물로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  6. 제 5항에 있어서,
    상기 광전 변환부를 화소마다 분리하는 화소 분리부를 구비하고,
    상기 화소 분리부는, 인접하는 광전 변환부 사이에서 포텐셜 장벽을 형성하도록 불순물의 농도 제어 또는 조성 제어가 이루어진 화합물 반도체에 의해 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  7. 제 6항에 있어서,
    상기 광전 변환부 및 제1 전하 축적부를 리셋하는 리셋 트랜지스터를 구비하고,
    상기 리셋 트랜지스터는, 상기 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 리셋 게이트 전극을 구비하는 종형의 리셋 트랜지스터로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  8. 제 1항에 있어서,
    상기 광전 변환부와 상기 플로팅 디퓨전부와 상기 제1 전하 축적부와 상기 제2 전하 축적부와 상기 제1 전송 트랜지스터와 상기 제2 전송 트랜지스터를 포함하는 화소를 복수 가지며, 그 복수의 화소가 2차원 어레이 형상으로 배열되고,
    상기 제1 전하 축적부에 축적된 신호 전하는, 전화소 동시에 상기 제2 전하 축적부에 전송되고,
    상기 제2 전하 축적부에 유지된 신호 전하는, 행마다 상기 플로팅 디퓨전부에 전송되는 것을 특징으로 하는 고체 촬상 장치.
  9. 제 5항에 있어서,
    상기 광전 변환부는, 실리사이드계 화합물로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  10. 제 5항에 있어서,
    상기 광전 변환부는, 유기 재료로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  11. 제 10항에 있어서,
    상기 광전 변환부와 상기 기판은 전극을 통하여 접속되어 있고, 상기 광전 변환부와 상기 전극에 의해, 상기 기판이 차광되어 있는 것을 특징으로 하는 고체 촬상 장치.
  12. 제 6항에 있어서,
    상기 광전 변환부는, 상기 기판에 격자정합하도록 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  13. 제 6항에 있어서,
    상기 광전 변환부의 광 입사측 또는 상기 기판측에는, 중간층이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  14. 제 13항에 있어서,
    상기 중간층은, 전자 친화력이 상기 기판의 전자 친화력과 상기 광전 변환부의 전자 친화력의 사이가 되도록 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  15. 제 13항에 있어서,
    상기 중간층은, 상기 광전 변환부와 반대 도전형의 재료로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  16. 제 3항에 있어서,
    상기 광전 변환부는, 상기 기판 내에 형성된 pn 접합으로 이루어지는 포토 다이오드로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  17. 제 16항에 있어서,
    상기 광전 변환부에서 생성된 신호 전하는, 상기 광전 변환부와 상기 제1 전하 축적부의 불순물 농도에 기인하여 생기는 포텐셜 구배에 의해, 상기 제1 전하 축적부측으로 이동하는 것을 특징으로 하는 고체 촬상 장치.
  18. 제 16항에 있어서,
    상기 제1 전하 축적부가 형성된 영역의 상기 기판 상부에 형성된 전송 전극을 구비하고,
    상기 전송 전극이 전압을 인가함으로써, 상기 광전 변환부에서 생성된 신호 전하가 상기 제1 전하 축적부측으로 이동하는 것을 특징으로 하는 고체 촬상 장치.
  19. 광량에 응한 신호 전하를 생성하는 광전 변환부와, 기판에 형성되고, 상기 신호 전하를 전압으로 변환하는 플로팅 디퓨전부와, 상기 기판에 형성되고, 상기 광전 변환부에서 생성된 신호 전하를 축적하는 제1 전하 축적부와, 상기 기판의 두께 방향에서 상기 제1 전하 축적부의 상부에 형성되고, 상기 제1 전하 축적부와 전기적으로 분리되어 형성된 제2 전하 축적부와, 상기 제2 전하 축적부가 형성된 측의 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비하는 종형의 제1 전송 트랜지스터와, 상기 제2 전하 축적부에 축적된 신호 전하를 상기 플로팅 디퓨전부에 전송하는 제2 전송 트랜지스터를 포함하는 화소가 2차원 어레이 형상으로 배열된 화소 영역을 구비하는 고체 촬상 장치에서,
    상기 제1 전송 트랜지스터를 온 함에 의해 상기 제1 전하 축적부 및 광전 변환부에 축적된 신호 전하를, 전화소 동시에 상기 제2 전하 축적부에 전송하는 단계와,
    상기 제2 전송 트랜지스터를 온 함에 의해, 상기 제2 전하 축적부에 유지된 신호 전하를 행마다 판독하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
  20. 광학 렌즈와,
    상기 광학 렌즈에 집광된 광이 입사되는 고체 촬상 장치로서, 기판과, 광량에 응한 신호 전하를 생성하는 광전 변환부와, 상기 기판에 형성되고, 상기 신호 전하를 전압으로 변환하는 플로팅 디퓨전부와, 기판에 형성되고, 상기 광전 변환부에서 생성된 신호 전하를 축적하는 제1 전하 축적부와, 상기 기판의 두께 방향에서 상기 제1 전하 축적부의 상부에 형성되고, 상기 제1 전하 축적부와 전기적으로 분리되어 형성된 제2 전하 축적부와, 상기 제2 전하 축적부가 형성된 측의 기판 표면부터 상기 제1 전하 축적부에 달하는 깊이까지 상기 기판에 매입되어 형성된 제1 전송 게이트 전극을 구비하는 종형의 제1 전송 트랜지스터와, 상기 제2 전하 축적부에 축적된 신호 전하를 상기 플로팅 디퓨전부에 전송하는 제2 전송 트랜지스터를 구비하는 고체 촬상 장치와,
    상기 고체 촬상 장치로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 포함하는 것을 특징으로 하는 전자 기기.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170084734A (ko) * 2016-01-12 2017-07-21 삼성전자주식회사 씨모스 이미지 센서
KR20170111594A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
KR20170129447A (ko) * 2016-05-17 2017-11-27 에스케이하이닉스 주식회사 수직 채널을 갖는 전달 트랜지스터 및 박막 채널을 갖는 픽셀 트랜지스터들을 포함하는 이미지 센서
KR20180076598A (ko) * 2016-12-28 2018-07-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180081869A (ko) * 2017-01-09 2018-07-18 삼성전자주식회사 이미지 센서
US10656315B2 (en) 2015-03-10 2020-05-19 Sony Semiconductor Solutions Corporation Solid-state imaging device, method of manufacturing the same, and electronic device

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5794068B2 (ja) 2011-09-16 2015-10-14 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
JP6231741B2 (ja) 2012-12-10 2017-11-15 キヤノン株式会社 固体撮像装置およびその製造方法
JP2014127519A (ja) * 2012-12-25 2014-07-07 Sony Corp 固体撮像素子、及び、電子機器
JP2014199898A (ja) * 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
JP2014183064A (ja) * 2013-03-18 2014-09-29 Sony Corp 固体撮像素子および製造方法、並びに電子機器
JP2015012059A (ja) 2013-06-27 2015-01-19 ソニー株式会社 固体撮像素子及びその製造方法、並びに撮像装置
JP2015012126A (ja) * 2013-06-28 2015-01-19 ソニー株式会社 固体撮像素子および駆動方法、並びに電子機器
CN103442185B (zh) * 2013-09-02 2018-06-22 上海集成电路研发中心有限公司 一种cmos图像像素阵列
JP2015056512A (ja) * 2013-09-12 2015-03-23 セイコーエプソン株式会社 光電変換装置及びその製造方法並びに電子機器
JP6141160B2 (ja) 2013-09-25 2017-06-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子およびその動作方法、並びに電子機器およびその動作方法
US8933494B1 (en) * 2013-09-26 2015-01-13 Omnivision Technologies, Inc. Image sensor pixel cell having dual self-aligned implants next to storage gate
JP6138661B2 (ja) * 2013-10-23 2017-05-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子およびその製造方法、並びに電子機器
JP6242211B2 (ja) * 2013-12-26 2017-12-06 キヤノン株式会社 撮像装置および撮像システム
JP2015153962A (ja) 2014-02-18 2015-08-24 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
TWI700823B (zh) * 2014-06-27 2020-08-01 日商半導體能源研究所股份有限公司 攝像裝置及電子裝置
JP6457755B2 (ja) * 2014-07-10 2019-01-23 キヤノン株式会社 固体撮像装置
JP2016018980A (ja) 2014-07-11 2016-02-01 ソニー株式会社 固体撮像装置、製造方法、および電子機器
JP6598436B2 (ja) * 2014-08-08 2019-10-30 キヤノン株式会社 光電変換装置、撮像システム、及び光電変換装置の製造方法
CN105934942B (zh) * 2014-09-05 2019-09-24 奥林巴斯株式会社 摄像装置和处理装置
DE102014113037B4 (de) * 2014-09-10 2018-02-08 Infineon Technologies Ag Bildgebende Schaltungen und ein Verfahren zum Betrieb einer bildgebenden Schaltung
KR102263042B1 (ko) * 2014-10-16 2021-06-09 삼성전자주식회사 픽셀, 상기 픽셀을 포함하는 이미지 센서, 및 상기 픽셀을 포함하는 이미지 처리 시스템
JP2016143851A (ja) * 2015-02-05 2016-08-08 ソニー株式会社 固体撮像素子、および電子装置
US10622563B2 (en) * 2015-05-19 2020-04-14 Sony Semiconductor Solutions Corporation Semiconductor device, solid-state imaging device, electronic apparatus, and manufacturing method of semiconductor device
TWI738569B (zh) * 2015-07-07 2021-09-01 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
FR3043250A1 (fr) 2015-10-30 2017-05-05 St Microelectronics Crolles 2 Sas Capteur d'image
CN106981495B (zh) * 2016-01-15 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种cmos图像传感器及其制作方法
EP3422410A4 (en) 2016-02-22 2019-09-11 Sony Corporation IMAGING DEVICE AND METHOD FOR MANUFACTURING IMAGING DEVICE
JP6711005B2 (ja) * 2016-02-23 2020-06-17 株式会社リコー 画素ユニット、及び撮像素子
US10297704B2 (en) * 2016-03-15 2019-05-21 Teledyne Scientific & Imaging, Llc Low noise detectors for astronomy
EP3432565B1 (en) * 2016-03-16 2020-07-08 Ricoh Company, Ltd. Photoelectric conversion device, image reading device, and image forming device
FR3049389A1 (fr) * 2016-03-22 2017-09-29 St Microelectronics Crolles 2 Sas Mur d'isolement et son procede de fabrication
CN116779625A (zh) * 2016-03-31 2023-09-19 索尼公司 固态成像装置和电子设备
US11522098B2 (en) * 2016-04-01 2022-12-06 Trustees Of Dartmouth College UV/VIS/IR backside-illuminated photon-counting sensor
KR102569811B1 (ko) * 2016-04-08 2023-08-24 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
KR102591008B1 (ko) 2016-05-23 2023-10-19 에스케이하이닉스 주식회사 이미지 센서
JP6711692B2 (ja) * 2016-05-24 2020-06-17 キヤノン株式会社 光電変換装置及び画像読み取り装置
CN107658321B (zh) * 2016-07-25 2019-12-27 南京威派视半导体技术有限公司 基于复合介质栅的双器件光敏探测单元、探测器及其方法
JP6762806B2 (ja) * 2016-08-26 2020-09-30 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
CN107833896A (zh) * 2016-09-15 2018-03-23 精工爱普生株式会社 固体摄像装置和电子设备
DE102016223568B3 (de) * 2016-10-14 2018-04-26 Infineon Technologies Ag Optische Sensoreinrichtung mit tiefen und flachen Steuerelektroden
KR102570346B1 (ko) * 2016-10-20 2023-08-25 에스케이하이닉스 주식회사 쉴드들을 가진 이미지 센서 및 그 제조 방법
DE102016220915A1 (de) 2016-10-25 2018-04-26 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und optoelektronisches Halbleiterbauteil
JP2018133392A (ja) * 2017-02-14 2018-08-23 キヤノン株式会社 光電変換装置
JP2018148039A (ja) * 2017-03-06 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および固体撮像装置の製造方法
KR102432861B1 (ko) * 2017-06-15 2022-08-16 삼성전자주식회사 거리 측정을 위한 이미지 센서
CN109300923B (zh) 2017-07-25 2023-11-17 松下知识产权经营株式会社 摄像装置
JP7383876B2 (ja) * 2018-02-02 2023-11-21 株式会社ニコン 撮像素子、及び、撮像装置
JP2019169668A (ja) * 2018-03-26 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法
CN210325802U (zh) * 2018-07-18 2020-04-14 索尼半导体解决方案公司 受光元件以及测距模块
JP2020035916A (ja) * 2018-08-30 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
KR20200027123A (ko) * 2018-09-03 2020-03-12 삼성전자주식회사 이미지 센서
JP2020047826A (ja) * 2018-09-20 2020-03-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
JP7220775B2 (ja) * 2019-03-20 2023-02-10 株式会社ジャパンディスプレイ 検出装置
JP2022108744A (ja) * 2019-05-20 2022-07-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法
JP2020194912A (ja) * 2019-05-29 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
JP2021005655A (ja) * 2019-06-26 2021-01-14 キヤノン株式会社 光電変換装置および機器
US11309342B2 (en) 2019-09-23 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vertical transistor structure to reduce cross talk in pixel sensor
US11721774B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Full well capacity for image sensor
KR20240019093A (ko) * 2021-06-11 2024-02-14 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치 및 그 제조 방법, 그리고 전자 기기
WO2024007121A1 (en) * 2022-07-04 2024-01-11 Huawei Technologies Co., Ltd. Solid-state imaging device with high charge transfer capability

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04281681A (ja) 1991-03-08 1992-10-07 Sony Corp Ｘ‐ｙアドレス型固体撮像装置
US7115923B2 (en) 2003-08-22 2006-10-03 Micron Technology, Inc. Imaging with gate controlled charge storage
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置
US7541627B2 (en) * 2004-03-08 2009-06-02 Foveon, Inc. Method and apparatus for improving sensitivity in vertical color CMOS image sensors
JP2006311515A (ja) 2005-03-29 2006-11-09 Konica Minolta Holdings Inc 固体撮像装置
JP2007096271A (ja) * 2005-09-05 2007-04-12 Toshiba Corp 固体撮像装置及びその製造方法
CN100463205C (zh) * 2005-09-05 2009-02-18 株式会社东芝 固体摄像装置及其制造方法
JP5175030B2 (ja) * 2005-12-19 2013-04-03 ルネサスエレクトロニクス株式会社 固体撮像装置
JP2008060195A (ja) * 2006-08-30 2008-03-13 Nikon Corp 固体撮像装置およびその製造方法
JPWO2008093834A1 (ja) * 2007-02-02 2010-05-20 ローム株式会社 固体撮像装置およびその製造方法
JP5269425B2 (ja) * 2008-01-29 2013-08-21 株式会社東芝 固体撮像素子および固体撮像装置
KR101448152B1 (ko) * 2008-03-26 2014-10-07 삼성전자주식회사 수직 포토게이트를 구비한 거리측정 센서 및 그를 구비한입체 컬러 이미지 센서
EP2133918B1 (en) * 2008-06-09 2015-01-28 Sony Corporation Solid-state imaging device, drive method thereof and electronic apparatus
JP5231890B2 (ja) * 2008-07-31 2013-07-10 株式会社東芝 固体撮像装置とその製造方法
JP2010073735A (ja) * 2008-09-16 2010-04-02 Fujifilm Corp 固体撮像装置及びその製造方法
JP4862878B2 (ja) * 2008-10-30 2012-01-25 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP5375141B2 (ja) * 2009-02-05 2013-12-25 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
KR101776955B1 (ko) * 2009-02-10 2017-09-08 소니 주식회사 고체 촬상 장치와 그 제조 방법, 및 전자 기기
JP4741015B2 (ja) * 2009-03-27 2011-08-03 富士フイルム株式会社 撮像素子
JP5515434B2 (ja) 2009-06-03 2014-06-11 ソニー株式会社 半導体装置及びその製造方法、固体撮像素子
JP5625284B2 (ja) * 2009-08-10 2014-11-19 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP5493669B2 (ja) * 2009-10-07 2014-05-14 ソニー株式会社 固体撮像装置、撮像装置、および固体撮像装置の製造方法
JP5509846B2 (ja) 2009-12-28 2014-06-04 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5521682B2 (ja) 2010-02-26 2014-06-18 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP5499789B2 (ja) * 2010-03-11 2014-05-21 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP5509962B2 (ja) * 2010-03-19 2014-06-04 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP2011222708A (ja) * 2010-04-08 2011-11-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2012084644A (ja) * 2010-10-08 2012-04-26 Renesas Electronics Corp 裏面照射型固体撮像装置
JPWO2012164829A1 (ja) 2011-05-31 2015-02-23 パナソニック株式会社 撮像装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10656315B2 (en) 2015-03-10 2020-05-19 Sony Semiconductor Solutions Corporation Solid-state imaging device, method of manufacturing the same, and electronic device
KR20170084734A (ko) * 2016-01-12 2017-07-21 삼성전자주식회사 씨모스 이미지 센서
KR20170111594A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
KR20220086533A (ko) * 2016-03-29 2022-06-23 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
KR20170129447A (ko) * 2016-05-17 2017-11-27 에스케이하이닉스 주식회사 수직 채널을 갖는 전달 트랜지스터 및 박막 채널을 갖는 픽셀 트랜지스터들을 포함하는 이미지 센서
KR20180076598A (ko) * 2016-12-28 2018-07-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180081869A (ko) * 2017-01-09 2018-07-18 삼성전자주식회사 이미지 센서

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