KR20170084734A - 씨모스 이미지 센서 - Google Patents
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Abstract
본 발명의 실시예에 따른 씨모스 이미지 센서를 제공한다. 씨모스 이미지 센서는 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 가지고, 상기 제 1 면에서 상기 제 2 면을 향해 함몰된 제 1 리세스 영역을 가지는 기판, 상기 기판 상에 배치되는 트랜스퍼 게이트 및 상기 제 1 리세스 영역에 배치되는 소스 팔로워 게이트를 포함하고, 상기 소스 팔로워 게이트는 상기 제 1 리세스 영역에 삽입되고, 상기 기판의 상기 제 1 면의 일부를 덮는다.
Description
본 발명은 씨모스 이미지 센서에 관한 것으로, 기판에 제공된 리세스 영역에 배치되는 소스 팔로워 게이트를 포함하는 씨모스 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명의 기술적 과제는 수직 구조의 소스 팔로워 게이트를 포함하는 씨모스 이미지 센서를 제공하는 것이다.
본 발명의 실시예에 따른 씨모스 이미지 센서를 제공한다. 씨모스 이미지 센서는 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 가지고, 상기 제 1 면에서 상기 제 2 면을 향해 함몰된 제 1 리세스 영역을 가지는 기판, 상기 기판 상에 배치되는 트랜스퍼 게이트 및 상기 제 1 리세스 영역에 배치되는 소스 팔로워 게이트를 포함하고, 상기 소스 팔로워 게이트는 상기 제 1 리세스 영역에 삽입되고, 상기 기판의 상기 제 1 면의 일부를 덮는다.
일 실시예에 의하여, 상기 소스 팔로워 게이트는, 상기 리세스 영역에 배치되는 하부 부분 및 상기 하부 부분과 연결되며, 상기 기판의 상기 제 1 면으로 연장되는 상부 부분을 포함한다.
일 실시예에 의하여, 상기 하부 부분은 복수개로 제공되고, 상기 복수개의 하부 부분들은 서로 이격되어 배치된다.
일 실시예에 의하여, 상기 기판 내에 형성된 제 1 도전형의 광전 변환층 및 상기 광전 변환층 상에서 상기 기판의 상기 제 1 면에 인접하게 배치된 제 2 도전형의 웰 불순물층을 더 포함한다.
일 실시예에 의하여, 상기 리세스 영역은 상기 제 2 도전형의 웰 불순물층 내에 제공되고, 상기 리세스 영역은 상기 제 1 도전형의 광전 변환층과 이격된다.
일 실시예에 의하여, 상기 소스 팔로워 게이트와 소자 분리막에 의해 이격되고, 상기 기판 상에 배치되는 트랜스퍼 게이트를 더 포함하고, 상기 트랜스퍼 게이트의 일부는 상기 기판의 상기 제 1 면에서 상기 제 2 면을 향해 연장되는 제 2 리세스 영역 내에 배치된다.
일 실시예에 의하여, 상기 소스 팔로워 게이트는 상기 기판의 상기 제 1 면에서 상기 제 2 면을 향해 제 1 깊이로 연장되고, 상기 트랜스퍼 게이트는 상기 기판의 상기 제 1 면에서 상기 제 2 면을 향해 제 2 깊이로 연장되고, 상기 제 2 깊이는 상기 제 1 깊이보다 크다.
본 발명의 실시예에 따른 씨모스 이미지 센서를 제공한다. 씨모스 이미지 센서는 기판 내에 배치되며, 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막, 상기 제 1 및 제 2 픽셀 영역들의 각각에서 제 1 활성부 및 제 2 활성부를 정의하는 제 2 소자 분리막, 상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 배치되는 소스 팔로워 게이트 및 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들을 포함하되, 상기 소스 팔로워 게이트는, 상기 제 2 활성부에 제공된 제 1 리세스 영역에 배치되는 제 1 하부 부분 및 상기 제 1 하부 부분과 연결되며, 상기 기판의 상면으로 연장되는 제 1 상부 부분을 포함하는 씨모스 이미지 센서.
일 실시예에 의하여, 상기 제 1 트랜스퍼 게이트는, 상기 제 1 픽셀 영역의 상기 제 1 활성부에 제공된 제 2 리세스 영역에 배치되는 제 2 하부 부분 및 상기 제 2 하부 부분과 연결되며, 상기 기판의 상기 상면으로 연장되는 제 2 상부 부분을 포함하고, 상기 제 2 트랜스퍼 게이트는, 상기 제 2 픽셀 영역의 상기 제 1 활성부에 제공된 제 3 리세스 영역에 배치되는 제 3 하부 부분 및 상기 제 3 하부 부분과 연결되며, 상기 기판의 상기 상면으로 연장되는 제 3 상부 부분을 포함한다.
일 실시예에 의하여, 상기 제 1 하부 부분은 제 1 깊이를 가지고, 상기 제 2 하부 부분은 제 2 깊이를 가지고, 제 3 하부 부분은 제 3 깊이를 가지고, 상기 제 1 깊이는 상기 제 2 깊이와 상기 제 3 깊이보다 작다.
일 실시예에 의하여, 상기 제 1 하부 부분은 상기 제 1 상부 부분으로부터 상기 기판을 향해 연장되고, 상기 제 1 하부 부분은 적어도 하나 이상 제공된다.
일 실시예에 의하여, 상기 제 1 및 제 2 트랜스퍼 게이트들은 상기 기판의 상기 상면 상에 제공되는 플래너(Planar) 구조이다.
일 실시예에 의하여, 상기 제 1 및 제 2 픽셀 영역들은 일 방향에서 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들이 서로 인접하고, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 2 활성부들이 서로 인접하도록 배치된다.
일 실시예에 의하여, 상기 제 1 트랜스퍼 게이트의 일측의 상기 기판 내에 제공되는 제 1 플로팅 확산 영역, 상기 제 2 트랜스퍼 게이트의 일측의 상기 기판 내에 제공되는 제 2 플로팅 확산 영역 및 상기 제 2 픽셀 영역의 상기 제 2 활성부에 배치되는 리셋 게이트를 더 포함하고, 상기 소스 팔로워 게이트, 상기 제 1 및 제 2 플로팅 확산 영역들 및 상기 리셋 게이트의 불순물 영역은 제 1 연결 배선을 통해 연결된다.
일 실시예에 의하여, 상기 제 1 및 제 2 픽셀 영역들 각각의 상기 기판 내에 형성된 광전 변환층을 더 포함하고, 상기 제 1 소자 분리막은 상기 광전 변환층을 둘러싼다.
본 발명의 실시예들에 따라, 수직 구조의 소스 팔로워 게이트가 제공되어 제한된 픽셀 영역 내에서 소스 팔로워 게이트의 면적이 증가될 수 있다. 이에 따라, 씨모스 이미지 센서의 동작시 소스 팔로워 트랜지스터의 채널에서 발생하는 전류 요동(current fluctuation)에 의해 게이트 절연막에 전하들이 랜덤(random)하게 트래핑(trapping) 또는 디트래핑(de-trapping)되어 발생하는 노이즈(noise)를 줄일 수 있다.
본 발명의 실시예들에 따라, 픽셀 영역들 각각에 형성된 광전 변환층들을 둘러싸는 소자 분리막이 배치되어, 이들을 격리시키므로 크로스 토크를 더욱 개선할 수 있다. 이로써 이미지의 색상 재현성을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 4는 도 3의 선 A-A'를 절단한 단면도이다.
도 5는 도 3의 선 B-B'를 절단한 단면도이다.
도 6은 도 3의 선 C-C'를 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 트랜스퍼 게이트들과 소스 팔로워 게이트를 나타내는 것으로, 도 3의 선 D-D', E-E', 및 F-F'를 절단한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 소스 팔로워 게이트들의 변형예들을 나타내는 것으로, 도 3의 선 C-C' 및 D-D'를 절단한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 11은 도 10의 선 A-A'를 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 13은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 14는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 2는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 4는 도 3의 선 A-A'를 절단한 단면도이다.
도 5는 도 3의 선 B-B'를 절단한 단면도이다.
도 6은 도 3의 선 C-C'를 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 트랜스퍼 게이트들과 소스 팔로워 게이트를 나타내는 것으로, 도 3의 선 D-D', E-E', 및 F-F'를 절단한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 소스 팔로워 게이트들의 변형예들을 나타내는 것으로, 도 3의 선 C-C' 및 D-D'를 절단한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 11은 도 10의 선 A-A'를 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 13은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 14는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 1을 참조하면, 씨모스 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함할 수 있다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 2를 참조하면, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 단위 픽셀들(P)은 매트릭스 형태로 배열될 수 있다. 단위 픽셀들(P)의 각각은 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함한다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 드라이브 트랜지스터 또는 소오스 팔로워 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)은 제 1 트랜스퍼 게이트(TG1) 및 제 1 광전 변환 소자(PD1)를 포함할 수 있고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트(TG2) 및 제 2 광전 변환 소자(PD2)를 포함할 수 있다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드{FD; 즉, 플로팅 확산 영역(Floating Diffusion region)}을 공유할 수 있다. 트랜스퍼 트랜지스터들의 수는 2개로 한정되지 않고, 변경될 수 있다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송할 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 저장할 수 있다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온(turn-on)시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
드라이브 트랜지스터(DX)는 단위 픽셀(P) 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 전하 검출 노드(FD)에 축척된 전하량에 비례하여 드라이브 트랜지스터(DX)의 소스 전위가 변화할 수 있다. 드라이브 트랜지스터(DX)는 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온(turn-on)될 때, 드라이브 트랜지스터(DX)의 드레인 전극과 연결된 전원 전압(VDD)이 선택 트랜지스터(SX)의 드레인 전극으로 전달될 수 있다.
도 3은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이고, 도 4는 도 3의 선 A-A'를 절단한 단면도이고, 도 5는 도 3의 선 B-B'를 절단한 단면도이다.
도 3 내지 도 5를 참조하면, 기판(100)은 제 1 픽셀 영역(PR1)과 제 2 픽셀 영역(PR2)을 포함하며, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 각각은 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 포함한다. 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 x축 방향을 따라 복수 개 배열될 수 있고, y축 방향을 따라 교대로 배열될 수 있다.
평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 y축 방향으로 배열되되, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)이 서로 인접하도록 배치될 수 있다. 즉, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2) 사이에 배치될 수 있다.
기판(100)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 가질 수 있다. 기판(100)은 벌크 실리콘 기판, SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다.
기판(100)의 제 1 면(100a) 상에 배선 구조체가 배치될 수 있으며, 배선 구조체는 로직 트랜지스터들 및 이와 연결되는 연결 배선들(IC1, IC2)을 포함할 수 있다. 기판(100)의 제 2 면(100b) 상에 컬러 필터층(220) 및 마이크로 렌즈들(230)이 배치될 수 있다. 기판(100)의 제 2 면(100b)과 컬러 필터층(220) 사이에 평탄막(210)이 배치될 수 있다. 컬러 필터층(220) 및 마이크로 렌즈(230)는 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응되도록 제공될 수 있다. 컬러 필터층(220)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함할 수 있다. 컬러 필터들은 2차원적으로 배열될 수 있으며, 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수도 있다. 또한, 컬러 필터층(220)은 화이트 필터를 더 포함할 수도 있다. 마이크로 렌즈(230)는 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있고, 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 입사광을 집광시킬 수 있다.
각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 기판(100) 내에 광전 변환층(110) 및 웰 불순물층(120)이 배치될 수 있다. 광전 변환층(110)은 입사광의 세기에 비례하여 광전하를 생성할 수 있다. 일 실시예에 따라, 광전 변환층(110)은 기판(100)과 반대의 도전형을 갖는 불순물을 기판(100) 내에 이온주입하여 형성될 수 있다. 그리고, 기판(100)의 제 1 면(100a)과 제 2 면(100b) 사이에 포텐셜 기울기를 가질 수 있도록 광전 변환층(110)은 제 1 면(100a)에 인접한 영역과 제 2 면(100b)에 인접한 영역 간에 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환층(110)은 복수 개의 불순물 영역들이 적층된 형태로 배치될 수 있다. 웰 불순물층(120)은 광전 변환층(110) 상에서 기판(100)의 제 1 면(100a)과 인접할 수 있다. 웰 불순물층(120)은 광전 변환층(110)과 반대의 도전형을 갖는 불순물이 도핑될 수 있다. 예를 들어, 광전 변환층(110)은 n형 불순물이 도핑될 수 있으며, 기판(100) 및 웰 불순물층(120)은 p형 불순물이 도핑될 수 있다.
제 1 소자 분리막(103)은 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장될 수 있다. 제 1 소자 분리막(103)은 기판(100)에 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하며, 광전 변환층(110)을 둘러쌀 수 있다.
제 1 소자 분리막(103)은 기판(100)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 제 1 소자 분리막(103)은 실리콘 산화막, 실리콘 질화막, 언도우프트 폴리실리콘막, 공기(air) 또는 이들의 조합으로 이루어질 수 있다. 제 1 소자 분리막(103)은 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 일 실시예에 따라, 제 1 소자 분리막(103)은 기판(100)의 제 1 면(100a) 및/또는 제 2 면(100b)을 패터닝하여 깊은 트렌치를 형성한 후, 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 제 1 소자 분리막(103)은 광전 변환층(110)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 제 1 소자 분리막(103)은 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 이동하는 것을 방지할 수 있어 크로스 토크를 더욱 개선할 수 있다. 이로써 이미지의 색상 재현성을 높일 수 있다.
제 2 소자 분리막(105)은 제 1 및 제 2 활성부들(ACT1, ACT2)을 정의할 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다. 제 2 소자 분리막(105)은 웰 불순물층(120) 내에 형성될 수 있다. 제 2 소자 분리막(105)이 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 연장되는 길이는 제 1 소자 분리막(103)이 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 연장되는 길이보다 짧을 수 있다. 제 2 소자 분리막(105)의 하부면은 웰 불순물층(120) 내에 위치할 수 있으며, 광전 변환층(110)과 이격될 수 있다. 일 실시예에 따라, 제 2 소자 분리막(105)은 기판(100)의 제 1 면(100a)을 패터닝하여 얕은 트렌치를 형성한 후, 얕은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 제 2 소자 분리막(105)은 웰 불순물층(120)과 동일한 도전형을 갖는 불순물 영역일 수 있다. 이러한 경우, 제 2 소자 분리막(105) 내의 불순물 농도는 웰 불순물층(120)의 불순물 농도보다 클 수 있다.
제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 제 1 트랜스퍼 게이트(111) 및 제 1 플로팅 확산 영역(121a)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 제 2 트랜스퍼 게이트(116) 및 제 2 플로팅 확산 영역(121b)이 배치될 수 있다.
평면적 관점에서, 제 1 및 제 2 트랜스퍼 게이트들(111, 116)의 각각은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 중심 부분들에 위치할 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111, 116)의 일부분은 웰 불순물층(120) 내에 배치될 수 있고, 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 연장될 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111, 116)의 다른 일부분은 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111, 116)과 기판(100) 사이에는 게이트 절연막들(111c)이 개재될 수 있다. 예를 들어, 게이트 절연막들(111c)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 게르마늄 산질화물(GeON), 게르마늄 실리콘 산화물(GeSiO) 또는 고유전율을 갖는 물질 중 어느 하나일 수 있다. 일 실시예에 따라, 제 1 및 제 2 트랜스퍼 게이트들(111, 116)은 제 1 활성부들(ACT1)에 노출되는 웰 불순물층(120)에 리세스 영역을 형성하고, 리세스 영역 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하여 형성될 수 있다.
제 1 트랜스퍼 게이트(111) 일측의 웰 불순물층(120) 내에 제 1 플로팅 확산 영역(121a)이 배치될 수 있고, 제 2 트랜스퍼 게이트(116) 일측의 웰 불순물층(120) 내에 제 2 플로팅 확산 영역(121b)이 배치될 수 있다. 일 실시예에 따라, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 웰 불순물층(120)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 n형 불순물 영역일 수 있다.
제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 리셋 게이트(113) 및 선택 게이트(115)가 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 소스 팔로워(source follower) 게이트(117)가 배치될 수 있다. 리셋 게이트(113) 및 선택 게이트(115)는 게이트 절연막을 개재하여 웰 불순물층(120) 상에 배치될 수 있다. 게이트 절연막은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 게르마늄 산질화물(GeON), 게르마늄 실리콘 산화물(GeSiO) 또는 고유전율을 갖는 물질 중 어느 하나일 수 있다. 소스 팔로워 게이트(117)는 웰 불순물층(120)에 형성된 리세스 영역 내에 배치될 수 있다. 소스 팔로워 게이트(117)는 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 연장될 수 있고, 기판(100)의 제 1 면(100a)의 일부를 덮도록 배치될 수 있다. 소스 팔로워 게이트(117)와 기판(100) 사이에는 소스 팔로워 게이트 절연막(117c)이 개재될 수 있다. 예를 들어, 소스 팔로워 게이트 절연막(117c)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 게르마늄 산질화물(GeON), 게르마늄 실리콘 산화물(GeSiO) 또는 고유전율을 갖는 물질 중 어느 하나일 수 있다.
리셋 게이트(113) 일측의 웰 불순물층(120) 내에 제 1 불순물 영역(123a)이 배치될 수 있으며, 선택 게이트(115) 타측의 웰 불순물층(120) 내에 제 2 불순물 영역(123b)이 배치될 수 있다. 리셋 게이트(113)와 선택 게이트(115) 사이의 웰 불순물층(120) 내에 공통 불순물 영역(123c)이 배치될 수 있다. 그리고, 소스 팔로워 게이트(117) 일측의 웰 불순물층(120) 내에 제 3 불순물 영역(125a)이 배치될 수 있고, 소스 팔로워 게이트(117) 타측의 웰 불순물층(120) 내에 제 4 불순물 영역(125b)이 배치될 수 있다. 일 실시예에 따라, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 웰 불순물층(120)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 n형 불순물 영역일 수 있다.
기판(100)의 제 1 면(100a) 상에 제 1 층간 절연막(130)이 배치될 수 있으며, 제 1 층간 절연막(130)은 제 1 및 제 2 트랜스퍼 게이트들(111, 116), 리셋 게이트(113), 선택 게이트(115), 및 소스 팔로워 게이트(117)를 덮을 수 있다.
제 1 층간 절연막(130) 내에 복수 개의 콘택 플러그들이 배치될 수 있다. 제 1 불순물 영역(123a)에 제 1 콘택 플러그(133a)가 접속되며, 제 2 불순물 영역(123b)에 제 2 콘택 플러그(133b)가 접속될 수 있다. 공통 불순물 영역(123c)에 공통 콘택 플러그(133c)가 접속될 수 있다. 제 3 불순물 영역(125a)에 제 3 콘택 플러그(135a)가 접속되며, 제 4 불순물 영역(125b)에 제 4 콘택 플러그(135b)가 접속될 수 있다. 소오스 팔로워 게이트(117)에 게이트 콘택 플러그(135c)가 접속될 수 있다. 또한, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)에 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)이 각각 접속될 수 있다.
콘택 플러그들(131a, 131b, 133a, 133b, 133c, 135a, 135b)의 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 나아가, 콘택 플러그들(131a, 131b, 133a, 133b, 133c, 135a, 135b)과 제 1 및 제 2 플로팅 확산 영역들(121a, 121b) 및 불순물 영역들(123a, 123b, 123c, 125a, 125b) 사이에 실리사이드막이 형성될 수 있다.
제 1 및 제 2 플로팅 확산 영역들(121a, 121b), 제 1 불순물 영역(123a), 및 소스 팔로워 게이트(117)는 제 1 연결 배선(IC1)을 통해 전기적으로 연결될 수 있다. 이에 따라, 리셋 트랜지스터(TX), 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2) 및 소스 팔로워 트랜지스터(DX)은 제 1 연결 배선(IC1)을 통해 전기적으로 연결될 수 있다. 제 1 연결 배선(IC1)은 실질적으로 y축 방향으로 연장될 수 있다. 제 1 연결 배선(IC1)은 제 1 층간 절연막(130) 상에서 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)을 통해 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과 전기적으로 연결될 수 있고, 제 1 콘택 플러그(133a)를 통해 제 1 불순물 영역(123a)과 전기적으로 연결될 수 있다. 제 1 연결 배선(IC1)은 게이트 콘택 플러그(135c)를 통해 소스 팔로워 게이트(117)와 전기적으로 연결될 수 있다.
제 2 불순물 영역(123b) 및 제 4 불순물 영역(125b)은 제 2 연결 배선(IC2)을 통해 전기적으로 연결될 수 있다. 제 2 연결 배선(IC2)은 실질적으로 y축 방향으로 연장될 수 있다. 제 2 연결 배선(IC2)은 제 2 콘택 플러그(133b)를 통해 제 2 불순물 영역(123b)과 전기적으로 연결되며, 제 4 콘택 플러그(135b)를 통해 제 4 불순물 영역(125b)과 전기적으로 연결될 수 있다. 즉, 제 2 연결 배선(IC2)을 통해 제 1 픽셀 영역(PR1)의 선택 트랜지스터(SX) 및 제 2 픽셀 영역(PR2)의 소스 팔로워 트랜지스터(DX)가 직렬 연결될 수 있다. 나아가, 제 1 층간 절연막(130) 상에 공통 콘택 플러그(133c)와 접속되는 제 1 도전 패턴(CP1) 및 제 3 콘택 플러그(135a)와 접속되는 제 2 도전 패턴(CP2)이 배치될 수 있다.
제 1 및 제 2 연결 배선들(IC1, IC2) 및 도전 패턴(CP)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
제 2 층간 절연막(140)은 제 1 층간 절연막(130) 상에서 제공되어 제 1 및 제 2 연결 배선들(IC1, IC2) 및 제 1 및 제 2 도전 패턴(CP1, CP2)을 덮을 수 있다. 제 1 도전 패턴(CP)과 접속되는 제 1 상부 플러그(141) 및 제 1 연결 배선(IC1)과 접속되는 제 2 상부 플러그(143)는 제 2 층간 절연막(140) 내에 배치될 수 있다.
제 2 층간 절연막(140) 상에 x축 방향으로 연장되는 제 1 및 제 2 배선들(145, 147)이 배치될 수 있다. 제 1 배선(145)은 공통 콘택 플러그(133c), 제 1 도전 패턴(CP1) 및 제 1 상부 플러그(141)를 통해 공통 불순물 영역(123c)과 전기적으로 연결될 수 있다. 제 2 배선(147)은 제 3 콘택 플러그(135a), 제 2 도전 패턴(CP2), 및 제 2 상부 플러그(143)를 통해 제 3 불순물 영역(125a)과 전기적으로 연결될 수 있다. 즉, 제 1 배선(145)은 리셋 트랜지스터(RX) 및 선택 트랜지스터(SX)의 소오스 전극들에 공통으로 연결되며, 제 2 배선(147)은 소오스 팔로워 트랜지스터(DX)의 드레인 전극에 연결될 수 있다. 제 1 배선(145)에 전원 전압(도 2의 VDD 참조)이 인가될 수 있으며, 제 2 배선(147)을 통해 제 1 픽셀 영역(PR1) 또는 제 2 픽셀 영역(PR2)에서 생성된 광신호가 출력될 수 있다.
제 1 및 제 2 배선들(145, 147)이 형성된 제 2 층간 절연막(140) 상에 제 3 층간 절연막(150) 및 패시베이션막(160)이 배치될 수 있다.
일반적으로, 씨모스 이미지 센서의 픽셀 영역의 면적이 줄어듬에 따라, 픽셀 영역에 제공되는 소스 팔로워 게이트(117)의 크기도 줄어든다. 본 발명의 실시예에 따르면, 제한된 픽셀 영역 내에서 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 연장되는 수직형 소스 팔로워 게이트(117)가 제공됨에 따라 소스 팔로워 게이트(117)의 면적이 증가될 수 있다. 이에 따라, 씨모스 이미지 센서의 동작시 소스 팔로워 트랜지스터(DX)의 채널에서 발생하는 전류 요동(current fluctuation)에 의해 게이트 절연막에 전하들이 랜덤(random)하게 트래핑(trapping) 또는 디트래핑(de-trapping)되어 발생하는 노이즈(noise)를 줄일 수 있다.
도 6은 도 3의 선 C-C'를 절단한 단면도이고, 도 7은 본 발명의 일 실시예에 따른 트랜스퍼 게이트들과 소스 팔로워 게이트를 나타내는 것으로, 도 3의 선 D-D', E-E', 및 F-F'를 절단한 단면도들이다. 도 6 및 도 7은 설명의 편의를 위해 도 3의 선 D-D', E-E', 및 F-F'를 절단한 단면도들을 확대한 도면들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 3, 도 6 및 도 7을 참조하면, 웰 불순물층(120)은 기판(100)의 제 1 면(100a)에서 제 2 면(100a)을 향해 함몰된 리세스 영역들(122a, 122b, 122c)을 가질 수 있다. 리세스 영역들(122a, 122b, 122c)은 소스 팔로워 게이트(117)가 삽입되는 제 1 리세스 영역(122a), 제 1 트랜스퍼 게이트(111)가 삽입되는 제 2 리세스 영역(122b) 및 제 2 트랜스퍼 게이트(116)가 삽입되는 제 3 리세스 영역(122c)을 포함할 수 있다.
소스 팔로워 게이트(117)는 제 1 리세스 영역(122a)에 배치되는 제 1 하부 부분(117a)과 기판(100)의 제 1 면(100a) 상에 배치되는 제 1 상부 부분(117b)을 포함할 수 있다. 소스 팔로워 게이트(117)와 제 1 리세스 영역(122a) 사이에는 소스 팔로워 게이트 절연막(117c)이 개재될 수 있다. 제 1 트랜스퍼 게이트(111)는 제 2 리세스 영역(122b)에 배치되는 제 2 하부 부분(111a)과 기판(100)의 제 1 면(100a) 상에 배치되는 제 2 상부 부분(111b)을 포함할 수 있다. 제 2 트랜스퍼 게이트(116)는 제 3 리세스 영역(122c)에 배치되는 제 3 하부 부분(116a)과 기판(100)의 제 1 면(100a) 상에 배치되는 제 3 상부 부분(116b)을 포함할 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111, 116)의 하부 부분들(111a, 116a)은 웰 불순물층(120)의 일부를 관통할 수 있다. 제 1 트랜스퍼 게이트(111)와 기판(100) 사이에는 제 1 트랜스퍼 게이트 절연막(111c)이 개재될 수 있고, 제 2 트랜스퍼 게이트(116)와 기판(100) 사이에는 제 2 트랜스퍼 게이트 절연막(116c)이 개재될 수 있다.
소스 팔로워 게이트(117)의 제 1 하부 부분(117a)은 기판(100)의 제 1 면(100a)으로부터 제 2 면(100b)을 향해 제 1 깊이(d1)로 연장될 수 있다. 제 1 트랜스퍼 게이트(111)의 제 2 하부 부분(111a)은 기판(100)의 제 1 면(100a)으로부터 제 2 면(100b)을 향해 제 2 깊이(d2)로 연장될 수 있고, 제 2 트랜스퍼 게이트(116)의 제 3 하부 부분(116a)은 기판(100)의 제 1 면(100a)으로부터 제 2 면(100b)을 향해 제 3 깊이(d3)로 연장될 수 있다. 제 1 하부 부분(117a)은 제 2 하부 부분(111a) 및 제 3 하부 부분(116a)보다 짧을 수 있다. 즉, 제 1 깊이(d1)는 제 2 깊이(d2) 및 제 3 깊이(d3)보다 작을 수 있다.
일 예로, 제 1 하부 부분(117a)은 광전 변환층(110)과 이격되도록 배치될 수 있고, 제 2 하부 부분(111a) 및 제 3 하부 부분(116a)은 광전 변환층(110)과 이격될 수 있다. 다른 예로, 제 1 하부 부분(117a)은 광전 변환층(110)과 이격되도록 배치될 수 있고, 제 2 하부 부분(111a)과 제 3 하부 부분(116a)은 광전 변환층(110)과 접촉할 수 있다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 소스 팔로워 게이트들의 변형예들을 나타내는 것으로, 도 3의 선 C-C' 및 D-D'를 절단한 단면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 8a를 참조하면, 소스 팔로워 게이트(117)는 복수개의 제 1 하부 부분들(117a) 및 제 1 상부 부분(117b)을 가질 수 있다. 제 1 상부 부분(117b)은 기판(100)의 제 1 면(100a) 상에 배치될 수 있고, 제 1 하부 부분들(117a)은 웰 불순물층(120)에 제공된 복수개의 제 1 리세스 영역들(122a) 각각에 배치될 수 있다. 제 1 리세스 영역들(122a)은 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 리세스될 수 있다. 제 1 하부 부분들(117a)은 제 1 상부 부분(117b)과 접촉할 수 있고, 기판(100)의 제 1 면(100a)에서 제 2 면(100b)을 향해 연장될 수 있다. 제 1 하부 부분들(117a)은 기판(100) 내에 제공된 광전 변환층(110)과 이격되도록 배치될 수 있다.
소스 팔로워 게이트(117)의 제 1 하부 부분들(117a)이 적어도 하나 이상 제공됨에 따라, 제한된 픽셀 영역들 내에서 소스 팔로워 게이트(117)와 웰 불순물층(120)이 마주보는 길이가 증가될 수 있다. 이에 따라, 소스 팔로워 게이트(117)와 웰 불순물층(120) 사이에 형성되는 소스 팔로워 트랜지스터(도 2의 DX 참조)의 채널의 길이가 증가될 수 있다.
도 8b 및 도 8c를 참조하면, 소스 팔로워 게이트(117)는 일반적인 증착(deposition) 공정을 통해 형성될 수 있다. 증착(deposition) 공정을 통해 제 1 리세스 영역(122a)에 박막들이 형성되고, 박막들이 순차적으로 적층되어 소스 팔로워 게이트(117)를 형성할 수 있다. 증착(deposition) 공정이 수행될 때, 제 1 리세스 영역(122a)과 기판(100)의 제 1 면(100a) 간의 단차에 의해 소스 팔로워 게이트(117)에 갭(117d)이 형성될 수 있다. 갭(117d)은 제 1 상부 부분(117b)의 상면에서 제 1 하부 부분(117a)을 향하도록 함몰된 부분일 수 있다.
일 실시예에 따라, 갭(117d)이 형성된 소스 팔로워 게이트(117)와 웰 불순물층(120)과 접촉하는 부분의 면적은 갭(117d)이 형성되지 않은 이상적인 소스 팔로워 게이트(117)와 웰 불순물층(120)과 마주보는 부분의 면적은 동일할 수 있다. 따라서, 갭(117d)의 존재유무와 무관하게 소스 팔로워 게이트(117)에 의해 소스 팔로워 게이트 절연막(117c)에 전하들이 랜덤(random)하게 트래핑(trapping) 또는 디트래핑(de-trapping)되어 발생하는 노이즈(noise)를 줄일 수 있다.
도 9는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이고, 도 10은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이고, 도 11은 도 10의 선 A-A'를 절단한 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 9 내지 도 11을 참조하면, 제 1 픽셀 영역(PR1)에 제 1 트랜스퍼 게이트(111), 선택 게이트(115) 및 소스 팔로워 게이트(117)가 배치될 수 있고, 제 2 픽셀 영역(PR2)에 제 2 트랜스퍼 게이트(116)와 리셋 게이트(113)가 배치될 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111, 116) 및 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 제 1 활성부(ACT1)에 배치될 수 있고, 리셋 게이트(113), 선택 게이트(115) 및 소스 팔로워 게이트(117)는 제 2 활성부(ACT2)에 배치될 수 있다.
소스 팔로워 게이트(117) 일측의 웰 불순물층(120) 내에 제 1 불순물 영역(123a)이 배치될 수 있으며, 선택 게이트(115) 타측의 웰 불순물층(120) 내에 제 2 불순물 영역(123b)이 배치될 수 있다. 소스 팔로워 게이트(117)와 선택 게이트(115) 사이의 웰 불순물층(120) 내에 공통 불순물 영역(123c)이 배치될 수 있다.
제 1 층간 절연막(130) 내에 복수 개의 콘택 플러그들이 배치될 수 있다. 제 1 불순물 영역(123a)에 제 1 콘택 플러그(133a)가 접속되며, 제 2 불순물 영역(123b)에 제 2 콘택 플러그(133b)가 접속될 수 있다. 소스 팔로워 게이트(117)에 게이트 콘택 플러그(135c)가 접속될 수 있다. 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)에 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)이 각각 접속될 수 있다.
제 1 및 제 2 플로팅 확산 영역들(121a, 121b), 및 제 1 불순물 영역(123a)은 연결 배선(IC)을 통해 전기적으로 연결될 수 있다. 연결 배선(IC)은 실질적으로 y축 방향으로 연장될 수 있다. 연결 배선(IC)은 제 1 층간 절연막(130) 상에서 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)을 통해 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과 전기적으로 연결될 수 있다. 연결 배선(IC)은 제 1 콘택 플러그(133a)를 통해 제 1 불순물 영역(123a)과 전기적으로 연결될 수 있다.
제 1 층간 절연막(130) 상에 제 2 콘택 플러그(133b)와 접속되는 도전 패턴(CP1)이 배치될 수 있다. 도전 패턴(CP)은 제 2 콘택 플러그(133b)를 통해 제 2 불순물 영역(123b)과 전기적으로 연결될 수 있다. 일 예에 따르면, 연결 배선(IC) 및 도전 패턴(CP)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
제 2 층간 절연막(140)이 제 1 층간 절연막(130) 상에서 연결 배선(IC) 및 도전 패턴(CP)을 덮을 수 있다.
제 2 층간 절연막(140) 상에 x 축 방향으로 연장되는 제 1 및 제 2 배선들(145, 147)이 배치되며, 제 1 배선(145)은 상부 플러그(141)을 통해 제 2 불순물 영역(123b)과 전기적으로 연결될 수 있다. 제 1 배선(145)은 제 1 콘택 플러그(133a), 제 2 콘택 플러그(133b) 및 도전 패턴(CP)과 연결될 수 있다. 제 2 배선(147)은 제 3 콘택 플러그(135a) 및 제 4 콘택 플러그(135b)와 연결될 수 있다.
도 12는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이다.
도 12를 참조하면, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 각각의 단위 픽셀들(P)은 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)을 포함할 수 있다. 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 전하 검출 노드(FD) 및 로직 트랜지스터들(RX, SX, DX)을 공유할 수 있다.
본 발명의 실시예에 따르면, 선택 신호에 의해 행 단위로 읽어낼 단위 픽셀들(P)이 선택될 수 있다. 그리고, 제 1 내지 제 4 전하 트랜스퍼 게이트들(TG1, TG2, TG3, TG4)에 인가되는 신호에 따라, 제 1 내지 제 4 광전 변화 소자들(PD1, PD2, PD3, PD4) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
상술한 예들과 달리, 트랜스퍼 게이트들(111, 116)은 플래너(Planar) 구조의 게이트들일 수 있다. 또한, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 각각의 단위 픽셀들(P)은 8개의 트랜스퍼 트랜지스터들(TG)을 포함할 수 있고, 8개의 트랜스퍼 트랜지스터들(TG)은 전하 검출 노드(FD) 및 로직 트랜지스터들(RX, SX, DX)을 공유할 수 있다.
도 13은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 액티브 필셀 센서 어레이의 회로도이고, 도 14는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다. 설명의 간략을 위해 도 9 및 도 10과 중복되는 내용의 기재는 생략한다.
도 13 및 도 14를 참조하면, 액티브 픽셀 센서 어레이(10)는 2개의 트랜스퍼 트랜지스터들(TX1, TX2)을 포함할 수 있다. 2개의 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD) 및 로직 트랜지스터들(RX, DX)을 공유할 수 있다.
제 1 및 제 2 광전 변화 소자들(PD1, PD2)은 각각 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 입사되는 광을 수신하고, 수신된 광에 기초하여 전하를 생성할 수 있다. 생성된 전하는 제 1 및 제 2 트랜스퍼 게이트(TG1, TG2)에 인가되는 신호에 따라 전하 검출 노드(FD)로 전송될 수 있다.
리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온(turn-on)시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다. 또한, 리셋 트랜지스터(RX)는 각각 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 비선택되는 경우 전하 검출 노드(FD)를 저전압 레벨(예컨대, 0V)로 유지하여 소스 팔로워 트랜지스터(DX)를 턴 오프(turn-off) 상태로 만들 수 있다. 리셋 트랜지스터(RX)의 동작은 리셋 제어 신호(RG) 및 VDD 전압 노드와의 사이에 리셋 스위치(미도시)에 의해 구현될 수 있다.
소스 팔로워 트랜지스터(DX)는 전하 검출 노드(FD)의 전위에 대응되는 전압 신호를 컬럼 라인(Vout)으로 출력할 수 있다. 소스 팔로워 트랜지스터(DX)는 전하 검출 노드(FD)가 리셋된 뒤의 전위에 따라 리셋 신호를 출력하거나 생성된 전하가 전하 검출 노드(FD)에 축적된 뒤의 전위에 따라 영상 신호를 출력할 수 있다. 즉, 리셋 트랜지스터(RX)에 인가되는 전압을 조절하여 소스 팔로워 트랜지스터(DX)의 동작상태를 결정할 수 있다.
상술한 예와 달리, 본 발명의 씨모스 이미지 센서는 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하는 제 1 소자 분리막(103)이 존재하는 아이소셀(ISOCELL) 구조에 국한되지 않을 수 있다.
Claims (10)
- 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 가지고, 상기 제 1 면에서 상기 제 2 면을 향해 함몰된 제 1 리세스 영역을 가지는 기판;
상기 기판 상에 배치되는 트랜스퍼 게이트; 및
상기 제 1 리세스 영역에 배치되는 소스 팔로워 게이트를 포함하고,
상기 소스 팔로워 게이트는 상기 제 1 리세스 영역에 삽입되고, 상기 기판의 상기 제 1 면의 일부를 덮는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 소스 팔로워 게이트는:
상기 리세스 영역에 배치되는 하부 부분; 및
상기 하부 부분과 연결되며, 상기 기판의 상기 제 1 면으로 연장되는 상부 부분을 포함하는 씨모스 이미지 센서. - 제 2 항에 있어서,
상기 하부 부분은 복수개로 제공되고, 상기 복수개의 하부 부분들은 서로 이격되어 배치되는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 기판 내에 형성된 제 1 도전형의 광전 변환층; 및
상기 광전 변환층 상에서 상기 기판의 상기 제 1 면에 인접하게 배치된 제 2 도전형의 웰 불순물층을 더 포함하고,
상기 리세스 영역은 상기 제 2 도전형의 웰 불순물층 내에 제공되고,
상기 리세스 영역은 상기 제 1 도전형의 광전 변환층과 이격된 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 소스 팔로워 게이트와 소자 분리막에 의해 이격되고, 상기 기판 상에 배치되는 트랜스퍼 게이트를 더 포함하고,
상기 트랜스퍼 게이트의 일부는 상기 기판의 상기 제 1 면에서 상기 제 2 면을 향해 연장되는 제 2 리세스 영역 내에 배치되는 씨모스 이미지 센서. - 제 5 항에 있어서,
상기 소스 팔로워 게이트는 상기 기판의 상기 제 1 면에서 상기 제 2 면을 향해 제 1 깊이로 연장되고,
상기 트랜스퍼 게이트는 상기 기판의 상기 제 1 면에서 상기 제 2 면을 향해 제 2 깊이로 연장되고,
상기 제 2 깊이는 상기 제 1 깊이보다 큰 씨모스 이미지 센서. - 기판 내에 배치되며, 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막;
상기 제 1 및 제 2 픽셀 영역들의 각각에서 제 1 활성부 및 제 2 활성부를 정의하는 제 2 소자 분리막;
상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 배치되는 소스 팔로워 게이트; 및
상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들을 포함하되,
상기 소스 팔로워 게이트는:
상기 제 2 활성부에 제공된 제 1 리세스 영역에 배치되는 제 1 하부 부분; 및
상기 제 1 하부 부분과 연결되며, 상기 기판의 상면으로 연장되는 제 1 상부 부분;
을 포함하는 씨모스 이미지 센서. - 제 7 항에 있어서,
상기 제 1 트랜스퍼 게이트는:
상기 제 1 픽셀 영역의 상기 제 1 활성부에 제공된 제 2 리세스 영역에 배치되는 제 2 하부 부분; 및
상기 제 2 하부 부분과 연결되며, 상기 기판의 상기 상면으로 연장되는 제 2 상부 부분을 포함하고,
상기 제 2 트랜스퍼 게이트는:
상기 제 2 픽셀 영역의 상기 제 1 활성부에 제공된 제 3 리세스 영역에 배치되는 제 3 하부 부분; 및
상기 제 3 하부 부분과 연결되며, 상기 기판의 상기 상면으로 연장되는 제 3 상부 부분을 포함하는 씨모스 이미지 센서. - 제 8 항에 있어서,
상기 제 1 하부 부분은 제 1 깊이를 가지고, 상기 제 2 하부 부분은 제 2 깊이를 가지고, 제 3 하부 부분은 제 3 깊이를 가지고,
상기 제 1 깊이는 상기 제 2 깊이와 상기 제 3 깊이보다 작은 씨모스 이미지 센서. - 제 7 항에 있어서,
상기 제 1 하부 부분은 상기 제 1 상부 부분으로부터 상기 기판을 향해 연장되고, 상기 제 1 하부 부분은 적어도 하나 이상 제공되는 씨모스 이미지 센서.
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|---|---|---|---|---|
| JP2017183636A (ja) * | 2016-03-31 | 2017-10-05 | ソニー株式会社 | 固体撮像素子、センサ装置、および電子機器 |
| KR102622057B1 (ko) * | 2016-12-29 | 2024-01-05 | 삼성전자주식회사 | 이미지 센서 |
| US11373397B2 (en) | 2019-04-16 | 2022-06-28 | LGS Innovations LLC | Methods and systems for operating a moving platform to determine data associated with a target person or object |
| US11121169B2 (en) * | 2019-06-25 | 2021-09-14 | Omnivision Technologies, Inc. | Metal vertical transfer gate with high-k dielectric passivation lining |
| JP7433863B2 (ja) * | 2019-11-27 | 2024-02-20 | キヤノン株式会社 | 光電変換装置、撮像システム、および移動体 |
| US11616088B2 (en) * | 2020-03-25 | 2023-03-28 | Omnivision Technologies, Inc. | Transistors having increased effective channel width |
| KR20220087678A (ko) * | 2020-12-18 | 2022-06-27 | 삼성전자주식회사 | 이미지 센서 및 이미지 센싱 회로 |
| KR20240079065A (ko) * | 2022-11-28 | 2024-06-04 | 삼성전자주식회사 | 이미지 센서 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070102602A (ko) * | 2005-03-11 | 2007-10-18 | 후지쯔 가부시끼가이샤 | 포토다이오드 영역을 매립한 이미지 센서 및 그 제조 방법 |
| KR20140107196A (ko) * | 2011-12-12 | 2014-09-04 | 소니 주식회사 | 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기 |
| KR20150101681A (ko) * | 2014-02-27 | 2015-09-04 | 삼성전자주식회사 | 이미지 센서 및 이의 제조 방법 |
| US20160056198A1 (en) * | 2014-08-19 | 2016-02-25 | Seungwook Lee | Complementary metal-oxide-semiconductor image sensors |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2758004B1 (fr) | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
| US5914523A (en) | 1998-02-17 | 1999-06-22 | National Semiconductor Corp. | Semiconductor device trench isolation structure with polysilicon bias voltage contact |
| US6740915B1 (en) * | 1998-11-12 | 2004-05-25 | Micron Technology, Inc. | CMOS imager cell having a buried contact |
| US6946715B2 (en) * | 2003-02-19 | 2005-09-20 | Micron Technology, Inc. | CMOS image sensor and method of fabrication |
| DE10233208A1 (de) | 2002-07-22 | 2004-03-04 | Infineon Technologies Ag | Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren |
| JP4578792B2 (ja) * | 2003-09-26 | 2010-11-10 | 富士通セミコンダクター株式会社 | 固体撮像装置 |
| KR100670606B1 (ko) | 2005-08-26 | 2007-01-17 | (주)이엠엘에스아이 | 크로스 토크를 감소시키는 이미지 센서의 소자 분리 구조체및 그 제조방법 |
| US7750964B2 (en) | 2005-09-30 | 2010-07-06 | Sony Corporation | Method and apparatus for driving a semiconductor device including driving of signal charges within and outside an effective transfer period |
| US7619266B2 (en) * | 2006-01-09 | 2009-11-17 | Aptina Imaging Corporation | Image sensor with improved surface depletion |
| US7648085B2 (en) * | 2006-02-22 | 2010-01-19 | Rain Bird Corporation | Drip emitter |
| JP4746639B2 (ja) * | 2008-02-22 | 2011-08-10 | 株式会社東芝 | 半導体デバイス |
| US8158988B2 (en) * | 2008-06-05 | 2012-04-17 | International Business Machines Corporation | Interlevel conductive light shield |
| JP5341636B2 (ja) | 2009-06-24 | 2013-11-13 | キヤノン株式会社 | 撮像装置の読み出し方法、及び撮像装置 |
| JP5568934B2 (ja) * | 2009-09-29 | 2014-08-13 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、電子機器、レンズアレイ |
| US8637910B2 (en) | 2009-11-06 | 2014-01-28 | Samsung Electronics Co., Ltd. | Image sensor |
| JP5663925B2 (ja) * | 2010-03-31 | 2015-02-04 | ソニー株式会社 | 固体撮像装置、および、その製造方法、電子機器 |
| JP5651982B2 (ja) * | 2010-03-31 | 2015-01-14 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、及び電子機器 |
| US8471310B2 (en) | 2011-01-11 | 2013-06-25 | Aptina Imaging Corporation | Image sensor pixels with back-gate-modulated vertical transistor |
| US8994082B2 (en) | 2011-09-30 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors, methods of manufacturing thereof, and image sensor circuits with reduced RTS noise |
| US8937272B2 (en) | 2011-12-12 | 2015-01-20 | Aptina Imaging Corporation | Vertical JFET source follower for small pixel CMOS image sensors |
| KR20140113633A (ko) | 2011-12-19 | 2014-09-24 | 소니 주식회사 | 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 |
| KR101867488B1 (ko) | 2012-01-10 | 2018-06-14 | 삼성전자주식회사 | 이미지 센서 |
| KR101867337B1 (ko) | 2012-01-30 | 2018-06-15 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
| US20130256509A1 (en) | 2012-03-27 | 2013-10-03 | Omnivision Technologies, Inc. | Dual source follower pixel cell architecture |
| KR101967835B1 (ko) | 2012-05-31 | 2019-04-10 | 삼성전자주식회사 | 이미지 센서의 단위 픽셀 및 이를 포함하는 픽셀 어레이 |
| KR102087233B1 (ko) | 2013-01-17 | 2020-03-10 | 삼성전자주식회사 | 수직 구조 전송 게이트 전극을 갖는 시모스 이미지 센서 및 제조방법 |
| US9287309B2 (en) * | 2013-05-31 | 2016-03-15 | SK Hynix Inc. | Isolation structure having a second impurity region with greater impurity doping concentration surrounds a first impurity region and method for forming the same, and image sensor including the isolation structure and method for fabricating the image sensor |
| KR101535757B1 (ko) | 2014-11-18 | 2015-07-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 |
-
2016
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-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070102602A (ko) * | 2005-03-11 | 2007-10-18 | 후지쯔 가부시끼가이샤 | 포토다이오드 영역을 매립한 이미지 센서 및 그 제조 방법 |
| KR20140107196A (ko) * | 2011-12-12 | 2014-09-04 | 소니 주식회사 | 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기 |
| KR20150101681A (ko) * | 2014-02-27 | 2015-09-04 | 삼성전자주식회사 | 이미지 센서 및 이의 제조 방법 |
| US20160056198A1 (en) * | 2014-08-19 | 2016-02-25 | Seungwook Lee | Complementary metal-oxide-semiconductor image sensors |
Also Published As
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