KR20140086166A - 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 안티퓨즈 어레이는 소자분리막에 의해 활성영역을 정의한 제 1 타입의 반도체 기판; 상기 활성영역내에 형성된 제 2 타입의 불순물 주입영역; 상기 불순물주입영역에 의해 상기 반도체 기판과 분리되는 제 1 타입의 채널영역; 상기 채널영역 상부에 형성되는 게이트 전극; 및 상기 불순물 주입영역 상부에 형성되는 제 1 메탈콘택을 포함할 수 있다.
Description
본 발명은 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 하나의 트랜지스터만으로 어레이 안티퓨즈를 구성하는 기술에 관한 것이다.
최근에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구된다. 이에 따라 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication; FAB) 공정과 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
그러나, 웨이퍼 레벨에서의 결함 셀들을 리페어 하는 리페어 공정을 수행하더라도 패키지 공정을 수행하고 나면 웨이퍼 레벨에서 전혀 이상 없던 칩(Chip)들에서 1 비트 또는 2 비트 결함이 발생하게 되는데 이로 인한 불량률이 약 10% 가량 발생하는바 패키지 이후의 리페어 공정의 도입이 요구되었다. 특히, 여러 개의 칩을 패키징하는 MCP(Multi-chip Package)의 경우 1 비트 또는 2 비트 결함에 의해 디램 뿐만 아니라 상대적으로 고가인 플래쉬램 또한 사용하지 못하게 되므로 패키지 이후의 리페어 공정의 도입이 필수적이다.
그러나, 패키징 이후에는 레이저 리페어 장비를 사용할 수 없기 때문에 패키지 이전의 리페어 공정과는 다른 새로운 방식의 퓨즈 구성이 요구된다.
이하에서는 패키지 이후의 리페어 공정에 사용하는 퓨즈에 대해서 설명하도록 한다.
상기 패키징 이후에 사용하는 퓨즈는 통상 안티퓨즈(Anti-fuse)라 하는데 이는 패키지 이전의 퓨즈는 절단에 의해 리페어를 수행하는 반면 패키징 이후에 사용하는 퓨즈는 절단이 아닌 상호 접속에 의해 리페어를 수행하기 때문이다. 즉, 안티퓨즈란 패키지 이전의 퓨즈에 대한 상대적인 의미로 정상 상태에서는 전기적으로 개방(open)되어 있다가 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 단락(short) 상태가 되는 퓨즈를 말한다. 이러한 안티퓨즈는 주변회로영역(Periphery)에 형성하며 안티퓨즈를 위한 여분의 셀들 또한 주변회로영역에 형성하되 통상 리프레쉬(refresh)가 필요없는 SRAM 셀로 형성한다.
이러한 안티 퓨즈는 패키지 레벨에서 리페어(repair)를 가능하게 할 뿐만 아니라 넷 다이 증가, 제품 특성의 개선 및 고집적화에 따른 기존의 레이저 퓨즈의 장비 및 공정의 의존도를 극복하기 위하여 많이 이용될 것이다.
본 발명에서는 하나의 트랜지스터로 구성된 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 안티퓨즈 어레이는 소자분리막에 의해 활성영역을 정의한 제 1 타입의 반도체 기판; 상기 활성영역내에 형성된 제 2 타입의 불순물 주입영역; 상기 불순물주입영역에 의해 상기 반도체 기판과 분리되는 제 1 타입의 채널영역; 상기 채널영역 상부에 형성되는 게이트 전극; 및 상기 불순물 주입영역 상부에 형성되는 제 1 메탈콘택을 포함할 수 있다.
본 발명의 실시예에 따른 안티퓨즈 어레이는 상기 게이트 전극 상부에 형성되는 제 2 메탈콘택을 더 포함할 수 있다.
본 발명의 실시예에 따른 안티퓨즈 어레이는 상기 제 1 메탈콘택에 연결되는 비트라인; 및 상기 제 2 메탈콘택에 연결되는 워드라인을 더 포함할 수 있다.
또한, 상기 불순물 주입영역은 U자 형태로 형성되는 것을 특징으로 한다.
본 발명의 안티퓨즈 어레이는 상기 채널영역과 상기 게이트전극 사이에 게이트 절연막을 더 포함할 수 있다.
또한, 상기 불순물 주입영역과 상기 채널영역 간의 전위차가 일정 전위차 이상이면 상기 게이트 절연막이 파열(rupture)될 수 있다.
또한, 상기 게이트 절연막이 파열된 후, 상기 불순물 주입영역과 상기 채널영역이 PN 정션(junction)이 되어 상기 채널영역의 전위가 높으면 상기 채널영역에서 상기 불순물 주입영역으로 전류경로(current path)가 형성될 수 있다.
또한, 상기 제 1 타입은 P 타입이고, 상기 제 2 타입은 N 타입인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 안티 퓨즈 어레이는 소자분리막에 의해 활성영역을 정의한 제 1 타입의 반도체 기판; 상기 활성영역의 양측에 각각 형성되되, 상기 활성영역과 상기 소자분리막 사이에 형성된 제 2 타입의 제 1 및 제 2 불순물 주입영역; 상기 제 1 및 제 2 불순물 주입영역 사이의 활성영역 상부에 형성되는 게이트 전극; 및 상기 제 1 불순물 주입영역 상부에 형성되는 제 1 메탈콘택을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 안티 퓨즈 어레이는 상기 활성영역과 상기 게이트 전극 사이에 형성된 게이트 절연막; 상기 게이트 전극 상부에 형성되는 제 2 메탈콘택; 상기 제 1 메탈콘택에 연결되는 비트라인; 및 상기 제 2 메탈콘택에 연결되는 워드라인을 더 포함할 수 있다.
또한, 상기 제 1 메탈콘택에 인가되는 전압과 상기 제 2 메탈콘택에 인가되는 전압차에 의해 상기 게이트 절연막이 파열되면, 상기 제 1 불순물 주입영역과 상기 게이트 전극 하부의 활성영역이 PN 정션(junction)이 되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자의 안티 퓨즈 어레이 제조 방법은, 제 1 타입을 갖는 반도체 기판 내에 소자분리막에 의해 활성영역을 정의하는 단계; 상기 활성영역 상부에 게이트 절연막 및 게이트 전극을 적층하여 형성하는 단계; 상기 게이트 전극 측벽에 게이트 스페이서막을 형성하는 단계; 상기 게이트 스페이서막을 마스크로 하여, 상기 활성영역과 상기 소자분리막 사이에 제 2 타입을 갖는 제 1 및 제 2 불순물 주입영역을 형성하는 단계; 및 상기 제 1 불순물 주입영역 상부에 제 1 메탈콘택을 형성하는 단계를 포함할 수 있다.
또한, 상기 게이트 절연막 및 상기 게이트 전극을 형성하기 전에, 상기 소자분리막 사이의 상기 활성영역 저부에 상기 제 1 및 제 2 불순물 주입영역과 수직하는 방향의 제 3 불순물 주입영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 안티 퓨즈 어레이 제조 방법은, 상기 게이트 전극 상부에 상기 제 2 메탈콘택을 형성하는 단계; 상기 제 1 메탈콘택에 연결되는 비트라인을 형성하는 단계; 및 상기 제 2 메탈콘택에 연결되는 워드라인을 형성하는 단계를 포함할 수 있다.
또한, 상기 게이트 전극은 상기 제 1 및 제 2 불순물 주입영역과 오버랩되지 않도록 형성하는 것을 특징으로 한다.
또한, 상기 제 1 메탈콘택 형성 시에 상기 제 2 메탈콘택을 동시에 형성하는 것을 특징으로 한다.
또한, 상기 제 1 메탈콘택을 형성하는 단계는, 상기 게이트 전극 및 상기 반도체 기판 전면에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 상기 제 1 불순물 주입영역이 노출되도록 제 1 메탈콘택홀을 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트 전극의 상부가 노출되도록 제 2 메탈콘택홀을 형성하는 단계; 및 상기 제 1 메탈콘택홀 및 상기 제 2 메탈콘택홀에 도전물질을 매립하여 상기 제 1 메탈콘택 및 상기 제 2 메탈콘택을 형성하는 단계를 포함할 수 있다.
본 기술은 하나의 트랜지스터로 안티 퓨즈 어레이를 구성함으로써 안티 퓨즈 어레이의 면적소모를 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 안티 퓨즈 어레이의 평면도,
도 2는 본 발명의 제 1 실시예에 따른 안티퓨즈 어레이의 단면도,
도 3은 본 발명의 제 2 실시예에 따른 안티퓨즈 어레이의 단면도,
도 4a 및 도 4b는 본 발명의 실시예에 따른 안티 퓨즈 어레이의 동작원리를 설명하기 위한 도면,
도 5a 내지 도 5d는 본 발명의 실시예에 따른 안티 퓨즈 어레이의 리드 동작원리를 설명하기 위한 도면,
도 6a 내지 도 6i는 본 발명의 제 1 실시예에 따른 안티 퓨즈 어레이의 공정 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 안티퓨즈 어레이의 단면도,
도 3은 본 발명의 제 2 실시예에 따른 안티퓨즈 어레이의 단면도,
도 4a 및 도 4b는 본 발명의 실시예에 따른 안티 퓨즈 어레이의 동작원리를 설명하기 위한 도면,
도 5a 내지 도 5d는 본 발명의 실시예에 따른 안티 퓨즈 어레이의 리드 동작원리를 설명하기 위한 도면,
도 6a 내지 도 6i는 본 발명의 제 1 실시예에 따른 안티 퓨즈 어레이의 공정 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
안티퓨즈 어레이(antifuse array)는 프로그램 트랜지스터(program transistor)와 셀렉트 트렌지스터(select transistor)로 구성되며, 각 트랜지스터에 연결된 메탈 콘택을 통해 전압이 인가된다.
프로그램 게이트에 연결된 메탈 콘택을 통해 고전압이 인가되면 프로그램 트랜지스터의 게이트 절연막이 파열(rupture)되고 셀렉트 게이트에 연결된 메탈 콘택을 통해 일정 전압이 인가되면 셀렉트 게이트 하부에 채널영역이 형성되어, 프로그램 게이트를 통해 흐르는 전압이 셀렉트 게이트 하부의 채널영역을 통해 인가되게 된다. 이처럼 안티퓨즈 어레이는 프로그램 트랜지스터와 셀렉트 트랜지스터를 모두 구비하기 위해 안티 퓨즈 어레이의 면적을 많이 차지하는 것을 방지하기 위해 본 발명은 하나의 트랜지스터로 안티 퓨즈 어레이를 구성한다.
이하, 도 1 내지 도 6i를 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 안티 퓨즈(antifuse) 어레이의 평면도이고, 도 2 및 도 3은 도 1의 A-A' 단면을 자른 단면도로서, 도 2는 본 발명의 안티퓨즈 어레이의 제 1 실시예를 도시하고 도 3은 본 발명의 안티퓨즈 어레이의 제 2 실시예를 도시한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 안티 퓨즈 어레이는 라인 형태의 게이트전극(100)와 복수개의 메탈콘택(117a, 117b)를 포함할 수 있다.
도 2를 참조하여 본 발명의 제 1 실시예에 따른 안티 퓨즈 어레이의 구조를 설명하면, 소자분리막(103)에 의해 정의된 활성영역 상에 U자 형태의 N 타입 불순물 주입영역(105)이 구비되고, N 타입 불순물 주입영역(105) 상부에 비트라인(120)과 연결되는 메탈콘택(117a)이 구비된다. P 타입의 반도체 기판(101)은 N 타입 불순물 주입영역(105)에 의해 상하로 분리되어 P 타입 채널영역(102)으로 구분되고, P 타입 채널영역(102) 상부에 게이트전극(100)가 구비된다. 이때, 게이트전극(100)는 폴리실리콘막(109) 및 텅스텐막(111)이 적층된 구조로 구비되며, 게이트전극(100) 하부에 게이트 절연막(107)이 구비된다. 또한 게이트전극(100)의 상부에 워드라인(130)이 연결되는 메탈콘택(117a)이 구비되고, 메탈콘택(117a)에 고전압이 인가되면 게이트 절연막(107)이 파열(rupture)된다. 이때, 게이트전극(100)가 N 타입 불순물 주입영역(105)과 오버랩되지 않도록 형성함으로써, 추후 게이트 절연막(107)이 파열된 후, 게이트전극(100)와 N 타입 불순물 주입영역(105)이 쇼트(short)되는 것을 방지할 수 있다.
이와 같은 본 발명의 제 1 실시예는 비트라인(120)이 연결되는 N 타입 불순물 주입영역(105)과 P 타입의 반도체 기판(101)이 PN 정션을 형성함으로써 전자가 P 타입영역에서 N 타입영역으로 흐르는 PN 정션 이론에 따라 반도체 기판으로 흐르는 누설전류를 방지할 수 있다.
도 3을 참조하여 본 발명의 제 2 실시예에 따른 안티 퓨즈 어레이의 구조를 설명하면, 본 발명의 제 2 실시예는 본 발명의 제 1 실시예와 같이 반도체 기판(101) 상에 N 타입 불순물 주입영역(105b, 105c)을 형성하되, N 타입 불순물 주입영역(105b, 105c)이 소자분리막(103)의 측벽에만 형성되어 11자 구조로 구비된다.
즉, 본 발명의 제 1 실시예에서는 P 타입 채널영역(102)이 반도체 기판(101)으로부터 분리되는데, 본 발명의 제 2 실시예에서는 P 타입 채널영역이 반도체 기판(101)과 분리되지 않는다.
이와 같이, 본 실시예들은 워드라인(130) 및 게이트전극(100)가 P 타입 채널영역(102)에 연결되고, 비트라인(120)이 N 타입 불순물 주입영역(105, 105b, 105c)에 연결됨으로써, PN 정션(junction)을 형성하게 됨으로써, 셀렉트 트랜지스터를 구비하지 않아도 퓨즈를 선택할 수 있도록 한다.
이하, 도 4a 및 도 5d를 참조하여, 본 발명의 실시예에 따른 안티 퓨즈 어레이에 대한 동작 방법을 설명하기로 한다. 다만, 본 발명의 제 1 실시예(도 2)의 구조를 예를 들어 설명하기로 하며, 본 발명의 제 2 실시예도 동일한 원리로 동작되므로 별도의 설명은 생략하기로 한다.
먼저, 도 4a는 본 발명의 실시예에 따른 안티 퓨즈의 프로그램(program) 동작원리를 설명하기 위한 도면이다.
복수개의 워드라인(WL)과 복수개의 비트라인(BL)이 교차하는 구조에서, 프로그램을 위한 하나의 퓨즈를 선택하기 위해 복수개의 워드라인 중에서 특정 워드라인에 3.5V 전압을 인가하고 나머지 워드라인에는 0V를 인가한다. 한편 복수개의 비트라인 중에서 특정 비트라인에 -2.5V를 인가하고 나머지 비트라인에는 1.2V를 인가한다.
이에, 3.5V 전압이 인가된 워드라인과 -2.5V 전압이 인가된 비트라인이 교차하는 지점의 퓨즈(A)는 게이트 절연막(107)의 양단에 걸리는 전압이 6V가 된다. 이에, 게이트 절연막(107)이 파열되어, 게이트전극(100)와 P타입 채널 영역(102)이 연결되어 전류경로(current path)가 형성된다. 반면, 나머지 퓨즈들은 게이트 절연막(107)의 양단에 걸리는 전압이 -1.2V이거나, 2.3V가 되므로 파열이 발생하지 않게 된다. 이와 같은 방법으로 셀렉트 트랜지스터가 없이 하나의 트랜지스터를 구비하는 것만으로도 퓨즈(A)가 선택되어 파열될 수 있다.
한편, 도 4b는 본 발명의 실시예에 따른 안티 퓨즈 어레이의 리드(read) 동작원리를 설명하기 위한 도면이다.
도 4b에 도시된 바와 같이, 안티퓨즈 어레이 리드 동작을 위해, 복수개의 워드라인 중 특정 워드라인에 1.2V의 전압을 인가하고 나머지 워드라인에는 OV의 전압을 인가한다. 한편, 복수개의 비트라인 중 특정 비트라인에 0V의 전압을 인가하고 나머지 비트라인에는 1.2V의 전압을 인가한다.
이에, 도 4b에 도시된 바와 같이, a, b, c, d 4가지 경우로 동작하게 된다.
| CASE | 비트라인 | 워드라인 | 동작여부 |
| a | 0V | 1.2V | PN 정션 정방향이므로 구동함 |
| b | 1.2V | 0V | PN 정션 역방향이므로 구동안함 |
| c | 1.2V | 1.2V | 동일 전위로 구동 안함 |
| d | 0V | 0V | 동일 전위로 구동 안함 |
상기 표 1 및 도 5a 내지 도 5d를 참조하여 a, b, c, d 경우의 안티퓨즈 어레이의 리드 동작을 설명하기로 한다.
먼저 표 1의 a의 경우 비트라인에 0V 전압이 인가되고 워드라인에 1.2V 전압이 인가되면, 도 5a에 도시된 바와 같이, 게이트 절연막(107)이 파열된 이후 P 타입 채널영역(102)에 1.2V가 인가되고 N 타입 불순물 주입영역(105)에 0V가 인가되므로, P 타입 채널영역(102)에서 N 타입 불순물 주입영역(105)으로 전류 경로가 형성하게 되어 정상적으로 리드동작을 수행하게 된다.
표 1의 b의 경우, 비트라인에 1.2V 전압이 인가되고, 워드라인에 0V 전압이 인가되면, 도 5b에 도시된 바와 같이, 게이트 절연막(107)이 파열된 이 후 P 타입 채널영역(102)에 0V가 인가되고 N 타입 불순물 주입영역(105)에 1.2V가 인가되므로, P 타입 채널영역(102)이 N 타입 불순물 주입영역(105)보다 전위가 낮아 역방향(Reverse)이 되어 전류 경로가 형성하지 않게 되어 리드동작이 수행되지 않게 된다.
표 1의 c의 경우, 비트라인에 1.2V 전압이 인가되고, 워드라인에 1.2V 전압이 인가되면, 도 5c에 도시된 바와 같이, 게이트 절연막(107)이 파열된 이 후 P 타입 채널영역(102)에 1.2V가 인가되고 N 타입 불순물 주입영역(105)에 1.2V가 인가되므로, P 타입 채널영역(102)과 N 타입 불순물 주입영역(105)의 전위가 동일하게 되어 전류 경로가 형성하지 않게 되어 리드동작이 수행되지 않게 된다.
표 1의 d의 경우, 비트라인에 0V 전압이 인가되고, 워드라인에 0V 전압이 인가되면, 도 5d에 도시된 바와 같이, 게이트 절연막(107)이 파열된 이 후 P 타입 채널영역(102)에 0V가 인가되고 N 타입 불순물 주입영역(105)에 0V가 인가되므로, P 타입 채널영역(102)과 N 타입 불순물 주입영역(105)의 전위가 동일하게 되어 전류 경로가 형성하지 않게 되어 리드동작이 수행되지 않게 된다.
이와 같이, 본 발명은 반도체 기판(101)의 활성영역에 N 타입의 불순물 주입영역(105)을 형성함으로써, PN 정션의 전류 흐름 방향에 따라 퓨즈의 동작 여부를 선택할 수 있도록 함으로써, 셀렉트 트랜지스터를 구비하지 않고도 하나의 트랜지스터만으로 퓨즈를 선택할 수 있도록 한다.
이하, 도 6a 내지 도 6i를 참조하여, 본 발명의 제 1 실시예에 따른 안티 퓨즈의 제조 방법을 설명하기로 한다.
먼저, 도 6a를 참조하면, P 타입의 반도체 기판(101)에 소자분리막(103)을 형성하여 활성영역(104)을 정의한다.
도 6b를 참조하면, 활성영역(104) 상에 N 타입 불순물을 주입하여 N 타입 불순물 주입영역(105a)을 형성한다. N 타입 불순물 주입영역(105a)은 소자분리막(103) 사이의 활성영역(104) 하부에 형성된다.
도 6c를 참조하면, 반도체 기판(101) 상부에 절연물질, 폴리실리콘(Poly silicon), 텅스텐(W)을 순차적으로 증착한 후, 포토레지스트(미도시)를 마스크로 하여 식각하여 게이트 절연막(107), 폴리실리콘막(109), 텅스텐막(111)이 순차적으로 적층된 게이트 패턴을 형성하고, 폴리실리콘막(109), 텅스텐막(111)이 게이트전극(100)가 된다. 이때, 게이트 절연막(107) 및 게이트전극(100)는 활성영역(104) 상에 형성되도록 한다.
그 후, 도 6d를 참조하면, 게이트전극(100)와 반도체 기판(101) 전면에 게이트 스페이서 물질(113)을 증착한다.
도 6e를 참조하면, 게이트 스페이서 물질(113)을 식각하여 게이트전극(100) 및 게이트 절연막(107)의 측벽에만 게이트 스페이서막(114)이 형성되도록 하고, 소자분리막(103), 활성영역(104)의 일부가 노출되도록 한다.
도 6f를 참조하면, 게이트전극(100)를 마스크로 하여 노출된 활성영역(104)에 N 타입 불순물을 주입하여, 소자분리막(103)과 게이트전극(100) 사이의 소자분리막(103)의 측벽에 N 타입 불순물 주입영역(105b, 105c)이 형성된다. 이에, N 타입 불순물 주입영역(105a, 105b, 105c)이 U 자 형태를 이루게 되고, 이하에서는 N 타입 불순물 주입영역을 105로 통일하여 표시하도록 한다.
그 후, 도 6g를 참조하면, 게이트전극(100)를 포함하는 반도체 기판(101) 전면에 게이트전극(100)보다 높은 높이로 층간절연막(115)을 증착한다.
이어서, 도 6h를 참조하면, 층간절연막(115)을 식각하여 게이트전극(100) 상부 및 N 타입 불순물 영역(105) 상부에 메탈콘택홀(미도시)을 형성하고, 메탈콘택홀(미도시)에 도전물질을 증착하여 메탈콘택(117a, 117b)을 형성한다.
그 후, 도 6i를 참조하면, 메탈콘택(117a, 117b) 상부에 금속배선(120, 130)이 형성되어 전압을 인가할 수 있도록 하며, 메탈콘택(117a) 상부에 워드라인(130)을 형성하고, 메탈콘택(117b) 상부에는 비트라인(120)을 형성할 수 있다.
도 6a 내지 도 6i에서는 본 발명의 제 1 실시예에 따른 U 자 형태의 N 타입 불순물 영역(105)을 형성하는 방법을 개시하고 있으나, 본 발명의 제 2 실시예에 따른 소자분리막(103)의 측벽에만 형성되는 N 타입 불순물 영역(105b, 105c)을 형성하는 방법은 도 6a 내지 도 6i에서 도 6a의 공정을 수행한 후, 도 6b의 N타입 불순물 영역(105a)을 형성하는 공정을 생략하고 나머지 공정인 도 6c 내지 도 6i를 수행하면 되므로, 구체적인 도면 및 설명은 생략하기로 한다.
이와 같이, 본 발명은 반도체 기판(101)의 활성영역상에 N 타입 불순물 주입영역(105)을 형성하고 반도체 기판(101)과 분리된 P 타입 채널영역(102)을 형성하여 PN 정션을 형성함으로써, 하나의 트랜지스터만으로도 안티퓨즈 어레이처럼 동작할 수 있도록 할 수 있다.
또한, 본 발명은 N 타입 불순물 주입영역(105)을 이용하여 P 타입 채널영역(102)을 P 타입의 반도체 기판(101)과 분리시킴으로써, P 타입의 반도체 기판(101)과 N 타입 불순물 주입영역(105)이 PN 정션을 형성하게 되므로 P 타입의 반도체 기판(101)으로 누설전류가 발생하는 것을 방지할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 102 : P 타입 채널영역
103 : 소자분리막 104 : 활성영역
105, 105a, 105b : N 타입 불순물 영역 100 : 게이트
107 : 게이트 절연막 109 : 폴리실리콘막
111 : 텅스텐막 113 : 게이트 스페이서 물질
114 : 게이트 스페이서막 115 : 층간절연막
117a, 117b : 메탈콘택 120 : 비트라인
130 : 워드라인
103 : 소자분리막 104 : 활성영역
105, 105a, 105b : N 타입 불순물 영역 100 : 게이트
107 : 게이트 절연막 109 : 폴리실리콘막
111 : 텅스텐막 113 : 게이트 스페이서 물질
114 : 게이트 스페이서막 115 : 층간절연막
117a, 117b : 메탈콘택 120 : 비트라인
130 : 워드라인
Claims (19)
- 소자분리막에 의해 활성영역을 정의한 제 1 타입의 반도체 기판;
상기 활성영역내에 형성된 제 2 타입의 불순물 주입영역;
상기 불순물주입영역에 의해 상기 반도체 기판과 분리되는 제 1 타입의 채널영역;
상기 채널영역 상부에 형성되는 게이트 전극; 및
상기 불순물 주입영역 상부에 형성되는 제 1 메탈콘택;
을 포함하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 1에 있어서,
상기 게이트 전극 상부에 형성되는 제 2 메탈콘택
을 더 포함하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 2에 있어서,
상기 제 1 메탈콘택에 연결되는 비트라인; 및
상기 제 2 메탈콘택에 연결되는 워드라인
을 더 포함하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 1에 있어서,
상기 불순물 주입영역은 U자 형태로 형성되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 1에 있어서,
상기 채널영역과 상기 게이트전극 사이에 게이트 절연막을 더 포함하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 5에 있어서,
상기 불순물 주입영역과 상기 채널영역 간의 전위차가 일정 전위차 이상이면 상기 게이트 절연막이 파열(rupture)되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 6에 있어서,
상기 게이트 절연막이 파열된 후, 상기 불순물 주입영역과 상기 채널영역이 PN 정션(junction)이 되어 상기 채널영역의 전위가 높으면 상기 채널영역에서 상기 불순물 주입영역으로 전류경로(current path)가 형성되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 1에 있어서,
상기 제 1 타입은 P 타입이고, 상기 제 2 타입은 N 타입인 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이. - 소자분리막에 의해 활성영역을 정의한 제 1 타입의 반도체 기판;
상기 활성영역의 양측에 각각 형성되되, 상기 활성영역과 상기 소자분리막 사이에 형성된 제 2 타입의 제 1 및 제 2 불순물 주입영역;
상기 제 1 및 제 2 불순물 주입영역 사이의 활성영역 상부에 형성되는 게이트 전극; 및
상기 제 1 불순물 주입영역 상부에 형성되는 제 1 메탈콘택
을 포함하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 9에 있어서,
상기 활성영역과 상기 게이트 전극 사이에 형성된 게이트 절연막;
상기 게이트 전극 상부에 형성되는 제 2 메탈콘택;
상기 제 1 메탈콘택에 연결되는 비트라인; 및
상기 제 2 메탈콘택에 연결되는 워드라인
을 더 포함하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 9에 있어서,
상기 제 1 타입은 P 타입이고, 상기 제 2 타입은 N 타입인 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이. - 청구항 10에 있어서,
상기 제 1 메탈콘택에 인가되는 전압과 상기 제 2 메탈콘택에 인가되는 전압차에 의해 상기 게이트 절연막이 파열되면, 상기 제 1 불순물 주입영역과 상기 게이트 전극 하부의 활성영역이 PN 정션(junction)이 되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이. - 제 1 타입을 갖는 반도체 기판 내에 소자분리막에 의해 활성영역을 정의하는 단계;
상기 활성영역 상부에 게이트 절연막 및 게이트 전극을 적층하여 형성하는 단계;
상기 게이트 전극 측벽에 게이트 스페이서막을 형성하는 단계;
상기 게이트 스페이서막을 마스크로 하여, 상기 활성영역과 상기 소자분리막 사이에 제 2 타입을 갖는 제 1 및 제 2 불순물 주입영역을 형성하는 단계; 및
상기 제 1 불순물 주입영역 상부에 제 1 메탈콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법. - 청구항 13에 있어서,
상기 게이트 절연막 및 상기 게이트 전극을 형성하기 전에,
상기 소자분리막 사이의 상기 활성영역 저부에 상기 제 1 및 제 2 불순물 주입영역과 수직하는 방향의 제 3 불순물 주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법. - 청구항 13에 있어서,
상기 게이트 전극 상부에 상기 제 2 메탈콘택을 형성하는 단계;
상기 제 1 메탈콘택에 연결되는 비트라인을 형성하는 단계; 및
상기 제 2 메탈콘택에 연결되는 워드라인을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법. - 청구항 13에 있어서,
상기 게이트 전극은 상기 제 1 및 제 2 불순물 주입영역과 오버랩되지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법. - 청구항 14에 있어서,
상기 제 1 메탈콘택 형성 시에 상기 제 2 메탈콘택을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법. - 청구항 17에 있어서,
상기 제 1 메탈콘택을 형성하는 단계는,
상기 게이트 전극 및 상기 반도체 기판 전면에 층간절연막을 증착하는 단계;
상기 층간절연막을 식각하여 상기 제 1 불순물 주입영역이 노출되도록 제 1 메탈콘택홀을 형성하는 단계;
상기 층간절연막을 식각하여 상기 게이트 전극의 상부가 노출되도록 제 2 메탈콘택홀을 형성하는 단계; 및
상기 제 1 메탈콘택홀 및 상기 제 2 메탈콘택홀에 도전물질을 매립하여 상기 제 1 메탈콘택 및 상기 제 2 메탈콘택을 형성하는 단계
를 포함하는 것 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법. - 청구항 13에 있어서,
상기 제 1 타입은 P 타입이고, 상기 제 2 타입은 N 타입인 것을 특징으로 하는 반도체 소자의 안티 퓨즈 어레이 제조 방법.
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