KR20100059057A - 퓨즈 영역의 더미 액티브와 더미 게이트 폴리를 mosfet 소자로 대체함으로써, 퓨즈 영역을 파워 커패시터 구조화하는 반도체 메모리 소자 - Google Patents

퓨즈 영역의 더미 액티브와 더미 게이트 폴리를 mosfet 소자로 대체함으로써, 퓨즈 영역을 파워 커패시터 구조화하는 반도체 메모리 소자 Download PDF

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Abstract

퓨즈 영역에서 구조적 결함을 보충하기 위하여 회로의 소자로서 전혀 기능하지 않는 더미 액티브 혹은 더미 게이트 폴리를 소스/드레인 단자 혹은 게이트 단자로 대체함으로써, 퓨즈 영역을 MOSFET 형태의 커패시터 구조로 변경하는 반도체 메모리 소자에 관한 것이다. 특히, 퓨즈 영역의 여유 공간을 최대한 활용하여 파워 커패시터를 설치함으로써, 파워 커패시터 구조를 갖는 퓨즈 영역을 제공한다. 예컨대, 레이저 오픈 영역의 가장자리에 다수의 파워 커패시터를 구성하되, 각각의 게이트 단자로 기능하는 게이트 폴리를 상기 가장자리를 둘러 링 타입으로 연결함으로써, 다수의 커패시터는 하나의 게이트 폴리를 통해 전체가 일체로 연결되는 구조를 갖게 된다. 또한, 액티브 영역을 각 파워 커패시터와 대응되게 활성화하는 경우에도, 액티브 영역과 다이랙트 컨택을 통하여 수평적으로 연결되는 비트 라인 폴리를 오픈 영역의 가장자리를 둘러 일체로 연결함으로써, 다수의 커패시터가 직렬로 연결되는 구조를 갖게 된다.
Figure P1020080117696
퓨즈, 커패시터, 더미, 액티브, 게이트

Description

퓨즈 영역의 더미 액티브와 더미 게이트 폴리를 MOSFET 소자로 대체함으로써, 퓨즈 영역을 파워 커패시터 구조화하는 반도체 메모리 소자 {Semiconductor memory device having power capacitor in fuse area by changing dummy active and dummy gate poly as MOSFET device}
본 발명은 퓨즈 영역에 깔리는 더미 액티브와 더미 게이트 폴리를 대체하여 MOSFET 타입의 커패시터를 설계하는 반도체 메모리 소자에 관한 것으로, 특히 퓨즈 영역은, 그 중심에 퓨즈 라인이 커팅되는 오픈 영역을 아일랜드 타입으로 형성하고, 그 가장자리에 주변 영역을 링 타입으로 형성하며, 오픈 영역 및/또는 주변 영역을 퓨즈 환경에 따라 액티브와 게이트 폴리를 포함하는 파워 커패시터로 구조화하는 반도체 메모리 소자에 관한 것이다.
통상적으로 메모리 셀 영역은, 정상적인 작동을 수행하는 정상 메모리 셀과, 상기 메모리 셀에 불량이 발생하는 경우에 이를 대체하는 예비 메모리 셀로 구성된다.
예컨대, 반도체 메모리 소자가 고집적화됨에 따라 반도체 메모리 소자의 생산 공정에서 메모리 셀의 불량 가능성은 증가하게 마련이고, 생산 수율은 필연적으 로 저하될 수밖에 없다. 따라서, 생산 수율의 저하를 막기 위하여, 정상 메모리 셀 영역 이외에 예비 메모리 셀 영역을 더 구비한다. 만약, 정상 메모리 셀에서 불량이 발생하면, 불량 메모리 셀을 예비 메모리 셀로 대체하는 리페어 공정이 요구된다.
상기 리페어 공정은, 예비 메모리 셀을 서브 어레이 블록별로 설치해 두고, 불량이 발생한 메모리 셀을 로우(row) 혹은 칼럼(column) 단위에서 예비 메모리 셀로 치환하는 방식으로 수행된다. 더 구체적으로는, 웨이퍼 제작 공정이 마무리되면, 테스트를 통해서 불량 메모리 셀을 골라낸다. 그러면, 불량 메모리 셀에 해당하는 어드레스를 예비 메모리 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 통하여, 불량 메모리 셀 라인에 해당하는 어드레스 신호가 입력되는 것과 동시에 예비 메모리 셀 라인으로 자동 선택이 바뀌게 된다.
이와 같이, 불량 메모리 셀을 예비 메모리 셀로 자동 변경하기 위해서는, 불량 메모리 셀과 연결된 배선 부분을 절단시켜야 한다. 절단을 위하여 별도의 퓨즈 라인(fuse line)이 요구된다. 상기 퓨즈 라인은 폴리 실리콘이나 메탈로 성형될 수 있다. 따라서, 상기 메모리 셀과 대응되는 다수의 퓨즈가 퓨즈 영역을 형성하게 되고, 퓨즈 영역에는 다수의 퓨즈 라인이 배열된다.
따라서, 반도체 메모리 소자는, 메모리 셀 영역과, 상기 메모리 셀 영역의 주변에 구비되는 퓨즈 영역으로 구성된다. 이와 같은 구성에 의하면, 테스트를 통하여 메모리 셀 영역 내에 배열된 다수의 메모리 셀 중에서 결함이 감지되면, 퓨즈 영역 내에 있는 개별 퓨즈 중에서 상기 불량 메모리 셀과 대응되는 퓨즈 라인을 절 단함으로써, 불량 메모리 셀을 예비 메모리 셀로 대체하고, 정상적인 동작을 수행할 수 있게 된다.
그러나, 상기 퓨즈 영역은 비교적 넓은 영역임에도 퓨즈 라인이 설치되어 있을 뿐, 그 밖의 기능을 수행하고 있지 않다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 퓨즈 영역내에서 소자로서 기능하지 않지만 절연층의 구조적 결함을 보완하기 위하여 패터닝된 더미 액티브와 더미 게이트 폴리를 단순한 구조적 기능 외에도 회로 소자로 기능하도록 변경하는 반도체 메모리 소자를 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 전원 전압 및 접지 전압을 공급받아 정상적인 작동을 수행하는 정상 메모리 셀과, 상기 메모리 셀에서 불량이 발생할 때 이를 대체하는 예비 메모리 셀로 구성되는 메모리 셀 영역 및 상기 메모리 셀에서 불량이 감지되면, 불량 메모리 셀을 예비 메모리 셀로 대체하기 위하여 절단되는 퓨즈 라인과, 상기 전원 전압과 접지 전압 사이에서 노이즈를 필터링하기 위한 파워 커패시터를 각각 구비하는 퓨즈 영역을 포함한다.
상기 퓨즈 영역은, 퓨즈 라인이 커팅되는 오픈 영역(Open area) 및 상기 오픈 영역 이외의 주변 영역(Edge area)으로 구분되고, 상기 오픈 영역은, 퓨즈 영역의 중앙에 아일랜드 타입(island type)으로 구비되고, 상기 주변 영역은, 상기 오픈 영역의 가장자리를 둘러 링 타입(ring type)으로 구비되며, 상기 링 타입의 주변 영역에 파워 커패시터가 레이아웃된다.
상기 파워 커패시터는, 액티브 영역 내에 형성되는 소스/드레인 단자, 액티브 영역 상에 형성되는 게이트 단자, 액티브 영역과 상기 게이트 단자 사이에 형성되는 유전체의 게이트 절연막을 포함함으로써, 파워 커패시터가 MOSFET 형태로 구조화된다.
상기 게이트 단자는, 게이트 폴리(Gate-Poly)로 구성되고, 상기 게이트 폴리는 상기 주변 영역을 링 타입으로 형성됨으로써, 다수의 게이트 단자가 일체로 연결된다.
상기 소스/드레인 단자는, 상기 게이트 단자에 의하여 분리되지 않고, 일체로 연결됨으로써, 상기 파워 커패시터는 유전체인 게이트 절연막을 사이에 두고 게이트 폴리와 액티브 영역으로 구분된다.
상기 게이트 폴리는, 다이렉트 컨택과 비트 라인을 통하여 주변 영역 외부로 연결되며, 상기 파워 커패시터가 N+ 액티브 영역을 갖는 P형 MOSFET 형태를 하게 되면, 게이트 폴리는 접지 전압(VSS)에 연결되고, P+ 액티브 영역을 갖는 N형 MOSFET 형태를 하게 되면, 게이트 폴리는 전원 전압(VDD)에 연결된다.
상기 액티브 영역에는 다수의 다이렉트 컨택이 수직으로 연장되고, 수직으로 연장된 다이렉트 컨택에는 다시 비트 라인이 수평으로 연장되며, 상기 비트 라인은, 비트 라인 폴리(Bit line Poly)로 구성되고, 상기 비트 라인 폴리가 상기 다수의 액티브 영역을 일체로 연결함으로써, 파워 커패시터가 직렬로 연결되고, 상기 파워 커패시터가 N+ 액티브 영역을 갖는 P형 MOSFET 형태를 하게 되면, 액티브 영역 은 전원 전압(VDD)에 연결되고, P+ 액티브 영역을 갖는 N형 MOSFET 형태를 하게 되면, 액티브 영역은 접지 전압(VSS)에 연결된다.
상기 액티브 영역이 각 파워 커패시터 별로 분리되어 활성화되지 않고, 상기 주변 영역을 링 타입으로 둘러 일체로 형성됨으로써, 파워 커패시터를 직렬로 연결한다.
상기 퓨즈 영역은, 퓨즈 라인이 커팅되는 오픈 영역(Open area) 및 상기 오픈 영역 이외의 주변 영역(Edge area)으로 구분되고, 상기 오픈 영역과 주변 영역을 구분하지 않고, 전 영역에 걸쳐 파워 커패시터가 레이아웃되기도 한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 퓨즈 영역의 구조적 결함을 보충하기 위하여 소자로서 전혀 기능을 하지 않는 더미 액티브와 더미 게이트 폴리를 각각 소스/드레인 단자와 게이트 단자로서 기능하도록 변경함으로써, 퓨즈 영역을 파워 커패시터 구조화하는 작용효과가 기대된다.
둘째, 퓨즈 영역을 레이저 오픈 영역과 주변 영역으로 구분하고, 아일랜드 타입의 주변 영역에 게이트 폴리를 일체로 형성하거나, 액티브의 비트 라인 폴리를 직렬로 연결함으로써, 퓨즈 영역의 주변 환경에 적절하게 대응하면서 파워 커패시터의 커패시턴스를 극대화하는 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 퓨즈 영역의 더미 액티브와 더미 게이트 폴리를 MOSFET 소자로 대체함으로써, 퓨즈 영역을 파워 커패시터 구조화하는 반도체 메모리 소자의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
반도체 메모리 소자는, 메모리 셀 영역과, 상기 메모리 셀 영역 이외의 영역에 구비되는 퓨즈 영역으로 구분될 수 있다.
메모리 셀 영역에 형성되는 메모리 소자는 금속 배선이 다층으로 구성되고, 이를 위하여 다수의 절연층이 수직으로 배열될 수 있다. 따라서, CMP(Chemical Mechanical Polishing) 공정을 통하여 상기 절연층의 평면을 연마하는 평탄화 과정을 거치게 된다.
퓨즈 영역 또한 마찬가지로 평탄화 과정을 거치게 되는데, 퓨즈 영역이 상대적으로 넓은 면적으로 형성되고, 일정한 압력에 의하여 퓨즈 영역에 수직으로 배열된 다수의 절연층이 무너지는 구조적 결함이 발생하게 된다. 이러한 구조적 결함으로 인하여 액티브(Active) 혹은 게이트 폴리(Gate-Poly)에 어택(attack)을 주게되고, 연관 트랜지스터에 누설 전류(leakage current)가 발생한다.
따라서, 상기 절연층에 다수의 더미 엑티브(dummy Active) 혹은 더미 게이트(dummy Gate)를 패턴화하는 추가 공정이 요구된다. 이때, 이러한 더미 패턴은 퓨즈의 구성과 같이 폴리 실리콘 재료로 형성되지만, 소자로서 기능을 전혀 수행하지는 않는다.
그러나, 퓨즈 영역에는, 위와 아래에 각각 5㎛의 공간이 존재하고, 퓨즈 2개 당 3㎛ × 4.59㎛ × 2 ≒ 27.54㎛2의 여유가 발생한다. 2G Density를 기준으로 예상 면적을 살펴보면, 칼럼 퓨즈의 경우에는 122,240㎛2의 공간의 발생이 예상된다. 로우 퓨즈의 경우에는 429,760㎛2의 공간의 발생이 예상된다. 또한, DC 퓨즈의 경우에는 1.610㎛2의 공간의 발생이 예상된다. 이로써, 전부 553,610㎛2의 공간의 발생이 예상된다.
한편, 반도체 집적회로가 복잡해지고 회로의 동작속도가 빨라짐에 따라, 기생 커패시턴스, 인덕턴스 및 저항 등이 증가하게 되고, 반도체 장치의 내부 회로에 안정된 전원 전압을 공급하기 위한 전원 전압 및 접지 전압 배선의 노이즈 대책이 절실히 요구된다.
따라서, 상기 전원 전압 및 접지 전압 사이에 전원 노이즈를 감소시키는 방법으로서, 전원 전압 배선과 내부 회로 사이에 디 커플링 커패시터라고 불리는 파워 커패시터를 설치한다. 상기 파워 커패시터는, 일시적인 전류의 소스로서, 내부 회로의 클럭이 어떤 한 상태로부터 다른 상태로 변화할 때 필요로 하는 순간적인 거대 전류를 내부 회로에 공급한다. 이로써, 전원 공급장치로부터 내부 회로로의 급격한 전류의 흐름을 방지할 수 있고, 전원 전압배선에 의해 유기되는 노이즈 및 전압 강하를 방지할 수 있다.
이와 같은 파워 커패시터는, 내부 공급 전압(VINT) 기준으로 2G Density의 경우, 2,536,482㎛2의 공간이 요구되고, 1G Density의 경우, 1,110,821㎛2의 공간을 필요로 하며, 512M Density의 경우, 1,120,928㎛2의 공간이 요구된다.
따라서, 퓨즈 영역에서 예상되는 여유 공간이 파워 커패시터 설치에 필요한 공간의 20% 정도에 해당되는 것을 알 수 있다. 이와 같은 공간을 적절하게 활용한다면, 파워 커패시터 설치를 위해 20%의 공간이 세이브될 수 있다.
이에, 본 발명의 일실시예는, 엑티브 혹은 게이트 폴리로 구성되나 소자로서 전혀 기능하지 않는 다수의 더미 패턴을, 파워 커패시터의 소자로서 기능하는 엑티브 혹은 게이트 폴리로 대체함으로써, CMP 공정에서 발생하는 어택(Attack)을 방어하면서도, 더미로 채워지는 불필요한 공간을 적극 활용하고자 한다.
이에, 상기 퓨즈 영역의 여유 공간을 활용하여 파워 커패시터를 설치함으로써, 파워 커패시터 구조를 갖는 퓨즈 영역을 제공할 수 있다.
상기 파워 커패시터는, 액티브 영역 내에 형성되는 소스/드레인 단자와, 액티브 영역 상에 형성되는 게이트 단자로 구성될 수 있다. 상기 액티브 영역은 반도체 기판이 p형 반도체 기판인 경우에 n형 불순물이 도핑되고, 반도체 기판이 n형 반도체 기판인 경우에 p형 불순물이 도핑될 수 있다. 상기 액티브 영역은 게이트 단자에 의하여 소스 영역과 드레인 영역으로 구분됨으로써, 소스 단자와 드레인 단자를 구성할 수 있다. 불순물 영역과 게이트 단자 사이에는 산화물로 형성된 게이트 절연막이 더 형성될 수 있다.
상기 파워 커패시터는, 전원 전압(VDD)에 소스와 드레인이 공통적으로 연결 되고, 접지 전압(VSS)에 게이트가 연결되면, P형 MOSFET의 형태를 갖게 될 수 있다. 반대로, 파워 커패시터는, 전원 전압(VDD)에 게이트가 연결되고, 접지 전압(VSS)에 소스와 드레인이 연결되면, N형 MOSFET의 형태를 갖게 될 수 있다.
퓨즈 영역에 파워 커패시터가 구비되는 레이 아웃을 보게 되면, 다음과 같다.
도 1 및 도 2에 도시된 바와 같이, 퓨즈 영역(100)은 레이저에 의하여 퓨즈가 커팅되는 레이저 오픈 영역(Open area)(110)과, 그 밖의 주변 영역(Edge area)(120)으로 구분될 수 있다. 따라서, 퓨즈 영역(100)에는 일정한 방향으로 다수의 퓨즈 라인(fuse line)(112)이 배열될 수 있다. 과전류나 레이저 빔으로 퓨즈를 조사함으로서 퓨즈 라인(112)을 절단할 수 있게 된다.
다만, 주변 영역(120)은 그 가장자리에 퓨즈 댐(fuse dam)(122)이 형성됨으로써, 엄밀하게 말하자면 퓨즈 댐(122)을 제외한 주변 영역(120)과 오픈 영역(110)에만 파워 커패시터(200)가 설치될 수 있다. 만약, 오픈 영역(110)을 제외한 주변 영역(120)을 활용하여 파워 커패시터(200)를 설치하기 위해서는, 파워 커패시터(200)의 전체적인 레이 아웃을 링 타입(ring type)으로 배치할 수 있다.
상기 파워 커패시터(200)는, 퓨즈 영역(100) 둘레에 주변 영역(120)의 조건을 고려하여 복수개로 배열될 수 있지만, 전체가 일체로 연결되는 구조를 가질 수 있다. 가령, 파워 커패시터(200)를 구성하는 게이트 단자를 게이트 폴리(210)로 구성하되, 게이트 폴리(210)를 링 타입과 대응되게 하나로 형성할 수 있다. 따라서, 다수의 파워 커패시터(200)는 일체로 형성된 게이트 폴리(210)를 통해서 전체 가 하나로 연결되는 구조를 갖게 된다.
상기 게이트 폴리(210)는, 다이렉트 컨택(212)과 비트 라인 폴리(214)를 통하여 주변 영역(120) 외부로 연결될 수 있다. 따라서, 파워 커패시터(200)가 P형 MOSFET의 구조를 하게 되면, 게이트 폴리(210)는 접지 전압(VSS)에 연결되고, N형 MOSFET의 구조를 하게 되면, 게이트 폴리(210)는 전원 전압(VDD)에 연결될 수 있다.
다수의 파워 커패시터와 대응되게 이온 주입을 통하여 엑티브 영역(220)이 활성화될 수 있다. 액티브 영역(220)에는 다수의 다이렉트 컨택(222)이 수직으로 연장되어 있고, 수직으로 연장된 다이렉트 컨택에는 다시 비트 라인 폴리(224)가 수평으로 연장될 수 있다. 여기서, 파워 커패시터(200)를 가급적 다수개로 구성하고, 각 커패시터의 액티브 영역(220)에서 연장되는 다이렉트 컨택(222) 역시 다수개로 분리하여 구성하는 데는 다음과 같은 이유가 있다. 다이렉트 컨택(222)과 비트 라인 폴리(224)의 접촉 면적이 상대적으로 커지게 되면, 접촉 저항이 증가하고, 커패시터의 커패시턴스의 퍼포먼스가 저하되는 경향이 있기 때문이다.
다만, 본 발명의 실시예의 경우에는 소스 단자과 드레인 단자가 트랜지스터와 같이 게이트 폴리(210)에 의하여 분리되지 않고, 도 3에 도시된 바와 같이, 일체로 연결되는 경우이어서, 단면을 기준으로 보게 되면, 게이트 절연막(도시되지 않음)을 사이에 두고 오직 게이트 폴리(210)와 액티브 영역(220)만 구분될 수 있다.
이때, 다수의 다이렉트 컨택(222)이 하나의 비트 라인 폴리(224)와 연결됨으 로써, 비트 라인 폴리(224)는 다수의 파워 커패시터(200)를 직렬로 연결하는 기능을 수행한다. 여기서, 파워 커패시터(200)가 P형 MOSFET의 구조를 하게 되면, 액티브 영역(220)은 전원 전압(VDD)에 연결되고, N형 MOSFET의 구조를 하게 되면, 액티브 영역(220)은 접지 전압(VSS)에 연결될 수 있다.
또 다른 경우로서, 비트 라인 폴리를 하나로 연결하지 않아도, 다수의 파워 커패시터를 직렬로 연결할 수 있는 방법이 있을 수 있다. 즉, 액티브 영역(220)을 각 커패시터(200) 별로 나누어 활성화시키지 않고, 링 형태를 둘러서 일체로 활성화시키는 것이다.
본 발명의 일실시예의 경우에는, 오픈 영역(110)에 N-웰이 형성됨으로써, 오픈 영역(110)과 주변 영역(120)을 구분하고, 상기 주변 영역(120)에만 링 타입으로 파워 커패시터를 배치하였지만, 본 발명의 다른 실시예의 경우에는 도 4에 도시된 바와 같이, 상기 오픈 영역(110)에, N-웰이 형성되지 않는 경우로서, 오픈 영역(110)과 주변 영역(120)을 구별하지 않고, 파워 커패시터(200)를 형성할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 퓨즈 영역의 CMP 공정시 구조적으로 취약한 층간 절연층에서 붕괴 기타 결함이 발생할 때, 이를 지지하기 위한 다수의 더미 액티브와 더미 게이트 폴리가 회로 소자로서 전혀 기능하지 못하는 점을 개선하고, 절대적 공간이 요구되는 파워 커패시터로 이를 대체하고자 더미 액티브와 더미 게이트 폴리를 커패시터의 소스/드레인 단자와 게이트 단자로 변경하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1은 본 발명의 일실시예에 따라 파워 커패시터 구조를 갖는 퓨즈 영역의 레이 아웃을 나타내는 평면도.
도 2는 도 1의 부분 상세도.
도 3은 본 발명에 의한 파워 커패시터의 등가관계를 나타내는 회로도.
도 4는 본 발명의 다른 실시예에 따라 파워 커패시터 구조를 갖는 퓨즈 영역의 레이 아웃을 나타내는 평면도.
** 도면의 주요구성에 대한 부호의 설명 **
100: 퓨즈 영역 110: 오픈 영역
112: 퓨즈 라인 120: 주변 영역
122: 퓨즈 댐 200: 파워 커패시터
210: 게이트 폴리 212: 다이렉트 컨택
214: 비트 라인 폴리 220: 액티브 영역
222: 다이렉트 컨택 224: 비트 라인 폴리

Claims (9)

  1. 전원 전압 및 접지 전압을 공급받아 정상적인 작동을 수행하는 정상 메모리 셀과, 상기 메모리 셀에서 불량이 발생할 때 이를 대체하는 예비 메모리 셀로 구성되는 메모리 셀 영역; 및
    상기 메모리 셀에서 불량이 감지되면, 불량 메모리 셀을 예비 메모리 셀로 대체하기 위하여 절단되는 퓨즈 라인과,
    상기 전원 전압과 접지 전압 사이에서 노이즈를 필터링하기 위한 파워 커패시터를 각각 구비하는 퓨즈 영역을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 퓨즈 영역은,
    퓨즈 라인이 커팅되는 오픈 영역(Open area); 및
    상기 오픈 영역 이외의 주변 영역(Edge area)으로 구분되고,
    상기 오픈 영역은, 퓨즈 영역의 중앙에 아일랜드 타입(island type)으로 구비되고,
    상기 주변 영역은, 상기 오픈 영역의 가장자리를 둘러 링 타입(ring type)으로 구비되며,
    상기 링 타입의 주변 영역에 파워 커패시터가 레이아웃되는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 파워 커패시터는,
    액티브 영역 내에 형성되는 소스/드레인 단자;
    액티브 영역 상에 형성되는 게이트 단자; 및
    액티브 영역과 상기 게이트 단자 사이에 형성되는 유전체의 게이트 절연막을 포함함으로써, 파워 커패시터가 MOSFET 형태로 구조화되는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 게이트 단자는, 게이트 폴리(Gate-Poly)로 구성되고, 상기 게이트 폴리는 상기 주변 영역을 링 타입으로 형성됨으로써, 다수의 게이트 단자가 일체로 연결되는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 소스/드레인 단자는, 상기 게이트 단자에 의하여 분리되지 않고, 일체로 연결됨으로써, 상기 파워 커패시터는 유전체인 게이트 절연막을 사이에 두고 게이트 폴리와 액티브 영역으로 구분되는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 게이트 폴리는, 다이렉트 컨택과 비트 라인을 통하여 주변 영역 외부로 연결되며, 상기 파워 커패시터가 N+ 액티브 영역을 갖는 P형 MOSFET 형태를 하게 되면, 게이트 폴리는 접지 전압(VSS)에 연결되고, P+ 액티브 영역을 갖는 N형 MOSFET 형태를 하게 되면, 게이트 폴리는 전원 전압(VDD)에 연결되는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 액티브 영역에는 다수의 다이렉트 컨택이 수직으로 연장되고, 수직으로 연장된 다이렉트 컨택에는 다시 비트 라인이 수평으로 연장되며, 상기 비트 라인은, 비트 라인 폴리(Bit line Poly)로 구성되고, 상기 비트 라인 폴리가 상기 다수의 액티브 영역을 일체로 연결함으로써, 파워 커패시터가 직렬로 연결되고, 상기 파워 커패시터가 N+ 액티브 영역을 갖는 P형 MOSFET 형태를 하게 되면, 액티브 영역은 전원 전압(VDD)에 연결되고, P+ 액티브 영역을 갖는 N형 MOSFET 형태를 하게 되면, 액티브 영역은 접지 전압(VSS)에 연결되는 반도체 메모리 소자.
  8. 제 5 항에 있어서,
    상기 액티브 영역이 각 파워 커패시터 별로 분리되어 활성화되지 않고, 상기 주변 영역을 링 타입으로 둘러 일체로 형성됨으로써, 파워 커패시터를 직렬로 연결하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 퓨즈 영역은,
    퓨즈 라인이 커팅되는 오픈 영역(Open area); 및
    상기 오픈 영역 이외의 주변 영역(Edge area)으로 구분되고,
    상기 오픈 영역과 주변 영역을 구분하지 않고, 전 영역에 걸쳐 파워 커패시터가 레이아웃되는 반도체 메모리 소자.
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