KR20110029955A - 반도체 소자의 안티퓨즈 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 안티퓨즈를 형성하기 위하여 반도체 기판을 식각하여 리세스(Recess)를 형성한 후, 상기 리세스 측벽을 포함한 내부에 이온 주입을 실시한다. 이후, 상기 리세스를 포함한 전면에 도전층을 매립한 후, 리세스 상에 게이트 패턴을 형성한다. 이후, 게이트 패턴의 양측의 노출된 반도체 기판에 이온 주입을 실시하여 소스/드레인 영역을 형성함으로써, 증가된 트랜지스터의 채널 길이 때문에 발생하는 게이트 저항과 열에 의한 게이트 전극층의 파괴 현상을 방지하고, 게이트 패턴과 소스/드레인 영역의 오버랩된 면적이 증가하여 낮은 스트레스에서도 게이트 절연막을 파괴함으로써 안정적인 저항 특성을 확보할 수 있는 반도체 소자의 안티퓨즈 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 안티퓨즈 제조 방법에 관한 것으로, 특히 활성 영역을 식각하여 리세스를 형성한 후, 상기 리세스 내에 이온 주입을 실시하여 트랜지스터의 채널 길이를 증가시키는 안티퓨즈 제조 기술에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
그런데, 상기 웨이퍼 레벨에서의 결함 셀들을 리페어 하는 리페어 공정을 수행하더라도 패키지 공정을 수행하고 나면 웨이퍼 레벨에서 전혀 이상 없던 칩(Chip)들에서 1 비트 또는 2 비트 결함이 발생하게 되는데, 이로 인한 불량률이 약 10% 가량 발생하는바, 패키지 이후의 리페어 공정의 도입이 요구되었다. 특히, 여러 개의 칩을 패키징하는 MCP(Multi-chip Package)의 경우 1 비트 또는 2 비트 결함에 의해 디램 뿐만 아니라 상대적으로 고가인 플래쉬램 또한 사용하지 못하게 되므로 패키지 이후의 리페어 공정의 도입이 필수적이다.
그런데, 패키징 이후에는 레이저 리페어 장비를 사용할 수 없기 때문에, 패키지 이전의 리페어 공정과는 다른 새로운 방식의 퓨즈 구성이 요구된다. 이하에서는, 패키지 이후의 리페어 공정에 사용하는 퓨즈에 대해서 설명하도록 한다.
상기 패키징 이후에 사용하는 퓨즈는 통상 안티퓨즈(Anti-fuse)라 하는데, 이는 패키지 이전의 퓨즈는 절단에 의해 리페어를 수행하는 반면 패키징 이후에 사용하는 퓨즈는 절단이 아닌 상호 접속에 의해 리페어를 수행하기 때문이다. 즉, 안티퓨즈란 패키지 이전의 퓨즈에 대한 상대적인 의미로, 정상 상태에서는 전기적으로 개방(open)되어 있다가, 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 단락(short) 상태가 되는 퓨즈를 말한다. 이러한 안티퓨즈는 주변회로영역(Periphery)에 형성하며, 안티퓨즈를 위한 여분의 셀들 또한 주변회로영역에 형성하되 통상 리프레쉬(refresh)가 필요없는 SRAM 셀로 형성한다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100)상에 활성 영역(110)을 정의하는 소자분리막(120), 상기 활성 영역(110) 상에 형성된 게이트 패턴(130), 상기 게이트 패턴(130)의 양 측벽의 하부에 노출된 활성 영역(110)에 이온 주입되어 형성된 소스/드레인 영역(140)을 도시한다.
도 2는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2를 참조하면, 반도체 기판(100) 상에 활성 영역(110)을 정의하는 소자분 리막(120)을 형성한다.
다음에는, 상기 활성 영역(110) 상에 게이트 절연막(미도시) 및 게이트 전극층(미도시)을 형성하여 게이트 패턴(130)을 형성한다. 이때의 게이트 패턴(130)은 안티퓨즈를 의미한다.
다음에는, 게이트 패턴(130)의 양 측벽의 하부에 노출된 상기 활성 영역(110)에 이온 주입을 실시하여 소스/드레인(140)을 형성한다.
전술한 반도체 소자의 제조 방법에서, 반도체 소자가 점점 고집적화되어 가면서 반도체 소자의 크기는 더욱 작아지는 반면에 안티퓨즈의 안정적인 기능을 위하여 안티퓨즈의 크기는 줄어들지 않거나 안티퓨즈의 수는 오히려 증가하고 있다. 여기서, 반도체 소자의 크기가 점점 작아짐에 따라 안티퓨즈의 크기를 줄이는 경우에는 여러 가지 스트레스 발생 시, 게이트 저항으로 인한 열에 의하여 게이트 전극층이 파괴된다. 반대로, 반도체 소자의 크기는 점점 작아지는데 안티퓨즈의 크기를 줄이지 않는다면 반도체 소자의 생산성에 문제가 되고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 안티퓨즈를 형성하기 위하여 반도체 기판을 식각하여 리세스(Recess)를 형성한 후, 상기 리세스 측벽을 포함한 내부에 이온 주입을 실시한다. 이후, 상기 리세스를 포함한 전면에 도전층을 매립한 후, 리세스 상에 게이트 패턴을 형성한다. 이후, 게이트 패턴의 양측의 노출된 반도체 기판에 이온 주입을 실시하여 소스/드레인 영역을 형성함으로써, 증가된 트랜지스터의 채널 길이 때문에 발생하는 게이트 저항과 열에 의한 게이트 전극층의 파괴 현상을 방지하고, 게이트 패턴과 소스/드레인 영역의 오버랩된 면적이 증가하여 낮은 스트레스에서도 게이트 절연막을 파괴함으로써 안정적인 저항 특성을 확보할 수 있는 반도체 소자의 안티퓨즈 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 리세스를 형성하는 단계, 상기 리세스 내에 이온 주입을 실시하는 단계, 상기 리세스 내에 도전층을 매립한 후, 상기 리세스 상부에 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴의 양측의 상기 노출된 반도체 기판에 이온 주입을 실시하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 안티 퓨즈 제조 방법을 제공한다.
바람직하게는, 상기 리세스 내에 이온 주입을 실시하는 단계는 경사 이온 주입을 실시하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계는 상기 리세스 상부에 게 이트 절연막 및 게이트 전극층을 형성하는 단계를 포함한다.
바람직하게는, 상기 리세스 내에 이온 주입을 위한 불순물은 상기 반도체 기판에 이온 주입을 위한 불순물과 같은 타입으로 형성하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 이온 주입되어 형성된 리세스, 상기 리세스 상부에 형성된 게이트 패턴 및 상기 게이트 패턴의 양측의 상기 노출된 반도체 기판에 불순물을 이온 주입하여 형성된 소스/드레인을 포함하는 반도체 소자의 안티 퓨즈를 제공한다.
바람직하게는, 상기 리세스 내에 경사 이온 주입을 실시하는 것을 특징으로 한다.
바람직하게는, 상기 리세스에 이온 주입된 불순물은 상기 반도체 기판에 이온 주입된 불순물과 같은 타입으로 형성하는 것을 특징으로 한다.
본 발명은 안티퓨즈를 형성하기 위하여 반도체 기판을 식각하여 리세스(Recess)를 형성한 후, 상기 리세스 측벽을 포함한 내부에 이온 주입을 실시한다. 이후, 상기 리세스를 포함한 전면에 도전층을 매립한 후, 리세스 상에 게이트 패턴을 형성한다. 이후, 게이트 패턴의 양측의 노출된 반도체 기판에 이온 주입을 실시하여 소스/드레인 영역을 형성함으로써, 증가된 트랜지스터의 채널 길이 때문에 발생하는 게이트 저항과 열에 의한 게이트 전극층의 파괴 현상을 방지하고, 게이트 패턴과 소스/드레인 영역의 오버랩된 면적이 증가하여 낮은 스트레스에서도 게이트 절연막을 파괴함으로써 안정적인 저항 특성을 확보할 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 안티퓨즈 및 그 제조 방법을 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(200)상에 활성 영역(210)을 정의하는 소자분리막(220), 상기 활성 영역(210)을 식각하여 형성된 리세스(230), 리세스(230) 상에 게이트 패턴(250), 상기 게이트 패턴(250)의 양측의 하부에 노출된 활성 영역(210) 상에 이온 주입되어 형성된 소스/드레인 영역(260)을 도시한다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 안티퓨즈 제조 방법을 도시한 단면도로서, 도 3의 B-B' 절단면을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(200)상에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다.
다음에는, 활성 영역(210) 상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 활성 영역(210)을 식각하여 리세스 영역(225)을 형성한다.
다음에는, 리세스 영역(225) 내에 경사 이온 주입(Tilt Ion Implantation, 240)을 실시하여 상기 리세스 영역(225) 내의 측벽에 불순물이 이온 주입된다. 이때, N형 트랜지스터인 경우에는 P형 이온 주입을 실시하고, P형 트랜지스터인 경우에는 N형 이온 주입을 실시하는 것이 바람직하다. 또한, 경사 이온 주입(240) 시 입사각은 이온 주입의 그림자 효과를 없애기 위하여 리세스(230)의 깊이(depth)와 폭(width)을 기준으로 하여 조절한다.
다음에는, 리세스 영역(225) 내에 도전층을 매립한 후, 상기 활성 영역(210)이 노출될 때까지 상기 도전층을 평탄화 식각(Chemical Mechanical Polishing)하여 리세스(230)을 형성한다.
다음에는, 매립된 리세스(230) 상에 게이트 절연막(미도시) 및 게이트 전극층(미도시)을 형성하여 게이트 패턴(250)을 형성한다. 즉, 리세스(230)와 게이트 패턴(250)이 결합된 구조의 안티퓨즈(Anti-Fuse)를 완성한다.
다음에는, 게이트 패턴(250)의 양측의 하부에 노출된 상기 활성 영역(210)에 이온 주입을 실시하여 소스/드레인 영역(260)을 형성한다. 이때, 이온 주입되는 불순물은 상기 리세스(230) 내에 경사 이온 주입을 실시할 경우의 불순물과 동일한 타입으로 형성하는 것이 바람직하다.
여기서, 리세스(230) 내의 측벽에 이온 주입된 영역과 상기 소스/드레인(260)이 합쳐져서 안티퓨즈의 채널(Channel) 길이가 증가한다. 즉, 반도체 소자 내에서 안티 퓨즈의 길이(Length) 또는 폭(Width)을 변화시키지 않고 실질적인 채널 길이를 증가시키는 장점이 있다. 또한, 게이트 패턴(250)과 소스/드레인 영역(260)의 오버랩(Overlap) 되는 영역의 면적이 커짐에 따라서 낮은 스트레스(stress)에서도 절연체(게이트 절연막)를 파괴하여 단락(Short) 상태를 만들 수 있기 때문에 반도체 소자의 안정적인 저항 특성을 확보할 수 있다.
전술한 바와 같이, 본 발명은 안티퓨즈를 형성하기 위하여 반도체 기판을 식 각하여 리세스(Recess)를 형성한 후, 상기 리세스 측벽을 포함한 내부에 이온 주입을 실시한다. 이후, 상기 리세스를 포함한 전면에 도전층을 매립한 후, 리세스 상에 게이트 패턴을 형성한다. 이후, 게이트 패턴의 양측의 노출된 반도체 기판에 이온 주입을 실시하여 소스/드레인 영역을 형성함으로써, 증가된 트랜지스터의 채널 길이 때문에 발생하는 게이트 저항과 열에 의한 게이트 전극층의 파괴 현상을 방지하고, 게이트 패턴과 소스/드레인 영역의 오버랩된 면적이 증가하여 낮은 스트레스에서도 게이트 절연막을 파괴함으로써 안정적인 저항 특성을 확보할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 안티퓨즈 및 그 제조 방법을 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자의 안티퓨즈 및 그 제조 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자의 안티퓨즈 및 그 제조 방법을 도시한 평면도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 안티퓨즈 및 그 제조 방법을 도시한 단면도들.
Claims (7)
- 반도체 기판상에 리세스를 형성하는 단계;상기 리세스 내에 이온 주입을 실시하는 단계;상기 리세스 내에 도전층을 매립한 후, 상기 리세스 상부에 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴의 양측의 상기 노출된 반도체 기판에 이온 주입을 실시하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 안티 퓨즈 제조 방법.
- 제 1 항에 있어서,상기 리세스 내에 이온 주입을 실시하는 단계는 경사 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성하는 단계는 상기 리세스 상부에 게이트 절연막 및 게이트 전극층을 형성하는 단계를 포함하는 반도체 소자의 안티 퓨즈 제조 방법.
- 제 1 항에 있어서,상기 리세스 내에 이온 주입을 위한 불순물은 상기 반도체 기판에 이온 주입 을 위한 불순물과 같은 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 제조 방법.
- 반도체 기판상에 이온 주입되어 형성된 리세스;상기 리세스 상부에 형성된 게이트 패턴; 및상기 게이트 패턴의 양측의 상기 노출된 반도체 기판에 불순물을 이온 주입하여 형성된 소스/드레인을 포함하는 반도체 소자의 안티 퓨즈.
- 제 5 항에 있어서,상기 리세스 내에 경사 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
- 제 5 항에 있어서,상기 리세스에 이온 주입된 불순물은 상기 반도체 기판에 이온 주입된 불순물과 같은 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
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