KR20170075826A - 안티퓨즈 불휘발성 메모리 셀 및 셀 어레이와, 셀 어레이의 프로그램 및 리드 방법 - Google Patents
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Abstract
안티퓨즈 불휘발성 메모리 셀은, 제1 도전형의 반도체층과, 반도체층 위에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 접합영역 및 트랜치 소자분리층과, 채널영역 위에 배치되는 안티퓨즈 절연층패턴과, 안티퓨즈 절연층패턴 위에 배치되는 게이트전극층패턴과, 안티퓨즈 절연층패턴 및 게이트전극층패턴 측면에 배치되는 게이트스페이서층과, 그리고 게이트전극층패턴 및 제2 도전형의 접합영역에 각각 결합되는 워드라인 및 비트라인을 포함한다. 안티퓨즈 절연층패턴은, 워드라인과 비트라인에 각각 제1 및 제2 바이어스 전압을 인가함으로써 브레이크다운된다.
Description
본 개시의 여러 실시예들은 불휘발성 메모리 소자에 관한 것으로서, 특히 안티퓨즈 불휘발성 메모리 셀 및 셀 어레이와, 셀 어레이의 프로그램 및 리드 방법에 관한 것이다.
불휘발성 메모리(non-volatile memory)는, 파워 공급이 중단되더라도 저장하고 있는 정보를 유지할 수 있는 형태의 메모리이다. 이 불휘발성 메모리는, 롬(ROM; Read Only Memory), 오티피(OTP; One-Time Programmable) 메모리, 및 재쓰기가 가능한 메모리(rewritable memory)로 분류될 수 있다. 최근에는 발전된 반도체 메모리 기술에 의해서 불휘발성 메모리를 상보형 모스(CMOS; Complementary MOS) 소자와 같은 공정으로 구현하고 있다.
오티피 메모리는 퓨즈형과 안티퓨즈형으로 구분될 수 있다. 퓨즈형 오티피 메모리는 프로그램되기 전에는 단락되고 프로그램된 후에는 개방된다. 반대로 안티퓨즈형 오티피 메모리는 프로그램되기 전에는 개방되고 프로그램된 후에는 단락된다. 시모스(CMOS) 제조공정에서의 모스(MOS; Metal-Oxide-Semiconductor) 소자의 특성을 고려할 때, 안티퓨즈 오티피 메모리가 시모스(CMOS) 제조공정으로 구현하는데 더 적합하다.
본 출원이 해결하고자 하는 과제는, 단위셀이 하프-모스, 또는 모스 구조의 안티퓨즈 트랜지스터로 구성되어 선택 트랜지스터를 채용하는 경우와 비교하여 셀 어레이 면적을 절반으로 줄일 수 있는 안티퓨즈 불휘발성 메모리 셀을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 안티퓨즈 불휘발성 메모리 셀을 이용하여 구성되는 안티퓨즈 불휘발성 메모리 셀 어레이를 제공하는 것이다.
본 출원이 해결하고자 하는 또 다른 과제는, 위와 같은 안티퓨즈 불휘발성 메모리 셀의 프로그램 및 리드 방법을 제공하는 것이다.
일 예에 따른 안티퓨즈 불휘발성 메모리 셀은, 제1 도전형의 반도체층과, 반도체층 위에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 접합영역 및 트랜치 소자분리층과, 채널영역 위에 배치되는 안티퓨즈 절연층패턴과, 안티퓨즈 절연층패턴 위에 배치되는 게이트전극층패턴과, 안티퓨즈 절연층패턴 및 게이트전극층패턴 측면에 배치되는 게이트스페이서층과, 그리고 게이트전극층패턴 및 제2 도전형의 접합영역에 각각 결합되는 워드라인 및 비트라인을 포함한다. 안티퓨즈 절연층패턴은, 워드라인과 비트라인에 각각 제1 및 제2 바이어스 전압을 인가함으로써 브레이크다운된다.
다른 예에 따른 안티퓨즈 불휘발성 메모리 셀은, 제1 도전형의 반도체층과, 반도체층 위에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 제1 접합영역 및 제2 접합영역과, 채널영역 위에 배치되는 안티퓨즈 절연층패턴과, 안티퓨즈 절연층패턴 위에 배치되는 게이트전극층패턴과, 안티퓨즈 절연층패턴 및 게이트전극층패턴 측면에 배치되는 게이트스페이서층과, 그리고 게이트전극층패턴 및 제2 도전형의 제1 접합영역에 각각 결합되는 워드라인 및 비트라인을 포함한다. 안티퓨즈 절연층패턴은, 제2 접합영역을 플로팅 상태로 유지한 상태에서 워드라인과 비트라인에 각각 제1 및 제2 바이어스 전압을 인가함으로써 브레이크다운된다.
일 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이는, 제1 도전형의 웰영역 내에서 각각이 제1 방향을 따라 길게 배치되면서 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 액티브영역들과, 액티브영역들 각각의 내에서 교대로 배치되는 제2 도전형의 제1 접합영역들 및 제2 접합영역들과, 액티브영역들과 교차하도록, 각각이 제2 방향을 따라 길게 연장되면서 제1 방향을 따라 상호 이격되도록 배치되는 복수개의 게이트전극층패턴들과, 게이트전극층패턴들 각각의 양 측면들에 배치되는 게이트스페이서층들과, 각각이 게이트전극층패턴들 각각에 결합되는 복수개의 워드라인들과, 그리고 각각이 액티브영역들 각각의 제1 접합영역에 공통으로 결합되는 복수개의 비트라인들을 포함한다.
다른 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이는, 복수개의 열들을 구성하는 워드라인들과 복수개의 행들을 구성하는 비트라인들이 교차하도록 배치되고, 워드라인들 및 비트라인들의 교차점들 각각에 안티퓨즈 불휘발성 메모리 셀이 배치되어 구성된다. 안티퓨즈 불휘발성 메모리 셀 어레이는, 워드라인들 중 어느 하나의 워드라인에 결합되는 게이트단자와, 비트라인들 중 어느 하나의 비트라인에 결합되는 드레인단자와, 그리고 플로팅 상태의 소스단자를 포함한다. 복수개의 행들 각각의 행을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 드레인단자는 비트라인에 공통으로 결합된다. 그리고 복수개의 열들 각각의 열을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 게이트단자는 워드라인에 공통으로 결합된다.
일 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 방법은, 복수개의 열들을 구성하는 워드라인들과 복수개의 행들을 구성하는 비트라인들이 교차하도록 배치되고, 워드라인들 및 비트라인들의 교차점들 각각에 안티퓨즈 불휘발성 메모리 셀이 배치되어 구성되되, 안티퓨즈 불휘발성 메모리 셀 어레이는, 워드라인들 중 어느 하나의 워드라인에 결합되는 게이트단자와, 비트라인들 중 어느 하나의 비트라인에 결합되는 드레인단자와, 그리고 플로팅 상태의 소스단자를 포함하고, 복수개의 행들 각각의 행을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 드레인단자는 비트라인에 공통으로 결합되며, 그리고 복수개의 열들 각각의 열을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 게이트단자는 워드라인에 공통으로 결합되는 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 방법으로서, 선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 워드라인에 포지티브 프로그램 전압을 인가하고, 나머지 워드라인들은 포지티브 프로그램 전압보다 낮은 포지티브 워드라인 전압을 인가하는 단계와, 그리고 선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 비트라인에 그라운드 전압을 인가하고, 나머지 비트라인들은 포지티브 워드라인 전압과 동일한 포지티브 비트라인 전압을 인가하여 선택된 안티퓨즈 불휘발성 메모리 셀을 프로그램하는 단계를 포함한다.
일 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 방법은, 복수개의 열들을 구성하는 워드라인들과 복수개의 행들을 구성하는 비트라인들이 교차하도록 배치되고, 워드라인들 및 비트라인들의 교차점들 각각에 안티퓨즈 불휘발성 메모리 셀이 배치되어 구성되되, 안티퓨즈 불휘발성 메모리 셀 어레이는, 워드라인들 중 어느 하나의 워드라인에 결합되는 게이트단자와, 비트라인들 중 어느 하나의 비트라인에 결합되는 드레인단자와, 그리고 플로팅 상태의 소스단자를 포함하고, 복수개의 행들 각각의 행을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 드레인단자는 비트라인에 공통으로 결합되며, 그리고 복수개의 열들 각각의 열을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 게이트단자는 워드라인에 공통으로 결합되는 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 방법으로서, 선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 워드라인에 포지티브 리드 전압을 인가하고, 나머지 워드라인들은 그라운드 전압을 인가하는 단계와, 그리고 선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 비트라인에 그라운드 전압을 인가하고, 나머지 비트라인들은 포지티브 리드 전압과 동일한 포지티브 비트라인 전압을 인가하여 선택된 안티퓨즈 불휘발성 메모리 셀을 리드하는 단계를 포함한다.
여러 실시예들에 따르면, 단위셀이 하프-모스, 또는 모스 구조의 안티퓨즈 트랜지스터로 구성되어 선택 트랜지스터를 채용하는 경우와 비교하여 셀 어레이 면적을 절반으로 줄일 수 있으며, 스니크 전류의 발생을 억제할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 안티퓨즈 불휘발성 메모리 셀을 나타내 보인 단면도이다.
도 2는 도 1의 안티퓨즈 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다.
도 3은 도 1의 안티퓨즈 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 4는 다른 일 예에 따른 안티퓨즈 불휘발성 메모리 셀을 나타내 보인 단면도이다.
도 5는 일 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다.
도 6은 도 5의 선 I-I'을 따라 절단하여 나타내 보인 단면도이다.
도 7은 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 8은 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 9는 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 선택된 메모리 셀에 대한 프로그램 동작 및 비트라인을 공유하는 비선택된 메모리 셀들에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 10은 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인을 공유하는 비선택된 메모리 셀에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 11은 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인 및 비트라인을 모두 공유하지 않는 비선택된 메모리 셀에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 12는 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 13은 도 12의 안티퓨즈 불휘발성 메모리 셀 어레이의 선택된 메모리 셀에 대한 리드 동작 및 비트라인을 공유하는 비선택된 메모리 셀들에 대한 리드 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 14는 도 12의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인을 공유하는 비선택된 메모리 셀들에 대한 리드 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 2는 도 1의 안티퓨즈 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다.
도 3은 도 1의 안티퓨즈 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 4는 다른 일 예에 따른 안티퓨즈 불휘발성 메모리 셀을 나타내 보인 단면도이다.
도 5는 일 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다.
도 6은 도 5의 선 I-I'을 따라 절단하여 나타내 보인 단면도이다.
도 7은 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 8은 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 9는 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 선택된 메모리 셀에 대한 프로그램 동작 및 비트라인을 공유하는 비선택된 메모리 셀들에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 10은 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인을 공유하는 비선택된 메모리 셀에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 11은 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인 및 비트라인을 모두 공유하지 않는 비선택된 메모리 셀에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 12는 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 13은 도 12의 안티퓨즈 불휘발성 메모리 셀 어레이의 선택된 메모리 셀에 대한 리드 동작 및 비트라인을 공유하는 비선택된 메모리 셀들에 대한 리드 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 14는 도 12의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인을 공유하는 비선택된 메모리 셀들에 대한 리드 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 안티퓨즈 불휘발성 메모리 셀을 나타내 보인 단면도이다. 도 1을 참조하면, 본 예에 따른 안티퓨즈 불휘발성 메모리 셀(100)은, 하프 모스(half MOS) 구조를 갖는다. 구체적으로 제1 도전형, 예컨대 P형 반도체층(110) 상부 제1 영역에 트랜치 소자분리층(115)이 배치된다. P형 반도체층(110)은 P형으로 도핑된 반도체기판일 수 있다. P형 반도체층(110)은 반도체기판에 형성된 P형 접합영역, 예컨대 P형 웰영역일 수도 있다. P형 반도체층(110) 상부 제2 영역에는 제1 도전형과 반대 도전형인 제2 도전형, 예컨대 N+형 접합영역(130)이 배치된다. N+형 접합영역(130)의 상부면 중 일부 상부면에는 금속실리사이드층(132)이 배치된다. 트랜치 소자분리층(115)과 N+형 접합영역(130) 사이의 P형 반도체층(110) 상부영역은 채널영역(120)으로 정의될 수 있다. N+형 접합영역(130)은, N-형 연장영역(extention region)이 생략된 LDD(Lightly Doped Drain) 구조, 즉 N+형 딥영역(deep region)만으로 구성될 수 있다. 채널영역(120) 위에는 안티퓨즈 절연층패턴(150) 및 게이트전극층패턴(160)이 배치된다. 일 예에서 안티퓨즈 절연층패턴(150)은 옥사이드(oxide)층을 포함할 수 있다. 게이트전극층패턴(160)은 N+형으로 도핑된 폴리실리콘층을 포함할 수 있다. 안티퓨즈 절연층패턴(150) 및 게이트전극층패턴(160)은 채널영역(120)의 일부 표면 위에 배치되고, 채널영역(120)에 인접하는 트랜치 소자분리층(115)의 일부 표면 위로 연장되도록 배치될 수 있다.
안티퓨즈 절연층패턴(150) 및 게이트전극층패턴(160)의 양 측면들 각각에는 게이트스페이서층(170)이 배치된다. 안티퓨즈 절연층패턴(150) 및 게이트전극층패턴(160)의 일 측면에 배치되는 게이트스페이서층(170)은, N+형 접합영역(130)에 인접하는 채널영역(120) 위에 배치된다. 이 게이트스페이서층(170)은, N+형 접합영역(130) 형성을 위한 이온주입시 이온주입 마스크로 사용되며, 따라서 N+형 접합영역(130)의 접합면은 이 게이트스페이서층(170)의 측면에 정렬되어 구성될 수 있다. 이에 따라 게이트전극층패턴(160)의 일 측면과 N+형 접합영역(130)의 측면은, 수평 방향으로 채널영역(120) 표면에서의 게이트스페이서층(170)의 폭만큼 이격된다. 안티퓨즈 절연층패턴(150) 및 게이트전극층패턴(160)의 반대 측면에 배치되는 게이트스페이서층(170)은, 트랜치 소자분리층(115) 위에 배치된다. 금속실리사이드층(132)이 배치되지 않은 N+형 접합영역(130)의 상부면과, 게이트스페이서층(170)과, 게이트전극층패턴(160)의 상부면과, 그리고 트랜치 소자분리층(115)의 일부 표면 위에는 실리사이드차단층(180)이 배치된다. 실리사이드차단층(180)은, 금속실리사이드층(132)을 형성하는 과정에서, 소자의 나머지 부분, 예컨대 N+형 접합영역(130)의 일부 표면과 게이트전극층패턴(160)이 실리사이드화되지 않도록 하기 위한 층이다. 실리사이드차단층(180)은 복수의 절연층들이 순차적으로 적층되는 다층 구조로 이루어질 수 있다.
게이트전극층패턴(160)은 워드라인(WL)에 결합되며, N+형 접합영역(130)은 금속실리사이드층(132)을 통해 비트라인(BL)에 결합된다. 본 예에 따른 안티퓨즈 불휘발성 메모리 셀(100)은, P형 반도체층(110)에 그라운드전압, 예컨대 0V를 인가한 상태에서, 비트라인(BL)을 통한 N+형 접합영역(130)으로의 바이어스 인가와, 워드라인(WL)을 통한 게이트전극층패턴(160)으로의 바이어스 인가만으로 선택된 프로그램 동작 및 리드 동작이 이루어진다. 안티퓨즈 불휘발성 메모리 셀(100)이 프로그램되면, 안티퓨즈 절연층패턴(150)이 브레이크다운되어 저항성 경로가 형성되어 P형 반도체층(110) 상부의 채널영역(120)과 게이트전극층패턴(160)이 도통 상태가 된다. 게이트전극층패턴(160)이 N+형으로 도핑됨에 따라, 채널영역(120)에 반전층이 형성되지 않은 상태에서 N+형 게이트전극층패턴(160), 채널영역(120), 및 N+형 접합영역(130)은 바이폴라접합트랜지스터(BJT; Bipolar Junction Transistor) 구조를 구성한다.
도 2는 도 1의 안티퓨즈 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 2를 참조하면, 안티퓨즈 불휘발성 메모리 셀(100)을 프로그램시키기 위해, P형 반도체층(110) 및 비트라인(BL)에 각각 0V를 인가하고, 워드라인(WL)에 포지티브 프로그램 전압, 예컨대 +5V를 인가한다. 워드라인(WL)에 인가되는 +5V는 채널층(120)이 갖는 문턱전압값보다 큰 값이며, 또한 안티퓨즈 절연층(150)이 브레이크다운되는데 필요한 전압보다 큰 값이다. 워드라인(WL)에 문턱전압값 이상의 +5V가 인가됨에 따라, 채널층(120)에는 N형의 반전층(inversion layer)(122)이 형성된다. 비트라인(BL)과 반전층(122) 사이의 전압강하를 무시할 때, 이 반전층(122)에는 N+형 접합영역(130)에 인가되는 비트라인(BL) 전압, 즉 0V가 전달된다.
따라서 안티퓨즈 절연층(150)의 수직 방향으로의 양단에는, 워드라인(WL)을 통해 게이트전극층패턴(160)에 인가되는 +5V와 반전층(122)에 전달되는 0V의 차이만큼의 전위차가 발생된다. 이 전위차는 안티퓨즈 절연층(150)가 브레이크다운되는데 필요한 전압보다 큰 값이므로, 안티퓨즈 절연층(150)은 브레이크다운되어 게이트전극층패턴(160)과 반전층(122) 사이에 저항성 경로가 형성된다. 게이트전극층패턴(160)과 N+형 접합영역(130)이 수직 방향으로 중첩되는 부분이 없으므로, 저항성 경로는 게이트전극층패턴(160)과 P형 웰영역(110)이 중첩되는 부분에 발생된다.
도 3은 도 1의 안티퓨즈 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다. 도 3에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 3을 참조하면, 안티퓨즈 불휘발성 메모리 셀(100)을 리드하기 위해, P형 반도체층(110) 및 비트라인(BL)에 각각 0V를 인가하고, 워드라인(WL)에 포지티브 프로그램 전압, 예컨대 +1V를 인가한다. 워드라인(WL)에 인가되는 +1V는 채널층(120)이 갖는 문턱전압값보다는 큰 값이며, 안티퓨즈 절연층(150)이 브레이크다운되는데 필요한 전압보다는 작은 값이다. 워드라인(WL)에 문턱전압값 이상의 +1V가 인가됨에 따라, 채널층(120)에는 N형의 반전층(122)이 형성된다. 비트라인(BL)과 반전층(122) 사이의 전압강하를 무시할 때, 이 반전층(122)에는 N+형 접합영역(130)에 인가되는 비트라인(BL) 전압, 즉 0V가 전달된다.
따라서 안티퓨즈 절연층(150)의 수직 방향으로의 양단에는, 워드라인(WL)을 통해 게이트전극층패턴(160)에 인가되는 +1V와 반전층(122)에 전달되는 0V의 차이만큼의 전위차가 발생된다. 이 전위차는, 안티퓨즈 절연층(150) 내의 저항성 경로가 존재하는지의 여부에 따라, 워드라인(WL)으로부터 비트라인(BL)으로의 전류 흐름을 유도한다. 구체적으로, 도면에 나타낸 바와 같이, 안티퓨즈 불휘발성 메모리 셀(100)이 프로그램된 상태, 즉 안티퓨즈 절연층(150) 내에 저항성 경로(155)가 형성되어 있는 경우, 도면에서 화살표(124)로 나타낸 바와 같이, 저항성 경로(155)를 통해 워드라인(WL)으로부터 비트라인(BL)으로 전류가 흐른다. 반면에 안티퓨즈 불휘발성 메모리 셀(100)이 프로그램되지 않은 상태, 즉 안티퓨즈 절연층(150) 내에 저항성 경로가 형성되어 있지 않은 경우, 안티퓨즈 절연층(150)에 의한 워드라인(WL)과 비트라인(BL) 사이의 전기적 절연에 의해 워드라인(WL)과 비트라인(BL) 사이에는 전류가 흐르지 않는다. 이와 같이 워드라인(WL)과 비트라인(BL) 사이의 전류를 센싱함으로써 안티퓨즈 불휘발성 메모리 셀(100)을 리드할 수 있다.
도 4는 다른 일 예에 따른 안티퓨즈 불휘발성 메모리 셀을 나타내 보인 단면도이다. 도 4를 참조하면, 본 예에 따른 안티퓨즈 불휘발성 메모리 셀(200)은, 풀 모스(full MOS) 구조를 갖는다. 구체적으로 P형 반도체층(210) 상부의 제1 영역 및 제2 영역에 각각 제1 N+형 접합영역(230) 및 제2 N+형 접합영역(240)이 배치된다. P형 반도체층(210)은 P형으로 도핑된 반도체기판일 수 있다. P형 반도체층(210)은 반도체기판에 형성된 P형 접합영역, 예컨대 P형 웰영역일 수도 있다. 제1 N+형 접합영역(230)의 상부면 중 일부 상부면에는 금속실리사이드층(232)이 배치된다. 제1 N+형 접합영역(230) 및 제2 N+형 접합영역(240) 사이의 P형 반도체층(210) 상부영역은 채널영역(220)으로 정의될 수 있다. 제1 N+형 접합영역(230)은, N-형 연장영역이 생략된 LDD(Lightly Doped Drain) 구조, 즉 N+형 딥영역만으로 구성될 수 있다. 채널영역(220) 위에는 안티퓨즈 절연층패턴(250) 및 게이트전극층패턴(260)이 배치된다. 일 예에서 안티퓨즈 절연층패턴(250)은 옥사이드(oxide)층을 포함할 수 있다. 게이트전극층패턴(260)은 N+형으로 도핑된 폴리실리콘층을 포함할 수 있다. 안티퓨즈 절연층패턴(250) 및 게이트전극층패턴(260)은 채널영역(220)의 일부 표면 위에 배치된다.
안티퓨즈 절연층패턴(250) 및 게이트전극층패턴(260)의 양 측면들 각각에는 게이트스페이서층(270)이 배치된다. 안티퓨즈 절연층패턴(250) 및 게이트전극층패턴(260)의 일 측면에 배치되는 게이트스페이서층(270)은, 제1 N+형 접합영역(230)에 인접하는 채널영역(220) 위에 배치된다. 이 게이트스페이서층(270)은, 제1 N+형 접합영역(230) 형성을 위한 이온주입시 이온주입 마스크로 사용되며, 따라서 N+형 접합영역(230)의 접합면은 이 게이트스페이서층(270)의 측면에 정렬되어 구성될 수 있다. 이에 따라 게이트전극층패턴(260)의 일 측면과 제1 N+형 접합영역(230)의 측면은, 수평 방향으로 채널영역(220) 표면에서의 게이트스페이서층(270)의 폭만큼 이격된다. 금속실리사이드층(232)이 배치되지 않은 제1 N+형 접합영역(230)의 상부면과, 게이트스페이서층(270)과, 게이트전극층패턴(260)의 상부면과, 그리고 제2 N+형 접합영역(230)의 상부면 위에는 실리사이드차단층(280)이 배치된다. 실리사이드차단층(280)은, 금속실리사이드층(232)을 형성하는 과정에서, 소자의 나머지 부분, 예컨대 제1 N+형 접합영역(230)의 일부 표면과, 게이트전극층패턴(260)과, 그리고 제2 N+형 접합영역(240)이 실리사이드화되지 않도록 하기 위한 층이다. 실리사이드차단층(280)은 복수의 절연층들이 순차적으로 적층되는 다층 구조로 이루어질 수 있다.
게이트전극층패턴(260)은 워드라인(WL)에 결합되며, 제1 N+형 접합영역(230)은 금속실리사이드층(232)을 통해 비트라인(BL)에 결합된다. 제2 N+형 접합영역(240)은 플로팅 상태가 유지되도록 한다. 본 예에 따른 안티퓨즈 불휘발성 메모리 셀(200)은, P형 반도체층(210)에 그라운드전압, 예컨대 0V를 인가한 상태에서, 비트라인(BL)을 통한 제1 N+형 접합영역(230)으로의 바이어스 인가와, 워드라인(WL)을 통한 게이트전극층패턴(260)으로의 바이어스 인가만으로 선택된 프로그램 동작 및 리드 동작이 이루어진다. 제2 N+형 접합영역(240)은 프로그램 동작 및 리드 동작을 수행하는데 있어서 어떠한 기여도 하지 않는다. 본 예에 따른 안티퓨즈 불휘발성 메모리 셀(200)의 프로그램 동작 및 리드 동작은, 도 2 및 도 3을 참조하여 설명한 바와 동일하다. 안티퓨즈 불휘발성 메모리 셀(200)이 프로그램되면, 안티퓨즈 절연층패턴(250)이 브레이크다운되어 저항성 경로가 형성되어 P형 반도체층(210) 상부의 채널영역(220)과 게이트전극층패턴(260)이 도통 상태가 된다. 게이트전극층패턴(260)이 N+형으로 도핑됨에 따라, 채널영역(220)에 반전층이 형성되지 않은 상태에서 N+형 게이트전극층패턴(260), 채널영역(220), 및 제1 N+형 접합영역(230)은 바이폴라접합트랜지스터(BJT) 구조를 구성한다.
도 5는 일 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다. 본 예에 따른 안티퓨즈 불휘발성 메모리 셀 어레이는 도 4의 안티퓨즈 불휘발성 메모리 셀(200)로 구성된다. 그러나 제2 N+형 접합영역 대신 트랜치 소자분리층을 배치시킴으로써 도 1의 안티퓨즈 불휘발성 메모리 셀(100)로도 동일하게 구성될 수 있다. 도 5를 참조하면, 안티퓨즈 불휘발성 메모리 셀 어레이(300)는, P형 웰영역(310) 내에 배치되는 제1 내지 제4 액티브영역들(311-314)을 포함한다. 제1 내지 제4 액티브영역들(311-314) 각각은, 제1 방향, 예컨대 도면에서 가로 방향을 따라 연장되는 스트라이프 형태로 배치된다. 제1 내지 제4 액티브영역들(311-314)은 제1 방향과 교차하는 제2 방향, 예컨대 도면에서 세로 방향을 따라 상호 이격되도록 배치된다.
제1 액티브영역(311) 내에는 복수개의 제1 N+형 접합영역들(331a-331d)과 복수개의 제2 N+형 접합영역들(341a-341e)이 배치된다. 일 예에서 제1 액티브영역(311)의 일 단부로부터 제2 N+형 접합영역 및 제1 N+형 접합영역이 교대로 배치될 수 있다. 제2 액티브영역(312) 내에는 복수개의 제1 N+형 접합영역들(332a-332d)과 복수개의 제2 N+형 접합영역들(342a-342e)이 배치된다. 일 예에서 제2 액티브영역(312)의 일 단부로부터 제2 N+형 접합영역 및 제1 N+형 접합영역이 교대로 배치될 수 있다. 제3 액티브영역(313) 내에는 복수개의 제1 N+형 접합영역들(333a-333d)과 복수개의 제2 N+형 접합영역들(343a-343e)이 배치된다. 일 예에서 제1 액티브영역(313)의 일 단부로부터 제2 N+형 접합영역 및 제1 N+형 접합영역이 교대로 배치될 수 있다. 제4 액티브영역(314) 내에는 복수개의 제1 N+형 접합영역들(334a-334d)과 복수개의 제2 N+형 접합영역들(344a-344e)이 배치된다. 일 예에서 제1 액티브영역(314)의 일 단부로부터 제2 N+형 접합영역 및 제1 N+형 접합영역이 교대로 배치될 수 있다.
제1 내지 제4 액티브영역들(311-314)과, 제1 내지 제4 액티브영역들(311-314) 사이의 P형 반도체층(310) 위에는 제1 내지 제8 게이트전극층패턴들(361-368)이 배치된다. 제1 내지 제8 게이트전극층패턴들(361-368) 각각은, 제2 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 일 예에서 제1 내지 제8 게이트전극층패턴들(361-368)은 제1 내지 제4 액티브영역들(311-314)과 수직하게 교차하도록 배치될 수 있다. 제1 내지 제8 게이트전극층패턴들(361-368) 각각의 측면에는 제1 내지 제8 게이트스페이서층들(271-278) 각각이 배치된다. 비록 도면에 나타내지는 않았지만, 제1 내지 제8 게이트전극층패턴들(361-368) 각각의 하부에는 안티퓨즈 절연층패턴이 배치된다. 제1 내지 제8 게이트전극층패턴들(361-368) 각각 및 제1 내지 제8 게이트스페이서층들(371-378) 각각은, 제1 내지 제4 액티브영역들(311-314) 각각의 제2 N+형 접합영역과 제1 N+형 접합영역 사이의 채널영역과 중첩될 수 있다. 따라서 평면 구조에서, 제1 내지 제8 게이트전극층패턴들(361-368) 각각은, 제1 N+형 접합영역들(331a-331d, 332a-332d, 333a-333d, 334a-334d) 각각과, 제1 내지 제8 게이트스페이서층들(371-378) 각각의 폭만큼 이격된다.
제1 내지 제8 게이트전극층패턴들(361-368) 각각은 제1 내지 제8 워드라인들(WL1-WL8) 각각에 결합된다. 제1 액티브영역(311)의 제1 N+형 접합영역들(331a-331d)은 컨택들(391a-391d) 각각을 통해 제1 비트라인(BL1)에 공통으로 결합된다. 제2 액티브영역(312)의 제1 N+형 접합영역들(332a-332d)은 컨택들(392a-392d) 각각을 통해 제2 비트라인(BL2)에 공통으로 결합된다. 제3 액티브영역(313)의 제1 N+형 접합영역들(333a-333d)은 컨택들(393a-393d) 각각을 통해 제3 비트라인(BL3)에 공통으로 결합된다. 제4 액티브영역(314)의 제1 N+형 접합영역들(334a-334d)은 컨택들(394a-394d) 각각을 통해 제4 비트라인(BL4)에 공통으로 결합된다. P형 웰영역(310)은 컨택(395)을 통해 P웰바이어스라인(PWL)에 결합된다.
도 6은 도 5의 선 I-I'을 따라 절단하여 나타내 보인 단면도이다. 구체적으로 도 6을 참조하면, P형 웰영역(310)을 갖는 기판(301)의 상부영역에 트랜치 소자분리층(315)이 배치된다. 이 트랜치 소자분리층(315)에 의해 제1 액티브영역(311)이 한정된다. 제1 액티브영역(311)은 P형 웰영역(310)에 의해 둘러싸인다. 제1 액티브영역(311) 내에서 P형 웰영역(310) 상부에는 제2 N+형 접합영역들(341a-341e) 각각과 제1 N+형 접합영역들(331a-331d) 각각이 교대로 배치된다. 제2 N+형 접합영역과 제1 N+형 접합영역 사이의 P형 웰영역(310)(또는 제1 액티브영역(311)) 상부는 채널영역으로 정의된다. 예컨대 제2 N+형 접합영역(341a) 및 제1 N+형 접합영역(331a) 사이의 P형 웰영역(310) 상부는 제1 채널영역(441a)으로 정의된다. 제1 N+형 접합영역(331a)과 제2 N+형 접합영역(341b) 사이의 P형 웰영역(310) 상부는 제2 채널영역(441b)으로 정의된다. 제2 N+형 접합영역(341b) 및 제1 N+형 접합영역(331b) 사이의 P형 웰영역(310) 상부는 제3 채널영역(441c)으로 정의된다. 제1 N+형 접합영역(331b)과 제2 N+형 접합영역(341c) 사이의 P형 웰영역(310) 상부는 제4 채널영역(441d)으로 정의된다. 제2 N+형 접합영역(341c) 및 제1 N+형 접합영역(331c) 사이의 P형 웰영역(310) 상부는 제5 채널영역(441e)으로 정의된다. 제1 N+형 접합영역(331c)과 제2 N+형 접합영역(341d) 사이의 P형 웰영역(310) 상부는 제6 채널영역(441f)으로 정의된다. 제2 N+형 접합영역(341d) 및 제1 N+형 접합영역(331d) 사이의 P형 웰영역(310) 상부는 제7 채널영역(441g)으로 정의된다. 제1 N+형 접합영역(331d)과 제2 N+형 접합영역(341e) 사이의 P형 웰영역(310) 상부는 제8 채널영역(441h)으로 정의된다.
제1 내지 제8 채널영역(441a-441h) 각각의 위에는 제1 내지 제8 안티퓨즈 절연층패턴들(351-358) 각각과 제1 내지 제8 게이트전극층패턴들(361-368) 각각이 적층되어 배치된다. 제1 내지 제8 안티퓨즈 절연층패턴들(351-358) 각각과 제1 내지 제8 게이트전극층패턴들(361-368) 각각의 양 측면들에는 제1 내지 제8 게이트스페이서층들(371-378) 각각이 배치된다. 제1 내지 제8 게이트전극층패턴들(361-368) 각각은 제1 내지 제8 워드라인들(WL1-WL8) 각각에 결합된다. 제1 N+형 접합영역들(331a-331d)은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 N+형 접합영역들(341a-341e)은 플로팅 상태를 유지한다.
도 7은 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 등가회로도이다. 도 7을 참조하면, 안티퓨즈 불휘발성 메모리 셀 어레이(300)는, 복수개의 워드라인들, 예컨대 제1 내지 제8 워드라인들(WL1-WL8)과, 복수개의 비트라인들, 예컨대 제1 내지 제4 비트라인들(BL1-BL4)을 포함한다. 워드라인들 및 비트라인들의 개수는 예시적인 것으로서 본 예에 의해서 제한되는 것은 아니다. 제1 내지 제8 워드라인들(WL1-WL8)과 제1 내지 제4 비트라인들(BL1-BL4)은 상호 교차하도록 배치될 수 있다. 제1 내지 제8 워드라인들(WL1-WL8)과 제1 내지 제4 비트라인들(BL1-BL4)의 교차점에는 단위셀들(411-418, 421-428, 431-438, 441-448) 각각이 배치된다. 단위셀들(411-418)은 제1 행을 구성하며, 제1 비트라인(BL1)을 공유한다. 단위셀들(421-428)은 제2 행을 구성하며, 제2 비트라인(BL2)을 공유한다. 단위셀들(431-438)은 제3 행을 구성하며, 제3 비트라인(BL3)을 공유한다. 단위셀들(441-448)은 제4 행을 구성하며, 제4 비트라인(BL4)을 공유한다. 제1 열을 구성하는 단위셀들(411, 421, 431, 441)은 제1 워드라인(WL1)을 공유한다. 제2 열을 구성하는 단위셀들(412, 422, 432, 442)은 제2 워드라인(WL2)을 공유한다. 제3 열을 구성하는 단위셀들(413, 423, 433, 443)은 제3 워드라인(WL3)을 공유한다. 제4 열을 구성하는 단위셀들(414, 424, 434, 444)은 제4 워드라인(WL4)을 공유한다. 제5 열을 구성하는 단위셀들(415, 425, 435, 445)은 제5 워드라인(WL5)을 공유한다. 제6 열을 구성하는 단위셀들(416, 426, 436, 446)은 제6 워드라인(WL6)을 공유한다. 제7 열을 구성하는 단위셀들(417, 427, 437, 447)은 제7 워드라인(WL7)을 공유한다. 제8 열을 구성하는 단위셀들(418, 428, 438, 448)은 제1 워드라인(WL8)을 공유한다.
단위셀들(411-418, 421-428, 431-438, 441-448) 각각은 도 1 또는 도 4를 참조하여 설명한 단위셀(100 또는 200)일 수 있다. 예컨대 제1 행 및 제1 열의 단위셀(411)은, 제1 비트라인(BL1)에 결합되는 드레인단자(D11)와, 플로팅 상태의 소스단자(S11)와, 게이트단자(G11)를 갖는다. 마찬가지로 제1 행 및 제2 열의 단위셀(412)은, 제1 비트라인(BL1)에 결합되는 드레인단자(D12)와, 플로팅 상태의 소스단자(S12)와, 게이트단자(G12)를 갖는다. 홀수번째 열과 어느 한 행을 구성하는 단위셀은 짝수번째 열과 그 행을 구성하는 단위셀과 드레인단자를 공유할 수 있다. 짝수번째 열과 어느 한 행을 구성하는 단위셀은 홀수번째 열과 그 행을 구성하는 단위셀과 소스단자를 공유할 수 있다.
도 8은 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다. 본 프로그램 동작은, 제2 행 및 제3 열의 단위셀(423)(이하 선택 단위셀)을 선택적으로 프로그램하는 경우를 예로 들기로 한다. P형 웰영역에 그라운드전압, 예컨대 0V를 인가한 상태에서, 도면에 나타낸 바와 같이, 선택 단위셀(423)에 결합되는 제3 워드라인(WL3)에 포지티브 프로그램 전압, 예컨대 +5V를 인가하고, 나머지 워드라인들(WL1,WL2, WL4-WL8)에 포지티브 워드라인 전압, 예컨대 +2.5V를 인가한다. 포지티브 프로그램 전압은, 안티퓨즈 절연층이 브레이크다운되어 저항성 경로가 형성되는데 요구되는 전압의 크기보다 큰 크기를 갖는다. 반면에 포지티브 워드라인 전압은, 안티퓨즈 절연층이 브레이크다운되어 저항성 경로가 형성되는데 요구되는 전압의 크기보다 작은 크기를 갖는다. 선택 단위셀(423)에 결합되는 제2 비트라인(BL2)에는 그라운드 전압, 예컨대 0V를 인가하고, 나머지 비트라인들(BL1, WL3-WL4)에 포지티브 비트라인 전압, 예컨대 +2.5V를 인가한다. 포지티브 비트라인 전압은, 안티퓨즈 절연층이 브레이크다운되어 저항성 경로가 형성되는데 요구되는 전압의 크기보다 작은 크기를 갖는다. 일 예에서 포지티브 비트라인 전압은, 포지티브 워드라인 전압과 같은 크기를 가질 수 있다.
이와 같은 바이어스 조건에서 선택 단위셀(423)은 프로그램되어 선택 단위셀(423)의 안티퓨즈 절연층패턴 내에는 저항성 경로가 형성된다. 그러나 선택 단위셀(423)과 제3 워드라인(WL3)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제3 열의 비선택 단위셀(413)은 프로그램 금지된다. 선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 비선택 단위셀들, 예컨대 제2 행 및 제2 열의 비선택 단위셀(422)과 제2 행 및 제4 열의 비선택 단위셀(424)도 프로그램 금지된다. 또한 선택 단위셀(423)과 제3 워드라인(WL3) 및 제2 비트라인(BL2)을 공유하지 않는 나머지 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 단위셀(412)도 프로그램 금지된다.
도 9는 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 선택된 메모리 셀에 대한 프로그램 동작 및 비트라인을 공유하는 비선택된 메모리 셀들에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 9를 참조하면, 선택 단위셀(423)의 경우, 제3 워드라인(WL3)에 +5V가 인가됨에 따라 채널영역에 반전층(322c)이 형성된다. 반전층(322c)에는 제2 비트라인(BL2)으로부터 제1 N+형 접합영역(332b)으로 인가되는 0V가 전달된다. 따라서 선택 단위셀(423)의 안티퓨즈 절연층패턴(353)의 수직 방향으로의 양단, 즉 선택 단위셀(423)의 게이트전극층패턴(363)과 반전층(322c) 사이에는 +5V의 전위차가 인가된다. 이 전위차는 안티퓨즈 절연층패턴(353)에 브레이크다운을 유발하여 저항성경로(523)를 발생시킨다.
선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 제2 행 및 제2 열의 비선택 단위셀(422)의 경우, 제2 워드라인(WL2)에 +2.5V가 인가됨에 따라 채널영역에 반전층(322b)이 형성된다. 반전층(322b)에는 제2 비트라인(BL2)으로부터 제1 N+형 접합영역(332a)으로 인가되는 0V가 전달된다. 따라서 비선택 단위셀(422)의 안티퓨즈 절연층패턴(352)의 수직 방향으로의 양단, 즉 비선택 단위셀(422)의 게이트전극층패턴(362)과 반전층(322b) 사이에는 +2.5V의 전위차가 인가된다. 이 전위차는 안티퓨즈 절연층패턴(352)을 브레이크다운시키는데 요구되는 크기보다 작은 크기이므로, 비선택 단위셀(422)은 프로그램되지 않는다. 유사하게, 선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 제2 행 및 제4 열의 비선택 단위셀(424)의 경우, 제4 워드라인(WL4)에 +2.5V가 인가됨에 따라 채널영역에 반전층(322d)이 형성된다. 반전층(322d)에는 제2 비트라인(BL2)으로부터 제1 N+형 접합영역(332b)을 통해 인가되는 0V가 전달된다. 따라서 비선택 단위셀(424)의 안티퓨즈 절연층패턴(354)의 수직 방향으로의 양단, 즉 비선택 단위셀(424)의 게이트전극층패턴(364)과 반전층(322d) 사이에는 +2.5V의 전위차가 인가된다. 이 전위차는 안티퓨즈 절연층패턴(354)을 브레이크다운시키는데 요구되는 크기보다 작은 크기이므로, 비선택 단위셀(424)은 프로그램되지 않는다. 이와 같은 프로그램 동작 및 프로그램 금지 동작 과정에서 제2 N+형 접합영역들(342b, 342c)은 플로팅 상태로 유지된다. 선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 다른 비선택 단위셀들 또한 동일한 메커니즘에 의해 프로그램 금지된다.
도 10은 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인을 공유하는 비선택된 메모리 셀에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 10을 참조하면, 선택 단위셀(423)과 제3 워드라인(WL3)을 공유하는 제1 행 및 제3 열의 비선택 단위셀(413)의 경우, 제3 워드라인(WL3)에 +5V가 인가됨에 따라 채널영역에 반전층(321c)이 형성된다. 반전층(321c)에는 제1 비트라인(BL1)으로부터 제1 N+형 접합영역(331b)으로 인가되는 +2,5V가 전달된다. 따라서 비선택 단위셀(413)의 안티퓨즈 절연층패턴의 수직 방향으로의 양단, 즉 비선택 단위셀(413)의 게이트전극층패턴과 반전층(321c) 사이에는 +2.5V의 전위차가 인가된다. 이 전위차는 비선택 단위셀(413)의 안티퓨즈 절연층패턴을 브레이크다운시키는데 요구되는 크기보다 작은 크기이므로, 비선택 단위셀(413)은 프로그램되지 않는다. 선택 단위셀(423)과 제3 워드라인(WL3)을 공유하는 다른 비선택 단위셀들 또한 동일한 메커니즘에 의해 프로그램 금지된다.
도 11은 도 8의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인 및 비트라인을 모두 공유하지 않는 비선택된 메모리 셀에 대한 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 11을 참조하면, 선택 단위셀(423)과 제3 워드라인(BL3) 및 제2 비트라인(BL2)을 모두 공유하지 않는 제1 행 및 제2 열의 비선택 단위셀(412)의 경우, 제2 워드라인(WL2)에 +2.5V가 인가됨에 따라 채널영역에 반전층(321b)이 형성된다. 반전층(321b)에는 제1 비트라인(BL1)으로부터 제1 N+형 접합영역(331a)으로 인가되는 +2,5V가 전달된다. 따라서 비선택 단위셀(412)의 안티퓨즈 절연층패턴의 수직 방향으로의 양단, 즉 비선택 단위셀(412)의 게이트전극층패턴과 반전층(321b) 사이에는 전위차가 인가되지 않으며, 비선택 단위셀(412)은 프로그램되지 않는다. 선택 단위셀(423)과 제3 워드라인(BL3) 및 제2 비트라인(BL2)을 모두 공유하지 않는 다른 비선택 단위셀들 또한 동일한 메커니즘에 의해 프로그램 금지된다.
도 12는 도 5의 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다. 본 리드 동작은, 제2 행 및 제3 열의 선택 단위셀(423)을 선택적으로 리드하는 경우를 예로 들기로 한다. 특히 선택 단위셀(423)이 프로그램된 상태, 즉 선택 단위셀(423)의 안티퓨즈 절연층패턴 내에는 저항성 경로(523)가 형성된 상태인 경우를 예로 들기로 한다. P형 웰영역에 그라운드전압, 예컨대 0V를 인가한 상태에서, 도면에 나타낸 바와 같이, 선택 단위셀(423)에 결합되는 제3 워드라인(WL3)에 포지티브 리드 전압, 예컨대 +1V를 인가하고, 나머지 워드라인들(WL1,WL2, WL4-WL8)에 그라운드 전압, 예컨대 0V를 인가한다. 포지티브 리드 전압은, 선택 단위셀(423)이 갖는 문턱전압값보다 큰 크기를 갖는다. 선택 단위셀(423)에 결합되는 제2 비트라인(BL2)에는 그라운드 전압, 예컨대 0V를 인가하고, 나머지 비트라인들(BL1, WL3, WL4)에는 포지티브 비트라인 전압, 예컨대 +1V를 인가한다. 포지티브 비트라인 전압은, 포지티브 리드 전압과 같은 크기를 가질 수 있다.
이와 같은 바이어스 조건에서, 저항성 경로(523)의 존배로 인해 선택 단위셀(423)에 결합되는 제3 워드라인(WL3)과 제2 비트라인(BL2) 사이에는 전류 이동 경로가 형성된다. 제3 워드라인(WL3)과 제2 비트라인(BL2) 사이에는 +1V의 전위차가 존재하므로, 제3 워드라인(WL3)으로부터 제2 비트라인(BL2)으로 전류가 흐른다. 이 전류를 센싱함으로써 선택 단위셀(423)이 프로그램 상태인 것으로 판독할 수 있다. 선택 단위셀(423)을 리드하는 과정에서 비선택 단위셀들은 그 비선택 단위셀들 각각의 프로그램 상태의 여부와 무관하게 선택 단위셀(423)의 리드 동작에 영향을 주지 않는다. 예컨대 선택 단위셀(423)과 제3 워드라인(WL3)을 공유하는 다른 비선택 단위셀들, 예컨대 제1 행 및 제3 열의 비선택 단위셀(413)과, 선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 비선택 단위셀들, 예컨대 제2 행 및 제2 열의 비선택 단위셀(422)과 제2 행 및 제4 열의 비선택 단위셀(424)과, 그리고 선택 단위셀(423)과 제3 워드라인(WL3) 및 제2 비트라인(BL2)을 공유하지 않는 나머지 비선택 단위셀들, 예컨대 제1 행 및 제2 열의 단위셀(412)은 선택 단위셀(423)의 리드 동작에 영향을 주지 않는다.
도 13은 도 12의 안티퓨즈 불휘발성 메모리 셀 어레이의 선택된 메모리 셀에 대한 리드 동작 및 비트라인을 공유하는 비선택된 메모리 셀들에 대한 리드 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 13을 참조하면, 선택 단위셀(423)의 경우, 제3 워드라인(WL3)에 +1V가 인가됨에 따라 채널영역에 반전층(322c)이 형성된다. 반전층(322c)에는 제2 비트라인(BL2)으로부터 제1 N+형 접합영역(332b)으로 인가되는 0V가 전달된다. 따라서 선택 단위셀(423)의 안티퓨즈 절연층패턴(353)의 수직 방향으로의 양단, 즉 선택 단위셀(423)의 게이트전극층패턴(363)과 반전층(322c) 사이에는 +1V의 전위차가 인가된다. 이 전위차에 의해, 제3 워드라인(WL3)으로부터, 게이트전극층패턴(363), 저항성 경로(523), 반전층(322c), 및 제1 N+형 접합영역(332b)을 통해, 제2 비트라인(BL2)으로 전류가 흐른다.
선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 제2 행 및 제2 열의 비선택 단위셀(422)의 경우, 제2 워드라인(WL2)에 0V가 인가됨에 따라 채널영역에 반전층이 형성되지 않는다. 따라서 비선택 단위셀(422)의 게이트전극층패턴(362)과 제1 N+형 접합영역(332a)은 전기적으로 절연된다. 비선택 단위셀(422)이 프로그램되어 안티퓨즈 절연층패턴(352) 내에 저항성 경로를 갖는 경우에도, 제2 워드라인(WL2), P형 웰영역(310), 및 제2 비트라인(BL2)에 모두 0V가 인가됨에 따라, 제2 비트라인(BL2)으로 흐르는 전류를 발생시키지 못한다. 이에 따라 선택 단위셀(423)의 리드 동작에 의해 발생되는 제2 비트라인(BL2) 전류에 영향을 주지 않는다.
선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 제2 행 및 제4 열의 비선택 단위셀(424)의 경우, 제4 워드라인(WL4)에 0V가 인가됨에 따라 채널영역에 반전층이 형성되지 않는다. 따라서 비선택 단위셀(424)의 게이트전극층패턴(364)과 제1 N+형 접합영역(332b)은 전기적으로 절연된다. 비선택 단위셀(424)이 프로그램되어 안티퓨즈 절연층패턴(354) 내에 저항성 경로를 갖는 경우에도, 제4 워드라인(WL4), P형 웰영역(310), 및 제2 비트라인(BL2)에 모두 0V가 인가됨에 따라, 제2 비트라인(BL2)으로 흐르는 전류를 발생시키지 못한다. 이에 따라 선택 단위셀(423)의 리드 동작에 의해 발생되는 제2 비트라인(BL2) 전류에 영향을 주지 않는다. 선택 단위셀(423)과 제2 비트라인(BL2)을 공유하는 다른 비선택 단위셀들 또한 동일한 메커니즘에 의해 선택 단위셀(423)의 리드 동작에 의해 제2 비트라인(BL2)으로 흐르는 전류에 영향을 주지 않는다.
도 14는 도 12의 안티퓨즈 불휘발성 메모리 셀 어레이의 워드라인을 공유하는 비선택된 메모리 셀들에 대한 리드 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 14를 참조하면, 선택 단위셀(423)과 제3 워드라인(WL3)을 공유하는 제1 행 및 제3 열의 비선택 단위셀(413)의 경우, 제3 워드라인(WL3)에 +1V가 인가됨에 따라 채널영역에 반전층(312c)이 형성된다. 반전층(312c)에는 제1 비트라인(BL1)으로부터 제1 N+형 접합영역(332b)으로 인가되는 +1V가 전달된다. 비록 비선택 단위셀(413)이 프로그램된 상태, 즉 안티퓨즈 절연층패턴(353) 내에 저항성 경로(513)이 형성되더라도, 제3 워드라인(WL3)과 제1 비트라인(BL1) 사이의 전위차가 0이므로, 제3 워드라인(WL3)으로부터 제1 비트라인(BL1)으로 전류가 흐르지 않는다. 즉, 선택 단위셀(423)의 리드 동작에 의해 제3 워드라인(WL3)으로부터 제2 비트라인(BL2)으로의 전류 흐름 여부에 대해 영향을 주지 않는다.
비선택 단위셀(413)과 제1 비트라인(BL1)을 공유하는 제1 행 및 제2 열의 비선택 단위셀(412)의 경우, 제2 워드라인(WL2)에 0V가 인가됨에 따라 채널영역에 반전층이 형성되지 않는다. P형 웰영역(310)에 0V가 인가되고, 제1 N+형 접합영역(332a)에 +1V가 인가됨에 따라, P형 웰영역(310)과 제1 N+형 접합영역(332a) 사이에는 역 바이어스가 인가된다. 따라서 비록 비선택 단위셀(412)이 프로그램되어 안티퓨즈 절연층패턴(352) 내에 저항성 경로를 갖는 경우에도, 이 저항성 경로에 의한 전류 흐름은 만들어지지 않는다.
비선택 단위셀(413)과 제1 비트라인(BL1)을 공유하는 제1 행 및 제4 열의 비선택 단위셀(414)의 경우에도, 제4 워드라인(WL4)에 0V가 인가됨에 따라 채널영역에 반전층이 형성되지 않는다. P형 웰영역(310)에 0V가 인가되고, 제1 N+형 접합영역(332b)에 +1V가 인가됨에 따라, P형 웰영역(310)과 제1 N+형 접합영역(332b) 사이에는 역 바이어스가 인가된다. 따라서 비록 비선택 단위셀(414)이 프로그램되어 안티퓨즈 절연층패턴(354) 내에 저항성 경로를 갖는 경우에도, 이 저항성 경로에 의한 전류 흐름은 만들어지지 않는다.
이와 같이, 선택 단위셀에 대한 리드 동작이 이루어지면, 선택 단위셀에 결합되는 워드라인과 비트라인 사이의 전류 흐름 여부에 의해 선택 단위셀의 상태를 판독할 수 있다. 이때 다른 비선택 단위셀들은, 프로그램 상태의 여부와 무관하게 선택 단위셀에 결합되는 워드라인과 비트라인 사이의 전류 흐름에 영향을 주지 않으며, 이에 따라 선택 단위셀에 대한 리드 오동작을 유발하는 스니크 전류(sneak current) 경로도 발생되지 않는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...안티퓨즈 불휘발성 메모리 셀
110...P형 반도체층
115...트랜치 소자분리층 120...채널영역
130...N+형 접합영역 132...금속실리사이드층
150...안티퓨즈 절연층패턴 160...게이트전극층패턴
170...게이트스페이서층 180...실리사이드차단층
115...트랜치 소자분리층 120...채널영역
130...N+형 접합영역 132...금속실리사이드층
150...안티퓨즈 절연층패턴 160...게이트전극층패턴
170...게이트스페이서층 180...실리사이드차단층
Claims (25)
- 제1 도전형의 반도체층;
상기 반도체층 위에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 접합영역 및 트랜치 소자분리층;
상기 채널영역 위에 배치되는 안티퓨즈 절연층패턴;
상기 안티퓨즈 절연층패턴 위에 배치되는 게이트전극층패턴;
상기 안티퓨즈 절연층패턴 및 게이트전극층패턴 측면에 배치되는 게이트스페이서층; 및
상기 게이트전극층패턴 및 제2 도전형의 접합영역에 각각 결합되는 워드라인 및 비트라인을 포함하고,
상기 안티퓨즈 절연층패턴은, 상기 워드라인과 비트라인에 각각 제1 및 제2 바이어스 전압을 인가함으로써 브레이크다운되는 안티퓨즈 불휘발성 메모리 셀. - 제1항에 있어서,
상기 제1 도전형의 P형이고, 상기 제2 도전형은 N형인 안티퓨즈 불휘발성 메모리 셀. - 제1항에 있어서,
상기 게이트전극층패턴의 양 측면들 중 상기 접합영역에 인접한 제1 측면은, 수평방향으로 상기 채널영역 표면에서의 게이트스페이서층의 폭만큼 상기 접합영역의 측면과 이격되는 안티퓨즈 불휘발성 메모리 셀. - 제3항에 있어서,
상기 게이트전극층패턴은 상기 트랜치 소자분리층 위로 연장되어 배치되는 안티퓨즈 불휘발성 메모리 셀. - 제3항에 있어서,
상기 접합영역은, 상기 게이트전극층패턴의 제1 측면 위의 게이트스페이서층에 정렬되어 배치되는 안티퓨즈 불휘발성 메모리 셀. - 제1항에 있어서,
상기 게이트전극층패턴은, 제2 도전형으로 도핑된 폴리실리콘층으로 구성되는 안티퓨즈 불휘발성 메모리 셀. - 제6항에 있어서,
상기 안티퓨즈 절연층패턴이 브레이크다운된 상태에서, 상기 게이트전극층패턴, 상기 반도체층, 및 상기 접합영역은, 바이폴라접합트랜지스터를 구성하는 안티퓨즈 불휘발성 메모리 셀. - 제1항에 있어서,
상기 접합영역 상부에 배치되는 금속실리사이드층을 더 포함하는 안티퓨즈 불휘발성 메모리 셀. - 제1항에 있어서,
상기 워드라인에 인가되는 제1 바이어스 전압은, 상기 채널영역에 반전층을 형성시키는 문턱전압보다 크고, 상기 안티퓨즈 절연층패턴이 브레이크다운되는데 필요한 전압보다 큰 크기를 갖고,
상기 비트라인에 인가되는 제2 바이어스 전압은, 그라운드 전압인 안티퓨즈 불휘발성 메모리 셀. - 제1 도전형의 반도체층;
상기 반도체층 위에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 제1 접합영역 및 제2 접합영역;
상기 채널영역 위에 배치되는 안티퓨즈 절연층패턴;
상기 안티퓨즈 절연층패턴 위에 배치되는 게이트전극층패턴;
상기 안티퓨즈 절연층패턴 및 게이트전극층패턴 측면에 배치되는 게이트스페이서층; 및
상기 게이트전극층패턴 및 제2 도전형의 제1 접합영역에 각각 결합되는 워드라인 및 비트라인을 포함하고,
상기 안티퓨즈 절연층패턴은, 상기 제2 접합영역을 플로팅 상태로 유지한 상태에서 상기 워드라인과 비트라인에 각각 제1 및 제2 바이어스 전압을 인가함으로써 브레이크다운되는 안티퓨즈 불휘발성 메모리 셀. - 제10항에 있어서,
상기 제1 도전형의 P형이고, 상기 제2 도전형은 N형인 안티퓨즈 불휘발성 메모리 셀. - 제10항에 있어서,
상기 게이트전극층패턴의 양 측면들 중 상기 제1 접합영역에 인접한 제1 측면은, 수평방향으로 상기 채널영역 표면에서의 게이트스페이서층의 폭만큼 상기 제1 접합영역의 측면과 이격되는 안티퓨즈 불휘발성 메모리 셀. - 제10항에 있어서,
상기 제1 접합영역은, 상기 게이트전극층패턴의 제1 측면 위의 게이트스페이서층에 정렬되어 배치되는 안티퓨즈 불휘발성 메모리 셀. - 제10항에 있어서,
상기 게이트전극층패턴은, 제2 도전형으로 도핑된 폴리실리콘층으로 구성되는 안티퓨즈 불휘발성 메모리 셀. - 제16항에 있어서,
상기 안티퓨즈 절연층패턴이 브레이크다운된 상태에서, 상기 게이트전극층패턴, 상기 반도체층, 및 상기 제1 접합영역은, 바이폴라접합트랜지스터를 구성하는 안티퓨즈 불휘발성 메모리 셀. - 제10항에 있어서,
상기 제1 접합영역 상부에 배치되는 금속실리사이드층을 더 포함하는 안티퓨즈 불휘발성 메모리 셀. - 제10항에 있어서,
상기 워드라인에 인가되는 제1 바이어스 전압은, 상기 채널영역에 반전층을 형성시키는 문턱전압보다 크고, 상기 안티퓨즈 절연층패턴이 브레이크다운되는데 필요한 전압보다 큰 크기를 갖고,
상기 비트라인에 인가되는 제2 바이어스 전압은, 그라운드 전압인 안티퓨즈 불휘발성 메모리 셀. - 제1 도전형의 웰영역 내에서 각각이 제1 방향을 따라 길게 배치되면서 상기 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 액티브영역들;
상기 액티브영역들 각각의 내에서 교대로 배치되는 제2 도전형의 제1 접합영역들 및 제2 접합영역들;
상기 액티브영역들과 교차하도록, 각각이 상기 제2 방향을 따라 길게 연장되면서 상기 제1 방향을 따라 상호 이격되도록 배치되는 복수개의 게이트전극층패턴들;
상기 게이트전극층패턴들 각각의 양 측면들에 배치되는 게이트스페이서층들;
각각이 상기 게이트전극층패턴들 각각에 결합되는 복수개의 워드라인들; 및
각각이 상기 액티브영역들 각각의 제1 접합영역에 공통으로 결합되는 복수개의 비트라인들을 포함하는 안티퓨즈 불휘발성 메모리 셀 어레이. - 복수개의 열들을 구성하는 워드라인들과 복수개의 행들을 구성하는 비트라인들이 교차하도록 배치되고, 워드라인들 및 비트라인들의 교차점들 각각에 안티퓨즈 불휘발성 메모리 셀이 배치되어 구성되는 안티퓨즈 불휘발성 메모리 셀 어레이에 있어서,
상기 안티퓨즈 불휘발성 메모리 셀 어레이는, 상기 워드라인들 중 어느 하나의 워드라인에 결합되는 게이트단자와, 상기 비트라인들 중 어느 하나의 비트라인에 결합되는 드레인단자와, 그리고 플로팅 상태의 소스단자를 포함하고,
상기 복수개의 행들 각각의 행을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 드레인단자는 상기 비트라인에 공통으로 결합되며, 그리고
상기 복수개의 열들 각각의 열을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 게이트단자는 상기 워드라인에 공통으로 결합되는 안티퓨즈 불휘발성 메모리 셀 어레이. - 제19항에 있어서,
홀수번째 열과 어느 한 행을 구성하는 안티퓨즈 불휘발성 메모리 셀은 짝수번째 열과 그 행을 구성하는 안티퓨즈 불휘발성 메모리 셀과 상기 드레인단자를 공유하고,
짝수번째 열과 어느 한 행을 구성하는 안티퓨즈 불휘발성 메모리 셀은 홀수번째 열과 그 행을 구성하는 안티퓨즈 불휘발성 메모리 셀과 상기 소스단자를 공유하는 안티퓨즈 불휘발성 메모리 셀 어레이. - 복수개의 열들을 구성하는 워드라인들과 복수개의 행들을 구성하는 비트라인들이 교차하도록 배치되고, 워드라인들 및 비트라인들의 교차점들 각각에 안티퓨즈 불휘발성 메모리 셀이 배치되어 구성되되,
상기 안티퓨즈 불휘발성 메모리 셀 어레이는, 상기 워드라인들 중 어느 하나의 워드라인에 결합되는 게이트단자와, 상기 비트라인들 중 어느 하나의 비트라인에 결합되는 드레인단자와, 그리고 플로팅 상태의 소스단자를 포함하고,
상기 복수개의 행들 각각의 행을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 드레인단자는 상기 비트라인에 공통으로 결합되며, 그리고
상기 복수개의 열들 각각의 열을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 게이트단자는 상기 워드라인에 공통으로 결합되는 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 방법에 있어서,
선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 워드라인에 포지티브 프로그램 전압을 인가하고, 나머지 워드라인들은 상기 포지티브 프로그램 전압보다 낮은 포지티브 워드라인 전압을 인가하는 단계;
상기 선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 비트라인에 그라운드 전압을 인가하고, 나머지 비트라인들은 상기 포지티브 워드라인 전압과 동일한 포지티브 비트라인 전압을 인가하여 상기 선택된 안티퓨즈 불휘발성 메모리 셀을 프로그램하는 단계를 포함하는 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 방법. - 제21항에 있어서,
상기 포지티브 프로그램 전압은, 상기 선택된 안티퓨즈 불휘발성 메모리 셀의 문턱전압값보다 큰 크기를 가지며, 상기 선택된 안티퓨즈 불휘발성 메모리 셀의 안티퓨즈 절연층패턴을 브레이크다운시키는데 요구되는 전압보다 큰 크기를 갖는 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 방법. - 제22항에 있어서,
상기 포지티브 워드라인 전압은, 상기 선택된 안티퓨즈 불휘발성 메모리 셀의 문턱전압값보다 큰 크기를 가지며, 상기 선택된 안티퓨즈 불휘발성 메모리 셀의 안티퓨즈 절연층패턴을 브레이크다운시키는데 요구되는 전압보다 작은 크기를 갖는 안티퓨즈 불휘발성 메모리 셀 어레이의 프로그램 방법. - 복수개의 열들을 구성하는 워드라인들과 복수개의 행들을 구성하는 비트라인들이 교차하도록 배치되고, 워드라인들 및 비트라인들의 교차점들 각각에 안티퓨즈 불휘발성 메모리 셀이 배치되어 구성되되,
상기 안티퓨즈 불휘발성 메모리 셀 어레이는, 상기 워드라인들 중 어느 하나의 워드라인에 결합되는 게이트단자와, 상기 비트라인들 중 어느 하나의 비트라인에 결합되는 드레인단자와, 그리고 플로팅 상태의 소스단자를 포함하고,
상기 복수개의 행들 각각의 행을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 드레인단자는 상기 비트라인에 공통으로 결합되며, 그리고
상기 복수개의 열들 각각의 열을 구성하는 안티퓨즈 불휘발성 메모리 셀 어레이들 각각의 게이트단자는 상기 워드라인에 공통으로 결합되는 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 방법에 있어서,
선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 워드라인에 포지티브 리드 전압을 인가하고, 나머지 워드라인들은 그라운드 전압을 인가하는 단계;
상기 선택된 안티퓨즈 불휘발성 메모리 셀에 결합되는 비트라인에 그라운드 전압을 인가하고, 나머지 비트라인들은 상기 포지티브 리드 전압과 동일한 포지티브 비트라인 전압을 인가하여 상기 선택된 안티퓨즈 불휘발성 메모리 셀을 리드하는 단계를 포함하는 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 방법. - 제24항에 있어서,
상기 포지티브 리드 전압은, 상기 선택된 안티퓨즈 불휘발성 메모리 셀의 문턱전압값보다 큰 크기를 갖는 안티퓨즈 불휘발성 메모리 셀 어레이의 리드 방법.
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