KR20060105819A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20060105819A
KR20060105819A KR1020050028246A KR20050028246A KR20060105819A KR 20060105819 A KR20060105819 A KR 20060105819A KR 1020050028246 A KR1020050028246 A KR 1020050028246A KR 20050028246 A KR20050028246 A KR 20050028246A KR 20060105819 A KR20060105819 A KR 20060105819A
Authority
KR
South Korea
Prior art keywords
capacitor
fuse
interlayer insulating
insulating layer
memory device
Prior art date
Application number
KR1020050028246A
Other languages
English (en)
Inventor
박수진
김성훈
장성진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050028246A priority Critical patent/KR20060105819A/ko
Publication of KR20060105819A publication Critical patent/KR20060105819A/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D5/00—Rigid or semi-rigid containers of polygonal cross-section, e.g. boxes, cartons or trays, formed by folding or erecting one or more blanks made of paper
    • B65D5/42—Details of containers or of foldable or erectable container blanks
    • B65D5/44—Integral, inserted or attached portions forming internal or external fittings
    • B65D5/50—Internal supporting or protecting elements for contents
    • B65D5/5002—Integral elements for containers having tubular body walls
    • B65D5/5007—Integral elements for containers having tubular body walls formed by inwardly protruding of folded parts of the body
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G23/00—Other table equipment
    • A47G23/02—Glass or bottle holders
    • A47G23/0208—Glass or bottle holders for drinking-glasses, plastic cups, or the like
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D5/00—Rigid or semi-rigid containers of polygonal cross-section, e.g. boxes, cartons or trays, formed by folding or erecting one or more blanks made of paper
    • B65D5/42—Details of containers or of foldable or erectable container blanks
    • B65D5/44—Integral, inserted or attached portions forming internal or external fittings
    • B65D5/50—Internal supporting or protecting elements for contents
    • B65D5/5002—Integral elements for containers having tubular body walls
    • B65D5/5011—Integral elements for containers having tubular body walls formed by folding inwardly of extensions hinged to the upper or lower edges of the body
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D77/00—Packages formed by enclosing articles or materials in preformed containers, e.g. boxes, cartons, sacks or bags
    • B65D77/04—Articles or materials enclosed in two or more containers disposed one within another

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

보다 효과적으로 외부 전원을 필터링할 수 있는 반도체 메모리 소자가 제공된다. 반도체 메모리 소자는 퓨즈 영역의 반도체 기판 상에 형성되며, 외부 전원을 필터링하여 셀 영역으로 제공하는 캐패시터, 캐패시터를 매립하는 다층의 층간 절연막 및 캐패시터 상부에 위치하며 다층의 층간 절연막 내에 형성되어 불량셀 발생시 단선되는 퓨즈를 포함한다.
퓨즈, 캐패시터, 집적도

Description

반도체 메모리 소자{Semiconductor memory device}
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
110: 반도체 기판 112: 불순물 영역
120, 130, 140, 150, 160, 170: 층간 절연막
122: 게이트 절연막 124: 게이트 전극
126: 비트 라인 콘택 132: 비트 라인
142, 152, 162, 172: 가드링 패턴
144, 154, 164: 가드링 콘택
166: 퓨즈 170: 패시베이션층
180: 가드링 190: 개구부
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 보다 효과적으로 외부 전원을 필터링할 수 있는 반도체 메모리 소자가 제공된다.
일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.
그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.
각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 메모리 소자의 수율을 향상시킬 수 있다.
이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다.
이와 같은 퓨즈 영역은 반도체 메모리 소자의 셀 영역에 형성되는 워드 라인 또는 비트 라인을 형성할 때 함께 형성될 수 있다. 그러나 반도체 메모리 소자의 집적도가 높아짐에 따라 퓨즈를 반도체 메모리 장치 내에서 비교적 하부에 위치하는 워드 라인 또는 비트 라인에 형성할 경우 퓨즈 오픈 공정시 식각 깊이가 증가되 므로 최근에는 반도체 메모리 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 퓨즈로 사용한다.
이와 같이, 퓨즈를 상대적으로 높은 위치에 형성하게 되면 퓨즈 하부에 위치하는 층간 절연막의 두께가 증가된다. 따라서 반도체 메모리 소자 제조시 공간 활용도가 감소된다.
본 발명이 이루고자 하는 기술적 과제는 외부 전원을 보다 효과적으로 필터링할 수 있는 반도체 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 퓨즈 영역의 반도체 기판 상에 형성되며, 외부 전원을 필터링하여 셀 영역으로 제공하는 캐패시터, 캐패시터를 매립하는 다층의 층간 절연막 및 캐패시터 상부에 위치하며 다층의 층간 절연막 내에 형성되어 불량셀 발생시 단선되는 퓨즈를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면들을 참조하여 본 발명의 일 실시예에 의한 반도체 메모리 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 레이아웃도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 캐패시터(100), 다층의 층간 절연막(120, 130, 140, 150, 160), 및 퓨즈(166)를 포함한다.
캐패시터(100)는 반도체 메모리 소자의 퓨즈 영역에 형성되는 퓨즈(166)들의 하부에 위치한다. 이러한 캐패시터(100)는 모스(MOS) 캐패시터로써, 외부 전원을 필터링하는 필터 회로의 일부분으로 동작한다. 따라서, 캐패시터(100)는 외부 전원을 필터링하여 반도체 메모리 소자의 셀 영역으로 제공한다.
상세히 설명하면, 캐패시터(100)는 반도체 기판(110) 내에 형성된 불순물 영역(112), 불순물 영역(112) 상에 형성된 게이트 절연막(122) 및 게이트 절연막(122) 상에 형성된 게이트 전극(124)을 포함한다. 이 때, 불순물 영역(112)은 반도 체 기판(100)이 p형 반도체 기판일 경우 n형의 불순물을 도핑하여 형성되며, n형 반도체 기판일 경우 p형 불순물이 도핑되어 형성된다. 그리고 캐패시터(100)의 유전체로써 게이트 절연막(122)이 불순물 영역(112) 상의 소정 영역에 산화물을 이용하여 형성된다. 게이트 절연막(122) 상부에는 불순물이 도핑된 폴리 실리콘과 같은 도전성 물질로 형성된 게이트 전극(124)이 위치한다.
이와 같은 캐패시터(100)는 불순물 영역(112)이 n형 불순물로 도핑되어 있는 경우, 게이트 전극(124)으로 전원 전압(VDD)이 인가되고, 비트 라인(132)을 통해 불순물 영역(112)에 접지 전압(VSS)이 인가된다. 불순물 영역(112)이 p형 불순물로 도핑되어 있는 경우 이와 반대로 전압이 인가된다.
이와 같이, 퓨즈 영역에 위치한 캐패시터(100)는 셀 영역의 트랜지스터(미도시)와 같은 층에 위치한다. 그리고 캐패시터(100)의 게이트 절연막(122) 및 게이트 전극(124)은 제 1 층간 절연막(120)에 의해 매립되어 있으며, 제 1 층간 절연막(120)은 캐패시터의 불순물 영역(112)과 연결된 비트 라인 콘택(126)을 포함한다.
제 1 층간 절연막(120) 상부에는 제 2 층간 절연막(130)이 위치하며, 제 2 층간 절연막(130) 내에는 비트 라인 콘택(126)과 연결되는 비트 라인(132)이 위치한다. 비트 라인(132)은 불순물이 도핑된 폴리 실리콘과 같은 도전성 물질로 형성되며, 셀 영역의 비트 라인(미도시) 형성시 함께 형성된다.
제 2 층간 절연막(130) 상부에는 다층의 층간 절연막(140, 150, 160)이 위치하며, 다층의 층간 절연막(140, 150, 160) 중 최상층(160) 내에는 퓨즈(166)들이 형성된다. 그리고, 다층의 층간 절연막(140, 150, 160)에는 퓨즈(166)들을 둘러싸는 가드링(180)이 형성된다.
상세히 설명하면, 제 2 층간 절연막(130) 상에 제 3 층간 절연막(140) 및 제 4 층간 절연막(150)이 순착적으로 적층되어 있다. 그리고 제 3 층간 절연막(140)과 제 4 층간 절연막(150) 내에는 퓨즈(166)들을 둘러싸며, 퓨즈(166) 상부에 형성된 개구부(190)를 통해 반도체 메모리 소자 내로 수분 침투를 방지하기 위한 가드링 패턴(142, 152)들과 상, 하부에 위치한 가드링 패턴을 전기적으로 연결하는 콘택(144, 154)들이 형성되어 있다.
이 때, 제 3 층간 절연막(140)에 위치하는 가드링 패턴(142)은 반도체 메모리 소자의 셀 영역에 위치하는 캐패시터(미도시)의 상부 전극과 동일한 도전성 물질로 형성된다. 그리고 제 4 층간 절연막(150)에 위치하는 가드링 패턴(152)은 반도체 메모리 소자의 제 1 금속 배선(미도시) 형성시 함께 형성된다.
그리고 제 4 층간 절연막(150) 상에 제 5 층간 절연막(160)이 위치하며, 제 5 층간 절연막(160) 내에는 가드링 패턴(162), 가드링 패턴을 연결하는 콘택(164) 및 퓨즈(166)들이 위치한다.
제 5 층간 절연막(160) 내에 위치하는 가드링 패턴(162), 가드링 패턴을 연결하는 콘택(164) 및 퓨즈(166)들은 반도체 메모리 소자의 제 2 금속 배선(미도시) 형성시 형성된다. 그리고, 제 5 층간 절연막(160) 내에 형성된 퓨즈(160)들은 도 1에 도시된 바와 같이 지그 재그 형태로 형성되어 있어, 불량 셀 발생시 레이저에 의해 절단되는 절단 영역(A)과 절단되지 않는 비절단 영역(B)으로 구분된다.
이와 같이, 절단 영역(A)과 비절단 영역(B)으로 구분된 퓨즈(166)들의 하부에는 캐패시터(100)가 위치한다. 상세히 설명하면, 비절단 영역(B)에 위치하는 퓨즈(166)들에는 불량셀 발생시 레이저가 조사되지 않으므로, 비절단 영역(B)의 퓨즈(166)들 하부는 레이저에 의한 열손상 또는 충격 등과 같은 영향을 적게 받는다. 따라서, 비절단 영역(B)에 형성된 퓨즈(166)들 하부에는 캐패시터(100)보다 상부에 위치하는 비트 라인(126)이 위치한다.
그리고, 절단 영역(A)에 위치하는 퓨즈(166)들 하부에는 퓨즈(166)들과 보다 떨어져 위치하는 캐패시터의 게이트 절연막(122) 및 게이트 전극(124)이 위치한다. 그리고, 퓨즈(166)들의 절단 영역(A)과 비절단 영역(B)에 걸쳐 불순물 영역(112)이 위치한다.
제 5 층간 절연막(160) 상에는 반도체 메모리 소자의 제 3 금속 배선(미도시)을 이용한 가드링 패턴(172)과 가드링 패턴(172)을 덮는 패시베이션층(170)이 위치한다. 이 때, 패시베이션층(170)은 제 5 층간 절연막(160) 내에 위치하는 퓨즈(166)들 상부에는 형성되지 않는다. 따라서, 퓨즈(166)들 절단시 레이저가 조사되는 영역인 개구부(190)가 형성되어 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 3에 도시된 바와 같이, 캐패시터(100) 상부에 위치하는 제 3 및 제 4 층간 절연막(140, 150) 내에 충격 흡수층(146, 156)을 형성할 수 있다. 이 때, 제 3 층간 절연막(140) 내에 형성된 제 1 충격 흡수층(146)은 동일층에 형성되는 가드링 패턴(142)과 동일한 폴리 실리콘으로 형성된다. 제 4 층간 절연막(150) 내에 형성 된 제 2 충격 흡수층(152)은 동일층에 형성된 가드링 패턴(152)과 동일한 금속 물질로 형성된다. 이와 같이 형성되는 충격 흡수층(146, 156)은 캐패시터(100)와 퓨즈(166)들 사이에 위치하는 층간 절연막마다 형성될 수 있다.
따라서, 불량 셀이 발생하여 상부 금속 배선층에 형성되어 있는 퓨즈(166)들에 레이저를 조사할 경우, 퓨즈(166)들 하부에 위치하는 캐패시터(100)로 레이저에 의한 열손상 또는 충격이 전달되는 것을 방지할 수 있다.
이와 같이, 반도체 메모리 소자의 상부 금속 배선층에 퓨즈들이 형성될 경우 퓨즈들 하부에 형성된 다층의 층간 절연막 내에 캐패시터를 위치시킴으로써 반도체 메모리 소자의 집적도를 향상시킬 수 있다.
도 4 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 단면도이다. 도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 다른 일 실시예에 따른 반도체 메모리 소자는 본 발명의 일 실시예와 달리 캐패시터(200a, 200b)가 지그 재그로 형성된 퓨즈(166)들의 비절단 영역(B) 하부에 위치한다. 따라서, 퓨즈 영역에 캐패시터가 하나 이상 형성될 수 있다.
그리고, 도 5에 도시된 바와 같이, 비절단 영역(B)에 형성된 캐패시터(200a, 200b)와 퓨즈(166)들 사이에 충격 흡수층(146, 156)을 형성할 수 있다.
도 4 및 도 5에 도시된 반도체 메모리 소자는 불량 셀 발생시 퓨즈(166)로 레이저가 조사되지 않는 비절단 영역(B) 하부에 캐패시터(200a, 200b)를 위치시킴으로써 불량 셀 발생으로 인한 퓨즈(166) 절단시 캐패시터(200a, 200b)로 전달되는 영향을 보다 최소화할 수 있다.
이상, 본 발명의 일 실시예에서는 지그 재그로 형성된 퓨즈들 하부에 캐패시터가 위치하는 것으로 설명하였으나 본 발명은 이에 한정되지 않으며, 상부 금속 배선층에 퓨즈들이 형성될 경우 퓨즈들의 구조와 상관 없이 퓨즈들 하부에 캐패시터를 위치시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자에 따르면 상부에 형성된 금속 배선층에 퓨즈들이 형성될 때, 퓨즈들 하부에 위치하는 다층의 층간 절연막을 캐패시터 영역으로 이용함으로써, 반도체 메모리 소자의 셀 영역으로 제공되는 외부 전원을 보다 효과적으로 필터링할 수 있다.
그리고, 지그 재그로 형성된 퓨즈의 비절단 영역에 캐패시터와 연결된 비트 라인을 위치시키거나, 캐패시터를 위치시킴으로써 퓨즈 절단시 퓨즈 하부로 전달되는 충격을 최소화할 수 있다.

Claims (8)

  1. 퓨즈 영역의 반도체 기판 상에 형성되며, 외부 전원을 필터링하여 셀 영역으로 제공하는 캐패시터;
    상기 캐패시터를 매립하는 다층의 층간 절연막; 및
    상기 캐패시터 상부에 위치하며 상기 다층의 층간 절연막 내에 형성되어 불량셀 발생시 단선되는 퓨즈를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 캐패시터는,
    상기 반도체 기판 내에 형성되고, 접지 전압과 연결된 불순물 영역;
    상기 불순물 영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 전원 전압과 연결된 게이트 전극으로 이루어진 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 접지 전압을 제공하는 비트 라인을 더 포함하는 반도체 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 퓨즈는 절단 영역과 비절단 영역으로 구분된 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 비절단 영역 하부에 상기 캐패시터가 위치하는 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 비절단 영역 하부에 상기 비트 라인이 위치하고, 상기 절단 영역 하부에 게이트 전극이 위치하는 반도체 메모리 소자.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 퓨즈 하부의 상기 다층의 층간 절연막 내부에 상기 퓨즈 단선시 발생되는 충격을 흡수하는 충격 흡수층을 더 포함하는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 다층의 층간 절연막 내에 형성되어 상기 퓨즈를 둘러싸는 가드링을 더 포함하는 반도체 메모리 소자.
KR1020050028246A 2005-04-04 2005-04-04 반도체 메모리 소자 KR20060105819A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050028246A KR20060105819A (ko) 2005-04-04 2005-04-04 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050028246A KR20060105819A (ko) 2005-04-04 2005-04-04 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
KR20060105819A true KR20060105819A (ko) 2006-10-11

Family

ID=37635277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050028246A KR20060105819A (ko) 2005-04-04 2005-04-04 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR20060105819A (ko)

Similar Documents

Publication Publication Date Title
KR101966278B1 (ko) 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법
US6683365B1 (en) Edge intensive antifuse device structure
US8878291B2 (en) Semiconductor device and method of fabricating the same
KR100745910B1 (ko) 반도체 소자의 퓨즈 형성방법
KR101927443B1 (ko) 반도체 소자 및 그 제조 방법
CN1750207B (zh) 半导体器件
KR20060105819A (ko) 반도체 메모리 소자
KR100853478B1 (ko) 반도체 장치 및 그 제조방법
KR20090070826A (ko) 퓨즈를 구비한 반도체 소자 및 그 제조 방법
KR100853460B1 (ko) 반도체 장치 제조방법
US20240145399A1 (en) Semiconductor wafer including monitoring pattern structure with cover pattern layer and contact patterns disposed over monitoring pattern structure
US20230387040A1 (en) Semiconductor wafer including chip guard
KR100998950B1 (ko) 퓨즈를 구비한 반도체 소자 및 그 제조 방법
KR100359161B1 (ko) 반도체소자의 트랜지스터 제조방법
KR100799131B1 (ko) 불순물 영역의 퓨즈를 갖는 반도체 장치
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR100334865B1 (ko) 반도체소자의퓨즈형성방법
KR20070058833A (ko) 반도체 메모리 소자 및 그 제조 방법
KR100833588B1 (ko) 반도체 소자의 제조방법
KR100792442B1 (ko) 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법
KR100950750B1 (ko) 반도체 소자의 퓨즈 박스
KR20070019245A (ko) 반도체 소자의 퓨즈 박스 및 그 형성 방법
KR20100059057A (ko) 퓨즈 영역의 더미 액티브와 더미 게이트 폴리를 ｍｏｓｆｅｔ 소자로 대체함으로써, 퓨즈 영역을 파워 커패시터 구조화하는 반도체 메모리 소자
KR20110076242A (ko) 반도체 소자 및 그 제조 방법
KR20070002738A (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination